KR20120013782A - 데이터 처리 방법 및 그 장치, 및 기록매체 - Google Patents

데이터 처리 방법 및 그 장치, 및 기록매체 Download PDF

Info

Publication number
KR20120013782A
KR20120013782A KR1020100075997A KR20100075997A KR20120013782A KR 20120013782 A KR20120013782 A KR 20120013782A KR 1020100075997 A KR1020100075997 A KR 1020100075997A KR 20100075997 A KR20100075997 A KR 20100075997A KR 20120013782 A KR20120013782 A KR 20120013782A
Authority
KR
South Korea
Prior art keywords
column
signal
counting
data
input
Prior art date
Application number
KR1020100075997A
Other languages
English (en)
Inventor
임용
황치호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100075997A priority Critical patent/KR20120013782A/ko
Priority to US12/944,029 priority patent/US8451342B2/en
Publication of KR20120013782A publication Critical patent/KR20120013782A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Abstract

본 발명에 따른 데이터 처리 방법은 (a) 각각의 컬럼 라인을 따라 입력되는 복수의 입력 신호들 중 기준 신호의 데이터 값을 카운트하는 단계; (b) 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호(N은 1 이상의 정수)의 데이터 값의 차이를 카운트하는 단계; (c) 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트하는 단계; 및 (d) 상기 N값을 1부터 하나씩 증가시키면서 (c)단계를 반복하는 단계를 포함한다.

Description

데이터 처리 방법 및 그 장치, 및 기록매체{METHOD FOR PROCESSING DATA AND DEVICE THEREOF, AND RECORDING MEDIUM}
본 발명은 데이터 처리 방법 및 그 장치, 및 기록매체에 관한 것으로, 보다 구체적으로는 카운터의 소비 전력을 감소시키기 위한 데이터 처리 방법 및 그 장치, 및 기록매체에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이며, 근래 들어 CMOS 기술이 발달하면서 CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다.
CMOS 이미지 센서는 상호연관 이중 샘플링(Correlated Double Sampling; CDS)방식을 채용하고, CDS 방식에 의해 샘플링된 신호, 예컨대 리셋 신호와 영상 신호의 차이를 카운팅하여 디지털 신호로 출력한다.
이때, 상기 카운팅 동안에 전력이 소모되는데, 이 같이 소비되는 전력은 고해상 및 고속의 CMOS 이미지 센서를 구현하기 위하여 감소되어야 할 필요가 있다.
따라서, 본 발명이 해결하려는 과제는 카운터의 소비 전력을 감소시키기 위한 데이터 처리 방법 및 그 장치, 및 기록매체를 제공하는 것이다.
본 발명에 따른 데이터 처리 방법은 (a) 각각의 컬럼 라인을 따라 입력되는 복수의 입력 신호들 중 기준 신호의 데이터 값을 카운트하는 단계; (b) 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호(N은 1 이상의 정수)의 데이터 값의 차이를 카운트하는 단계; (c) 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트하는 단계; 및 (d) 상기 N값을 1부터 하나씩 증가시키면서 (c)단계를 반복하는 단계를 포함할 수 있다.
또한, 상기 데이터 처리 방법은 (e) 상기 기준 신호의 데이터 값에 상기 데이터 값의 차이를 가산하여 각 컬럼의 데이터를 복원하는 단계를 더 포함할 수 있다.
또한, 상기 복수의 입력 신호들은 리셋 신호 및 영상 신호 중 적어도 하나를 포함할 수 있다.
또한, 상기 데이터 처리 방법은 상기 리셋 신호 및 영상 신호 각각에 대하여 상기 (a) 내지 (d)단계를 수행하고, 제어 신호에 기초한 카운트 모드에 따라 상기 리셋 신호의 카운트 값 및 상기 영상 신호의 카운트 값을 합산 또는 감산하여 카운트할 수 있다.
또한,상기 카운트 모드는 업 카운트 모드 및 다운 카운트 모드를 포함할 수 있다.
또한, 제5항에 있어서, 상기 리셋 신호의 데이터 값 카운트의 경우 다운 카운트이고, 상기 영상 신호의 데이터 값 카운트의 경우 업 카운트에 해당하거나, 상기 리셋 신호의 데이터 값 카운트의 경우 업 카운트이고, 상기 영상 신호의 데이터 값 카운트의 경우 다운 카운트에 해당할 수 있다.
또한, 상기 (b) 및 (c) 단계를 통해 얻어진 카운트 값은 상기 (a) 단계를 통해 얻어진 카운트 값과 비교하여 1 클럭 지연된 값에 해당할 수 있다.
본 발명에 따른 데이터 처리 장치는 각각의 컬럼 라인을 따라 입력되는 복수의 신호와 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및 (a) 상기 비교 결과 신호들을 입력받고 상기 비교 결과 신호들 중 기준 신호의 데이터 값을 카운트하고, (b) 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호(N은 1 이상의 정수)의 데이터 값의 차이를 카운트하고, (c) 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트하며, (d) 상기 N값을 1부터 하나씩 증가시키면서 (c) 과정을 반복하는 카운터 블록을 포함할 수 있다.
또한, 상기 데이터 처리 장치는 상기 카운터 블록의 출력 신호를 입력받아 상기 기준 신호의 데이터 값에 상기 데이터 값의 차이를 가산하여 각 컬럼의 데이터를 복원하는 가산기를 더 포함할 수 있다.
본 발명에 따른 이미지 센서는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 픽셀 어레이를 구성하는 컬럼 라인들에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하여 출력하는 상관 이중 샘플링 블록; 램프 신호를 발생하는 램프 신호 발생기; 및 상기 상관 이중 샘플링 블록의 출력 신호 및 상기 램프 신호를 입력받는 데이터 처리 장치를 포함하고, 상기 데이터 처리 장치는 각각의 컬럼 라인을 따라 입력되는, 상기 상관 이중 샘플링 블록의 출력 신호와 상기 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및 (a) 상기 비교 결과 신호들을 입력받고 상기 비교 결과 신호들 중 기준 신호의 데이터 값을 카운트하고, (b) 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호(N은 1 이상의 정수)의 데이터 값의 차이를 카운트하고, (c) 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트하며, (d) 상기 N값을 1부터 하나씩 증가시키면서 (c) 과정을 반복하는 카운터 블록을 포함할 수 있다.
본 발명에 따른 전자 시스템은 상기 이미지 센서를 포함할 수 있고, 상기 전자 시스템은 MIPI 인터페이스를 사용 또는 지원할 수 있는 장치로 구현될 수 있다.
또한, 상기 MIPI 인터페이스를 사용 또는 지원할 수 있는 장치는 이동 전화기, PDA, PMP, 또는 스마트 폰을 포함할 수 있다.
또한, 상기 전자 시스템은 GPS, 스피커, 마이크, 스토리지 및 DRAM 중 적어도 어느 하나를 더 포함할 수 있다.
또한, 상기 전자 시스템은 Wimax, WLAN 및 UWB 중 어느 하나를 이용하여 통신할 수 있다.
본 발명에 따른 각각의 컬럼 라인을 따라 입력되는 복수의 입력 신호들의 데이터 값을 카운트하는 복수의 카운터를 포함하는 카운트 회로는 상기 복수의 입력 신호들 중 기준 신호의 데이터 값을 카운트하는 제1카운터; 및 상기 기준 신호의 데이터 값과, 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제1 입력 신호의 데이터 값의 차이를 카운트하는 적어도 하나의 제2카운터를 포함할 수 있다.
또한, 상기 카운트 회로는 상기 제1 입력 신호의 데이터 값과, 상기 제1 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제2 입력 신호의 데이터 값의 차이를 카운트하는 적어도 하나의 제3카운터를 더 포함할 수 있다.
또한, 상기 제1카운터는 상기 기준 신호를 동기화시키기 위한 제1플립플롭; 상기 제1플립플롭의 출력 신호를 래치시켜 미리 정해놓은 클럭만큼 딜레이시키는 제1래치; 상기 제1래치의 출력 신호를 래치시켜 미리 정해놓은 클럭만큼 딜레이시키는 제2래치; 상기 제2래치의 출력 신호 및 클럭 신호를 입력받아 AND 연산하여 출력하는 제1 AND 게이트; 및 상기 제1 AND 게이트의 출력 신호, 상기 제2래치의 출력 신호 및 모드 제어 신호를 입력받아 상기 기준 신호의 데이터 값을 카운트하는 제1 카운팅 유닛을 포함할 수 있다.
또한, 상기 제2카운터는 상기 제1 입력 신호를 동기화시키기 위한 제3플립플롭; 상기 제3플립플롭의 출력 신호를 래치시켜 미리 정해놓은 클럭만큼 딜레이시키는 제3래치; 상기 제3래치의 출력 신호 및 상기 제1래치의 출력 신호를 입력받아 XOR 연산하여 출력하는 제1 XOR 게이트; 상기 제3플립플롭의 출력 신호 및 상기 제1 XOR 게이트의 출력 신호를 입력받아 리셋 신호 및 영상 신호의 카운팅 부호를 검출하는 제4플립플롭; 상기 제1 XOR 게이트의 출력 신호를 래치시켜 미리 정해놓은 클럭만큼 딜레이시키는 제4래치; 상기 제4래치의 출력 신호 및 클럭 신호를 입력받아 AND 연산하여 출력하는 제2 AND 게이트; 상기 제4플립플롭의 출력 신호 및 상기 모드 제어 신호를 입력받아 XOR 연산하여 출력하는 제2 XOR 게이트; 및 상기 제2 AND 게이트의 출력 신호, 상기 제4래치의 출력 신호 및 상기 제2 XOR 게이트의 출력 신호를 입력받아 상기 제1 입력 신호의 데이터 값을 카운트하는 제2 카운팅 유닛을 포함할 수 있다.
또한, 상기 복수의 카운터가 N개가 존재하는 경우, 상기 제1카운터 및 제2카운터를 제외한 나머지 N-2개의 카운터는 상기 제2카운터와 동일한 구성을 포함할 수 있다.
또한, 상기 모드 제어 신호는 업 카운트 모드 및 다운 카운트 모드를 포함할 수 있다.
또한, 상기 미리 정해놓은 클럭은 반 클럭에 해당할 수 있다.
본 발명의 데이터 처리 방법 및 그 장치, 및 기록매체에 따르면, 카운터의 소비 전력을 감소시킬 수 있는 효과를 갖는다.
도 1a는 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다.
도 1b는 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 컨버팅 블록의 동작을 설명하기 위한 것으로, 주요 신호들의 개략적인 파형도를 나타낸다.
도 3a 및 도 3b는 본 발명의 개념을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 데이터 값의 차이를 이용한 카운팅 개념을 설명하기 위한 그래프이다.
도 5a는 본 발명의 일 실시예에 따른 데이터 값 차이를 이용한 카운팅을 위한 카운터 블록을 나타내는 도면이다.
도 5b는 도 5a의 카운터 블록을 보다 구체적으로 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 카운팅 동작을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 리셋 신호 카운팅 및 영상 신호 카운팅에 대하여 설명하기 위한 그래프이다.
도 8은 도 5a의 카운터 블록을 보다 구체적으로 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 카운팅 동작을 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 데이터 처리 방법을 나타내는 흐름도이다.
도 11은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템의 블록도를 나타낸다
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다. 도 1a를 참조하면, 본 발명의 이미지 센서(100)는 화소 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(CDS:Correlated Double Sampling) 블록(130), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 140), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블록(Control Register Block, 175), 가산기(Adder, 185) 및 버퍼(Buffer, 190)를 포함한다.
상기 이미지 센서(100)는 이미지 프로세서(DSP, 200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(DSP, 200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이때, 상기 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤(210)은 상기 제어 레지스터 블락(175)을 제어한다. 이때, 상기 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블락(175)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
상기 이미지 신호 프로세서(Image Signal Processor, 220)는 도 1a에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(Image Signal Processor, 220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.
화소 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 화소 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.
타이밍 제너레이터(170)는 로우 드라이버(120), ADC(140) 및 램프 신호 발생기(160) 각각에 제어 신호를 출력하여 상기 로우 드라이버(120), ADC(140) 및 램프 신호 발생기(160)의 동작을 제어할 수 있으며, 제어 레지스터 블록(175)은 램프 신호 발생기(160), 타이밍 제너레이터(170) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블록(175)은 상기 카메라 컨트롤(210)의 제어를 받아 동작한다.
로우 드라이버(120)는 화소 어레이(110)를 로우(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 화소 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(column)으로부터 리셋 신호와 영상 신호를 CDS(130)로 출력한다. 상기 CDS(130)는 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있다.
ADC(140)는 상기 램프 신호 발생기(160)로부터 제공된 램프 신호(Vramp)와 CDS(130)로부터 출력되는 상관 이중 샘플링된 신호를 비교하여 그 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력한다.
버퍼(190)는 상기 ADC(140)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블록(예컨대, SRAM) 및 상기 ADC(140)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
가산기(185)는 상기 버퍼(190)의 출력 신호를 가산한다. 보다 구체적으로, 상기 ADC(140)에서 컬럼 간의 신호의 차이를 카운트하였으므로, 상기 버퍼(190)에서 출력되는 신호는 컬럼 간의 신호의 차이가 출력된다. 따라서, 본래 영상으로 복원하기 위해서 가산기(185)는 상기 컬럼 간의 신호의 차이를 합산하여 데이터를 복원하여 출력한다. 하지만, 앞서 설명한 바와 같이, 이미지 신호 프로세서(220)가 상기 이미지 센서(100) 내부에 위치하도록 설계된 경우에는 이와 같은 기능을 상기 이미지 신호 프로세서(220)가 수행하도록 하여 상기 가산기(185)가 상기 이미지 센서(100)에 포함되지 않을 수 있다.
도 1b은 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다. 도 1b를 참고하면, 상기 이미지 센서(100)는 픽셀 어레이(active pixel array, 110), 로우 드라이버(row driver, 120), CDS 블록(130), 아날로그 디지털 컨버터(140), 램프 신호 생성기(ramp generator, 160), 타이밍 제너레이터(timing generator, 170), 버퍼(190)를 포함한다. 이때, 아날로그 디지털 컨버터는 비교 블록(180) 및 카운터 블록(150)을 포함한다.
픽셀 어레이(110)는 각각이 다수의 로우(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀(111)들을 포함할 수 있다.
다수의 픽셀(111)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.
또한, 픽셀 어레이(110)를 구성하는 다수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터 어레이가 배열될 수 있다.
로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 로우 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 로우 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 로우 라인들 중에서 적어도 어느 하나의 로우 라인을 선택할 수 있다.
상관 이중 샘플링 블록(130)은 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행할 수 있다.
비교 블록(180)은 복수의 비교기(181)들을 포함하며, 각 비교기(181)는 상기 상관 이중 샘플링 블록(130) 및 램프 신호 생성기(160)와 연결된다. 이때, 상기 상관 이중 샘플링 블록(130)은 비교기(181)의 제1입력단에, 램프 신호 생성기(160)는 비교기(181)의 제2입력단에 연결될 수 있다.
상기 비교기(181)는 상기 상관 이중 샘플링 블록(130)의 출력 신호와 상기 램프 신호 생성기(160)로부터 발생된 램프 신호(ramp) 값을 입력받아 서로 비교하여 그 비교 결과 신호를 출력단으로 출력할 수 있다. 이때, 상기 비교기(181)로부터 출력되는 비교 결과 신호는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 상기 영상 신호와 리셋 신호의 차이를 출력하기 위하여 상기 램프 신호(ramp)가 이용되어, 상기 영상 신호와 리셋 신호의 차이가 픽업(pick-up)되어 램프 신호의 기울기에 따라 출력될 수 있다. 상기 램프 신호 생성기(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초해 동작할 수 있다.
상기 카운터 블록(150)은 복수의 카운터(151)들을 포함하며, 상기 카운터(151)들은 각각 상기 비교기(181)들의 출력단에 연결되며, 타이밍 제너레이터(170)로부터 입력되는 클락(CNT_CLK)에 따라 상기 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다. 이때, 상기 클락(CNT_CLK)은 상기 타이밍 제너레이터(170)에서 발생된 카운터 제어신호에 기초하여, 상기 카운터 블록(150) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 카운터 컨트롤러(미도시)에 의해 발생될 수 있다.
이때, 상기 카운터(151)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함한다. 이때, 상기 비트-와이즈 카운터는 상기 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 상기 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
상기 버퍼(190)는 컬럼 메모리 블록(191) 및 센스 엠프(192)를 포함하고, 상기 컬럼 메모리 블록(191)은 복수의 메모리(193)들을 포함한다.
상기 메모리(193)들은 상기 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 상기 컬럼 메모리 블록(191) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 상기 메모리(193)는 SRAM에 해당할 수 있다.
상기 컬럼 메모리 블록(191)은 상기 메모리 제어 신호에 따라, 상기 카운터(151)들이 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 출력한다.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(140)의 동작을 설명하기 위한 것으로, 주요 신호들의 개략적인 파형도를 나타낸다.
상기 아날로그 디지털 컨버터(140)에서의 픽셀 어레이(110)의 각 단위 픽셀(111)에서 감지된 아날로그의 픽셀 신호를 디지털 신호로 변환하는 방법은, 예컨대, 소정의 기울기로 하강하는 램프 신호(Ramp) 값과, 단위 픽셀(111)로부터의 픽셀 신호의 값이 일치하는 점을 비교하는 방법으로, 보다 구체적으로는, 램프 신호(Ramp)의 생성 시점(예컨대, 그래프 상으로 하강이 시작되는 시점)(t1)부터 램프 신호와 픽셀 신호의 값이 일치하는 시점(t2)까지를 카운트하여 픽셀 신호의 각 크기에 대응한 카운트 값을 얻는 방법에 해당할 수 있다. 여기서, 상기 픽셀 신호는 컬럼 라인으로부터 출력되며, 리셋 성분(ΔV) 후에 영상 신호 성분(Vsig)이 나타난다.
도 2를 참고하면, 타이밍 제너레이터(170)로부터의 리셋 제어 신호(CNT_RST)를 소정 기간(Δt) 동안 액티브(예컨대, 하이레벨)하여 카운터 블록(150)의 카운트 값을 초기값으로 리셋시키도록 한다. 상기 복수의 비교기(181) 각각에 램프 신호 생성기(160)로부터 램프 신호(Ramp) 전압이 입력되고, 상기 각각의 비교기(181)는 상기 램프 신호(Ramp) 전압을, 각각에 연결된 컬럼 라인으로부터 입력되는 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)(예컨대, 픽셀 신호) 전압과 비교한다.
예컨대, 첫번째 판독을 위해, 상기 램프 신호(Ramp)가 제1시점(t1)에서 떨어지기 시작하여, 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)와 동일하게 되는 시점(제2시점, t2)부터 상기 램프 신호(Ramp)가 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)보다 큰 시점(제3시점, t3)까지, 상기 비교기(141)는 출력 값(COMP_OUT)을 하이 레벨로부터 로우 레벨로 반전시킨다. 이때, 카운터 블록(150)은 상기 비교기(181)의 출력 값(COMP_OUT)이 반전되는 시점(t2)에 카운팅 동작을 정지하고 그 시점까지의 카운트 값을 데이터로 래치한다. 따라서, 제1시점(t1)에서 제2시점(t2) 동안에 상기 카운터 블록(150)에서 전력이 소비될 수 있다.
카운터 블록(150)으로 클럭 신호(CNT_CLK)가 입력되고, 상기 클럭 신호(CNT_CLK)는 상기 램프 신호(Ramp)가 떨어지기 시작하는 제1시점(t1)부터 떨어지는 마지막 시점(제3시점, t3)까지 토글링된다. 더 구체적으로, 제3시점(t3)이 경과하면, 상기 카운터 블록(150)으로 입력되는 클럭 신호(CNT_CLK)의 공급이 정지된다.
결과적으로, 램프 신호(Ramp)의 생성 시점(예컨대, 떨어지는 시점)(제1시점, t1)에서 카운터 블록(150)의 출력 값(CNT_OUT)의 다운 카운트가 개시되고, 비교 블록(180)에 의한 비교 처리가 수행되어 반전된 출력 신호가 얻어지는 시점(제2시점, t2)까지 클럭 신호를 카운트하여 리셋 신호의 전압 크기(ΔV)에 대응한 카운트 값을 얻을 수 있다.
두번째 판독에서는 리셋 신호의 전압 크기(ΔV) 외에 픽셀(111)마다의 입사광량에 따른 영상 신호 성분(Vsig)을 판독한다. 두번째 판독의 경우 첫번째 판독과 동일한 동작이 수행되며, 두번째 판독을 위해 상기 카운터 블록(150)에 카운터 컨트롤러(210)로부터 상기 리셋 신호의 전압 크기(ΔV)에 대응한 카운트 값을 홀드시키기 위한 신호(Hold) 및 두번째 판독을 알리기 위한 업/다운 제어 신호(Up/Dn)가 반전되어 입력될 수 있다.
램프 신호(Ramp)가 제4시점(t4)에서 떨어지기 시작하여, 상기 상관 이중 샘플링 블록의 출력 신호와 동일하게 되는 시점(제5시점, t5)부터 상기 램프 신호(Ramp)가 상기 상관 이중 샘플링 블록의 출력 신호보다 큰 시점(제6시점, t6)까지, 상기 비교기(181)는 출력 값(COMP_OUT)을 하이 레벨로부터 로우 레벨로 반전시킨다. 이때, 카운터 블록(150)은 상기 비교기(181)의 출력 값(COMP_OUT)이 반전되는 시점(제5시점, t5)에 카운팅 동작을 정지하고 그 시점까지의 카운트 값을 데이터로 래치한다. 따라서, 제4시점(t4)에서 제5시점(t5) 동안에 상기 카운터 블록(150)에서 전력이 소비될 수 있다.
카운터 블록(150)으로 클럭 신호(CNT_CLK)가 입력되고, 상기 클럭 신호(CNT_CLK)는 상기 램프 신호(Ramp)가 떨어지기 시작하는 제4시점(t4)부터 떨어지는 마지막 시점(제6시점, t6)까지 토글링된다. 더 구체적으로, 제6시점(t6)이 경과하면, 상기 카운터 블록(150)으로 입력되는 클럭 신호(CNT_CLK)의 공급이 정지되며, 상기 제6시점은 상기 램프 신호(Ramp)가 생성되는 마지막 시점(예컨대, 떨어지는 마지막 시점)(t6)에 해당될 수 있다.
결과적으로, 램프 신호(Ramp)의 생성 시점(예컨대, 떨어지는 시점)(제4시점, t4)에서 카운터 블록(150)의 출력 값(CNT_OUT)의 업 카운트가 개시되고, 비교 블록(180)에 의한 비교 처리가 수행되어 반전된 출력 신호가 얻어지는 시점(제5시점, t5)까지 클럭 신호를 카운트하여 리셋 신호 및 영상 신호의 전압 크기(ΔV+Vsig)에 대응한 카운트 값을 얻을 수 있다.
카운터 블록(150)은 첫번째의 판독시에는 다운 카운트 동작을, 두번째의 판독 시에는 업 카운트 동작을 수행한다. 카운터 블록(150) 내에서 "(두번째 카운트 값)+(첫번째 카운트 값)"과 같은 계산이 수행되는 경우, 첫번째 판독시 다운 카운트에 해당하므로, 실질적으로는 감산이 행해지는 것과 같고, 이와 같은 감산 결과에 따른 결과값이 n비트의 디지털 값으로서 카운터 블록(150)에 유지될 수 있다.
결과적으로, 상기 결과값은 "(ΔV+Vsig)+(-ΔV)=Vsig"에 대응하는 디지털 값에 해당한다. 이때, 첫번째 카운트 값 및 두번째 카운트 값에 오프셋 성분이 포함되어 있을 수도 있으나, 상기와 같은 감산을 통해 오프셋 성분이 제거될 수 있다.
도 2와 같이, 제1시점(t1)에서 제2시점(t2) 및 제4시점(t4)에서 제5시점(t5) 동안에 상기 카운트 블록(150)에서 전력이 소비될 수 있고, 이와 같은 소비 전력은 감소될 필요가 있다.
또한, 도 2에서는 리셋 신호의 경우 다운 카운트 동작, 영상 신호의 경우 업 카운트 동작을 하는 것으로 설명하였으나, 이는 예시적인 설명에 불과하고, 그 반대가 될 수도 있다.
도 3a 및 도 3b는 본 발명의 개념을 설명하기 위한 도면이다. 일반적으로 카운터는 픽셀에서 출력되는 데이터를 카운팅하여 이미지를 출력한다. 하지만, 본 발명에 일 실시예에 따른 카운터는 한 컬럼을 판독한 후, 인접한 컬럼의 경우 각각의 컬럼과 인접한 컬럼과의 데이터 값의 "차이"를 카운팅하여 카운터의 소비 전력을 보다 감소시킬 수 있다. 여기서, '인접한 컬럼'의 의미는 기준 컬럼의 바로 옆의 컬럼만을 의미하는 것은 아니고, 미리 정해진 거리만큼, 예컨대, 임의의 정수 배만큼 떨어진 컬럼까지도 포함한다.
예컨대, 도 3a의 경우, 일반적인 카운터에 따른 출력 영상으로, 각 컬럼에 따른 데이터를 8비트로 그래프화 하였고, 도 3b의 경우, 본 발명의 일 실시예에 따른 출력 영상으로, 한 컬럼을 판독한 후 인접한 컬럼들은 각각의 인접한 컬럼과의 데이터 값의 "차이"를 이용하여 8비트로 그래프화하였다. 따라서, 본 발명에 따르면 보다 적은 수의 데이터 값을 카운팅할 수 있기 때문에 카운터의 소비 전력이 감소될 수 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 값의 차이를 이용한 카운팅 개념을 설명하기 위한 그래프이다. 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지만을 고려하여 예를 들면, 표 1을 참고하면, 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지의 데이터 값이 종래 카운터에 의할 경우 각각 5,7,3,4에 해당한다. 이때, 본 발명에 의할 경우, 첫번째 컬럼(Column #0)의 데이터를 판독하고, 두번째 컬럼(Column #1)부터 네번째 컬럼(Column #3)까지는 각각의 인접한 컬럼들의 데이터 값을 판독한다고 했을 때, 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지 카운터들이 카운팅하는 데이터 값은 5,2,-4,1에 해당한다. 그 이유는 본 발명은 한 컬럼을 판독한 후 인접한 컬럼들은 각각의 인접한 컬럼과의 데이터 값의 "차이" 값을 카운팅 하기 때문이다.
본 발명에 따른 카운팅 방법은 표 1과 같이 본 발명에 따른 카운팅 값을 인접한 컬럼의 카운팅 값에 누적하면 종래 카운터에 의한 결과와 동일한 값(5,7,3,4)이 얻어질 수 있다.
Figure pat00001
보다 구체적으로, 도 4를 참고하면, 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)의 각각의 카운터들로 입력되는 데이터들(COMP<0> 내지 COMP<3>)을 카운팅할 경우, 각각 5,7,3,4에 해당한다. 종래의 카운터 블록은 이를 그대로 카운팅하였으나, 본 발명의 일 실시예에 따른 카운터 블록은 한 컬럼의 데이터만 카운팅하고, 다른 컬럼들은 인접하는 이전 컬럼과 XOR를 이용하여 그 데이터 차이만을 카운팅한다. 이때, 부호는 해당 컬럼의 데이터가 하이(High)일 경우에는 +가 되고, 해당 컬럼의 데이터가 로우(Low)일 경우에는 -가 된다.
예컨대, 첫번째 컬럼(Column #0)의 데이터 값이 카운팅되고, 두번째 컬럼(Column #1)을 위하여 첫번째 컬럼(Column #0) 및 두번째 컬럼(Column #1)을 XOR하는 경우, COMP<0> XOR COMP<1>을 통하여 +2를 얻을 수 있다.
세번째 컬럼(Column #2)을 위하여 두번째 컬럼(Column #1) 및 세번째 컬럼(Column #2)을 XOR하는 경우, COMP<1> XOR COMP<2>를 통하여 -4를 얻을 수 있다.
네번째 컬럼(Column #3)을 위하여 세번째 컬럼(Column #2) 및 네번째 컬럼(Column #3)을 XOR하는 경우, COMP<2> XOR COMP<3>를 통하여 +1을 얻을 수 있다. 이를 통해 표 1과 같은 결과가 얻어진다.
도 5a는 본 발명의 일 실시예에 따른 데이터 값 차이를 이용한 카운팅을 위한 카운터 블록을 나타내는 도면이다. 도 5a는 도 1b에 도시된 카운터 블록(150)을 도시한다. 도 5a를 참고하면, 상기 카운터 블록(150) 내부의 각 컬럼에 연결된 카운터(151)는 각각 동기화 블록(1511), 지연 블록(1512) 및 카운팅 블록(1513)을 포함한다.
동기화 블록(1511)은 해당 컬럼의 비교기에서 출력된 데이터(COMP<0>)와 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)에 따라 상기 비교기에서 출력된 데이터(COMP<0>)를 동기화시켜 출력한다. 이때, 상기 동기화 블록(1511)은 플립플롭으로 구현될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
지연 블록(1512)은 상기 동기화 블록(1511)의 출력 신호를 입력받아 이를 미리 정해진 일정 클럭만큼 지연시켜 출력한다. 예컨대, 상기 지연 블록(1512)은 상기 동기화 블록(1511)의 출력 신호를 미리 정해진 일정 클럭만큼 지연시키기 위하여 적어도 하나 이상의 래치를 포함할 수 있다.
카운팅 블록(1513)은 상기 지연 블록(1512)의 출력 신호를 입력받아 이를 카운트한다. 이때, 상기 복수의 카운터들 내부의 카운팅 블록들 중 하나의 카운팅 블록(예컨대, 카운팅 블록(1513))은 상기 지연 블록(1512)의 출력 신호를 카운트하고, 나머지 카운터 내부의 카운팅 블록들은 지연 블록의 출력 신호와 인접한 카운팅 블록에 입력되는 신호와의 차이를 카운트한다. 이를 수행하기 위하여 상기 카운팅 블록들은 각각 내부에 하나 이상의 구성요소를 포함할 수 있다. 예컨대, 상기 구성요소는 신호의 부호를 검출하기 위한 플립플롭, 신호를 미리 정해진 일정 클럭만큼 지연시키기 위한 래치 및 입력 신호들의 차이를 결정하기 위한 논리게이트 등을 포함한다.
앞서 설명된 도 5a의 카운터 블록의 구체적인 예가 도 5b 및 도 8에 도시된다.
도 5b는 도 5a의 카운터 블록을 보다 구체적으로 나타내는 도면이다. 도 5b는 첫번째 컬럼(Column #0) 내지 네번째 컬럼(Column #3)의 각각의 카운터들(510 내지 540)을 도시한다. 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)의 각각의 카운터들(510 내지 540)은 도 5b와 같이 서로 연결되어 있다.
첫번째 컬럼(Column #0)의 카운터(510)는 제1플립플롭(511), 제1래치(512), 제2래치(513), AND 게이트(514) 및 카운팅 유닛(515)를 포함한다.
두번째 컬럼(Column #1)의 카운터(520)는 제1플립플롭(521), 제1래치(522), 제2래치(523), AND 게이트(524), 카운팅 유닛(525), XOR 게이트(526) 및 제2플립플롭(527)을 포함한다.
세번째 컬럼(Column #2)의 카운터(530)는 제1플립플롭(531), 제1래치(532), 제2래치(533), AND 게이트(534), 카운팅 유닛(535), XOR 게이트(536) 및 제2플립플롭(537)을 포함한다.
네번째 컬럼(Column #3)의 카운터(540)는 제1플립플롭(541), 제1래치(542), 제2래치(543), AND 게이트(544), 카운팅 유닛(545), XOR 게이트(546) 및 제2플립플롭(547)을 포함한다.
제1플립플롭(511, 521, 531 및 541)은 해당 카운터(510, 520, 530 및 540)로 입력되는 비교기의 출력(COMP<0>~COMP<3>)을 입력받아 시간 도메인에서 동기화시킨다.
제2플립플롭(527, 537 및 547)은 카운팅 부호를 검출하기 위한 구성이다.
제1래치(512, 522, 532 및 542) 및 제2래치(513, 523, 533 및 543)는 입력되는 신호를 반 클럭을 딜레이시킬 수 있으나 본 발명의 범위가 반 클럭에 한정되는 것은 아니다.
이하에서는 첫번째 컬럼(Column #0)의 카운터(510)의 동작을 설명하고, 두번째 컬럼(Column #1)의 카운터(520) 내지 네번째 컬럼(Column #3)의 카운터(540)는 서로 동작이 동일하므로, 두번째 컬럼(Column #1)의 카운터의 동작만을 설명하기로 한다.
제1플립플롭(511 및 521)에 해당 컬럼의 비교기에서 출력된 데이터(COMP<0> 및 COMP<1>) 및 클럭 신호(CLK)가 입력된다. 상기 제1플립플롭(511 및 521)은 상기 클럭 신호(CLK)에 따라 상기 비교기에서 출력된 데이터(COMP<0> 및 COMP<1>)를 동기화시켜 출력하고, 제1래치(512 및 522)는 이를 반 클럭 지연시켜 출력한다.
첫번째 컬럼(Column #0)의 카운터(510)의 경우, 상기 제2래치(513)는 제1래치(512)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 상기 클럭 신호(CLK)에 따라 제1래치(512)의 출력 신호를 반 클럭 지연시켜 출력한다.
AND 게이트(514)는 상기 제2래치(513)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)가 하이(High)일 경우 제2래치(513)의 출력 신호를 출력하여 상기 클럭 신호(CLK)에 따라 카운팅 유닛(515)이 상기 제2래치(513)의 출력 신호의 하이(High) 값을 카운트하도록 한다.
두번째 컬럼(Column #1)의 카운터(520)의 경우, XOR 게이트(526)은 제1래치(512 및 522)의 출력 신호들을 입력받아 논리 연산하여 출력한다. 상기 논리 연산에 대한 구체적인 설명은 도 4에서 한바 있으며, 도 6에서 다시 설명하도록 한다.
제2플립플롭(527)은 상기 제1플립플롭(521)의 출력 신호와 상기 XOR 게이트(526)의 출력 신호를 입력받아 카운팅 부호를 검출하여 카운팅 유닛(525)에 출력한다.
제2래치(523)는 상기 XOR 게이트(526)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 상기 클럭 신호(CLK)에 따라 상기 XOR 게이트(526)의 출력 신호를 반 클럭 지연시켜 출력한다.
AND 게이트(514)는 상기 제2래치(523)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)가 하이(High)일 경우 제2래치(523)의 출력 신호를 출력하여 상기 클럭 신호(CLK)에 따라 카운팅 유닛(525)이 상기 제2래치(523)의 출력 신호의 하이(High) 값을 카운트하도록 한다.
도 6은 본 발명의 일 실시예에 따른 카운팅 동작을 나타내는 도면이다. 도 6의 동작은 도 5b의 카운터 블록에 의해 수행될 수 있으며, 도 4에서 설명된 개념에 기초한다.
첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지의 데이터 값이 종래 카운터에 의할 경우 각각 5,7,3,4에 해당한다. 이때, 본 발명의 실시 예에 의할 경우, 첫번째 컬럼(Column #0)의 데이터 값을 판독하고, 두번째 컬럼(Column #1)부터 네번째 컬럼(Column #3)까지는 각각의 인접한 컬럼들의 데이터 값을 판독한다고 했을 때, 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지 카운터들이 카운팅하는 데이터 값은 5,2,12,1에 해당한다. 그 이유는 본 발명은 한 컬럼을 판독한 후 인접한 컬럼들은 각각의 인접한 컬럼과의 데이터 값의 "차이"를 카운팅 하기 때문이다.
여기서, 세번째 컬럼(Column #2)의 데이터는 12에 해당하여 도 4에서 설명한 경우와 차이가 있다고 생각할 수 있으나, 이때의 카운터는 4비트 카운터이기 때문에 12는 16에서 -4가 감해진 값이기 때문에 실질적으로는 서로 동일하다.
본 발명에 따른 카운팅 방법은 표 2와 같이 본 발명에 따른 카운팅 데이터를 인접한 데이터에 누적하면 종래 카운터에 의한 결과와 동일한 값이 얻어질 수 있다. 이때, 세번째 컬럼(Column #2)의 경우 누적결과 19라는 값이 나오는데, 오버플로우된 캐리(carry)를 무시하여 19-16=3의 결과로 대체할 수 있다.
Figure pat00002
보다 구체적으로, 도 6을 참고하면, 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)의 각각의 제1플립플롭(511, 521, 531 및 541)로 입력되는 데이터들(COMP<0> 내지 COMP<3>)의 디지털 값은 각각 5,7,3,4에 해당한다. 종래의 카운터 블록은 이를 그대로 카운팅하였으나, 본 발명의 일 실시예에 따른 도 5b의 카운터 블록은 한 컬럼(예컨대, Column #0)의 데이터만을 카운팅하고, 다른 컬럼들(Column #1 내지 Column #3)은 인접하는 이전 컬럼과 XOR를 이용하여 그 데이터 차이만을 카운팅한다. 이때, 부호는 제2플립플롭(527, 537 및 547)을 통해 해당 컬럼의 데이터가 하이(High)일 경우에는 +로, 해당 컬럼의 데이터가 로우(Low)일 경우에는 -로 검출하여 카운팅하도록 한다.
예컨대, 첫번째 컬럼(Column #0)이 카운팅되고, 두번째 컬럼(Column #1)을 위하여 첫번째 컬럼(Column #0) 및 두번째 컬럼(Column #1)을 XOR하는 경우, COMP<0> XOR COMP<1>을 통하여 +2를 얻을 수 있다.
세번째 컬럼(Column #2)을 위하여 두번째 컬럼(Column #1) 및 세번째 컬럼(Column #2)을 XOR하는 경우, COMP<1> XOR COMP<2>를 통하여 12를 얻을 수 있다.
네번째 컬럼(Column #3)을 위하여 세번째 컬럼(Column #2) 및 네번째 컬럼(Column #3)을 XOR하는 경우, COMP<2> XOR COMP<3>를 통하여 +1을 얻을 수 있다. 이를 통해 표 2와 같은 결과가 도출되며, DIFF<1> 내지 DIFF<3>의 그래프 각각이 두번째 컬럼(Column #1) 내지 네번째 컬럼(Column #3)의 XOR 게이트 연산이 수행된 결과에 해당할 수 있다. 이때, DIFF<1> 내지 DIFF<3>의 그래프는 COMP<0> 내지 COMP<3>과 비교하여 한 클럭 지연된 결과가 얻어지는데, 그 이유는 제1래치(512, 522, 532 및 542) 및 제2래치(513, 523, 533 및 543)에서 각각 반 클럭씩 신호를 지연시켰기 때문이다.
도 7은 본 발명의 일 실시예에 따른 리셋 신호 카운팅 및 영상 신호 카운팅에 대하여 설명하기 위한 그래프이다. 도 7을 참고하면, 카운터 블록(150)의 동작모드 신호(AD_MODE)에 따라, 첫번째의 판독시(리셋 신호 카운팅)에는 다운 카운팅, 두번째의 판독 시(영상 신호 카운팅)에는 업 카운팅으로 하고 있기 때문에, 앞서 설명한 바와 같이 두 카운팅 값을 합산하는 경우, 실질적으로는 영상 신호 카운팅 값에서 리셋 신호 카운팅 값을 감산하는 결과가 도출된다. 이에 대한 구체적인 설명은 표 3을 통해 설명한다.
Figure pat00003
표 3을 참고하면, 종래 방법에 따르면, 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지 리셋 신호를 카운팅 한 경우 그 값이 각각 5,7,3,4에 해당하고, 영상 신호를 카운팅 한 경우 그 값이 각각 14,10,5,12에 해당한다. 리셋 신호를 카운팅 하는 경우에는 다운 카운팅에 해당하므로 표 3에서는 각 값들 앞에 - 부호를 추가하였고, 이와 영상 신호를 합산한 값이 각각 9,3,2,8에 해당한다.
반면, 본 발명의 일 실시예에 따른 방법에 따라, 리셋 신호를 카운팅하는 경우 그 값이 각각 5,2,-4,1에 해당한다. 이는 앞서 표 1에서 확인한 바와 같다. 리셋 신호를 카운팅하는 경우에는 다운 카운팅에 해당하므로 표 3에서는 각 값들 앞에 - 부호를 추가하여 -5,-2,4,-1에 해당하는 값을 얻게 된다.
본 발명의 일 실시예에 따른 방법에 따라, 영상 신호를 카운팅하는 경우 그 값이 각각 14,-4,-5,7에 해당한다. 이와 같은 값이 얻어지는 방식은 리셋 신호의 경우와 동일하다.
따라서, 이렇게 얻어진 리셋 신호 및 영상 신호의 값들을 합산한 결과는 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)까지 각각 9,-6,-1,6에 해당한다.
본 발명에 따른 카운팅 결과값을 인접한 컬럼의 결과값에 누적하면 종래 카운터에 의한 결과값과 동일한 값(9,3,2,8)이 얻어질 수 있다.
다시 도 7을 참고하면, 도 7은 표 3의 내용을 그래프화한 것이다. 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)의 각각의 카운터들로 입력되는 데이터들(COMP<0> 내지 COMP<3>)을 카운팅할 경우, 리셋 신호 카운팅 값은 다운 카운팅에 의해 각각 -5,-7,-3,-4에 해당하고, 영상 신호 카운팅 값은 업 카운팅이며, 상기 영상 신호 카운팅 값과 상기 리셋 신호 카운팅 값과의 합산한 결과는 각각 9(=-5+14),3(=-7+10),2(=-3+5),8(=-4+12)에 해당한다.
본 발명의 일 실시예에 따른 카운터 블록은 한 컬럼의 데이터만 카운팅하고, 다른 컬럼들은 인접하는 이전 컬럼과 XOR를 이용하여 그 데이터 차이만을 카운팅한다. 이때, 부호는 해당 컬럼의 데이터가 하이(High)일 경우에는 바뀌지 않으며, 해당 컬럼의 데이터가 로우(Low)일 경우에는 바뀐다.
예컨대, 첫번째 컬럼(Column #0)의 데이터 값이 카운팅되고, 두번째 컬럼(Column #1)을 위하여 첫번째 컬럼(Column #0) 및 두번째 컬럼(Column #1)을 XOR하는 경우, COMP<0> XOR COMP<1>을 통하여 리셋 신호 값의 경우 -2를 얻을 수 있고, 상기 영상 신호 값과 상기 리셋 신호 값과의 합산한 결과 -6(=-2-4)의 값을 얻을 수 있다.
세번째 컬럼(Column #2)을 위하여 두번째 컬럼(Column #1) 및 세번째 컬럼(Column #2)을 XOR하는 경우, COMP<1> XOR COMP<2>를 통하여 4를 얻을 수 있고, 상기 영상 신호 값과 상기 리셋 신호 값과의 합산한 결과 -1(=+4-5)의 값을 얻을 수 있다.
네번째 컬럼(Column #3)을 위하여 세번째 컬럼(Column #2) 및 네번째 컬럼(Column #3)을 XOR하는 경우, COMP<2> XOR COMP<3>를 통하여 -1을 얻을 수 있고, 상기 영상 신호 값과 상기 리셋 신호 값과의 합산한 결과 6(=-1+7)의 값을 얻을 수 있다. 이와 같은 방법과 관련한 카운터 블록은 도 8에 도시된다.
도 8은 본 발명의 일 실시예에 따른 데이터 값 차이를 이용한 카운팅을 위한 카운터 블록을 나타내는 도면이다. 도 8은 첫번째 컬럼(Column #0) 내지 네번째 컬럼(Column #3)의 각각의 카운터들(810 내지 840)을 도시한다. 첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)의 각각의 카운터들(810 내지 840)은 도 8과 같이 서로 연결되어 있다.
첫번째 컬럼(Column #0)의 카운터(810)는 제1플립플롭(811), 제1래치(812), 제2래치(813), AND 게이트(814) 및 카운팅 유닛(815)를 포함한다.
두번째 컬럼(Column #1)의 카운터(820)는 제1플립플롭(821), 제1래치(822), 제2래치(823), AND 게이트(824), 카운팅 유닛(825), 제1 XOR 게이트(826), 제2플립플롭(827) 및 제2 XOR 게이트(828)를 포함한다.
세번째 컬럼(Column #2)의 카운터(830)는 제1플립플롭(831), 제1래치(832), 제2래치(833), AND 게이트(834), 카운팅 유닛(835), 제1 XOR 게이트(836), 제2플립플롭(837) 및 제2 XOR 게이트(838)를 포함한다.
네번째 컬럼(Column #3)의 카운터(840)는 제1플립플롭(841), 제1래치(842), 제2래치(843), AND 게이트(844), 카운팅 유닛(845), 제1 XOR 게이트(846), 제2플립플롭(847) 및 제2 XOR 게이트(848)를 포함한다.
제1플립플롭(811, 821, 831 및 841)은 카운터(810, 820, 830 및 840)로 입력되는 비교기의 출력(COMP<0>)을 입력받아 시간 도메인에서 동기화시킨다.
제2플립플롭(827, 837 및 847)은 카운팅 부호를 검출하기 위한 구성이다.
제1래치(812, 822, 832 및 842) 및 제2래치(813, 823, 833 및 843)는 각 컬럼들 간의 정확한 부호를 위하여 반 클럭을 딜레이시킬 수 있으나 본 발명의 범위가 반 클럭에 한정되는 것은 아니다.
AND 게이트(814, 824, 834 및 844), 제1 XOR 게이트(826, 836 및 846) 및 제2 XOR 게이트(828, 838 및 848)의 동작에 대해서는 이하에서 설명한다.
이하에서는 첫번째 컬럼(Column #0)의 카운터(810)의 동작을 설명하고, 두번째 컬럼(Column #1)의 카운터(820) 내지 네번째 컬럼(Column #3)의 카운터(840)는 서로 동작이 동일하므로, 두번째 컬럼(Column #1)의 카운터의 동작만을 설명하기로 한다.
제1플립플롭(811 및 821)에 해당 컬럼의 비교기에서 출력된 데이터(COMP<0> 및 COMP<1>) 및 클럭 신호(CLK)가 입력된다. 상기 제1플립플롭(811 및 821)은 상기 클럭 신호(CLK)에 따라 상기 비교기에서 출력된 데이터(COMP<0> 및 COMP<1>)를 동기화시켜 출력하고, 제1래치(812 및 822)는 이를 반 클럭 지연시켜 출력한다.
첫번째 컬럼(Column #0)의 카운터(810)의 경우, 상기 제2래치(813)는 제1래치(812)의 출력 신호 및 클럭 신호(CLK)가 입력받고, 상기 클럭 신호(CLK)에 따라 제1래치(812)의 출력 신호를 반 클럭 지연시켜 출력한다.
AND 게이트(814)는 상기 제2래치(813)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)가 하이(High)일 경우 제2래치(813)의 출력 신호를 출력하여 상기 클럭 신호(CLK)에 따라 카운팅 유닛(815)이 상기 제2래치(813)의 출력 신호의 하이(High) 값을 카운트하도록 한다.
카운팅 유닛(815)으로 동작 모드에 대한 신호(AD_MODE)가 입력되고, 상기 동작 모드 신호(AD_MODE)가 하이(High)일 경우에는 카운팅 유닛(815)에서 다운 카운팅이, 로우(Low)인 경우에는 업 카운팅이 수행된다.
두번째 컬럼(Column #1)의 카운터(820)의 경우, 제1 XOR 게이트(826)은 제1래치(812 및 822)의 출력 신호들을 입력받아 논리 연산하여 출력한다. 상기 논리 연산에 대한 구체적인 설명은 도 7에서 한바 있으며, 도 9에서 다시 설명하도록 한다.
제2플립플롭(827)은 상기 제1플립플롭(821)의 출력 신호와 상기 제1 XOR 게이트(826)의 출력 신호를 입력받아 카운팅 부호를 검출하여 제2 XOR 게이트(828)에 출력하고, 상기 제2 XOR 게이트(828)는 상기 출력 신호와 동작 모드 신호(AD_MODE)를 입력받아 상기 출력 신호와 동작 모드 신호(AD_MODE)의 부호가 같은 경우에는 업 카운팅을 다른 경우에는 다운 카운팅을 카운팅 유닛(825)이 수행할 수 있도록 신호를 출력한다.
제2래치(823)는 상기 제1 XOR 게이트(826)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 상기 클럭 신호(CLK)에 따라 상기 제1 XOR 게이트(826)의 출력 신호를 반 클럭 지연시켜 출력한다.
AND 게이트(824)는 상기 제2래치(823)의 출력 신호 및 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)가 하이(High)일 경우 제2래치(823)의 출력 신호를 출력하여 상기 클럭 신호(CLK)에 따라 카운팅 유닛(825)이 상기 제2래치(823)의 출력 신호의 하이(High) 값을 카운트하도록 한다.
도 9는 본 발명의 일 실시예에 따른 카운팅 동작을 나타내는 도면이다. 도 9의 동작은 도 8의 카운터 블록에 의해 수행될 수 있으며, 도 7에서 설명된 개념에 기초한다.
첫번째 컬럼(Column #0)부터 네번째 컬럼(Column #3)의 각각의 카운터들로 입력되는 데이터들(COMP<0> 내지 COMP<3>)을 카운팅할 경우, 리셋 신호 카운팅 값은 다운 카운팅에 의해 각각 11(=16-5),9(=16-7),13(=16-3),12(=16-4)에 해당하고, 영상 신호 카운팅 값은 업 카운팅이며, 상기 영상 신호 카운팅 값과 상기 리셋 신호 카운팅 값과의 합산 결과는 각각 9,3,2,8에 해당한다. 여기서 설명되는 카운터는 4비트 카운터에 해당하기 때문에 상기 리셋 신호 카운팅 값은 값들은 실질적으로 도 7에서 설명된 값 -5,-7,-3,-4와 동일하다.
본 발명의 일 실시예에 따른 카운터 블록은 한 컬럼의 데이터만 카운팅하고, 다른 컬럼들은 인접하는 이전 컬럼과 XOR를 이용하여 그 데이터 차이만을 카운팅한다. 이때, 부호는 해당 컬럼의 데이터가 하이(High)일 경우에는 바뀌지 않으며, 해당 컬럼의 데이터가 로우(Low)일 경우에는 바뀐다.
예컨대, 첫번째 컬럼(Column #0)의 데이터 값이 카운팅되고, 두번째 컬럼(Column #1)을 위하여 첫번째 컬럼(Column #0) 및 두번째 컬럼(Column #1)을 XOR하는 경우, DIFF<1>(=COMP<0> XOR COMP<1>)을 통하여 리셋 신호 값의 경우 14(=16-2)를 얻을 수 있고, 영상 신호 값과 상기 리셋 신호 값과의 합산한 결과 10(=14-4)의 값을 얻을 수 있다.
세번째 컬럼(Column #2)을 위하여 두번째 컬럼(Column #1) 및 세번째 컬럼(Column #2)을 XOR하는 경우, DIFF<2>(=COMP<1> XOR COMP<2>)를 통하여 4를 얻을 수 있고, 영상 신호 값과 상기 리셋 신호 값과의 합산한 결과 -1=(+4-5), 즉, 15(=16-1)의 값을 얻을 수 있다.
네번째 컬럼(Column #3)을 위하여 세번째 컬럼(Column #2) 및 네번째 컬럼(Column #3)을 XOR하는 경우, DIFF<3>(=COMP<2> XOR COMP<3>)를 통하여 15(=16-1)을 얻을 수 있고, 영상 신호 값과 상기 리셋 신호 값과의 합산한 결과 6(=-1+7)의 값을 얻을 수 있다
도 9에 따른 카운팅 방법을 표로 나타내면, 표 4와 같다. 본 발명의 일 실시예에 따른 카운팅 데이터를 인접한 데이터에 누적하면 종래 카운터에 의한 결과와 동일한 값이 얻어질 수 있다. 이때, 두번째 컬럼(Column #1)의 경우 누적결과 19라는 값이 나오는데, 오버플로우된 캐리(carry)를 무시하여 19-16=3의 결과로 대체할 수 있고, 세번째 컬럼(Column #2)의 경우 누적결과 18이라는 값이 나오는데, 오버플로우된 캐리(carry)를 무시하여 18-16=2의 결과로 대체할 수 있다.
Figure pat00004
도 10은 본 발명의 일 실시예에 따른 데이터 처리 방법을 나타내는 흐름도이다. 도 10의 데이터 처리 방법은 도 5a, 도 5b 또는 도 8에 도시된 카운터 블록에 의해 수행될 수 있으며, 도 8을 기준으로 설명한다. 도 10을 참고하면, 카운터(810)는 각각의 컬럼 라인을 따라 입력되는 복수의 입력 신호들 중 기준 신호의 데이터 값을 카운트한다(S10). 이때, 상기 기준 신호는 각각의 컬럼 라인 중에서 기준이 되는 기준 컬럼 라인으로 입력되는 신호를 의미한다. 상기 기준 컬럼 라인은 각각의 컬럼 중 어느 것이 되어도 무방하다. 예컨대, 상기 기준 컬럼 라인이 제1열이어도 되고, 제10열이어도 된다.
다음으로, 카운터(820)는 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호의 데이터 값의 차이를 카운트한다(S20). 이때, N은 1 이상의 정수이다. 여기서, '인접한 컬럼'의 의미는 기준 컬럼의 바로 옆의 컬럼만을 의미하는 것은 아니고, 미리 정해진 거리만큼, 예컨대, 임의의 정수 배만큼 떨어진 컬럼까지도 포함한다.
다음으로, 카운터(830)는 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트한다(S30).
다음으로, 카운터(840)는 상기 S30 과정과 동일한 과정을 수행하며, 도 8에 도시되지 않은 다른 나머지 카운터들도 S30 과정과 동일한 과정을 수행한다(S40). 즉, 카운터 블록은 N값을 1부터 하나씩 증가시키면서 S30 과정을 다른 모든 컬럼 라인에 반복한다.
다음으로, 상기 기준 신호의 데이터 값에 상기 데이터 값의 차이를 가산하여 각 컬럼의 데이터를 복원한다(S50).
이와 같이, 본 발명의 일 실시예에 따른 데이터 처리 방법에 따르면, 입력 신호 전부를 카운트하지 않고, 인접한 신호들간의 데이터 값의 차이만을 카운트하기 때문에 카운터의 소비전력을 감소시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 11을 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, 또는 스마트 폰으로 구현될 수 있다.
상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서
110: 화소 어레이
120: 로우 드라이버
130: CDS
140: ADC
150: 카운터 블록
160: 램프 신호 발생기
170: 타이밍 제너레이터
175: 제어 레지스터 블록
190: 버퍼
200: DSP
210: 카메라 컨트롤
220: 이미지 신호 프로세서
230: PC/IF
300: 디스플레이 유닛
400: object
500: 렌즈

Claims (10)

  1. (a) 각각의 컬럼 라인을 따라 입력되는 복수의 입력 신호들 중 기준 신호의 데이터 값을 카운트하는 단계;
    (b) 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호(N은 1 이상의 정수)의 데이터 값의 차이를 카운트하는 단계;
    (c) 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트하는 단계; 및
    (d) 상기 N값을 1부터 하나씩 증가시키면서 (c)단계를 반복하는 단계를 포함하는 데이터 처리 방법.
  2. 제1항에 있어서, 상기 데이터 처리 방법은
    (e) 상기 기준 신호의 데이터 값에 상기 데이터 값의 차이를 가산하여 각 컬럼의 데이터를 복원하는 단계를 더 포함하는 데이터 처리 방법.
  3. 제1항에 있어서,
    상기 복수의 입력 신호들은 리셋 신호 및 영상 신호 중 적어도 하나를 포함하는 데이터 처리 방법.
  4. 제3항에 있어서, 상기 데이터 처리 방법은
    상기 리셋 신호 및 영상 신호 각각에 대하여 상기 (a) 내지 (d)단계를 수행하고, 제어 신호에 기초한 카운트 모드에 따라 상기 리셋 신호의 카운트 값 및 상기 영상 신호의 카운트 값을 합산 또는 감산하여 카운트하는 데이터 처리 방법.
  5. 제4항에 있어서,
    상기 카운트 모드는 업 카운트 모드 및 다운 카운트 모드를 포함하는 데이터 처리 방법.
  6. 제5항에 있어서,
    상기 리셋 신호의 데이터 값 카운트의 경우 다운 카운트이고, 상기 영상 신호의 데이터 값 카운트의 경우 업 카운트에 해당하거나,
    상기 리셋 신호의 데이터 값 카운트의 경우 업 카운트이고, 상기 영상 신호의 데이터 값 카운트의 경우 다운 카운트에 해당하는 데이터 처리 방법.
  7. 제1항에 있어서,
    상기 (b) 및 (c) 단계를 통해 얻어진 카운트 값은 상기 (a) 단계를 통해 얻어진 카운트 값과 비교하여 1 클럭 지연된 값에 해당하는 데이터 처리 방법.
  8. 제1항 내지 제7항 중 어느 한 항의 방법을 실현시키기 위한 프로그램이 저장된 기록 매체.
  9. 각각의 컬럼 라인을 따라 입력되는 복수의 신호와 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및
    (a) 상기 비교 결과 신호들을 입력받고 상기 비교 결과 신호들 중 기준 신호의 데이터 값을 카운트하고, (b) 상기 기준 신호의 데이터 값과 상기 기준 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N 입력 신호(N은 1 이상의 정수)의 데이터 값의 차이를 카운트하고, (c) 상기 제N 입력 신호의 데이터 값과 상기 제N 입력 신호가 입력되는 컬럼 라인에 인접한 컬럼 라인에 입력되는 제N+1 입력 신호의 데이터 값의 차이를 카운트하며, (d) 상기 N값을 1부터 하나씩 증가시키면서 (c) 과정을 반복하는 카운터 블록을 포함하는 데이터 처리 장치.
  10. 제9항에 있어서, 상기 데이터 처리 장치는
    상기 카운터 블록의 출력 신호를 입력받아 상기 기준 신호의 데이터 값에 상기 데이터 값의 차이를 가산하여 각 컬럼의 데이터를 복원하는 가산기를 더 포함하는 데이터 처리 장치.
KR1020100075997A 2010-08-06 2010-08-06 데이터 처리 방법 및 그 장치, 및 기록매체 KR20120013782A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100075997A KR20120013782A (ko) 2010-08-06 2010-08-06 데이터 처리 방법 및 그 장치, 및 기록매체
US12/944,029 US8451342B2 (en) 2010-08-06 2010-11-11 Counter circuit, analog-to-digital converter (ADC) including a counter circuit, image sensor including counter circuit and/or ADC, systems associated therewith, and method associated therewith

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100075997A KR20120013782A (ko) 2010-08-06 2010-08-06 데이터 처리 방법 및 그 장치, 및 기록매체

Publications (1)

Publication Number Publication Date
KR20120013782A true KR20120013782A (ko) 2012-02-15

Family

ID=45555884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100075997A KR20120013782A (ko) 2010-08-06 2010-08-06 데이터 처리 방법 및 그 장치, 및 기록매체

Country Status (2)

Country Link
US (1) US8451342B2 (ko)
KR (1) KR20120013782A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170132385A (ko) * 2016-05-23 2017-12-04 에스케이하이닉스 주식회사 아날로그-디지털 변환 장치 및 그 동작 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618974B2 (en) * 2010-12-20 2013-12-31 Samsung Electronics Co., Ltd. Counter circuits, analog to digital converters, image sensors and digital imaging systems including the same
US8456557B2 (en) * 2011-01-31 2013-06-04 SK Hynix Inc. Dynamic range extension for CMOS image sensors for mobile applications
KR102057575B1 (ko) * 2013-07-25 2019-12-20 삼성전자주식회사 이미지 센서 및 그것의 제어 방법
KR102123432B1 (ko) 2013-11-04 2020-06-16 삼성전자주식회사 카운터 회로 및 이를 포함하는 이미지 센서
US10999549B2 (en) * 2019-06-20 2021-05-04 Pixart Imaging Incorporation Image sensor, column parallel ADC circuit and A/D conversion method thereof
US11252369B2 (en) * 2020-04-02 2022-02-15 Shenzhen GOODIX Technology Co., Ltd. Fast multi-sampling in image sensors
CN116112627B (zh) * 2023-04-07 2023-06-20 合肥六角形半导体有限公司 一种视频帧率自适应变换的方法和电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4289206B2 (ja) * 2004-04-26 2009-07-01 ソニー株式会社 カウンタ回路
JP2009177797A (ja) * 2007-12-26 2009-08-06 Panasonic Corp 固体撮像装置及びその駆動方法
JP5074297B2 (ja) * 2008-05-29 2012-11-14 シャープ株式会社 固体撮像装置およびその駆動方法、並びに電子情報機器
JP5359521B2 (ja) * 2009-04-24 2013-12-04 ソニー株式会社 バイナリ値変換回路およびその方法、ａｄ変換装置、固体撮像素子、並びにカメラシステム
JP5243352B2 (ja) * 2009-06-17 2013-07-24 シャープ株式会社 Ａｄ変換装置、固体撮像装置および電子情報機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170132385A (ko) * 2016-05-23 2017-12-04 에스케이하이닉스 주식회사 아날로그-디지털 변환 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US20120033097A1 (en) 2012-02-09
US8451342B2 (en) 2013-05-28

Similar Documents

Publication Publication Date Title
KR20120013782A (ko) 데이터 처리 방법 및 그 장치, 및 기록매체
US7990304B2 (en) Double data rate (DDR) counter, analog-to-digital converter (ADC) using the same, CMOS image sensor using the same and methods in DDR counter, ADC and CMOS image sensor
US8395539B2 (en) Double data rate (DDR) counter, analog-to-digital converter (ADC) using the same, CMOS image sensor using the same and methods in DDR counter, ADC and CMOS image sensor
US7671317B2 (en) Physical quantity detecting apparatus and method for driving the same
US9083368B2 (en) Image sensor using offset code for counting
KR20140104169A (ko) 이미지 센서 및 이를 포함하는 컴퓨팅 시스템
TWI706675B (zh) 包括具有混合式計數器結構之類比對數位轉換之影像感測器讀出電器
JP2009159331A (ja) 固体撮像装置、その駆動方法およびカメラ
KR101841640B1 (ko) 열 병렬 아날로그-디지털 변환기 교정 방법 및 시스템
US11641534B2 (en) Gray counter and image sensor including the same
KR20120022034A (ko) 픽셀 데이터의 고속 출력을 위한 이미지 센서
US10609317B2 (en) Time detection circuit, AD conversion circuit, and solid-state imaging device
JP2017005392A (ja) 撮像装置、撮像システム
KR101710109B1 (ko) 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
KR101647102B1 (ko) 2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들
EP2773099B1 (en) Image pickup apparatus, driving method for image pickup apparatus, image pickup system, and driving method for image pickup system
KR102136851B1 (ko) 컬럼 미스매치를 보상하는 이미지 센서 및 이의 이미지 처리 방법
US11445142B2 (en) Digital correlated double sampling circuit and image sensor including the same
KR20200142169A (ko) 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
US11451731B2 (en) Counter circuit and image sensor including the same
US8102294B2 (en) Solid-state image sensor
EP3809695A1 (en) Counter circuit and image sensor including the same
JP6195142B1 (ja) Ａｄ変換装置及び撮像装置
KR20200107040A (ko) 이미지 센서 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right