CN107888192B - 一种提升模数转换器中动态开关线性度的电路 - Google Patents

一种提升模数转换器中动态开关线性度的电路 Download PDF

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Abstract

本发明公开了一种提升模数转换器中动态开关线性度的电路，其特征在于包括高压电源产生电路、采样相时钟电压转换电路、保持相时钟电压转换电路，其中：高压电源产生电路主要由N个并联连接的电压提升单元组成；采样相时钟电压转换电路和保持相时钟电压转换电路均由M个并联连接的时钟电压转换单元组成；电压提升单元主要由七个反相器、二个或非门、二个与非门、二个缓冲单元、六个NMOS管和五个电容构成；时钟电压转换单元主要由三个PMOS管、一个NMOS管和一个电容构成。本发明具有可以改善比较器的性能，减小器件失调；减小芯片面积；降低开关功耗；输出驱动能力强；开关信号稳定等诸多优点。

Description

一种提升模数转换器中动态开关线性度的电路
技术领域
本发明涉及一种提升模数转换器中动态开关线性度的电路，主要应用于低功耗流水线模数转换器中，属于集成电路技术领域。
背景技术
高速高精度A/D转换器已被广泛应用于测控系统、雷达、卫星、高速成像、正交无线电接收机、分集无线电接收机、通信等领域。近年来由于市场需求驱动，高速高精度A/D转换器方面的新技术不断涌现。目前，工业界的流水线A/D转换器产品的研究主要集中在提升速度、提高精度和降低功耗三个方面。
在流水线模数转换器的低功耗设计中，由于功耗限制，对关键节点电容的充放电电流较小，因此对开关的导通电阻有着非常严格的要求。CMOS开关的导通电阻主要取决于开关尺寸及栅极电压。开关尺寸一方面受到芯片面积因素的影响不可能设计得过大，另一方面如果开关尺寸较小，则其导通电阻较大，在运放采样频率较高时会导致关键节点充放电电流不足，信号通过后失真严重，从而导致器件失调的产生，最终影响整个流水线模数转换器的整体动静态性能。因此可以通过提高开关栅极电压减小开关的导通电阻。
图1为一流水级模数转换器中常用比较器模块。如图所示，模数转换器中的比较器(400)由小尺寸CMOS控制开关M1，M2，M3，M4，电容C1，C2以及比较器主体I1构成。通常比较器工作在采样保持两种状态。在采样相时，在M1，M2栅极施加电压(通常为电源电压VDD)使M1，M2导通，在保持相时，关闭M1，M2，此时其栅极电压为0。类似，在保持相时，在M3，M4栅极施加电压(通常为电源电压VDD)使M3，M4导通，在采样相时，关闭M3，M4，此时其栅极电压为0。如果M1-M4尺寸过小，那么其开关导通电阻就会过大，导致低功耗模数转换器充电过程不完整，从而出现比较器失调现象。如果M1-M4尺寸设计得过大，又会导致芯片面积大大增加，同时也增加了M1-M4的关键节点电容。因此，只有通过提高CMOS开关导通时其栅极电压才能在保持芯片面积的同时提高开关性能。
为了解决以上问题，出现了传统自举开关，其结构如图2所示。传统的提升开关线性度的方法是为每一个开关都设计一个自举开关电路。该自举开关电路工作原理为在不增加管子尺寸的情况下通过在CMOS开关上外加一个较大的栅源电压以降低导通电阻，并且保持栅源电压恒定(如图2所示，Vo为自举开关输出信号，接至CMOS开关栅极)从而使导通电阻恒定。以上技术可以在不增加管子尺寸的情况下降低导通电阻，且单NMOS晶体管就可以实现全幅值传输。图3即为其工作时输入信号Vi与开关信号Vo的信号图。
但是传统的自举开关技术也存在其固有缺陷。一是结构复杂，占用芯片面积较大。流水线模数转换器开关电容电路中存在大量比较器，为其中每一个比较器的每一个开关都配备一个自举电路，不仅占用大量的芯片面积，而且会导致功耗的浪费。如果为流水级模数转换器中每一个比较器都配置相应的自举开关，会导致芯片面积和功耗都大大增加。二是结构冗余。由于其需要应用于输入信号不断变化的场合，因此其结构也相应复杂。
发明内容
本发明的技术解决问题是：克服现有技术的不足，使用阵列式电压提升装置，为流水线模数转换器开关电容电路中的所有比较器开关供电，提升其线性度，解决比较器失调的问题。
本发明的技术解决方案是：一种提升模数转换器中动态开关线性度的电路，其特征在于包括高压电源产生电路、采样相时钟电压转换电路、保持相时钟电压转换电路，其中：
高压电源产生电路，接收模数转换器的电源电压，产生预设高压电源，并联输出给采样相时钟电压转换电路、保持相时钟电压转换电路供电，所述预设高压电源高于模数转换器电源电压；
采样相时钟电压转换电路，将采样相时钟的电压幅度提高至预设高压电源电平，将转换后的采样相时钟连接至模数转换器比较器阵列的采样相开关的栅极，降低采样相开关导通电阻，提升采样相开关的线性度；
保持相时钟电压转换电路，将保持相时钟的电压幅度提高至预设高压电源电平，将转换后的保持相时钟连接至模数转换器比较器阵列的保持相开关的栅极，采样保持相开关导通电阻，提升保持相开关的线性度。
所述高压电源产生电路包括N个并联连接的电压提升单元；所述电压提升单元包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一或非门、第二或非门、第一与非门、第二与非门、第一缓冲单元、第二缓冲单元、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电容、第二电容、第三电容、第四电容和第五电容；
外部输入的时钟信号CLK连接第一反相器的输入端和第二与非门的第一输入端，第一反相器、第二反相器、第三反相器依次串联连接，第一反相器的输出端第一与非门的第一输入端，第二反相器的输出端连接第一或非门的第第一输入端，第三反相器的输出端接第二或非门的第一输入端，第一或非门的输出端接第一缓冲单元的输入端和第六反相器的输入端，第二或非门的输出端接第二缓冲单元的输入端和第七反相器的输入端，第一缓冲单元的输出端连接第二或非门的第二输入端和第一与非门的第二输入端，第二缓冲单元的输出端连接第一或非门的第二输入端和第二与非门的第二输入端，第一与非门的输出端串联连接第四反相器和第一电容的一端，第二与非门的输出端串联连接第五反相器和第二电容的一端，第六反相器与第三电容的一端串联连接，第七反相器与第四电容的一端串联连接，第一电容的另一端接至第一NMOS管的源极、第二NMOS管和第三NMOS管的栅极，第二电容的另一端接至第二NMOS管的源极、第一NMOS管和第四NMOS管栅极，第三电容的另一端接至第三NMOS管、第五NMOS管的源极和第六NMOS管的栅极，第四电容的另一端接至第四NMOS管、第六NMOS管的源极和第五NMOS管的栅极；第五NMOS管和第六NMOS管的漏极短接，并通过第五电容接地，作为高压电源输出端。
所述第三电容、第四电容为可变电容。
所述可变电容由2R个电容并联连接，通过外部的R个总线断开任意一个电容实现电容容值的调节。
所述采样相时钟电压转换电路和保持相时钟电压转换电路均由M个并联连接的时钟电压转换单元组成，所述时钟电压转换单元包括第一PMOS管、第二PMOS管、第三PMOS管、第七NMOS管和第六电容；第一PMOS管和第二PMOS管的源极接电源；第一PMOS管的漏极连接第六电容的一端和第二PMOS管的栅极；第二PMOS管的漏极连接第一PMOS管的栅极和第三PMOS管的源极；采样相或者保持相时钟信号连接第六电容的另一端和第七NMOS管的栅极，第七NMOS管的源极接地，第七NMOS管的漏极和第三PMOS管的漏极共同连接，作为时钟电压转换电路的输出；第三PMOS管的栅极连接偏置电压。
N和M的个数根据模数转换器中比较器阵列开关数量确定，用于产生足够的驱动能力，保证模数转换器中比较器阵列开关工作时导通电阻满足预设要求。
本发明与现有技术相比的有益效果是：
(1)、本发明通过提高采样和保持相时钟的电压值，提高了开关栅极电压，减小了开关的导通电阻，提高了其线性度，所以可以改善比较器的性能，减小器件失调；
(2)、本发明通过单一的电压提升电路和时钟电压转换电路，并联为模数转换器中比较器采样或保持开关提供统一的开关信号，可以大大减小芯片面积和开关功耗；
(3)、本发明高压电源产生电路、采样相时钟电压转换电路、保持相时钟电压转换电路采用阵列式并联布局方式，提高了电路的驱动能力和稳定性；
(4)、本发明通过可调电容调节高压电源产生电路的输出电流，进一步提高了电路的驱动能力和稳定性；
(5)、本发明尤其适用于采用小尺寸开关的流水线模数转换器，可以大大减小芯片面积和开关功耗。
附图说明
图1(a)为模数转换器的比较器电路；
图1(b)为模数转换器的比较器采样相时钟和保持相时钟；
图2为传统的自举开关电路；
图3为自举开关电路输入信号Vi与开关信号Vo的信号图；
图4为本发明提升模数转换器中动态开关的线性度电路组成框图；
图5为本发明的高压电源产生单元原理图；
图6为本发明的时钟电压转换单元原理图；
图7为高压电源产生单元第四至第七反相器输出信号波形图；
图8为高压电源产生单元NM3，NM4源极信号及输出信号；
图9为时钟电压转换电路输出时钟信号；
图10为使用本装置前模数转换器频谱图；
图11为使用本装置后模数转换器频谱图。
具体实施方式
以下结合附图和具体实施方式对本发明进行详细说明。
在流水线模数转换器中，比较器的输入信号在采样相和保持相都维持恒定，仅在采样和保持相切换时发生变化。因此其CMOS开关的栅极电压在固定相位内也为一固定值，基于以上因素本发明考虑可以简化自举开关的结构。同时又由于大部分比较器的工作时序相同，所以本发明采用固定的阵列结构给开关栅极供电，并根据负载数量的大小调整阵列单元数目及高压电源产生电路中可变电容的大小。
如图2所示，本发明提供的一种提升模数转换器中动态开关的线性度的电路包括高压电源产生电路100、采样相时钟电压转换电路200、保持相时钟电压转换电路300，其中：
高压电源产生电路100，接收模数转换器的电源电压，产生预设高压电源，并联输出给采样相时钟电压转换电路200、保持相时钟电压转换电路300供电，所述预设高压电源高于模数转换器电源电压；
采样相时钟电压转换电路200，将采样相时钟的电压幅度提高至预设高压电源电平，将转换后的采样相时钟连接至模数转换器比较器阵列的采样相开关的栅极，降低采样相开关导通电阻，提升采样相开关的线性度；
保持相时钟电压转换电路300，将保持相时钟的电压幅度提高至预设高压电源电平，将转换后的保持相时钟连接至模数转换器比较器阵列的保持相开关的栅极，采样保持相开关导通电阻，提升保持相开关的线性度。
所述高压电源产生电路100包括N个并联连接的电压提升单元11。如图所示，所述电压提升单元11包括第一反相器211、第二反相器212、第三反相器213、第四反相器223、第五反相器221、第六反相器219、第七反相器218、第一或非门216、第二或非门214、第一与非门222、第二与非门220、第一缓冲单元217、第二缓冲单元215、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5。
外部输入的时钟信号CLK连接第一反相器211的输入端和第二与非门220的第一输入端，第一反相器211、第二反相器212、第三反相器213依次串联连接，第一反相器211的输出端第一与非门222的第一输入端，第二反相器212的输出端连接第一或非门216的第第一输入端，第三反相器213的输出端接第二或非门214的第一输入端，第一或非门216的输出端接第一缓冲单元217的输入端和第六反相器219的输入端，第二或非门214的输出端接第二缓冲单元215的输入端和第七反相器218的输入端，第一缓冲单元217的输出端连接第二或非门214的第二输入端和第一与非门222的第二输入端，第二缓冲单元215的输出端连接第一或非门216的第二输入端和第二与非门220的第二输入端，第一与非门222的输出端串联连接第四反相器223和第一电容C1的一端，第二与非门220的输出端串联连接第五反相器221和第二电容C2的一端，第六反相器219与第三电容C3的一端串联连接，第七反相器218与第四电容C4的一端串联连接，第一电容C1的另一端接至第一NMOS管NM1的源极、第二NMOS管NM2和第三NMOS管NM3的栅极，第二电容C2的另一端接至第二NMOS管NM2的源极、第一NMOS管NM1和第四NMOS管NM4栅极，第三电容C3的另一端接至第三NMOS管NM3、第五NMOS管NM5的源极和第六NMOS管NM6的栅极，第四电容C4的另一端接至第四NMOS管NM4、第六NMOS管NM6的源极和第五NMOS管NM5的栅极；第五NMOS管NM5和第六NMOS管NM6的漏极短接，并通过第五电容C5接地，作为高压电源输出端。
所述第三电容C3、第四电容C4为可变电容。
所述可变电容由2R个电容并联连接，通过外部的R个总线断开任意一个电容实现电容容值的调节。如图2所示的实施例中，R＝5，可变电容由32个电容并联连接，其控制端口使用统一的总线控制信号D<0:4>控制。
所述采样相时钟电压转换电路200和采样相时钟电压转换电路300均包括M个并联连接的时钟电压转换单元12，如图6所示，所述时钟电压转换单元12包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第七NMOS管NM7和第六电容C6；第一PMOS管PM1和第二PMOS管PM2的源极接电源；第一PMOS管PM1的漏极连接第六电容(C6的一端和第二PMOS管PM2的栅极；第二PMOS管PM2的漏极连接第一PMOS管PM1的栅极和第三PMOS管PM3的源极；采样相或者保持相时钟信号连接第六电容C6的另一端和第七NMOS管NM7的栅极，第七NMOS管NM7的源极接地，第七NMOS管NM7的漏极和第三PMOS管PM3的漏极共同连接，作为时钟电压转换电路的输出；第三PMOS管PM3的栅极连接偏置电压。
提升模数转换器中动态开关的线性度的电路由N个高压电源产生电路100，M个采样相时钟电压转换电路200和M个保持相时钟电压转换电路300构成，其输出的开关信号1和2接入比较器阵列。如图4所示，比较器阵列单元中M1和M2的栅极电压统一由采样相时钟电压转换电路200输出的开关信号1控制，M1源极和M2源极分别接至比较器待比较输入信号的两端，M3和M4的栅极电压统一由采样相时钟电压转换电路200输出的开关信号2控制，M3源极和M4源极分别接至基准比较电压两端，M1和M3的漏极接至电容C1的一端，M2和M4的漏极接至电容C2的一端，电容C1和C2的另一端分别接至比较器主体I1的两端。
所述N和M的个数根据模数转换器中比较器阵列开关数量确定，用于产生足够的驱动能力，保证模数转换器中比较器阵列开关工作时导通电阻满足预设要求。
所述电压提升单元11的工作原理为：在时钟电路的控制下，第四至第七反相器输出信号如图7所示。初始上电时，C1，C2上电压为0，当第四反相器输出为低电平，第五反相器输出为高电平时，NM1栅极电压为VDD，因此其导通，C1充电，当第四反相器输出为高电平，第五反相器输出为低电平时，由于C1上累积的电荷不能瞬时放出，因此，C1另一端电压会高于VDD，此时NM2导通，C2充电。随着以上过程进行，C1，C2上累积电荷量会越来越多直至NM1，NM2关闭为止。此时C1，C2上的电压为VDD。
同理，初始状态，NM3，NM4导通，C3，C4充电。随着以上过程持续，C3，C4会一直充电至VDD，此时NM3，NM4关闭。NM3，NM4漏极电压波形为周期性波形，受后级负载影响，其最低电平为VDD，最高为2VDD。
NM5，NM6构成信号合并单元，将NM3，NM4源极信号合并输出，且仅输出其中高电平，其波形如图8所示(信号图从上至下分别为：NM3源极，NM4源极，NM5，NM6漏极)。C5为去偶电容，用于滤去信号合并后的噪声。
时钟电压转换单元12的工作原理为：时钟电压转换单元12采用电压提升电路100输出信号作为其电源电压，理论值为2VDD。初始状态C5上电压为0，当时钟信号为低电平时，PM2导通，NM7截止，C5充电，当时钟信号为高电平时，PM2截止，NM7导通。随着此过程的持续，C5将充电至VDD。此时VO输出的信号为周期性时钟信号，相比于输入时钟信号，其高电平电压的理论值为2VDD。实际情况下如果负载较多或并联数不够，高电平电压会低于2VDD，如图9所示。
模数转换器中的比较器阵列采用采样相时钟电压转换电路200和保持相时钟电压转换电路300输出的采样和保持相时钟作为其时钟信号，由于开关栅极电压提高了，减小了开关的导通电阻，提高了其线性度，所以可以改善比较器的性能，减小器件失调。
如果比较器数量较多，相应的开关的栅极寄生电容越大，需要的充电电流越大，如果采用本发明装置，时钟电压转换单元12输出的高电平可能下降。因此本发明在电压提升单元11中设置了可变电容C3，C4用于负载调节。C3，C4由控制信号D<0:4>控制。如果负载变大，则需要提高C3，C4的容值。
综上所述，本发明提供一种阵列式电压提升装置，给流水线模数转换器中关键模块比较器中的小尺寸开关提供统一的开关信号，可以大大减小芯片面积和开关功耗。该技术已经成功使用于某一16位模数转换器中，相比于传统方法，同一模块使用该技术后，MOS管数量下降至原技术的1/4左右，电容数目下降至原技术的1/3左右，功耗下降至原技术的1/6左右，不仅大大减小了芯片面积，而且在提升开关性能的同时降低了芯片功耗。其性能提升见图10，图11，图10为不使用本发明装置的频谱图，图11为使用后。前后SNDR提高了14dB。
本发明说明书中未进行详细描述部分属于发明的公知常识。

Claims (5)

1.一种提升模数转换器中动态开关线性度的电路，其特征在于包括高压电源产生电路(100)、采样相时钟电压转换电路(200)、保持相时钟电压转换电路(300)，其中：
高压电源产生电路(100)，接收模数转换器的电源电压，产生预设高压电源，并联输出给采样相时钟电压转换电路(200)、保持相时钟电压转换电路(300)供电，所述预设高压电源高于模数转换器电源电压；
采样相时钟电压转换电路(200)，将采样相时钟的电压幅度提高至预设高压电源电平，将转换后的采样相时钟连接至模数转换器比较器阵列的采样相开关的栅极，降低采样相开关的导通电阻，提升采样相开关的线性度；
保持相时钟电压转换电路(300)，将保持相时钟的电压幅度提高至预设高压电源电平，将转换后的保持相时钟连接至模数转换器比较器阵列的保持相开关的栅极，采样保持相开关的导通电阻，提升保持相开关的线性度。
2.根据权利要求1所述的一种提升模数转换器中动态开关线性度的电路，其特征在于所述高压电源产生电路(100)包括N个并联连接的电压提升单元(11)；所述电压提升单元(11)包括第一反相器(211)、第二反相器(212)、第三反相器(213)、第四反相器(223)、第五反相器(221)、第六反相器(219)、第七反相器(218)、第一或非门(216)、第二或非门(214)、第一与非门(222)、第二与非门(220)、第一缓冲单元(217)、第二缓冲单元(215)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)和第五电容(C5)；
外部输入的时钟信号CLK连接第一反相器(211)的输入端和第二与非门(220)的第一输入端，第一反相器(211)、第二反相器(212)、第三反相器(213)依次串联连接，第一反相器(211)的输出端第一与非门(222)的第一输入端，第二反相器(212)的输出端连接第一或非门(216)的第第一输入端，第三反相器(213)的输出端接第二或非门(214)的第一输入端，第一或非门(216)的输出端接第一缓冲单元(217)的输入端和第六反相器(219)的输入端，第二或非门(214)的输出端接第二缓冲单元(215)的输入端和第七反相器(218)的输入端，第一缓冲单元(217)的输出端连接第二或非门(214)的第二输入端和第一与非门(222)的第二输入端，第二缓冲单元(215)的输出端连接第一或非门(216)的第二输入端和第二与非门(220)的第二输入端，第一与非门(222)的输出端串联连接第四反相器(223)和第一电容(C1)的一端，第二与非门(220)的输出端串联连接第五反相器(221)和第二电容(C2)的一端，第六反相器(219)与第三电容(C3)的一端串联连接，第七反相器(218)与第四电容(C4)的一端串联连接，第一电容(C1)的另一端接至第一NMOS管(NM1)的源极、第二NMOS管(NM2)和第三NMOS管(NM3)的栅极，第二电容(C2)的另一端接至第二NMOS管(NM2)的源极、第一NMOS管(NM1)和第四NMOS管(NM4)栅极，第三电容(C3)的另一端接至第三NMOS管(NM3)、第五NMOS管(NM5)的源极和第六NMOS管(NM6)的栅极，第四电容(C4)的另一端接至第四NMOS管(NM4)、第六NMOS管(NM6)的源极和第五NMOS管(NM5)的栅极；第五NMOS管(NM5)和第六NMOS管(NM6)的漏极短接，并通过第五电容(C5)接地，作为高压电源输出端，N的个数根据模数转换器中比较器阵列开关数量确定，用于产生足够的驱动能力，保证模数转换器中比较器阵列开关工作时导通电阻满足预设要求。
3.根据权利要求2所述的一种提升模数转换器中动态开关线性度的电路，其特征在于所述第三电容(C3)、第四电容(C4)为可变电容。
4.根据权利要求3所述的一种提升模数转换器中动态开关线性度的电路，其特征在于所述可变电容由2R个电容并联连接，通过外部的R个总线断开任意一个电容实现电容容值的调节。
5.根据权利要求1所述的一种提升模数转换器中动态开关线性度的电路，其特征在于所述采样相时钟电压转换电路(200)和保持相时钟电压转换电路(300)均由M个并联连接的时钟电压转换单元(12)组成，所述时钟电压转换单元(12)包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第七NMOS管(NM7)和第六电容(C6)；第一PMOS管(PM1)和第二PMOS管(PM2)的源极接电源；第一PMOS管(PM1)的漏极连接第六电容(C6)的一端和第二PMOS管(PM2)的栅极；第二PMOS管(PM2)的漏极连接第一PMOS管(PM1)的栅极和第三PMOS管(PM3)的源极；采样相或者保持相时钟信号连接第六电容(C6)的另一端和第七NMOS管(NM7)的栅极，第七NMOS管(NM7)的源极接地，第七NMOS管(NM7)的漏极和第三PMOS管(PM3)的漏极共同连接，作为时钟电压转换电路的输出；第三PMOS管(PM3)的栅极连接偏置电压，M的个数根据模数转换器中比较器阵列开关数量确定，用于产生足够的驱动能力，保证模数转换器中比较器阵列开关工作时导通电阻满足预设要求。
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