KR20110058406A - 클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로 - Google Patents

클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로 Download PDF

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    • H03K5/19—Monitoring patterns of pulse trains

Abstract

본 발명에 따른 클럭 검출기는 입력 클럭의 주파수에 상응하는 디지털 코드를 출력하며, 본 발명에 따른 바이어스 전류 조절 회로는 상기 클럭 검출기로부터 출력되는 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절한다. 따라서, 본 발명에 따른 클럭 검출기와 바이어스 전류 조절 회로를 이용하면, 입력 클럭의 주파수에 상응하는 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절하여 아날로그 회로의 전력 소모를 최소화할 수 있다.
클럭 검출, 시간-전압 변환, 전류원, 아날로그-디지털 변환

Description

클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로{The clock detector and bias current control circuit using the same}
본 발명은 클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로에 관한 것으로, 더 자세하게는 입력 클럭의 주파수에 상응하는 디지털 코드를 출력하는 클럭 검출기 및 상기 클럭 검출기로부터 출력되는 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절하는 바이어스 전류 조절 회로에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-04, 과제명: 유비쿼터스 단말용 부품 모듈].
최근 휴대용 기기의 보급이 증가하면서 제조 비용을 낮추기 위해 다양한 기능을 가진 유니버셜(universal) 칩이 휴대용 기기에 응용되고 있다.
일반적으로 유니버셜 칩은 휴대용 기기의 배터리로부터 전원 전압을 공급받으며, 배터리의 전력 소모를 최소화하기 위해서 각 기능에 따라 클럭 주파수를 다 르게 사용한다. 다시 말해, 유니버셜 칩은 고속 처리가 필요한 기능을 위해서는 높은 클럭 주파수를 사용하고 대기 상태 또는 단순 기능을 위해서는 낮은 클럭 주파수를 사용하여 전력 소모를 최소화한다.
이와 같은 유니버셜 칩이 디지털 회로에 사용될 경우, 디지털 회로는 유니버셜 칩으로부터 입력되는 클럭 주파수에 따라 전력을 소모하기 때문에 특별한 기법 없이 디지털 회로의 전력 소모를 최소화할 수 있다.
하지만, 유니버셜 칩이 아날로그 회로에 사용될 경우, 아날로그 회로는 유니버셜 칩으로부터 입력되는 클럭 주파수와 상관없이 항상 일정한 전류를 소모하기 때문에, 유니버셜 칩으로부터 입력되는 클럭 주파수에 따라 아날로그 회로의 전력 소모를 조절할 필요가 있다.
이러한 이유로 종래에는 별도의 제어회로를 이용하여 클럭 주파수에 따라 아날로그 회로의 전력 소모를 조절하는 방법을 사용하고 있지만, 이러한 방법은 외부에 별도의 제어회로를 구비해야 하기 때문에 제품의 소형화에 불리하고 가격 경쟁력이 저하되는 문제점이 있다.
본 발명의 목적은 입력 클럭의 주파수에 상응하는 디지털 코드를 생성하여 상기 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절함으로써 아날로그 회로의 전력 소모를 최소화하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 클럭 검출기는, 입력 클럭의 주파수를 아날로그 전압으로 변환하여 출력하는 시간-전압 변환기; 및 상기 입력 클럭의 주파수에 상응하는 아날로그 전압을 디지털 코드로 변환하여 출력하는 ADC를 포함하는 것을 특징으로 한다.
상기 시간-전압 변환기는, 전원 전압과 접지 전압 사이에 연결된 커패시터; 상기 커패시터에 병렬로 연결된 전류원; 제1 클럭에 따라 상기 커패시터를 전원 전압에 연결하는 제1 스위치; 및 제2 클럭에 따라 상기 커패시터를 상기 전류원에 연결하는 제2 스위치를 포함하는 것이 바람직하다.
하이 레벨의 상기 제1 클럭에 의해 상기 제1 스위치가 턴온되면, 상기 커패시터에 전원 전압이 연결되어 상기 커패시터에 전하가 충전되고, 하이 레벨의 상기 제2 클럭에 의해 상기 제2 스위치가 턴온되면, 상기 커패시터에 상기 전류원이 연결되어 상기 커패시터에 충전되어 있던 전하가 접지 전압으로 방전된다.
상기 시간-전압 변환기로부터 출력되는 전압(Vout)은, Vout = VDD-(IS×t)/CS = VDD-{IS×1/(2×Fck)}/CS(여기에서, VDD는 전원 전압, IS는 상기 전류원으로부터 공급되는 전류, CS는 상기 커패시터의 커패시턴스, Fck는 50%의 듀티비를 갖는 상기 제1, 2 클럭의 주파수, t는 상기 제1, 2 클럭이 하이 레벨을 유지하는 시간을 각각 나타냄)의 값을 가지며, 톱니파 형태를 갖는다. 여기에서, 상기 제1, 2 클럭의 주파수가 낮아질수록 상기 시간-전압 변환기로부터 출력되는 전압(Vout)이 더 큰 톱니파 형태를 갖게 된다.
상기 ADC로부터 3비트의 디지털 코드가 출력되며, 상기 디지털 코드는 상기 입력 클럭의 주파수에 상응하는 값을 갖는다.
한편, 상기 목적을 달성하기 위하여 본 발명에 따른 바이어스 전류 조절 회로는, 외부로부터 입력된 디지털 코드에 따라 가변 바이어스 전류를 제1 노드에 공급하는 가변 바이어스 전류원; 상기 제1 노드의 가변 바이어스 전류를 미러링하여 제2 노드로 전달하는 제1, 2 트랜지스터; 및 상기 미러링된 가변 바이어스 전류에 상응하는 바이어스 전압을 공급하는 바이어스 전압원을 포함하는 것을 특징으로 한다.
상기 디지털 코드는 외부의 클럭 검출기로부터 입력되며, 상기 클럭 검출기는, 입력 클럭의 주파수를 아날로그 전압으로 변환하여 출력하는 시간-전압 변환기; 및 상기 입력 클럭의 주파수에 상응하는 아날로그 전압을 디지털 코드로 변환하여 출력하는 ADC를 포함하는 것이 바람직하다.
상기 가변 바이어스 전류원은, 최소의 바이어스 전류를 공급하기 위한 전류원과, 상기 외부로부터 입력된 디지털 코드에 따라 추가의 바이어스 전류를 공급하기 위한 전류원으로 구성되는 것이 바람직하다. 일 실시예로서, 상기 가변 바이어스 전류원은, 병렬로 연결된 제1 내지 제4 전류원; 및 상기 외부로부터 입력된 디지털 코드에 따라 상기 제1 내지 제3 전류원을 상기 제1 노드에 각각 연결하는 제1 내지 제3 스위치를 포함하며, 상기 제1 내지 제3 전류원은 상기 외부로부터 입력된 디지털 코드의 상위비트로 갈수록 2배씩 증가된 바이어스 전류를 공급한다.
상기 바이어스 전압원은, 게이트와 드레인이 상기 제2 노드에 연결되고 소스가 접지 전압에 연결된 제3 트랜지스터로 구성되며, 상기 제3 트랜지스터의 게이트로부터 상기 미러링된 가변 바이어스 전류에 상응하는 바이어스 전압이 출력되는 것이 바람직하다.
본 발명에 따르면, 입력 클럭의 주파수에 상응하는 디지털 코드를 생성하여 상기 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절함으로써 아날로그 회로의 전력 소모를 최소화할 수 있으며, 이에 따라 배터리의 사용시간을 늘릴 수 있다.
이하, 본 발명의 실시예에 따른 클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명을 설명하기에 앞서 본 발명의 기본 개념에 대하여 간략하게 설명하면 다음과 같다.
아날로그 회로의 전력 소모를 조절하는 궁극적인 방법은 아날로그 회로에 공급되는 바이어스 전압을 변화시키는 것이다. 하지만, 바이어스 전압은 아날로그 신호이므로, 1 또는 0의 디지털 값을 갖는 클럭으로는 바이어스 전압을 조절하는 것이 불가능하다. 따라서, 입력 클럭으로부터 주파수에 상응하는 아날로그 신호를 검출해야 한다.
그러나, 입력 클럭으로부터 주파수에 상응하는 아날로그 신호를 바로 검출하는 것은 거의 불가능하며, 설사 검출하더라도 글리치 등의 잡음에 의해 안정된 아날로그 신호를 얻기가 어렵다는 문제점이 있다.
따라서, 본 발명에서는 입력 클럭으로부터 주파수에 상응하는 디지털 신호를 검출하여 검출된 디지털 신호에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절하여 아날로그 회로의 전력 소모를 최소화하며, 이러한 특징은 이하의 실시예를 통해 더욱 분명하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 클럭 검출기(100)를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 클럭 검출기(100)는 크게 입력 클럭의 주파수를 아날로그 전압으로 변환하여 출력하는 시간-전압 변환기(TVC : Time-to-Voltage Converter)(110)와, 상기 입력 클럭의 주파수에 상응하는 아날로그 전압을 디지털 코드로 변환하여 출력하는 ADC(130)로 구성된다.
상기 시간-전압 변환기(110)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되며 CS의 커패시턴스를 갖는 커패시터(111), 상기 커패시터(111)에 병렬로 연결되며 IS의 전류를 공급하는 전류원(113), 제1 클럭(CLK1)에 따라 상기 커패시터(111)를 전원 전압(VDD)에 연결하는 제1 스위치(115), 제2 클럭(CLK2)에 따라 상기 커패시터(111)를 상기 전류원(113)에 연결하는 제2 스위치(117)를 포함한다.
본 실시예에서는 상기 커패시터(111)에 전원 전압(VDD)이 연결되는 것으로 설명하였지만, 경우에 따라 전원 전압(VDD)이 아닌 특정 전압이 상기 커패시터(111)에 연결되는 것도 가능함은 물론이다.
상기 ADC(130)는 상기 커패시터(111)에 걸리는 아날로그 전압(Vout)을 3비트의 디지털 코드(D0D1D2)로 변환하여 출력하며, 적용예에 따라 상기 ADC(130)의 출력 비트수(해상도)는 변경이 가능하다.
이와 같은 구조를 갖는 클럭 검출기(100)의 동작에 대하여 더 자세히 설명하면 다음과 같다.
먼저, 하이 레벨의 제1 클럭(CLK1)에 의해 제1 스위치(115)가 턴온되고, 로우 레벨의 제2 클럭(CLK2)에 의해 제2 스위치(117)가 턴오프된다.
상기 제1 스위치(115)가 턴온되면, 상기 커패시터(111)에 전원 전압(VDD)이 연결되어 상기 커패시터(111)에 전하가 충전된다.
이 때, 상기 커패시터(111)에 충전되는 전하(Q)는 다음의 수학식 1과 같이 나타낼 수 있다.
Q = CS×(VDD-GND)
여기에서, CS는 상기 커패시터의 커패시턴스, VDD는 전원 전압, GND는 접지 전압을 각각 나타낸다.
다음으로, 상기 제1 클럭(CLK1)이 로우 레벨이 되어 상기 제1 스위치(115)가 턴오프되며, 상기 제2 클럭(CLK2)이 하이 레벨이 되어 상기 제2 스위치(117)가 턴온된다.
상기 제2 스위치(117)가 턴온되면, 상기 커패시터(111)에 상기 전류원(113)이 연결되어 상기 커패시터(111)에 충전되어 있던 전하가 접지 전압(GND)으로 방전된다.
이 때, 상기 커패시터(111)로부터 방전되는 전하(Q')는 다음의 수학식 2와 같이 나타낼 수 있다.
Q' = IS×t
여기에서, IS는 상기 전류원으로부터 공급되는 전류를 나타내며, t는 상기 제2 클럭(CLK2)이 하이 레벨을 유지하는 시간으로서 일반적으로 듀티비(duty ratio)가 50%인 클럭에서는 클럭 주기의 1/2에 해당한다.
따라서, 상기 제1, 2 클럭(CLK1, CLK2)이 제1 주파수(Fck)를 가지면서 50%의 듀티비를 갖는 경우, 상기 시간-전압 변환기(110)로부터 출력되는 전압(Vout)은 다 음의 수학식 3과 같이 나타낼 수 있다.
Vout = VDD-(IS×t)/CS = VDD-{IS×1/(2×Fck)}/CS
여기에서, VDD는 전원 전압, IS는 상기 전류원으로부터 공급되는 전류, CS는 상기 커패시터의 커패시턴스, Fck는 50%의 듀티비를 갖는 상기 제1, 2 클럭의 주파수, t는 상기 제1, 2 클럭이 하이 레벨을 유지하는 시간을 각각 나타낸다.
도 2는 상기 시간-전압 변환기(110)로부터 출력되는 전압을 타나낸 파형도이다.
도 2에 도시된 바와 같이, 상기 제1, 2 클럭(CLK1, CLK2)에 따른 충전과 방전으로 인해 상기 시간-전압 변환기(110)로부터 출력되는 전압(Vout)은 톱니파 형태를 갖게 된다.
이 때, 상기 제1, 2 클럭(CLK1, CLK2)의 주파수가 낮아질수록 방전 시간이 길어지기 때문에 더 큰 톱니파 형태를 갖는 전압(Vout)이 출력된다.
이러한 톱니파 형태의 전압(Vout)이 상기 ADC(130)로 입력되면, 상기 ADC(130)는 입력된 전압(Vout)을 3비트의 디지털 코드(D0D1D2)로 변환하여 출력한다.
여기에서, 상기 디지털 코드(D0D1D2)의 값이 크면 상기 제1, 2 클럭(CLK1, CLK2)의 주파수가 높은 것을 의미하고, 상기 디지털 코드(D0D1D2)의 값이 작으면 상 기 제1, 2 클럭(CLK1, CLK2)의 주파수가 낮은 것을 의미한다. 즉, 상기 디지털 코드(D0D1D2)는 상기 제1, 2 클럭(CLK1, CLK2)의 주파수에 상응하는 값을 갖는다.
따라서, 상기 디지털 코드(D0D1D2)에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절하면 결과적으로 아날로그 회로의 전력 소모를 최소화할 수 있으며, 이에 대하여 더 자세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 바이어스 전류 조절 회로(300)를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 바이어스 전류 조절 회로(300)는, 외부로부터 입력된 디지털 코드(D0D1D2)에 따라 가변 바이어스 전류(IBIAS)를 제1 노드(N1)에 공급하는 가변 바이어스 전류원(330)과, 상기 제1 노드(N1)의 가변 바이어스 전류(IBIAS)를 미러링하여 제2 노드(N2)로 전달하는 제1, 2 트랜지스터(M1, M2)와, 상기 미러링된 가변 바이어스 전류(IBIAS')에 상응하는 바이어스 전압(VT)을 공급하는 바이어스 전압원(350)을 포함한다.
여기에서, 상기 디지털 코드(D0D1D2)는 도 1에 도시된 클럭 검출기(100)로부터 입력되는 것이 바람직하다.
상기 가변 바이어스 전류원(330)은 병렬 연결된 제1 내지 제4 전류원(330a~330d)과, 외부로부터 입력된 디지털 코드(D0D1D2)에 따라 상기 제1 내지 제3 전류원(330a~330c)을 상기 제1 노드(N1)에 각각 연결하는 제1 내지 제3 스위 치(331~333)를 포함한다.
여기에서, 상기 제1, 2, 3 전류원(330a, 330b, 330c)은 입력된 디지털 코드(D0D1D2)에 따라 제1 노드(N1)에 1×IS, 2×IS, 4×IS의 바이어스 전류를 각각 공급하며, 상기 제4 전류원(330d)은 1×IS의 바이어스 전류를 공급한다.
즉, 상기 가변 바이어스 전류원(330)은 상기 제4 전류원(330d)에 의해 기본적으로 1×IS의 바이어스 전류를 공급할 수 있으며, 제1, 2, 3 전류원(330a, 330b, 330c)에 의해 1×IS, 2×IS, 4×IS의 바이어스 전류를 추가적으로 공급할 수 있다.
예를 들어, 외부로부터 '000'의 디지털 코드(D0D1D2)가 입력된 경우에는 상기 제1 내지 제3 스위치(331~333)가 모두 턴오프되어 상기 가변 바이어스 전류원(330)은 1×IS의 바이어스 전류를 공급하며, '111'의 디지털 코드(D0D1D2)가 입력된 경우에는 상기 제1 내지 제3 스위치(331~333)가 모두 턴온되어 상기 가변 바이어스 전류원(330)은 8×IS의 바이어스 전류를 공급한다.
본 실시예에서는 디지털 코드의 상위비트로 갈수록 바이어스 전류가 2배식 증가하는 바이너리 방식으로 가변 바이어스 전류원을 구성하였지만, 적용예에 따라 가변 바이어스 전류원의 구조는 변경이 가능하다.
상기 제1, 2 트랜지스터(M1, M2)의 게이트는 상기 제1 노드(N1)에 공통으로 연결되고, 드레인은 전원 전압(VDD)에 공통으로 연결되며, 소스는 상기 제1 노드(N1)와 상기 제2 노드(N2)에 각각 연결된다. 즉, 상기 제1, 2 트랜지스터(M1, M2)는 전류 미러를 형성한다.
상기 제1, 2 트랜지스터(M1, M2)의 크기가 동일하다면, 상기 가변 바이어스 전류(IBIAS)와 상기 미러링된 가변 바이어스 전류(IBIAS')는 동일한 값을 갖는다.
상기 바이어스 전압원(350)은 제3 트랜지스터(M3)로 구성되며, 상기 제3 트랜지스터(M3)의 게이트로부터 상기 미러링된 가변 바이어스 전류(IBIAS')에 상응하는 바이어스 전압(VT)이 출력된다. 여기에서, 상기 제3 트랜지스터(M3)의 드레인과 게이트는 상기 제2 노드(N2)에 공통으로 연결되고, 소스는 접지 단자(GND)에 연결된다.
상술한 바와 같이, 본 발명에 따른 클럭 검출기(100)와 바이어스 전류 조절 회로(300)를 이용하면, 입력 클럭의 주파수에 상응하는 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절하여 아날로그 회로의 전력 소모를 최소화할 수 있으며, 이에 따라 배터리의 사용시간을 늘릴 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 설명하였다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 본 발명의 범위가 상기의 실시예에 한정되는 것은 아니며, 여러 가지 다른 형태로 변형이 가능함은 물론이다.
도 1은 본 발명의 일 실시예에 따른 클럭 검출기를 나타낸 도면이다.
도 2는 도 1에 도시된 시간-전압 변환기로부터 출력되는 전압을 타나낸 파형도이다.
도 3은 본 발명의 일 실시예에 따른 바이어스 전류 조절 회로를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭 검출기
110 : 시간-전압 변환기(TVC)
111 : 커패시터
113 : 전류원
115, 117 : 제1, 2 스위치
130 : ADC
300 : 바이어스 전류 조절 회로
330 : 가변 바이어스 전류원
330a, 330b, 330c, 330d : 제1, 2, 3, 4 전류원
331, 332, 333 : 제1, 2, 3 스위치
M1, M2, M3 : 제1, 2, 3 트랜지스터
350 : 바이어스 전압원

Claims (12)

  1. 입력 클럭의 주파수를 아날로그 전압으로 변환하여 출력하는 시간-전압 변환기; 및
    상기 입력 클럭의 주파수에 상응하는 아날로그 전압을 디지털 코드로 변환하여 출력하는 ADC를 포함하는 것을 특징으로 하는 클럭 검출기.
  2. 제 1항에 있어서, 상기 시간-전압 변환기는,
    전원 전압과 접지 전압 사이에 연결된 커패시터;
    상기 커패시터에 병렬로 연결된 전류원;
    제1 클럭에 따라 상기 커패시터를 전원 전압에 연결하는 제1 스위치; 및
    제2 클럭에 따라 상기 커패시터를 상기 전류원에 연결하는 제2 스위치를 포함하는 것을 특징으로 하는 클럭 검출기.
  3. 제 2항에 있어서,
    하이 레벨의 상기 제1 클럭에 의해 상기 제1 스위치가 턴온되면, 상기 커패시터에 전원 전압이 연결되어 상기 커패시터에 전하가 충전되고, 하이 레벨의 상기 제2 클럭에 의해 상기 제2 스위치가 턴온되면, 상기 커패시터에 상기 전류원이 연 결되어 상기 커패시터에 충전되어 있던 전하가 접지 전압으로 방전되는 것을 특징으로 하는 클럭 검출기.
  4. 제 3항에 있어서, 상기 시간-전압 변환기로부터 출력되는 전압(Vout)은,
    Vout = VDD-(IS×t)/CS = VDD-{IS×1/(2×Fck)}/CS
    (여기에서, VDD는 전원 전압, IS는 상기 전류원으로부터 공급되는 전류, CS는 상기 커패시터의 커패시턴스, Fck는 50%의 듀티비를 갖는 상기 제1, 2 클럭의 주파수, t는 상기 제1, 2 클럭이 하이 레벨을 유지하는 시간을 각각 나타냄)
    의 값을 갖는 것을 특징으로 하는 클럭 검출기.
  5. 제 4항에 있어서,
    상기 시간-전압 변환기로부터 출력되는 전압(Vout)은 톱니파 형태를 가지며, 상기 제1, 2 클럭의 주파수가 낮아질수록 상기 시간-전압 변환기로부터 출력되는 전압(Vout)이 더 큰 톱니파 형태를 갖는 것을 특징으로 하는 클럭 검출기.
  6. 제 5항에 있어서,
    상기 ADC로부터 3비트의 디지털 코드가 출력되며, 상기 디지털 코드는 상기 입력 클럭의 주파수에 상응하는 값을 갖는 것을 특징으로 하는 클럭 검출기.
  7. 외부로부터 입력된 디지털 코드에 따라 가변 바이어스 전류를 제1 노드에 공급하는 가변 바이어스 전류원;
    상기 제1 노드의 가변 바이어스 전류를 미러링하여 제2 노드로 전달하는 제1, 2 트랜지스터; 및
    상기 미러링된 가변 바이어스 전류에 상응하는 바이어스 전압을 공급하는 바이어스 전압원을 포함하는 것을 특징으로 하는 바이어스 전류 조절 회로.
  8. 제 7항에 있어서, 상기 디지털 코드는 외부의 클럭 검출기로부터 입력되며,
    상기 클럭 검출기는,
    입력 클럭의 주파수를 아날로그 전압으로 변환하여 출력하는 시간-전압 변환기; 및
    상기 입력 클럭의 주파수에 상응하는 아날로그 전압을 디지털 코드로 변환하여 출력하는 ADC를 포함하는 것을 특징으로 하는 바이어스 전류 조절 회로.
  9. 제 7항에 있어서, 상기 가변 바이어스 전류원은,
    최소의 바이어스 전류를 공급하기 위한 전류원과, 상기 외부로부터 입력된 디지털 코드에 따라 추가의 바이어스 전류를 공급하기 위한 전류원으로 구성되는 것을 특징으로 하는 바이어스 전류 조절 회로.
  10. 제 9항에 있어서, 상기 가변 바이어스 전류원은,
    병렬로 연결된 제1 내지 제4 전류원; 및
    상기 외부로부터 입력된 디지털 코드에 따라 상기 제1 내지 제3 전류원을 상기 제1 노드에 각각 연결하는 제1 내지 제3 스위치를 포함하는 것을 특징으로 하는 바이어스 전류 조절 회로.
  11. 제 10항에 있어서,
    상기 제1 내지 제3 전류원은 상기 외부로부터 입력된 디지털 코드의 상위비트로 갈수록 2배씩 증가된 바이어스 전류를 공급하는 것을 특징으로 하는 바이어스 전류 조절 회로.
  12. 제 7항에 있어서,
    상기 바이어스 전압원은 게이트와 드레인이 상기 제2 노드에 연결되고 소스가 접지 전압에 연결된 제3 트랜지스터로 구성되며, 상기 제3 트랜지스터의 게이트로부터 상기 미러링된 가변 바이어스 전류에 상응하는 바이어스 전압이 출력되는 것을 특징으로 하는 바이어스 전류 조절 회로.
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