CN106330169B - 一种适用于异步sar adc的时序转换及数据锁存电路 - Google Patents

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Abstract

本发明公开了一种适用于异步SAR ADC的时序转换及数据锁存电路，包括本位控制信号产生单元、本位数据锁存单元和下位使能信号产生单元；其中，所述本位控制信号产生单元的第一输出端及第二输出端分别与本位数据锁存单元的第一输入端、第二输入端相接；本位数据锁存单元的第一输出端及第二输出端输出本级锁存信号作为整体电路的锁存输出，其第三输出端接下位使能信号产生单元的第一输入端；下位使能信号产生单元的输出端输出下位使能信号作为整体电路的使能输出。本发明能够同时实现时序转换和数据寄存这两种功能，结构简单，所需面积及消耗功率较小，具有高速、低功耗、工作可靠的特点。

Description

一种适用于异步SAR ADC的时序转换及数据锁存电路
技术领域
本发明涉及一种适用于异步SAR ADC的时序转换及数据锁存电路，属于模数转换器电路领域。
背景技术
对于高速SAR ADC(逐次逼近寄存器型模数转换器)，时序转换和数据锁存电路是相当重要的模块，直接关系到整体的转换速度及DAC(数模转换器)建立，进而影响到ADC的功能和性能，同时也是SAR ADC中消耗功耗的主要模块之一。传统结构是采用两路D触发器，一路用来产生移动猜1，实现移位逻辑控制；一路用来同步锁存此时比较器的输出。而改进结构中一路采用TSPC(单相时钟)实现移动猜1功能，一路用D触发器链进行数据同步锁存。改进的结构中TSPC虽然面积和功耗小于传统结构，但仍然有较大的功率和面积消耗。因此，设计一种适用于异步高速SAR ADC的时序转换及数据锁存电路是十分必要的。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种适用于异步SAR ADC的时序转换及数据锁存电路，同时实现时序转换和数据寄存这两种功能，结构简单，所需面积及消耗功率较小，具有高速、低功耗、工作可靠的特点。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种适用于异步SAR ADC的时序转换及数据锁存电路，包括本位控制信号产生单元、本位数据锁存单元和下位使能信号产生单元；其中，所述本位控制信号产生单元的第一输出端及第二输出端分别与本位数据锁存单元的第一输入端、第二输入端相接；本位数据锁存单元的第一输出端及第二输出端输出本级锁存信号作为整体电路的锁存输出，其第三输出端接下位使能信号产生单元的第一输入端；下位使能信号产生单元的输出端输出下位使能信号作为整体电路的使能输出。
优选的，所述本位控制信号产生单元包括第一与门AND1及第一反相器INV1；电路的具体结构为：
第一与门AND1的两个输入端分别接本级使能信号Con和复位控制信号EN，其输出端为本位控制信号产生单元的第一输出端Contr，且与第一反相器INV1的输入端相连；第一反相器INV1的输出端为本位控制信号产生单元的第二输出端Contr’。
优选的，所述本位数据锁存单元包括第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6及第二与门AND2；电路的具体结构为：
第一NMOS管NM1的源极接地，其栅极接本位控制信号产生单元的第二输出端Contr’，其漏极为本位数据锁存单元的第一输出端b；第二NMOS管NM2的源极接地，其栅极接本位控制信号产生单元的第二输出端Contr’，其漏极为本位数据锁存单元的第二输出端b1；第一PMOS管PM1的源极接直流电平VDD，其栅极接第四PMOS管PM4的栅极a1，其漏极接第一NMOS管NM1的漏极；第二PMOS管PM2的源极接直流电平VDD，其栅极接第三PMOS管PM3的栅极a，其漏极接第二NMOS管NM2的漏极；第三PMOS管PM3的源极接直流电平VDD，其栅极a接第四PMOS管PM4的漏极，其漏极接第三NMOS管NM3的漏极；第四PMOS管PM4的源极接直流电平VDD，其栅极a1接第三PMOS管PM3的漏极，其漏极接第四NMOS管NM4的漏极；第五PMOS管PM5的源极接直流电平VDD，其栅极接本位控制信号产生单元的第一输出端Contr，其漏极接第一PMOS管PM1的栅极；第六PMOS管PM6的源极接直流电平VDD，其栅极接本位控制信号产生单元的第一输出端Contr，其漏极接第二PMOS管PM2的栅极；
第三NMOS管NM3的源极接第五NMOS管NM5的漏极，其栅极接本位控制信号产生单元的第一输出端Contr；第四NMOS管NM4的源极接第六NMOS管NM6的漏极，其栅极接本位控制信号产生单元的第一输出端Contr；第五NMOS管NM5的源极接第七NMOS管NM7的漏极，其栅极接SAR ADC中比较器的Q输出端；第六NMOS管NM6的源极接第八NMOS管NM8的漏极，其栅极接比较器的QB输出端；第七NMOS管NM7的源极接地，其栅极接第八NMOS管NM8的栅极；第八NMOS管NM8的源极接地，其栅极接第二与门AND2的输出端；第二与门AND2的两个输入端分别接第三PMOS管PM3的栅极a及第四PMOS管PM4的栅极a1，其输出端为本位数据锁存单元的第三输出端。
优选的，所述下位使能信号产生单元包括第七PMOS管PM7、第八PMOS管PM8、第九NMOS管NM9、第二反相器INV2及第三反相器INV3；电路的具体结构为：
第七PMOS管PM7的源极接直流电平VDD，其栅极接本位数据锁存单元的第三输出端，其漏极接第八PMOS管PM8的源极；第八PMOS管PM8的栅极接比较完成控制信号COMP，其漏极接第九NMOS管NM9的漏极；第九NMOS管NM9的源极接地，其栅极接本位数据锁存单元的第三输出端；第二反相器INV2的输入端接第九NMOS管NM9的漏极，其输出端接第三反相器INV3的输入端；第三反相器INV3的输出端为下位使能信号产生单元的输出端，输出下一级使能信号Con1。
有益效果：本发明提供的一种适用于异步SAR ADC的时序转换及数据锁存电路，相对于现有技术，具有以下效果：1、相比于传统及改进结构，本发明电路结构简单，显著降低了电路面积及功率消耗；2、在实现时序转换的同时实现数据快速锁存，节省DAC建立时间，且同步复位，给采样节省了一个比较周期的时间，适用于高速SAR ADC；3、通过时序设计使时序转换、数据锁存与比较器的环振时钟保持一致，防止一位比较结果被多位锁存输出，增加了电路工作的可靠性。
附图说明
图1为本发明一种适用于异步SAR ADC的时序转换及数据锁存电路的总体结构框图；
图2为本发明一种适用于异步SAR ADC的时序转换及数据锁存电路的优选电路结构图；
图3为本发明一种适用于异步SAR ADC的时序转换及数据锁存电路实施例中各个单元输入、输出端的时序转换波形图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种适用于异步SAR ADC的时序转换及数据锁存电路，包括本位控制信号产生单元1、本位数据锁存单元2和下位使能信号产生单元3；其中，所述本位控制信号产生单元1的第一输出端及第二输出端分别与本位数据锁存单元2的第一输入端、第二输入端相接；本位数据锁存单元2的第一输出端及第二输出端输出本级锁存信号作为整体电路的锁存输出，其第三输出端接下位使能信号产生单元3的第一输入端；下位使能信号产生单元3的输出端输出下位使能信号作为整体电路的使能输出。
如图2所示，所述本位控制信号产生单元1包括第一与门AND1及第一反相器INV1；电路的具体结构为：
第一与门AND1的两个输入端分别接本级使能信号Con和复位控制信号EN，其输出端为本位控制信号产生单元1的第一输出端Contr，且与第一反相器INV1的输入端相连；第一反相器INV1的输出端为本位控制信号产生单元1的第二输出端Contr’。
所述本位数据锁存单元2包括第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6及第二与门AND2；电路的具体结构为：
第一NMOS管NM1的源极接地，其栅极接本位控制信号产生单元1的第二输出端Contr’，其漏极为本位数据锁存单元2的第一输出端b；第二NMOS管NM2的源极接地，其栅极接本位控制信号产生单元1的第二输出端Contr’，其漏极为本位数据锁存单元2的第二输出端b1；
第一PMOS管PM1的源极接直流电平VDD，其栅极接第四PMOS管PM4的栅极a1，其漏极接第一NMOS管NM1的漏极；第二PMOS管PM2的源极接直流电平VDD，其栅极接第三PMOS管PM3的栅极a，其漏极接第二NMOS管NM2的漏极；第三PMOS管PM3的源极接直流电平VDD，其栅极a接第四PMOS管PM4的漏极，其漏极接第三NMOS管NM3的漏极；第四PMOS管PM4的源极接直流电平VDD，其栅极a1接第三PMOS管PM3的漏极，其漏极接第四NMOS管NM4的漏极；第五PMOS管PM5的源极接直流电平VDD，其栅极接本位控制信号产生单元1的第一输出端Contr，其漏极接第一PMOS管PM1的栅极；第六PMOS管PM6的源极接直流电平VDD，其栅极接本位控制信号产生单元1的第一输出端Contr，其漏极接第二PMOS管PM2的栅极；
第三NMOS管NM3的源极接第五NMOS管NM5的漏极，其栅极接本位控制信号产生单元1的第一输出端Contr；第四NMOS管NM4的源极接第六NMOS管NM6的漏极，其栅极接本位控制信号产生单元1的第一输出端Contr；第五NMOS管NM5的源极接第七NMOS管NM7的漏极，其栅极接SAR ADC中比较器的Q输出端；第六NMOS管NM6的源极接第八NMOS管NM8的漏极，其栅极接比较器的QB输出端；第七NMOS管NM7的源极接地，其栅极接第八NMOS管NM8的栅极；第八NMOS管NM8的源极接地，其栅极接第二与门AND2的输出端；第二与门AND2的两个输入端分别接第三PMOS管PM3的栅极a及第四PMOS管PM4的栅极a1，其输出端为本位数据锁存单元2的第三输出端。
所述下位使能信号产生单元3包括第七PMOS管PM7、第八PMOS管PM8、第九NMOS管NM9、第二反相器INV2及第三反相器INV3；电路的具体结构为：
第七PMOS管PM7的源极接直流电平VDD，其栅极接本位数据锁存单元2的第三输出端，其漏极接第八PMOS管PM8的源极；第八PMOS管PM8的栅极接比较完成控制信号COMP，其漏极接第九NMOS管NM9的漏极；第九NMOS管NM9的源极接地，其栅极接本位数据锁存单元2的第三输出端；第二反相器INV2的输入端接第九NMOS管NM9的漏极，其输出端接第三反相器INV3的输入端；第三反相器INV3的输出端为下位使能信号产生单元3的输出端，输出下一级使能信号Con1。
下面论述本发明一种适用于异步SAR ADC的时序转换及数据锁存电路的工作原理：
首先，解释上述信号定义如下：Con表示上一级逻辑转换及数据锁存单元的输出，为本级使能信号，高电平有效；EN为复位控制信号，低电平有效，正常的时序转换过程中保持为高电平；Q和QB代表比较器的输出，复位状态为低电平，根据比较器的比较结果其中一个变为高电平；COMP为比较器比较完成信号，复位值为高电平，比较完成后变成低电平。
初始状态EN信号为高电平，Con信号为低电平，本位控制信号Contr信号为低电平，第五PMOS管PM5及第六PMOS管PM6导通，给a和a1两个节点充电，两个节点为高电平，同时第三NMOS管NM3、第四NMOS管NM4关断，第一NMOS管NM1、第二NMOS管NM2导通，电路中不存在直流通路，b与b1初始电平为低电平。
当EN信号为高电平，Con信号由低电平变为高电平，Contr信号变为高电平，第五PMOS管PM5及第六PMOS管PM6关断，第三NMOS管NM3及第四NMOS管NM4导通，第一NMOS管NM1及第二NMOS管NM2关断，第七NMOS管NM7及第八NMOS管NM8导通。当比较器的输出Q或者QB中的一个变为高电平之后，第三PMOS管PM3、第四PMOS管PM4组成的正反馈锁存结构迅速反应。假设Q变为高电平，那么节点a锁存为高电平，a1为低电平，经过第二与门，输出为低电平，第七NMOS管NM7及第八NMOS管NM8关断，直流通路被关断，a和a1节点电平锁存，此时第一PMOS管PM1导通，节点b被充电到VDD，与Q端输出结果一致，比较器的结果即被正确锁存。由于此时第七NMOS管NM7及第八NMOS管NM8均处于关断状态，即使Q和QB的电平以后再发生变化也不会对a及a1点电位产生影响，锁存的本位比较结果也不会对应发生变化。a和a1点电平锁存之后，意味着本位的锁存已经完成，可以进行下一位的锁存，但是如果此时下一位使能，那么当Q和QB仍旧处于一个为高电平一个为低电平的工作状态而没有复位的时，下一位的锁存则会锁存本位的输出，造成一位输出被多位锁存的错误出现。加入COMP信号后，COMP复位值为高电平，当此次的比较没有复位时第八PMOS管PM8关断，与门的输出不会传递到后一级，只有当Q和QB变为均为低的复位状态时，COMP变为低电平，此时a和a1经过第二与门，在经过第七PMOS管PM7和第九NMOS管NM9组成的反相器，得到高电平的使能信号，在经过第二反相器，第三反相器即得到最终的输出。
当复位信号EN由高电平变为低电平之后，本位的全局控制信号Contr变为低电平，a和a1节点复位，b和b1节点也被复位，下级使能信号变为低电平的复位电平。
如图3所示为本发明各个单元输入、输出端的时序转换波形图，仿真表明各个工艺角下从Q/QB跳变到得到锁存结果，所需要的时间均小于200ps，并且由于本发明中结构均为动态电路，所需功耗极小。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种适用于异步SAR ADC的时序转换及数据锁存电路，其特征在于：包括本位控制信号产生单元(1)、本位数据锁存单元(2)和下位使能信号产生单元(3)；其中，所述本位控制信号产生单元(1)的两个输入端分别接本级使能信号Con和复位控制信号EN，其第一输出端及第二输出端分别与本位数据锁存单元(2)的第一输入端、第二输入端相接；同时本位数据锁存单元(2)接入SAR ADC中比较器的输出信号Q及QB，其第一输出端及第二输出端输出本级锁存信号b、b1作为整体电路的锁存输出，第三输出端接下位使能信号产生单元(3)的第一输入端；同时下位使能信号产生单元(3)接入比较器的比较完成控制信号COMP，其输出端输出下位使能信号Con1作为整体电路的使能输出。
2.根据权利要求1所述的一种适用于异步SAR ADC的时序转换及数据锁存电路，其特征在于：所述本位控制信号产生单元(1)包括第一与门AND1及第一反相器INV1；电路的具体结构为：
第一与门AND1的两个输入端分别接本级使能信号Con和复位控制信号EN，其输出端为本位控制信号产生单元(1)的第一输出端Contr，且与第一反相器INV1的输入端相连；第一反相器INV1的输出端为本位控制信号产生单元(1)的第二输出端Contr’。
3.根据权利要求1所述的一种适用于异步SAR ADC的时序转换及数据锁存电路，其特征在于：所述本位数据锁存单元(2)包括第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6及第二与门AND2；电路的具体结构为：
第一NMOS管NM1的源极接地，其栅极接本位控制信号产生单元(1)的第二输出端Contr’，其漏极为本位数据锁存单元(2)的第一输出端b；第二NMOS管NM2的源极接地，其栅极接本位控制信号产生单元(1)的第二输出端Contr’，其漏极为本位数据锁存单元(2)的第二输出端b1；第一PMOS管PM1的源极接直流电平VDD，其栅极接第四PMOS管PM4的栅极a1，其漏极接第一NMOS管NM1的漏极；第二PMOS管PM2的源极接直流电平VDD，其栅极接第三PMOS管PM3的栅极a，其漏极接第二NMOS管NM2的漏极；第三PMOS管PM3的源极接直流电平VDD，其栅极a接第四PMOS管PM4的漏极，其漏极接第三NMOS管NM3的漏极；第四PMOS管PM4的源极接直流电平VDD，其栅极a1接第三PMOS管PM3的漏极，其漏极接第四NMOS管NM4的漏极；第五PMOS管PM5的源极接直流电平VDD，其栅极接本位控制信号产生单元(1)的第一输出端Contr，其漏极接第一PMOS管PM1的栅极；第六PMOS管PM6的源极接直流电平VDD，其栅极接本位控制信号产生单元(1)的第一输出端Contr，其漏极接第二PMOS管PM2的栅极；
第三NMOS管NM3的源极接第五NMOS管NM5的漏极，其栅极接本位控制信号产生单元(1)的第一输出端Contr；第四NMOS管NM4的源极接第六NMOS管NM6的漏极，其栅极接本位控制信号产生单元(1)的第一输出端Contr；第五NMOS管NM5的源极接第七NMOS管NM7的漏极，其栅极接SAR ADC中比较器的Q输出端；第六NMOS管NM6的源极接第八NMOS管NM8的漏极，其栅极接比较器的QB输出端；第七NMOS管NM7的源极接地，其栅极接第八NMOS管NM8的栅极；第八NMOS管NM8的源极接地，其栅极接第二与门AND2的输出端；第二与门AND2的两个输入端分别接第三PMOS管PM3的栅极a及第四PMOS管PM4的栅极a1，其输出端为本位数据锁存单元(2)的第三输出端。
4.根据权利要求1所述的一种适用于异步SAR ADC的时序转换及数据锁存电路，其特征在于：所述下位使能信号产生单元(3)包括第七PMOS管PM7、第八PMOS管PM8、第九NMOS管NM9、第二反相器INV2及第三反相器INV3；电路的具体结构为：
第七PMOS管PM7的源极接直流电平VDD，其栅极接本位数据锁存单元(2)的第三输出端，其漏极接第八PMOS管PM8的源极；第八PMOS管PM8的栅极接比较完成控制信号COMP，其漏极接第九NMOS管NM9的漏极；第九NMOS管NM9的源极接地，其栅极接本位数据锁存单元(2)的第三输出端；第二反相器INV2的输入端接第九NMOS管NM9的漏极，其输出端接第三反相器INV3的输入端；第三反相器INV3的输出端为下位使能信号产生单元(3)的输出端，输出下一级使能信号Con1。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114822625A (zh) * 2022-05-23 2022-07-29 长鑫存储技术有限公司 计数器电路
CN115021725A (zh) * 2022-06-20 2022-09-06 东芯半导体股份有限公司 时序转换装置、方法、写入均衡系统及计算机可读取介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102355266A (zh) * 2011-07-28 2012-02-15 上海宏力半导体制造有限公司 一种逐次逼近模数转化器
CN103684465A (zh) * 2013-12-20 2014-03-26 清华大学 用于异步逐步逼近模数转换器的多相时钟产生电路
CN104113338A (zh) * 2013-12-03 2014-10-22 西安电子科技大学 异步逐次逼近型模数转换器
US9379726B1 (en) * 2015-03-04 2016-06-28 Broadcom Corporation Adaptive asynchronous SAR ADC

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922415B2 (en) * 2012-08-10 2014-12-30 Maxlinear, Inc. Method and system for asynchronous successive approximation register (SAR) analog-to-digital converters (ADCs)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102355266A (zh) * 2011-07-28 2012-02-15 上海宏力半导体制造有限公司 一种逐次逼近模数转化器
CN104113338A (zh) * 2013-12-03 2014-10-22 西安电子科技大学 异步逐次逼近型模数转换器
CN103684465A (zh) * 2013-12-20 2014-03-26 清华大学 用于异步逐步逼近模数转换器的多相时钟产生电路
US9379726B1 (en) * 2015-03-04 2016-06-28 Broadcom Corporation Adaptive asynchronous SAR ADC

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