CN102355266A - 一种逐次逼近模数转化器 - Google Patents

Abstract

一种逐次逼近模数转换器，包括：数模转换单元、比较单元、逐次逼近逻辑控制单元、移位寄存器及解码单元和时钟产生单元，所述逐次逼近模数转换器还包括信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，所述信号反馈单元的输出端连接于逐次逼近逻辑控制单元的输入端，所述信号反馈单元接收比较单元输出的比较结果后，产生反馈信号，并将反馈信号输出给逐次逼近逻辑控制单元，从而触发逐次逼近逻辑控制单元控制移位寄存器及解码单元进行移位动作，避免了传统逐次逼近模数转换器在比较单元锁存差分信号后，整个模数转换器出现一段空闲时间的问题，有效提高了逐次逼近模数转换器的工作速度。

Description

一种逐次逼近模数转化器

技术领域

本发明涉及数字模拟信号互相转换的领域，特别是一种逐次逼近模数转换器。

背景技术

在现代数字系统中常需要进行模拟信号与数字信号的转换，因此，模数转换器(analog-to-digital converter，ADC)是系统构成中的重要模块，往往对系统的性能产生重要影响。与流水级、Sigma-Delta等类型的模数转换器相比较，逐次逼近型模数转换器(successive approximation register analog-digitalconverter，SAR ADC)具有功耗低、尺寸小等优点，尤其因制造工艺与现代数字CMOS工艺的兼容性好，易于在较低的工艺成本下实现，因此，SAR ADC获得了广泛的范围，例如便携式电池供电仪表、笔输入量化器、工业控制和数据信号采集器等。

在2003年2月出版的《国外电子元器件》2003年第2期第72页中《解析逐次逼近ADC》一文中，作者介绍了现有SAR ADC的基本结构，主要是由时钟产生单元、逐次逼近寄存器(SAR)和数字控制逻辑、采样/保持电路、数模转换(DAC)单元、比较器(包括前置放大器和锁存器)等组成。图1为现有的一种SAR ADC结构，其中采样/保持电路嵌入在DAC单元中。如图1所示，模拟输入电压Vin输入到DAC单元中，且由DAC单元中的采样/保持电路采样保持，将移位寄存器及解码单元中的N位寄存器设置为中间值(即100……0，其中第一位，即最高位被设置为1；N为自然数)，以执行二进制查找算法。因此，DAC单元的输出电压Vdac为基准电压Vref的二分之一；然后比较单元对Vdac和Vin进行比较：如果Vin小于Vdac，比较单元输出逻辑低(或0)，N位寄存器的最高位清0；如果Vin大于Vdac，比较单元输出逻辑高(或1)，N位寄存器的最高位则保持为1。随后SAR逻辑控制单元控制N位寄存器的下一位，将该位强制置为高，再执行下一次比较。SAR逻辑控制单元将重复上述顺序操作，直到第N位，即最低位。转换完成时，N位寄存器中就得到了一个N位数字输出。在SAR逻辑控制单元进行上述转换的过程中，时钟产生单元接收外部的主时钟信号，并经过分频产生不同子时钟信号，这些子时钟信号有着相同的频率，相对主时钟而言，有着不同的延迟；所述子时钟信号用以控制产生采样/保持、数模转换单元、比较单元进行相应的工作。一般N位SARADC需要N个比较周期，同时在当前一位转换完成之前不得进入下一位转换。因此，SAR ADC的工作速度很大程度受到主时钟信号的制约，也因此导致了现有的SAR DAC工作速度受到限制，一般不超过5Msps。

发明内容

本发明解决的问题是提供一种逐次逼近模数转化器及其转换方法，解决现有逐次逼近模数转化器中工作速度较低的问题。

为解决上述问题，本发明采用的技术方案为：一种逐次逼近模数转换器，包括：数模转换单元，获取模拟信号和基准电压，并将二者耦合后输出差分信号；比较单元，所述比较单元的输入端连接所述数模转换单元的输出端，包括前置放大器和锁存器，比较、放大和锁存所述数模转换单元输出的差分信号，并输出比较结果；逐次逼近逻辑控制单元，控制所述移位寄存器及解码单元；移位寄存器及解码单元，所述移位寄存器及解码单元的输入端连接比较单元的输出端和逐次逼近逻辑控制单元的输出端，所述移位寄存器及解码单元的输出端连接数模转换单元的输入端，接收比较单元输出的比较结果和逐次逼近逻辑控制单元的移位信号，并进行移位动作，输出移位结果；时钟产生单元，接收采样时钟信号并产生时序控制信号；还包括信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，所述信号反馈单元的输出端连接于逐次逼近逻辑控制单元，所述信号反馈单元根据比较单元输出的比较结果触发逐次逼近逻辑控制单元向移位寄存器及解码单元发送移位信号。

可选的，所述信号反馈单元的两个输入端连接比较单元的两个输出端，将比较单元输出的两个比较结果取反后进行与非逻辑运算，获得反馈信号。

可选的，所述信号反馈单元为两输入与非门逻辑电路，所述与非门的两个输入端分别通过反相器连接比较单元的两个输出端，所述与非门的输出端连接逐次逼近逻辑控制单元。

可选的，所述比较单元由放大器及与放大器输出端相连的锁存器构成，所述放大器的输入端连接数模转换单元的输出端，所述锁存器的两个输出端分别连接信号反馈单元的两个输入端。

可选的，所述逐次逼近逻辑控制单元包含有N个D触发器，所述N个D触发器的CLK端共同连接信号反馈单元的输出端，复位端共同接收采样时钟，相邻D触发器的Q端和D端相连接，所述第一个D触发器的D端连接工作电压；所述第N个D触发器的Q端连接时钟产生单元输入端。

可选的，所述时钟产生单元输入端接收采样时钟，并连接信号反馈单元输出端和逐次逼近逻辑控制单元的一个输出端，输出端连接比较单元的输入端。

可选的，所述时钟产生单元输入端接收采样时钟，并连接信号反馈单元输出端和逐次逼近逻辑控制单元的一个输出端，输出端连接比较单元的输入端。

可选的，所述时钟产生单元由三输入或非门、反相器和延时器构成，所述或非门的其中一个输入端连接信号反馈单元输出端，另两个输入端分别接收采样时钟和第N个D触发器Q端输出的移位信号；所述或非门的输出端依次连接反相器和延时器，所述延时器的输出端为时钟产生单元的输出端。

与现有技术相比，本发明技术方案的优点在于：

通过设置信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，当比较单元完成放大、比较并锁存，输出比较结果时，信号反馈单元一接收到比较结果就会产生反馈信号并输出给逐次逼近逻辑控制单元，以便逐次逼近逻辑控制单元控制移位寄存器及解码单元进行移位动作。进一步，所述SAR ADC在开始第一位移位后，即可进行自循环工作，直至最后一位移位完成，而无需每一位移位都要由外部时钟控制，消除了传统逐次逼近模数转换器中比较单元完成放大并锁存后，逐次逼近逻辑控制单元需要等待一段空闲时间，直到下个时钟周期的到来，从而提高了逐次逼近模数转换器的工作速度。

附图说明

图1为现有SAR ADC的结构示意框图；

图2为现有SAR ADC的工作时序图；

图3为本发明SAR ADC结构具体实施例示意框图；

图4为本发明SAR ADC结构具体实施例中信号反馈单元与比较单元的电路连接示意图；

图5为本发明SAR ADC结构具体实施例中SAR逻辑控制单元与信号反馈单元及时钟产生单元的电路连接示意图；

图6为本发明SAR ADC结构具体实施例的工作时序图。

具体实施方式

本发明的发明人发现现有的SAR ADC结构中，每完成一次模数转换，整个工作单元存在一段不可避免的空闲时间，导致SAR ADC的工作速度很难高于5Msps(每秒采样5百万次)。其原因在于，现有的SAR ADC结构中，完成一次模拟电压到数字转换的转换时间由采样时间P和移位时间T构成。具体地，如图1和图2所示，时钟产生单元140接收外部的主时钟，然后经过分频产生同步的锁存时钟LCKCMP、SAR逻辑控制时钟等子时钟。在主时钟的前两个周期，DAC单元100中采样/保持电路对差分输入信号Vin进行采样/保持，并输出差分信号给比较单元110进行放大、比较和锁存；当主时钟第三个周期到来之时，也即当锁存时钟LCKCMP上升沿来时，SAR逻辑控制单元130控制移位寄存器及解码单元120进行移位，所占用时间为t_log；紧接着是DAC单元100接收移位寄存器及解码单元120输出的移位结果，并进行数模转换，然后将差分信号输出给比较单元110，占用时间为t_dac；比较单元110接收到DAC单元100输出的差分信号后，将差分信号放大，占用时间为t_preamp；然后，锁存时钟LCKCMP下降沿到来，比较单元110中的锁存器产生锁存动作，占用时间为t_latch；在锁存之后，SAR ADC进入空闲阶段，空闲时间为t_void。当下一个主时钟周期，也即锁存时钟LCKCMP上升沿来时，SAR逻辑控制单元130又开始工作，于是进入下一个循环过程，直至最后一位移位完成。因此，完成一位移位所用时间为：T_clk＝t_log+t_dac+t_preamp+t_latch+t_void；完成N位移位(N为自然数，下文出现的N亦为自然数)，即完成转换的时间为T_c＝N*T_clk，即N倍的T_clk时间。由于空闲时间t_void远大于锁存时间t_latch，因此在完成一次N位的模数转换过程中，SAR ADC的空闲时间占用了将近二分之一的移位时间，即大约1/2T_c；使得整个SAR ADC的工作速度受到极大的限制。进一步讲，如果要提高工作速度，即减少空闲时间t_void，也即提高锁存时钟LCMCMP的频率；相应地，需要同步提高SAR逻辑控制时钟等子时钟的频率，而这些子时钟的时钟周期并不一致，因此，如果通过提高主时钟的频率来提高SARADC的工作速度，则要求的主时钟频率将会很高，使得SAR ADC的工作速度难以提高。

针对上述问题，本发明的发明人提出一种解决的技术方案，具体如下：一种逐次逼近模数转换器，包括：数模转换单元，获取模拟信号和基准电压，并将二者耦合后输出差分信号；比较单元，所述比较单元的输入端连接所述数模转换单元的输出端，包括前置放大器和锁存器，比较、放大和锁存所述数模转换单元输出的差分信号，并输出比较结果；逐次逼近逻辑控制单元，控制所述移位寄存器及解码单元；移位寄存器及解码单元，所述移位寄存器及解码单元的输入端连接比较单元的输出端和逐次逼近逻辑控制单元的输出端，所述移位寄存器及解码单元的输出端连接数模转换单元的输入端，接收比较单元输出的比较结果和逐次逼近逻辑控制单元的移位信号，并进行移位动作，输出移位结果；时钟产生单元，接收采样时钟信号并产生时序控制信号；还包括信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，所述信号反馈单元的输出端连接于逐次逼近逻辑控制单元，所述信号反馈单元根据比较单元输出的比较结果触发逐次逼近逻辑控制单元向移位寄存器及解码单元发送移位信号。

本发明实施例通过设置信号反馈单元，所述信号反馈单元接收比较单元输出的比较结果，并将根据比较结果输出反馈信号给SAR逻辑控制单元，触发SAR逻辑控制单元向移位寄存器及解码单元发出移位信号；移位寄存器及解码单元在接收到SAR逻辑控制单元发出的移位信号后进行移位，并将移位结果反馈给DAC单元；DAC单元获得移位结果后更改基准电压，并输出差分信号给比较单元；然后比较单元再将比较结果输出。由于，比较单元一输出结果，信号反馈单元就会立即接收到，并根据比较结果输出反馈信号给SAR逻辑控制单元，从而触发SAR逻辑控制单元向移位寄存器及解码单元发出移位信号，进行下一位移位。本发明实施例的SAR ADC在开始第一位移位后，即可进行自行工作，直至最后一位移位完成，而无需每一位移位都要由外部时钟控制，从而避免了传统SAR ADC结构中，因SAR逻辑控制单元必须等待下一个主时钟周期到来时才会进行移位动作而产生的空闲时间，使得SARADC的模数转换工作速度得到很大的提高，可达到20Msps。

下面结合附图对本发明的具体实施方式作详细说明。

图3为本发明SAR ADC结构具体实施例示意框图。如图3所示，所述SAR ADC结构包括：数模转换单元(DAC单元)200，输入端接收输入信号Vinp和Vinn、正基准电压Vrefp和负基准电压Vrefn、采样时钟SMPCLK，所述DAC单元200输入端还连接移位寄存器及解码单元220的输出端；比较单元210，输入端连接DAC单元200输出端和时钟产生单元240输出端，接收DAC单元200输出的差分信号DACOUTP和DACOUTN、时钟产生单元240输出的锁存时钟LCKCMP；信号反馈单元250，输入端连接比较单元210的输出端，接收比较单元210输出的比较结果；SAR逻辑控制单元230，输入端连接信号反馈单元250的输出端，接收信号反馈单元250输出的反馈信号，输入端还接收采样时钟SMPCLK；移位寄存器及解码单元220，输入端连接比较单元210的输出端和SAR逻辑控制单元230的输出端，接收比较单元210输出的比较结果和SAR逻辑控制单元230输出的移位信号；所述移位寄存器及解码单元220的输出端连接DAC单元200的输入端，输出完成转换的N位数字信号D_N～D₁；时钟产生单元240，输入端连接SAR逻辑控制单元230输出端和信号反馈单元250输出端，并接收采样时钟SMPCLK。

本实施例中，信号反馈单元250接收比较单元210输出的比较结果，其与比较单元210的具体连接电路如图4所示。图4中，比较单元210由放大器2101和锁存器2102构成；所述放大器2101的两个输入端分别连接DAC单元200的输出端，接收DAC单元200输出的差分信号DACOUTP和DACOUTN；锁存器2102的输入端连接放大器2101的输出端和时钟产生单元240的输出端，接收所述放大器2101放大后的差分信号DACOUTP和DACOUTN，并在接收到时钟产生单元240产生的锁存时钟LCKCMP时锁存差分信号并输出比较结果(通过两级反相器输出)；所述信号反馈单元250由两输入与非门构成，所述与非门的两个输入端分别通过反相器连接锁存器2102的两个输出端，将比较单元两个输出端输出的比较结果进行与非逻辑运算，获得反馈信号；所述与非门的输出端连接SAR逻辑控制单元230，向SAR逻辑控制单元230输出反馈信号SAR_valid。

上述反馈信号SAR_valid与比较结果CMPOUTP和COPOUTN之间的逻辑关系为： $\mathrm{SAR}\_\mathrm{valid}=\stackrel{\‾}{\stackrel{\‾}{\mathrm{CMPOUTP}}g\stackrel{\‾}{\mathrm{CMPOUTN}}},$ 即将比较结果CMPOUTP和COPOUTN分别取反后进行与非逻辑运算，得到反馈信号SAR_valid。例如，当CMPOUTP为高电平、CMPOUTP为低电平时，取反后，CMPOUTP变为低电平、CMPOUTP变为高电平，然后再将二者取与非，得到SAR_valid为高电平。所述反馈信号SAR_valid是在信息反馈单元250接收到比较单元210输出的比较结果CMPOUTP和COPOUTN后，由信息反馈单元250发出的，所述反馈信号SAR_valid触发SAR逻辑控制单元230向移位寄存器及解码单元220发送移位信号。

本实施例中，SAR逻辑控制单元230包含有N个D触发器，对应N位的移位。所述SAR逻辑控制单元230与信号反馈单元250、时钟产生单元240的电路连接关系如图5所示。图5中，所述N个D触发器依次排列，对应产生移位信号CK_N～CK₁；其中N个D触发器的CLK端共同连接信号反馈单元250的输出端，接收反馈信号SAR_valid；N个D触发器的复位端共同接收采样时钟SAMPCLK；相邻D触发器的D端和Q端相互连接，其中，第一个D触发器(对应产生移位信号CK_N)的D端连接工作电压(VDD)，第N个D触发器(对应产生移位信号CK₁)的Q端通过两个反相器与时钟产生单元240(图5中虚线框部分)的输入端相连接；所述D触发器在接收到反馈信号SAR_valid后，向移位寄存器及解码单元220分别输出相应的移位信号CK_N～CK₁。

本实施例中，所述时钟产生单元240的电路结构，见图5中虚线框部分。所述时钟产生单元240由三输入或非门、反相器和延时器构成，所述或非门的其中一个输入端连接信号反馈单元输出端，另两个输入端分别接收采样时钟和第N个D触发器Q端输出的移位信号CK₁；所述或非门的输出端依次连接反相器和延时器，所述延时器的输出端为时钟产生单元的输出端。所述时钟产生单元240接收采样时钟SAMPCLK、反馈信号SAR_valid和第N个D触发器输出的移位信号CK₁，产生锁存时钟LCKCMP。

上述锁存时钟LCKCMP与采样时钟SAMPCLK、反馈信号SAR_valid和移位信号CK₁的逻辑关系为： $\mathrm{LCKCMP}=\stackrel{\‾}{\stackrel{\‾}{\mathrm{SAMPCLK}+{\mathrm{SAR}\_\mathrm{valid}+\mathrm{CK}}_1}},$ 即只要采样时钟SAMPCLK、反馈信号SAR_valid和移位信号CK₁中有一个为高电平，则锁存时钟LCKCMP为高电平。

图6为本发明具体实施例各个单元的工作时序简图。结合图3至图6可知，当SAR ADC开始工作时，外部的采样时钟SAMPCLK为高电平时，发出启动脉冲信号，即采样时钟SAMPCLK为高电平，所述DAC单元200进行采样并保持，所述时钟产生单元240产生锁存时钟LCKCMP；采样结束后，采样时钟SAMPCLK变为低电平；此时，由于采样时钟SAMPCLK为低电平、反馈信号SAR_valid为低电平、移位信号CK₁为低电平，因此锁存时钟LCKCMP也相应变为低电平；比较单元210开始放大DAC单元200输出的差分信号DACOUTP和DACOUTN并锁存，同时输出比较结果CMPOUTP和CMPOUTN，占用时间为t_preamp+t_latch；信号反馈单元250接收到比较结果CMPOUTP和CMPOUTN后，由于比较结果CMPOUTP和CMPOUTN为差分信号，且经过比较单元210放大，使得CMPOUTP和CMPOUTN为一高电平一低电平，信号反馈单元250将CMPOUTP和CMPOUTN取反后再取与非，得到高电平的反馈信号SAR_valid；信号反馈单元250将高电平的反馈信号SAR_valid输出给SAR逻辑控制单元230。此时，SAR逻辑控制单元230的第一个D触发器，其CLK端接收到反馈信号SAR_valid变为高电平、D端连接的是工作电压(VDD)也为高电平、复位端接收采样时钟SAMPCLK为低电平，因此第一个D触发器的Q端为高电平，输出移位信号CK_N；同时第一个D触发器Q端的高电平也使第二个D触发器的D端变为高电平；移位寄存器及解码单元220接收到移位信号CK_N后进行移位动作，并将移位结果反馈给DAC单元200，占用时间为t_log；又由于信号反馈单元250将高电平的反馈信号SAR_valid输出给SAR逻辑控制单元230的同时，也输出给时钟产生单元240，即时钟产生单元240中的或非门的输入端接收到高电平的反馈信号SAR_valid，又因为此时采样时钟SAMPCLK和移位信号CK₁为低电平，因此经过延迟器延迟一段时间t_d后，锁存时钟LCKCMP由低电平变为高电平，从而触发比较单元210进行复位动作；当比较单元210完成复位动作后，输出的比较结果CMPOUTP和CMPOUTN同为低电平，信号反馈单元250将CMPOUTP和CMPOUTN取反后再取与非，得到低电平的反馈信号SAR_valid，也即信号反馈单元250完成复位动作。相应地，反馈信号SAR_valid为低电平、采样时钟SAMPCLK为低电平、移位信号CK₁为低电平，使得经过延迟时间t_d后，锁存时钟LCKCMP为低电平，从而使比较单元210又进行锁存和输出比较结果。DAC单元200在接收到移位寄存器及解码单元220输出的移位结果后，修改基准电压，并输出新的差分信号DACOUTP和DACOUTN，占用时间为t_dac；当比较单元210接收到差分信号DACOUTP和DACOUTN，比较单元210开始比较、放大并锁存，SAR ADC进入下一位的移位过程。当进行到第N位移位时，此时第N个D触发器的Q端为高电平，输出高电平的移位信号CK₁，由于反馈信号SAR_valid为高电平、采样时钟SAMPCLK为低电平，因此时钟产生单元240产生的锁存时钟LCKCMP为高电平，触发比较单元210进行复位动作，从而使信号反馈单元250产生的反馈信号SAR_valid变为低电平，但由于此时移位信号CK₁为高电平，因此锁存时钟LCKCMP仍为高电平，比较单元不再进行工作，也即SAR ADC自动结束移位过程。此时，SAR ADC完成模拟信号的转换，输出数字信号DN～D1。

本实施例中，结合图6的时序图可知，完成一位移位，所需要的时间为：T_clk’＝t_preamp+t_latch+t_log+t_d+t_dac；相比现有的SAR ADC完成一位移位所需时间T_clk(T_clk＝t_log+t_dac+t_preamp+t_latch+t_void)，其区别在于t_d和t_void的大小。由于锁存信号LCKCMP延迟的时间t_d仅是为了让SAR_valid信号在高电平上保持一定的时间，因此延迟时间t_d很短，远小于t_void，因此本发明实施例的SAR ADC工作速度相比现有SARADC，具有很大的提高。例如，对于一个12位的SARADC仿真显示其工作速度可达20Msps。

本发明实施例提供的逐次逼近模数转换器，通过在比较单元输出比较结果时，增加信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，当比较单元完成信号放大、比较并锁存，输出比较结果时，信号反馈单元一接收到比较结果就会产生反馈信号并输出给逐次逼近逻辑控制单元，以便触发逐次逼近逻辑控制单元向移位寄存器及解码单元输出移位信号，进行移位动作。本发明实施例的SAR ADC在接收到外部采样时钟SAMPCLK发出的启动脉冲信号后，即开始进行工作，整个工作过程不需要再有外部时钟触发，而是一位接一位地自行移位动作，直至最后一位移位完成，消除了传统逐次逼近模数转换器中比较单元完成放大并锁存后，逐次逼近逻辑控制单元需要等待一段空闲时间，直到下个时钟周期到来才能进行下一位的移位动作，从而提高了逐次逼近模数转换器的工作速度。例如，对于一个12位的SARADC仿真显示其工作速度可达20Msps，远高于传统SARADC的工作速度。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (8)

1.一种逐次逼近模数转换器，包括：

数模转换单元，获取模拟信号和基准电压，并将二者耦合后输出差分信号；

比较单元，所述比较单元的输入端连接所述数模转换单元的输出端，包括前置放大器和锁存器，比较、放大和锁存所述数模转换单元输出的差分信号，并输出比较结果；

逐次逼近逻辑控制单元，控制所述移位寄存器及解码单元；

移位寄存器及解码单元，所述移位寄存器及解码单元的输入端连接比较单元的输出端和逐次逼近逻辑控制单元的输出端，所述移位寄存器及解码单元的输出端连接数模转换单元的输入端，接收比较单元输出的比较结果和逐次逼近逻辑控制单元的移位信号，并进行移位动作，输出移位结果；

时钟产生单元，接收采样时钟信号并产生时序控制信号；

其特征在于，还包括信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，所述信号反馈单元的输出端连接于逐次逼近逻辑控制单元，所述信号反馈单元根据比较单元输出的比较结果触发逐次逼近逻辑控制单元向移位寄存器及解码单元发送移位信号。

2.根据权利要求1所述的模数转换器，其特征在于，所述信号反馈单元的两个输入端连接比较单元的两个输出端，将比较单元输出的两个比较结果取反后进行与非逻辑运算，获得反馈信号。

3.根据权利要求2所述的模数转换器，其特征在于，所述信号反馈单元为两输入与非门逻辑电路，所述与非门的两个输入端分别通过反相器连接比较单元的两个输出端，所述与非门的输出端连接逐次逼近逻辑控制单元。

4.根据权利要求2或3所述的模数转换器，其特征在于，所述比较单元由放大器及与放大器输出端相连的锁存器构成，所述放大器的输入端连接数模转换单元的输出端，所述锁存器的两个输出端分别连接信号反馈单元的两个输入端。

5.根据权利要求1所述的模数转换器，其特征在于，所述逐次逼近逻辑控制单元包含有N个D触发器，所述N个D触发器的CLK端共同连接信号反馈单元的输出端，复位端共同接收采样时钟，相邻D触发器的Q端和D端相连接，所述第一个D触发器的D端连接工作电压；所述第N个D触发器的Q端连接时钟产生单元输入端。

6.根据权利要求1所述的模数转换器，其特征在于，所述时钟产生单元输入端接收采样时钟，并连接信号反馈单元输出端和逐次逼近逻辑控制单元的一个输出端，输出端连接比较单元的输入端。

7.根据权利要求5所述的模数转换器，其特征在于，所述时钟产生单元输入端接收采样时钟，并连接信号反馈单元输出端和逐次逼近逻辑控制单元的一个输出端，输出端连接比较单元的输入端。

8.根据权利要求7所述的模数转换器，其特征在于，所述时钟产生单元由三输入或非门、反相器和延时器构成，所述或非门的其中一个输入端连接信号反馈单元输出端，另两个输入端分别接收采样时钟和第N个D触发器Q端输出的移位信号；所述或非门的输出端依次连接反相器和延时器，所述延时器的输出端为时钟产生单元的输出端。

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