TWI473437B - 逐次近似暫存器類比數位轉換器及利用該逐次近似暫存器類比數位轉換器的類比數位轉換方法 - Google Patents

Description

逐次近似暫存器類比數位轉換器及利用該逐次近似暫存器類比數位轉換器的類比數位轉換方法

本發明係有關於一種逐次近似暫存器類比數位轉換器，尤其是可以維持對於解析度的最佳操作時間，並藉由優化響應時間而提高穩定性的一種逐次近似暫存器類比數位轉換器，以及利用該逐次近似暫存器類比數位轉換器的類比數位轉換方法。

類比數位轉換器(analog-to-digital converter，ADC)係為用於將類比信號轉換為數位碼的一種裝置。該ADC對該類比信號取樣，並將所取樣的類比信號轉換為對應於所取樣類比信號之大小的數位碼或數位信號。在ADC中，逐次近似暫存器類比數位轉換器(successive approximation register analog-to-digital converter，SAR ADC)包含：逐次近似暫存器(successive approximation register，SAR)，其組合數位碼，同時依序從有效位元增大或減小，並將所結合的數位碼與類比信號作比較，以接近於該類比信號。

典型的SAR ADC包括N位元(其中N係為大於或等於1的整數)數位類比轉換器(digital-to-analog converter，DAC)以及比較器。該N位元DAC將N位元數位碼轉換為相對應的類比電壓。該比較器將該N位DAC產生的該類比電壓與輸入類比信號作比較。如果該輸入類比信號大於該類比電壓，該比較器產生高位準信號，即具有邏輯值1的信號。如果該類比電壓大於或等於該輸入類比信號，該比較器產生低位準信號，即具有邏輯值0的信號。

當設定輸入至該N位元DAC的該數位碼的最高有效位元(most significant bit，MSB)為邏輯值1，並將該N位元DAC產生的該類比電壓與該輸入類比信號作比較時，可以決定N位元數位碼的MSB。然後，重複上述比較處理，同時依序改變輸入至該N位元DAC的該數位碼的後續位元，以決定對應該類比信號的該N位元數位碼。

然而，這樣的習知SAR ADC包含啟動級以及反相閘，用於重定產生MSB的數位信號的SR正反器。將啟動信號START輸入至該啟動級，接著透過該啟動級在該反相閘中，對該啟動信號START的相位進行反向，並因此反相閘產生重設信號RESET。在該重設信號RESET輸入至該SR正反器時，該SR正反器產生MSB的該數位信號。此時，如第1圖及第2圖所示，由於MSB的該數位信號與該啟動信號START具有兩個相位差，增加了運算時間。因此，在對於解析度的最佳時間內難以運行該逐次近似暫存器邏輯電路SAR，以及為了獲得適於解析度的相同的運行時間，該逐次近似暫存器邏輯電路SAR所遭遇到了諸如快速提供輸入至該逐次近似暫存器邏輯電路SAR的一時鐘週期的問題。

進一步地，該典型的DAC包含如第2圖所示的二進位加權電容。含有二進位加權電容的該DAC具有比電阻更高的線性，且有利於低功率消耗的設計。然而，如升高解析度，具有最大尺寸的電容與具有最小尺寸的電容的比率急劇升高。例如，在8位元DAC的情況中，與該MSB對應的電容的尺寸是最小電容尺寸的128倍。當一單元電容用於匹配特徵，需要256個電容。因此，當考慮到匹配所確定的電容尺寸非常大時，該DAC的總面積升高，由此，破壞整體整合性且使電路複雜化。

因此，本發明係有關於一種逐次近似暫存器類比數位轉換器(SAR ADC)及利用該逐次近似暫存器類比數位轉換器的類比數位轉換方法，其實質上是排除由於習知技術的限制與缺點造成的一或多個的問題。

本發明的一目的在於，提供一種SAR ADC及其類比數位轉換方法，其可維持對於解析度的最佳運行時間，並藉由提高響應時間而提升穩定性。

本發明的其他優點及特徵，將在下面的說明書中部分地闡述，以及部分的對於熟悉該項技藝者在研習下文後是顯而易見的，或可通過實踐本發明習得。本發明的目的及其他優點，可藉由本說明書、申請專利範圍及圖式所指出的結構而實現與獲得。

為了達到這些及其他優點，以及依照本發明的目的，在此，整體而概括地描述，一種逐次近似暫存器類比數位轉換器(SAR ADC)包括：一取樣及保持放大器(sample-and-hold amplifier，SHA)，其用於取樣並保持一外部輸入類比電壓；一比較器，其用於比較所取樣並保持的外部輸入類比電壓的位準與對應於n位元的類比信號的位準，其中n係為不小於1的整數，以及依據比較結果產生一比較信號；一逐次近似暫存器邏輯電路，其用於從最高有效位元(MSB)至最低有效位元(LSB)依序產生一數位信號，以響應該比較信號；一數位類比轉換器(DAC)，其用於將依序產生的數位信號轉換為類比信號，並提供該類比信號至該比較器；以及一輸出暫存器，其用於保持從該MSB至LSB所依序產生的數位信號，以產生一n位元數位信號，其中當從外部接收一啟動信號時，該逐次近似暫存器邏輯電路產生相對於啟動信號具有一位元相位延遲之最高有效位元的數位信號。

該逐次近似暫存器邏輯電路可包含：一啟動級，其用於接收該比較信號，並使該比較信號與該時鐘信號同步；一位移暫存器，包含(n+1)個串聯級，並根據該啟動信號與時鐘信號而依序產生第一位移脈衝至第n+1位移脈衝；n個邏輯閘極，用於依序產生n個邏輯信號，以響應通過該啟動級與該第二位移脈衝至該第n+1位移脈衝而依序產生的該比較信號；以及一逐次近似暫存器，其用於依序接收該第一位移脈衝至第n位移脈衝、該n個邏輯信號，並從該最高有效位元至最低有效位元依序產生該n位元數位信號。

該DAC可具有一c-2c梯形結構以及具有至少一開關元件以及第一電容串聯連接的配置，並且該至少一開關元件以及該第一電容連接至在串聯連接的複數個第二電容之間的一連接節點，以平行於該等第二電容。

該等邏輯閘可為複數個AND閘，用於依序產生複數個邏輯結果信號，以響應通過該啟動級與該等位移脈衝而依序產生的該比較信號。

包含於該位移暫存器的該n+1個串聯級的第一級可係為一D正反器，具有用以施加一設定電壓的一輸入終端，該第一級將對應於該設定電壓的該等位移脈衝中的該第一位移脈衝，施加於該逐次近似暫存器的第一位移暫存器正反器，以響應該啟動信號，而該第一位移暫存器正反器與該第一位移脈衝同步產生相較於該啟動信號具有一位元相位延遲的該最高有效位元的該數位信號。

本發明的另一方面提供一種利用逐次近似暫存器數位類比轉換器的類比數位轉換方法，包括：取樣並保持一外部輸入類比電壓；比較所取樣並保持的外部輸入類比電壓的位準與對應於n位元的類比信號的位準，其中n係為不小於1的整數，以及依據比較結果產生一比較信號；依序產生來自最高有效位元(MSB)至最低有效位元(LSB)的一數位信號，以響應該比較信號；將依序產生的數位信號轉換為類比信號，並產生該類比信號；以及保持從該MSB至該LSB所依序產生的數位信號，以產生一n位元數位信號。

該依序產生一數位信號可包含：當外部接收一啟動信號時，產生相對於該啟動信號具有一位元相位延遲之最高有效位元的數位信號。

該依序產生一數位信號可包含：接收該比較信號，並使該比較信號與時鐘信號同步；根據接收自外部的該啟動信號與該時鐘信號依序產生第一位移脈衝至第n+1位移脈衝；依序產生n個邏輯信號，以響應該同步的比較信號與該第二位移脈衝至第n+1位移脈衝；以及依序接收該第一位移脈衝至第n位移脈衝與n位元邏輯信號，並從該最高有效位元至最低有效位元依序產生該n位元數位信號。

可使用一c-2c梯形結構的DAC將所依序產生的數位信號轉換為該類比信號並產生該類比信號，在該DAC中至少一開關元件以及第一電容串聯連接，並連接至在串聯連接的複數個第二電容之間的一連接節點，以平行於該等第二電容。

產生相對於該啟動信號具有一位元相位延遲之最高有效位元的數位信號包含：施加一設定電壓至包含在該位移暫存器中的該等串聯級的第一級；施加對應於該設定電壓的該第一位移脈衝至該第一級，以響應該啟動信號；以及產生相對於該啟動信號具有一位元相位延遲之最高有效位元的數位信號，以響應該第一位移脈衝與該第一邏輯結果信號。

須知，前述的總說明以及下文的詳細說明，都是示例性與解釋性的，是為了進一步闡明本發明的申請專利範圍。

現將引用所附圖式以詳細說明本發明的具體實施例。盡可能地，所附圖式中涉及的相同或類似的元件將採用相同的附圖標記。

第3圖係為說明依據本發明實施例之逐次近似暫存器類比數位轉換器的方塊圖。第3圖的逐次近似暫存器類比數位轉換器(SAR ADC)包含：取樣保持放大器(SHA) 2，其用於取樣並保持一外部輸入類比電壓Vin；比較器4，其用於比較所取樣並保持的類比輸入電壓的位準與對應n位元的類比輸出信號的位準，以及依據比較結果產生一比較信號C_out；逐次近似暫存器邏輯電路6，其用於依序產生從最高有效位元(MSB)至最低有效位元(LSB)的一數位信號，以響應該比較信號C_out；數位類比轉換器(DAC) 10，其用於將依序產生的數位信號轉換為類比輸出信號，並提供該類比輸出信號至比較器4；以及輸出暫存器8，其用於保持從MSB至LSB所依序產生的數位信號，以產生一n位元數位信號Outn。

如上述構成的該SAR ADC可進一步包含：供電器，用於產生驅動諸如取樣保持放大器2、比較器4、輸出暫存器8等之組成元件所需的驅動電壓，例如，設定電壓VDD、接地電壓VSS、以及施加於數位類比轉換器10的參考電壓Vref；以及時鐘產生器，其提供至少一時鐘信號CLK至逐次近似暫存器邏輯電路6。或者，該供電器與該時鐘產生器可如第3圖所示單獨構成，使得施加該等驅動電壓，例如設定電壓VDD、接地電壓VSS與參考電壓Vref以及至少一時鐘信號CLK至該SAR ADC。

該SAR ADC的取樣保持放大器2對外部輸入類比電壓Vin取樣，保持並放大所取樣的電壓，以免使所取樣的電壓失真，以及產生所取樣並保持的類比輸入電壓Vh。取樣保持放大器2主要用於取樣並保持一高解析度類比圖形信號，並包括至少一電容、一放大電路與一切換元件。

比較器4比較所取樣並保持的類比輸入電壓Vh的位準與對應n位元之依次輸入的類比信號的位準，並依據比較結果產生高或低位準的比較信號C_out。由於第一輸入類比信號的位準相當於預設參考電壓Vref的位準，它可能高於所保持的類比電壓Vh。比較器4產生高或低位準的比較信號C_out，以使依序輸入至少一位元為單位的類比輸出信號D_v的位準等於所保持類比電壓Vh的位準。

逐次近似暫存器邏輯電路6依序產生從MSB至LSB的n預設位元的數位信號Outn，以響應高或低位準的比較信號C_out。特別地，當啟動信號由外部輸入，逐次近似暫存器邏輯電路6產生相較於啟動信號具有一位元相位延遲的MSB的數位信號，以響應從時鐘產生器產生的時鐘信號CLK與從比較器4產生的比較信號C_out。將所產生的MSB的數位信號施加於數位類比轉換器10。然後，逐次近似暫存器邏輯電路6產生相較於MSB具有一位相位延遲的位元數位信號以響應時鐘信號CLK與比較信號C_out，它們都隨著下一相位延遲輸入。在此方法中，逐次近似暫存器邏輯電路6依序產生從MSB至LSB之預設n位元的數位信號，以響應從時鐘產生器產生的時鐘信號CLK與從比較器4產生的至少一位元為單位的高或低位準的比較信號C_out。隨後將詳細描述逐次近似暫存器邏輯電路6。

數位類比轉換器10將從逐次近似暫存器邏輯電路6依序輸入之至少一位元為單位的數位信號轉換為對應n位元的類比輸出信號D_v。數位類比轉換器10可為具有簡化的電路配置的小規模c-2c梯形數位類比轉換器。在數位類比轉換器10中，相互串聯連接之至少一切換元件以及第一電容平行連接至在複數個串聯連接的第二電容之間的連接節點。數位類比轉換器10依據從逐次近似暫存器邏輯電路6依序輸入之至少一位元為單位的數位信號，藉由施加接地電壓VSS或參考電壓Vref至在該等第二電容之間的連接節點，產生對應於n位元的類比輸出信號D_v。

如上所述，對應於n位元的類比輸出信號D_v的位準依據從逐次近似暫存器邏輯電路6依序輸入的數位信號而變化。因此，比較器4依據比較對應於n位元之依序輸入類比輸出信號D_v的位準與所保持之類比輸入電壓Vh的位準的結果，產生比較信號C_out，由此使逐次近似暫存器邏輯電路6依序產生數位信號的後續位元。然後，重複數位類比轉換器10再次依據依序產生的後續位元產生對應於n位元的類比輸出信號D_v以及比較器4比較輸入信號位準的處理。結果，確定對應於所保持的類比輸入電壓Vh的n位元數位信號。

輸出暫存器8依序保持通過逐次近似暫存器邏輯電路6從MSB至LSB所產生的數位信號，以產生n位元數位信號Outn。

第4圖係為說明第3圖所示之SAR邏輯電路6的方塊圖。

逐次近似暫存器邏輯電路6包含：啟動級SD，其用於接收來自該較器4的比較信號C_out，並使比較信號C_out與外部輸入時鐘信號CLK同步；位移暫存器SR，其包含複數個級D0至Dn，並根據啟動信號St與時鐘信號CLK依序產生位移脈衝S0至Sn；複數個邏輯閘AG1至AGn，其用於依序產生邏輯信號，以響應通過啟動級SD與位移脈衝S0至Sn而依序產生的比較信號C_out；以及逐次近似暫存器SAR，用於依序接收該等位移脈衝S0至Sn與該等邏輯信號，並依序產生從MSB至LSB的n位元數位信號Outn。

該啟動級SD可包含至少一D正反器。啟動級SD將至少一位元為單位而依序輸入的比較信號C_out同步於外部輸入的時鐘信號CLK，並依序產生至少一位元週期為單位的比較信號。

位移暫存器SR包含：複數個串聯級D0至Dn，並根據外部輸入的啟動信號St與依序輸入的時鐘信號CLK依序產生該等位移脈衝S0至Sn。各個串聯級D0至Dn可包含D正反器。該等D正反器相互串聯。如果輸入啟動信號St，該等D正反器根據依次提供的時鐘信號CLK依序位移啟動信號St，並產生位移脈衝S0至Sn。

各個該等邏輯閘AG1至AGn可為AND閘極。反相閘極NG可連接至啟動級SD的比較信號C_out的輸出終端，以反相比較信號C_out的相位。含有AND閘極的邏輯閘AG1至AGn依序產生邏輯結果信號，以響應通過啟動級SD與位移脈衝S0至Sn依次所產生之依序輸入的反相比較信號C_out。

逐次近似暫存器SAR包含第一至第n位移暫存器正反器SR1至SRn，其同時接收時鐘信號CLK。第一至第n位移暫存器正反器SR1至SRn連接至對應於各自的位移暫存器SR的串聯級D0至Dn的輸出終端，並通過各自的第一輸入終端S而接收對應的位移脈衝S0至Sn。第一至第n位移暫存器正反器SR1至SRn也連接至對應於各自的邏輯閘AG1至AGn的輸出終端，並通過各自的第二輸入終端R接收對應的邏輯信號。第一至第n位移暫存器正反器SR1至SRn根據依序輸入的位移脈衝S0至Sn-1與邏輯信號，依序產生來自MSB至LSB的n位元數位信號outn，以響應依次提供的時鐘信號CLK。

第5圖係為說明第3圖所示之數位類比轉換器的電路圖。

第5圖的數位類比轉換器10具有c-2c梯形結構。在數位類比轉換器10中，相互串聯連接之至少一切換元件以及第一電容C平行連接至在相互串聯連接的複數個第二電容2C之間的連接節點。

由於最大電容的容量相對小於由二進位加權電容組成的習知數位類比轉換器，本發明的數位類比轉換器10可減少其總面積。

數位類比轉換器10產生對應於n位元的類比輸出信號D_v，其電壓位準根據從逐次近似暫存器邏輯電路6以至少一位元為單位依序輸入的位元信號out_1至out_n而變化。也就是，根據從逐次近似暫存器邏輯電路6以至少一位元為單位依序輸入的位元信號out_1至out_n，c-2c梯形的數位類比轉換器10導致接地電壓VSS或參考電壓Vref被施加於在第二電容2C之間的連接節點，由此產生對應於n位元的類比輸出信號D_v，並施加對應於n位元的類比輸出信號D_v於比較器4。

第6圖係為說明第4圖所示之逐次近似暫存器邏輯電路的操作方法的驅動波形圖。第7圖係為說明第4圖所示之逐次近似暫存器邏輯電路的操作方法的示意圖。在第6圖與第7圖中，將描述作為一實施例的12位元逐次近似暫存器數位類比轉換器，以及在第7圖中，將描述開始於第12位元之三MSB的轉換處理。

參閱第4圖、第6圖與第7圖，當輸入啟動信號St至包含於逐次近似暫存器邏輯電路6中的位移暫存器SR的第一串聯級D0時，藉由施加於第一串聯級D0的D輸入終端的設定電壓VDD而設置第一串聯級D0。所設置的第一串聯級D0提供對應於位逐次近似暫存器SAR的第一位移暫存器正反器SR1的設定電壓的高邏輯的第一位移脈衝S0。然後逐次近似暫存器SAR的第一位移暫存器正反器SR1與第一位移脈衝S0同步地產生‘1’的MSB的數位信號，以及其他的位移暫存器正反器SR2、SR3...SRn產生‘0’的數位信號out_2、out_3...out_n。也就是，該逐次近似暫存器SAR被初始化為‘100000000000’的數位信號。此時，如第6圖所示，MSB的數位信號out_1與啟動信號St具有一相位差。因此，由於MSB的數位信號out_1與啟動信號St具有一相位差，與在MSB的數位信號out_1與啟動信號St之間具有2相位差的習知技術相比，本發明可減少運算時間。

然後，將從逐次近似暫存器SAR產生的數位信號‘100000000000’施加於數位類比轉換器10，且數位類比轉換器10將數位信號轉換為類比輸出電壓D_v。比較器4將類比輸出電壓D_v與在SHA 2中取樣並保持的類比輸入信號Vh作比較。

作為比較結果，當類比輸入信號Vh大於或等於類比輸出信號D_v，比較器4產生高位準的比較信號C_out。高位準的比較信號C_out的相位藉由啟動級SD在反相閘極NG中反相，且比較信號C_out被轉換為低位準的比較信號。當輸入低位準的比較信號至AND閘極AG時，AND閘極AG產生一低位準，並因此第一位移暫存器正反器SR1保持‘1’的位元數位信號。換言之，逐次近似暫存器SAR藉由一回饋處理產生數位信號‘100000000000’。

同時，作為一比較結果，當類比輸入信號Vh小於類比輸出信號D_v時，比較器4產生低位準的比較信號C_out。低位準的比較信號C_out的相位藉由啟動級SD在反相閘極NG中反相，且比較信號C_out被轉換為高位準的比較信號。高位準的比較信號藉由AND閘極AG而被轉換為高位準，並施加於第一位移暫存器正反器SR1的S終端。重定第一位移暫存器正反器SR1，以產生具有值‘0’的MSB。換言之，逐次近似暫存器SAR藉由一回饋處理產生數位信號‘000000000000’。

然後，第一串聯級D0的位移脈衝與時鐘信號CLK同步地被位移至第二串聯級D1的D輸入終端。然後逐次近似暫存器SAR的第二位移暫存器正反器SR2與第二位移脈衝S1同步地產生具有一位元‘1’的數位信號out_2，且其他位移暫存器正反器產生具有一位元‘0’的數位信號out_3、out_4...out_n。換言之，逐次近似暫存器產生初始化為[110000000000]或[010000000000]的數位信號。

數位類比轉換器10將[110000000000]或[010000000000]的數位信號轉換為類比輸出電壓D_v。比較器4將類比輸出電壓D_v與在取樣及保持放大器2中所取樣並保持的類比輸入信號Vh作比較。

作為比較結果，當類比輸入信號Vh大於或等於類比輸出信號D_v，比較器4產生高位準的比較信號C_out。高位準的比較信號C_out的相位藉由啟動級SD在反相閘極NG中反相，且比較信號C_out被轉換為低位準的比較信號。將低位準的比較信號輸入至AND閘極AG2。AND閘極AG2產生一低位準，並因此第二位移暫存器正反器SR2保持‘1’的位元數位信號。換言之，逐次近似暫存器SAR藉由一回饋處理產生數位信號‘110000000000’或‘010000000000’。

同時，作為一比較結果，當類比輸入信號Vh小於類比輸出信號D_v時，比較器4產生低位準的比較信號C_out。低位準的比較信號C_out的相位藉由啟動級SD在反相閘極NG中反相，且比較信號C_out被轉換為高位準的一比較信號。高位準的比較信號藉由AND閘極AG2而被轉換為高位準，並重定第二位移暫存器正反器SR2，以產生一位元‘0’的數位信號。換言之，逐次近似暫存器SAR產生數位信號‘100000000000’或‘000000000000’。

依此方法，逐次近似暫存器邏輯電路6從MSB至LSB依序產生預設n位元的數位信號，以響應從時鐘產生器依序輸入的時鐘信號以及從比較器4以至少一位元為單位輸入的高或低位準的比較信號C_out。數位類比轉換器10將從逐次近似暫存器邏輯電路6以至少一位元為單位依序輸入的數位信號轉換為對應於n位元的類比輸出信號D_v。

第8圖係為說明第3圖之逐次近似暫存器類比數位轉換器的n位元數位信號判斷方法的圖表。

參閱第6圖與第8圖，通過數位類比轉換器10以至少一位元為單位產生之對應於n位元類比輸出信號D_v的位準根據逐次近似暫存器SAR之依序輸入的數位信號Outn而變化。比較器4比較對應於n位元之依序輸入的類比輸出信號D_v的位準與所保持的類比輸入電壓Vh的位準，並依序產生比較信號C_out。逐次近似暫存器邏輯電路6依序產生數位信號的後續位元，以響應所依序產生的比較信號C_out。數位類比轉換器10產生對應於n位元的類比輸出信號D_v，以響應所依序產生的後續位元，且比較器4比較輸入信號位準，由此判斷對應於所保持的類比輸入電壓Vh的位準的n位元數位信號outn。輸出暫存器8依序保持從MSB至LSB通過逐次近似暫存器邏輯電路6而依序產生的數位信號，以產生n位元數位信號Outn。

依據本發明所規範的實施例，具有上述特徵的SAR ADC及使用SAR DAC的數位類比轉換方法，可藉由在處理n位所需的運算時間期間，僅產生n位元數位信號Outn並不需要額外的運算時間，而保持對於解析度的最佳運算時間。進一步地，藉由一差動微分結構形成SAR ADC，具有使用小型c-2c梯形類比數位轉換器的簡化電路結構，由此降低雜訊干擾。

在不脫離本發明的精神或範圍內的有關本發明的各種修飾或變更對於熟悉本領域的人員是顯而易見的。因此，本發明旨在覆蓋由所附申請專利範圍和相等量的範圍內提供的本發明的修飾和變更。

本申請案主張2010年12月10日提交之韓國專利申請第10-2010-0126553號及2011年11月17日提交之韓國專利申請第10-2011-0119910號的權利，透過引用將其全部結合到本申請案中。

2．．．取樣及保持放大器

4．．．比較器

6．．．逐次近似暫存器邏輯電路

8．．．輸出暫存器

10．．．數位類比轉換器

AG1～AGn．．．邏輯閘

C_out．．．比較信號

CLK．．．時鐘信號

D0～Dn．．．級

D_v．．．類比輸出信號

LSB．．．最低有效位元

MSB．．．最高有效位元

NG．．．反相閘極

out_1～out_n．．．第1～第n位元信號

Outn．．．n位元數位信號

RESET．．．重設信號

SAR．．．逐次近似暫存器

SD．．．啟動級

SR．．．位移暫存器

SR1～SRn．．．第一～第n位移暫存器正反器

St．．．啟動信號

S0～Sn．．．位移脈衝

START．．．啟動信號

VDD．．．設定電壓

Vin．．．外部輸入類比電壓

Vh．．．類比電壓

Vref．．．參考電壓

VSS．．．接地電壓

所附圖式其中提供關於本發明實施例的進一步理解並且結合與構成本說明書的一部份，說明本發明的實施例並且描述一同提供對於本發明實施例之原則的解釋。

圖式中：

第1圖係為說明依據習知技術之逐次近似暫存器邏輯電路的操作方法的驅動波形圖；

第2圖係為說明依據習知技術之數位類比轉換器的電路圖；

第3圖係為說明依據本發明實施例之逐次近似暫存器類比數位轉換器的方塊圖；

第4圖係為說明第3圖所示之逐次近似暫存器邏輯電路的方塊圖；

第5圖係為說明第3圖所示之數位類比轉換器的電路圖；

第6圖係為說明第4圖所示之逐次近似暫存器邏輯電路的操作方法的驅動波形圖；

第7圖係為說明第4圖所示之逐次近似暫存器邏輯電路的操作方法的示意圖；以及

第8圖係為說明第3圖之逐次近似暫存器類比數位轉換器的n位元數位信號判斷方法的圖表。

2．．．取樣及保持放大器

4．．．比較器

6．．．逐次近似暫存器邏輯電路

8．．．輸出暫存器

10．．．數位類比轉換器

C_out．．．比較信號

CLK．．．時鐘信號

D_v．．．類比輸出信號

Outn．．．n位元數位信號

VDD．．．設定電壓

Vin．．．外部輸入類比電壓

Vh．．．類比電壓

Vref．．．參考電壓

VSS．．．接地電壓

Claims (10)

1. 一種逐次近似暫存器類比數位轉換器，包括：一取樣及保持放大器，其用於取樣並保持一外部輸入類比電壓；一比較器，其用於比較該所取樣並保持的外部輸入類比電壓的位準與對應於n位元的一類比信號的位準，並依據比較結果產生一比較信號，其中n係為不小於1的整數；一逐次近似暫存器邏輯電路，其用於從一最高有效位元至一最低有效位元依序產生一數位信號，以響應該比較信號；一數位類比轉換器，其用於將該依序產生的數位信號轉換為該類比信號，並提供該類比信號至該比較器；以及一輸出暫存器，其用於保持從該最高有效位元至該最低有效位元之該依序產生的數位信號，以產生一n位元數位信號；其中在從外部接收的一啟動信號時，該逐次近似暫存器邏輯電路產生相對於該啟動信號具有一位元相位延遲之最高有效位元的數位信號。
2. 依據申請專利範圍第1項所述之逐次近似暫存器類比數位轉換器，其中該逐次近似暫存器邏輯電路包含：一啟動級，其用於接收該比較信號，並使該比較信號與一時鐘信號同步；一位移暫存器，包含(n+1)個串聯級，並根據該啟動信號與該時鐘信號依序產生第一位移脈衝至第n+1位移脈衝；n個邏輯閘極，用於依序地產生n個邏輯信號，以響應通過該啟動級與該第二位移脈衝至該第n+1位移脈衝而依序產生的該比較信號；以及一逐次近似暫存器，其用於依序接收該第一位移脈衝至該第n位移脈衝與該n個邏輯信號，並從該最高有效位元至該最低有效位元依序產生該n位元數位信號。
3. 依據申請專利範圍第1項所述之逐次近似暫存器類比數位轉換器，其中該數位類比轉換器具有一c-2c梯形結構以及具有至少一開關元件以及第一電容串聯連接的配置，該至少一開關元件以及該第一電容連接至在串聯連接之複數個第二電容之間的一連接節點，以平行於該等第二電容。
4. 依據申請專利範圍第2項所述之逐次近似暫存器類比數位轉換器，其中，該n個邏輯閘係為n個AND閘，用於依序產生n個邏輯結果信號，以響應通過該啟動級與該第二位移脈衝至該第n+1位移脈衝而依序產生的該比較信號。
5. 依據申請專利範圍第4項所述之逐次近似暫存器數位類比轉換器，其中包含於該位移暫存器的該n+1個串聯級中的第一級係為一D正反器，其具有用於施加一設定電壓的一輸入終端，其中該第一級將施加對應於該設定電壓之該等位移脈衝中的該第一位移脈衝至該逐次近似暫存器的第一位移暫存器正反器，以響應該啟動信號，以及其中該第一位移暫存器正反器與該第一位移脈衝同步產生相對於該啟動信號具有一位元相位延遲之該最高有效位元的該數位信號。
6. 一種利用逐次近似暫存器類比數位轉換器的類比數位轉換方法，包括：取樣並保持一外部輸入類比電壓；比較該所取樣並保持之外部輸入類比電壓的位準與對應於n位元的一類比信號的位準，並依據比較結果產生一比較信號，其中n係為不小於1的整數；從一最高有效位元至一最低有效位元依序產生一數位信號，以響應該比較信號；將該依序產生的數位信號轉換為該類比信號；以及保持從該最高有效位元至該最低有效位元之該依序產生的數位信號，以產生一n位元數位信號，其中當從外部接收一啟動信號時，該依序產生一數位信號包含產生相對於該啟動信號具有一位元相位延遲之最高有效位元的數位信號。號。
7. 依據申請專利範圍第6項所述之類比數位轉換方法，其中該依序產生一數位信號包含：接收該比較信號，並使該比較信號與一時鐘信號同步；根據該接收自外部的啟動信號與該時鐘信號，依序產生第一位移脈衝至第n+1位移脈衝；依序產生n個邏輯信號，以響應該同步的比較信號與該第二位移脈衝至該第n+1位移脈衝；以及依序接收該第一位移脈衝至該第n+1位移脈衝與該n位元邏輯信號，並從該最高有效位元至最低有效位元依序產生該n位元數位信號。
8. 依據申請專利範圍第7項所述之類比數位轉換方法，其中將該依序產生的數位信號轉換為該類比信號係使用一c-2c梯形結構的數位類比轉換器，在該數位類比轉換器中至少一開關元件以及第一電容串聯連接，且該至少一開關元件以及該第一電容連接至在串聯連接的複數個第二電容之間的一連接節點，以平行於該等第二電容。
9. 依據申請專利範圍第8項所述之類比數位轉換方法，其中依序產生n個邏輯信號包括：依序產生n個邏輯結果信號，以響應該同步的比較信號與該第二位移脈衝至該第n+1位移脈衝。
10. 依據申請專利範圍第9項所述之類比數位轉換方法，其中產生相對於該啟動信號具有一位元相位延遲之最高有效位元的數位信號包含：施加一設定電壓至包含在該位移暫存器中的該等串聯級的第一級，其中該第一級係為一D正反器；施加對應於該設定電壓的該第一位移脈衝於該第一級，以響應該啟動信號；以及產生相對於該啟動信號與該第一位移脈衝同步之具有一位元相位延遲之該最高有效位元的該數位信號。