JP2687940B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JP2687940B2 JP2687940B2 JP7180728A JP18072895A JP2687940B2 JP 2687940 B2 JP2687940 B2 JP 2687940B2 JP 7180728 A JP7180728 A JP 7180728A JP 18072895 A JP18072895 A JP 18072895A JP 2687940 B2 JP2687940 B2 JP 2687940B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- charge
- ccd
- pipeline
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に電荷結合素子（ＣＣＤ）を用いたＡ／Ｄ変換器に関す
る。
に電荷結合素子（ＣＣＤ）を用いたＡ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】従来より、電荷結合素子（ＣＣＤ、Char
ge Coupled Device、以下、「ＣＣＤ」と略記する）を
用いたＡ／Ｄ変換器の変換方式として、逐次比較方式
（逐次近似方式、sequential successive approximatio
n）が知られている。
ge Coupled Device、以下、「ＣＣＤ」と略記する）を
用いたＡ／Ｄ変換器の変換方式として、逐次比較方式
（逐次近似方式、sequential successive approximatio
n）が知られている。
【０００３】図１０に、この逐次比較型Ａ／Ｄ変換器の
概略構成を示す。
概略構成を示す。
【０００４】ＮビットのＡ／Ｄ変換を行なう場合、アナ
ログ入力信号101と比較基準信号との比較をＮ回行な
い、ＭＳＢ側（デジタル値の最も桁の高い側）から逐
次、デジタル値を求めていくものである。
ログ入力信号101と比較基準信号との比較をＮ回行な
い、ＭＳＢ側（デジタル値の最も桁の高い側）から逐
次、デジタル値を求めていくものである。
【０００５】図１０を参照して、逐次変換方式のＡ／Ｄ
変換器は、変換途中のデジタル値（近似デジタル値）を
格納する逐次比較レジスタ（successive approximation
register：ＳＡＲ）105と、逐次比較レジスタ（ＳＡ
Ｒ）105の出力値をもとに比較基準信号を発生するＤ／
Ａ変換器（ＤＡＣ）104と、入力信号と比較基準信号と
を比較するコンパレータ（比較器、ＣＭＰ）103と、コ
ンパレータの出力から次の近似デジタル値を決める制御
回路106と、を備えている。
変換器は、変換途中のデジタル値（近似デジタル値）を
格納する逐次比較レジスタ（successive approximation
register：ＳＡＲ）105と、逐次比較レジスタ（ＳＡ
Ｒ）105の出力値をもとに比較基準信号を発生するＤ／
Ａ変換器（ＤＡＣ）104と、入力信号と比較基準信号と
を比較するコンパレータ（比較器、ＣＭＰ）103と、コ
ンパレータの出力から次の近似デジタル値を決める制御
回路106と、を備えている。
【０００６】逐次比較方式は、１回のＡ／Ｄ変換（Ｎビ
ット）にＮ回の比較が必要とされるため、その間、入力
信号を一定に保つことが必要とされる。このため、Ｓ／
Ｈ回路（サンプルアンドホールド回路）102を備えてい
る。
ット）にＮ回の比較が必要とされるため、その間、入力
信号を一定に保つことが必要とされる。このため、Ｓ／
Ｈ回路（サンプルアンドホールド回路）102を備えてい
る。
【０００７】３ビットの逐次比較型Ａ／Ｄ変換器を例に
動作を説明すると、以下のようになる。アナログ入力信
号101の範囲を０〜７とする。また、コンパレータ（Ｃ
ＭＰ）103は“入力信号＞比較信号”でデジタル値
“Ｈ”（論理値“１”に対応）、“入力信号＜比較信
号”でデジタル値“Ｌ”（論理値“０”に対応）を出力
するものとする。
動作を説明すると、以下のようになる。アナログ入力信
号101の範囲を０〜７とする。また、コンパレータ（Ｃ
ＭＰ）103は“入力信号＞比較信号”でデジタル値
“Ｈ”（論理値“１”に対応）、“入力信号＜比較信
号”でデジタル値“Ｌ”（論理値“０”に対応）を出力
するものとする。
【０００８】例えば、アナログ入力信号101が４．７で
ある場合には、１回目の比較でＤ／Ａ変換器（ＤＡＣ）
104は比較信号としてフルスケールの１／２である３．
５を出力し、コンパレータ（ＣＭＰ）103では比較信号
（＝３．５）と入力信号（＝４．７）が比較され、４．
７＞３．５であるため、コンパレータ（ＣＭＰ）103に
より逐次比較レジスタ（ＳＡＲ）105の３ビットの最上
位ビット（ＭＳＢ）は“１”とされる。
ある場合には、１回目の比較でＤ／Ａ変換器（ＤＡＣ）
104は比較信号としてフルスケールの１／２である３．
５を出力し、コンパレータ（ＣＭＰ）103では比較信号
（＝３．５）と入力信号（＝４．７）が比較され、４．
７＞３．５であるため、コンパレータ（ＣＭＰ）103に
より逐次比較レジスタ（ＳＡＲ）105の３ビットの最上
位ビット（ＭＳＢ）は“１”とされる。
【０００９】２回目の比較で、Ｄ／Ａ変換器（ＤＡＣ）
104は、比較信号１．５か５．５を出力するが、この場
合、１回目の比較結果が“１”であるため、５．５を出
力し、コンパレータ（ＣＭＰ）103では比較信号（＝
５．５）と入力信号（＝４．７）が比較され、４．７＜
５．５であるため、コンパレータ（ＣＭＰ）103により
逐次比較レジスタ105の３ビットの中位ビットは“０”
となる。
104は、比較信号１．５か５．５を出力するが、この場
合、１回目の比較結果が“１”であるため、５．５を出
力し、コンパレータ（ＣＭＰ）103では比較信号（＝
５．５）と入力信号（＝４．７）が比較され、４．７＜
５．５であるため、コンパレータ（ＣＭＰ）103により
逐次比較レジスタ105の３ビットの中位ビットは“０”
となる。
【００１０】３回目の比較で、Ｄ／Ａ変換器（ＤＡＣ）
104は、比較信号０．５か２．５か４．５か６．５を出
力するが、この場合、１回目の比較結果が“１”、そし
て２回目の比較結果が“０”であるため、４．５を出力
し、コンパレータ（ＣＭＰ）103では比較信号（＝４．
５）と入力信号（＝４．７）が比較され、４．７＞４．
５であるから、コンパレータ（ＣＭＰ）103により逐次
比較レジスタ（ＳＡＲ）105の３ビットの最下位ビット
（ＬＳＢ）は“１”となる。
104は、比較信号０．５か２．５か４．５か６．５を出
力するが、この場合、１回目の比較結果が“１”、そし
て２回目の比較結果が“０”であるため、４．５を出力
し、コンパレータ（ＣＭＰ）103では比較信号（＝４．
５）と入力信号（＝４．７）が比較され、４．７＞４．
５であるから、コンパレータ（ＣＭＰ）103により逐次
比較レジスタ（ＳＡＲ）105の３ビットの最下位ビット
（ＬＳＢ）は“１”となる。
【００１１】この３回の比較結果から、３ビットのデジ
タルコードとしてＭＳＢ側からＬＳＢ側にデジタル符号
“１０１”が得られる。
タルコードとしてＭＳＢ側からＬＳＢ側にデジタル符号
“１０１”が得られる。
【００１２】さて、上記したＡ／Ｄ変換方式をもつＮビ
ットのＡ／Ｄ変換器において、Ｎ個のコンパレータと、
デジタル値の各桁に対応する比較基準電圧を発生するＮ
個のＤ／Ａ変換器と、入力信号を保持、転送シフトさ
せ、各コンパレータに供給するＮ段のパイプライン構造
の信号転送手段を用いてパイプライン動作を行うように
した場合、見かけの変換速度（スループット）は１回の
比較時間、すなわちＤ／Ａ変換器の出力整定時間（セト
リング時間）とコンパレータの比較時間との和となり、
高速化される。
ットのＡ／Ｄ変換器において、Ｎ個のコンパレータと、
デジタル値の各桁に対応する比較基準電圧を発生するＮ
個のＤ／Ａ変換器と、入力信号を保持、転送シフトさ
せ、各コンパレータに供給するＮ段のパイプライン構造
の信号転送手段を用いてパイプライン動作を行うように
した場合、見かけの変換速度（スループット）は１回の
比較時間、すなわちＤ／Ａ変換器の出力整定時間（セト
リング時間）とコンパレータの比較時間との和となり、
高速化される。
【００１３】図１１に、上記のパイプライン構造の信号
転送手段としてＣＣＤを用いた逐次比較パイプライン型
Ａ／Ｄ変換器の構成例を示す。この種のＡ／Ｄ変換器と
して、例えばＵＳＰ（米国特許番号）4,326,192（1982
年）がある。図１１は３ビットのＡ／Ｄ変換器の構成例
である。
転送手段としてＣＣＤを用いた逐次比較パイプライン型
Ａ／Ｄ変換器の構成例を示す。この種のＡ／Ｄ変換器と
して、例えばＵＳＰ（米国特許番号）4,326,192（1982
年）がある。図１１は３ビットのＡ／Ｄ変換器の構成例
である。
【００１４】図１１を参照して、アナログ入力信号は、
電荷信号として３段のＣＣＤセルからなるＣＣＤパイプ
ライン202により保持、転送され、その間に第１〜第３
のコンパレータ（ＣＭＰ１〜ＣＭＰ３）203-1〜203-3で
ＭＳＢ側から順次比較される。
電荷信号として３段のＣＣＤセルからなるＣＣＤパイプ
ライン202により保持、転送され、その間に第１〜第３
のコンパレータ（ＣＭＰ１〜ＣＭＰ３）203-1〜203-3で
ＭＳＢ側から順次比較される。
【００１５】ある信号が比較されている間にも、アナロ
グ入力信号は次々とＣＣＤパイプライン202にサンプリ
ング入力され、パイプライン動作する。
グ入力信号は次々とＣＣＤパイプライン202にサンプリ
ング入力され、パイプライン動作する。
【００１６】したがって、３ビットのＡ／Ｄ変換器の場
合、パイプライン動作なしでは１回のＡ／Ｄ変換に３回
の比較時間が必要であるが、パイプライン動作により見
かけ上、１回の比較時間で１回のＡ／Ｄ変換が行なわれ
スループットは３倍となる。
合、パイプライン動作なしでは１回のＡ／Ｄ変換に３回
の比較時間が必要であるが、パイプライン動作により見
かけ上、１回の比較時間で１回のＡ／Ｄ変換が行なわれ
スループットは３倍となる。
【００１７】第１〜第３のＤ／Ａ変換器（ＤＡＣ１〜Ｄ
ＡＣ３）204-1〜204-3は、前段の比較結果をもとにして
各段の比較基準信号を生成する。
ＡＣ３）204-1〜204-3は、前段の比較結果をもとにして
各段の比較基準信号を生成する。
【００１８】各段の比較結果（コンパレータ203-1、203
-2の出力）は、遅延回路（Ｄ）205、207により遅延さ
れ、次段の第２、第３のＤ／Ａ変換器204-2、204-3にそ
れぞれ供給される。この遅延回路Ｄ205、207は、図１０
の上記逐次比較レジスタ105に相当する。エンコード回
路208は比較結果を所望のデジタルコードに変換する。
-2の出力）は、遅延回路（Ｄ）205、207により遅延さ
れ、次段の第２、第３のＤ／Ａ変換器204-2、204-3にそ
れぞれ供給される。この遅延回路Ｄ205、207は、図１０
の上記逐次比較レジスタ105に相当する。エンコード回
路208は比較結果を所望のデジタルコードに変換する。
【００１９】
【発明が解決しようとする課題】しかしながら、図１１
に示す従来のＣＣＤを用いたＡ／Ｄ変換器には以下のよ
うな欠点があった。
に示す従来のＣＣＤを用いたＡ／Ｄ変換器には以下のよ
うな欠点があった。
【００２０】まず、従来のＡ／Ｄ変換器をビデオ信号処
理等のような高速な応用に適用する場合、Ｄ／Ａ変換器
のセトリング時間が十分とれなくなり、コンパレータが
十分高速であっても、Ａ／Ｄ変換器として高速動作でき
ないという問題がある。
理等のような高速な応用に適用する場合、Ｄ／Ａ変換器
のセトリング時間が十分とれなくなり、コンパレータが
十分高速であっても、Ａ／Ｄ変換器として高速動作でき
ないという問題がある。
【００２１】また、ＣＣＤで構成されたパイプラインが
長くなると、ＣＣＤの電荷転送効率が１００％でないた
めに入力信号が正確に保持、転送されなくなり、Ａ／Ｄ
変換器の誤差を生じ、これを補正することは極めて困難
であるという問題がある。
長くなると、ＣＣＤの電荷転送効率が１００％でないた
めに入力信号が正確に保持、転送されなくなり、Ａ／Ｄ
変換器の誤差を生じ、これを補正することは極めて困難
であるという問題がある。
【００２２】さらに、Ａ／Ｄ変換器の誤差を小さくする
ためにＣＣＤの電荷転送効率を１００％に近づけようと
すると、製造プロセスが複雑になるという問題がある。
ためにＣＣＤの電荷転送効率を１００％に近づけようと
すると、製造プロセスが複雑になるという問題がある。
【００２３】従って、本発明の目的は、上記問題点を解
消し、高速な変換速度（スループット）を有する、ＣＣ
Ｄを用いたＡ／Ｄ変換器を提供することにある。
消し、高速な変換速度（スループット）を有する、ＣＣ
Ｄを用いたＡ／Ｄ変換器を提供することにある。
【００２４】また、本発明の目的はＣＣＤの電荷転送効
率が１００％でなくとも誤差を生じない高精度なＡ／Ｄ
変換器を提供することにある。
率が１００％でなくとも誤差を生じない高精度なＡ／Ｄ
変換器を提供することにある。
【００２５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、電荷信号に変換されたアナログ入力信号
を転送する所定段数の電荷結合素子からなる入力信号用
ＣＣＤパイプラインを備えると共に、電荷信号に変換さ
れた複数の比較基準電圧信号を転送するそれぞれ所定段
数の電荷結合素子からなる複数（＝ｎ個）の比較信号用
ＣＣＤパイプラインを備え、前記入力信号用ＣＣＤパイ
プラインの各段の出力信号を、第１〜第ｎの前記比較信
号用ＣＣＤパイプラインのそれぞれから前記入力信号用
ＣＣＤパイプラインの前記各段に対応して取り出される
出力信号と比較する複数の比較手段と、前記複数の比較
手段の出力信号に基づき所望の符号に変換する回路手段
と、を備えてなるＡ／Ｄ変換器を提供する。
め、本発明は、電荷信号に変換されたアナログ入力信号
を転送する所定段数の電荷結合素子からなる入力信号用
ＣＣＤパイプラインを備えると共に、電荷信号に変換さ
れた複数の比較基準電圧信号を転送するそれぞれ所定段
数の電荷結合素子からなる複数（＝ｎ個）の比較信号用
ＣＣＤパイプラインを備え、前記入力信号用ＣＣＤパイ
プラインの各段の出力信号を、第１〜第ｎの前記比較信
号用ＣＣＤパイプラインのそれぞれから前記入力信号用
ＣＣＤパイプラインの前記各段に対応して取り出される
出力信号と比較する複数の比較手段と、前記複数の比較
手段の出力信号に基づき所望の符号に変換する回路手段
と、を備えてなるＡ／Ｄ変換器を提供する。
【００２６】また、本発明は、電荷信号に変換されたア
ナログ入力信号を転送する所定段数の電荷結合素子から
なる入力信号用ＣＣＤパイプラインを複数（＝ｍ個）並
設すると共に、電荷信号に変換された複数の比較基準電
圧信号を転送するそれぞれ所定段数の電荷結合素子から
なる複数（＝ｎ個）の比較信号用ＣＣＤパイプラインを
備え、前記複数（＝ｎ個）の比較信号用ＣＣＤパイプラ
インは、第１〜第ｍの前記入力信号用ＣＣＤパイプライ
ンにそれぞれ対応して複数の群に分割して配設され、第
１〜第ｍの前記入力信号用ＣＣＤパイプラインのそれぞ
れについて各段の出力信号を、前記入力信号用ＣＣＤパ
イプラインに対応する群に属する複数の前記比較信号用
ＣＣＤパイプラインのそれぞれから前記入力信号用ＣＣ
Ｄパイプラインの前記各段に対応して取り出される出力
信号と比較する複数の比較手段と、前記複数の比較手段
の出力信号に基づき所望の符号に変換する回路手段と、
を備えてなるＡ／Ｄ変換器を提供する。
ナログ入力信号を転送する所定段数の電荷結合素子から
なる入力信号用ＣＣＤパイプラインを複数（＝ｍ個）並
設すると共に、電荷信号に変換された複数の比較基準電
圧信号を転送するそれぞれ所定段数の電荷結合素子から
なる複数（＝ｎ個）の比較信号用ＣＣＤパイプラインを
備え、前記複数（＝ｎ個）の比較信号用ＣＣＤパイプラ
インは、第１〜第ｍの前記入力信号用ＣＣＤパイプライ
ンにそれぞれ対応して複数の群に分割して配設され、第
１〜第ｍの前記入力信号用ＣＣＤパイプラインのそれぞ
れについて各段の出力信号を、前記入力信号用ＣＣＤパ
イプラインに対応する群に属する複数の前記比較信号用
ＣＣＤパイプラインのそれぞれから前記入力信号用ＣＣ
Ｄパイプラインの前記各段に対応して取り出される出力
信号と比較する複数の比較手段と、前記複数の比較手段
の出力信号に基づき所望の符号に変換する回路手段と、
を備えてなるＡ／Ｄ変換器を提供する。
【００２７】本発明は、好ましくは、前記アナログ入力
信号と、前記複数の比較基準電圧信号を電荷注入素子を
介して前記入力信号用ＣＣＤパイプラインと、を前記複
数の比較信号用ＣＣＤパイプラインにそれぞれ入力する
ことを特徴とする。
信号と、前記複数の比較基準電圧信号を電荷注入素子を
介して前記入力信号用ＣＣＤパイプラインと、を前記複
数の比較信号用ＣＣＤパイプラインにそれぞれ入力する
ことを特徴とする。
【００２８】そして、本発明は、好ましくは、前記入力
信号用ＣＣＤパイプラインの各段の出力と、前記複数の
比較信号用ＣＣＤパイプラインから取り出される出力と
をそれぞれ電荷信号検出手段を介して電圧信号として取
り出し、該電圧信号を前記比較手段に供給することを特
徴とする。
信号用ＣＣＤパイプラインの各段の出力と、前記複数の
比較信号用ＣＣＤパイプラインから取り出される出力と
をそれぞれ電荷信号検出手段を介して電圧信号として取
り出し、該電圧信号を前記比較手段に供給することを特
徴とする。
【００２９】さらに、本発明は、好ましくは、前記複数
の比較手段の信号出力をそれぞれ所定時間遅延させる第
１の遅延手段と、前記比較手段の信号出力及び前記第１
の遅延手段により遅延された信号において、各段の段間
の信号論理値の変化点を検出する境界検出手段と、前記
境界検出手段の信号出力を遅延させる第２の遅延手段
と、前記遅延手段の出力を所望のコードに変換する符号
化手段と、を備えたことを特徴とする。
の比較手段の信号出力をそれぞれ所定時間遅延させる第
１の遅延手段と、前記比較手段の信号出力及び前記第１
の遅延手段により遅延された信号において、各段の段間
の信号論理値の変化点を検出する境界検出手段と、前記
境界検出手段の信号出力を遅延させる第２の遅延手段
と、前記遅延手段の出力を所望のコードに変換する符号
化手段と、を備えたことを特徴とする。
【００３０】また、本発明は、２Nないし２N−１個の判
定量子化レベルを有するＮビットのＡ／Ｄ変換器におい
て、２Nないし２N−１個以上の段のパイプライン構造を
もつ第１の電荷結合素子と、被測定量であるアナログ信
号を電荷信号に変換し、前記第１の電荷結合素子の入力
段に注入する第１の電荷注入手段と、２Nないし２N−１
個以上の段のパイプライン構造をもつ複数の第２の電荷
結合素子と、複数の比較基準信号を電荷信号に変換し、
前記第２の電荷結合素子の入力段にそれぞれ注入する複
数の第２の電荷注入手段と、前記第１の電荷結合素子の
パイプラインの各段の電荷の大きさを検出する複数の第
１の電荷信号検出手段と、前記第２の電荷結合素子のパ
イプラインの各段の電荷の大きさを検出する複数の第２
の電荷信号検出手段と、前記第１の電荷信号検出手段で
検出された各段の検出信号と前記第２の電荷信号検出手
段で検出された各段の検出信号とを比較し、その大小を
判定してデジタル信号を出力する複数の比較手段と、前
記複数の比較手段のデジタル信号出力をそれぞれ所定時
間遅延させる第１の遅延手段と、前記比較手段のデジタ
ル信号出力及び前記第１の遅延手段により遅延されたデ
ジタル信号において、各段の段間のデジタル信号の変化
点を検出する境界検出手段と、前記境界検出手段のデジ
タル信号出力を遅延させる第２の遅延手段と、前記遅延
手段のデジタル出力を所望のデジタルコードに変換する
エンコード手段と、を有することを特徴とするＡ／Ｄ変
換器を提供する。
定量子化レベルを有するＮビットのＡ／Ｄ変換器におい
て、２Nないし２N−１個以上の段のパイプライン構造を
もつ第１の電荷結合素子と、被測定量であるアナログ信
号を電荷信号に変換し、前記第１の電荷結合素子の入力
段に注入する第１の電荷注入手段と、２Nないし２N−１
個以上の段のパイプライン構造をもつ複数の第２の電荷
結合素子と、複数の比較基準信号を電荷信号に変換し、
前記第２の電荷結合素子の入力段にそれぞれ注入する複
数の第２の電荷注入手段と、前記第１の電荷結合素子の
パイプラインの各段の電荷の大きさを検出する複数の第
１の電荷信号検出手段と、前記第２の電荷結合素子のパ
イプラインの各段の電荷の大きさを検出する複数の第２
の電荷信号検出手段と、前記第１の電荷信号検出手段で
検出された各段の検出信号と前記第２の電荷信号検出手
段で検出された各段の検出信号とを比較し、その大小を
判定してデジタル信号を出力する複数の比較手段と、前
記複数の比較手段のデジタル信号出力をそれぞれ所定時
間遅延させる第１の遅延手段と、前記比較手段のデジタ
ル信号出力及び前記第１の遅延手段により遅延されたデ
ジタル信号において、各段の段間のデジタル信号の変化
点を検出する境界検出手段と、前記境界検出手段のデジ
タル信号出力を遅延させる第２の遅延手段と、前記遅延
手段のデジタル出力を所望のデジタルコードに変換する
エンコード手段と、を有することを特徴とするＡ／Ｄ変
換器を提供する。
【００３１】そして、本発明は、２Nないし２N−１個の
判定量子化レベルを有するＮビットのＡ／Ｄ変換器を２
M並列にしてなる（Ｎ＋Ｍ）ビットのＡ／Ｄ変換器にお
いて、２Nないし２N−１個以上の段のパイプライン構造
をもつ第１の電荷結合素子と、２Nないし２N−１個以上
の段のパイプライン構造をもつ第２の電荷結合素子と、
を備え、前記第１の電荷結合素子と前記第２の電荷結合
素子とのパイプライン構造を２M個並設し、被測定量で
あるアナログ信号を電荷信号に変換し、前記複数の第１
の電荷結合素子の入力段にそれぞれ注入する第１の電荷
注入手段と、複数の比較基準信号を電荷信号に変換し、
前記複数の第２の電荷結合素子の入力段にそれぞれ注入
する複数の第２の電荷注入手段と、前記第１の電荷結合
素子のパイプラインの各段の電荷の大きさを検出する複
数の第１の電荷信号検出手段と、前記第２の電荷結合素
子のパイプラインの各段の電荷の大きさを検出する複数
の第２の電荷信号検出手段と、前記第１の電荷信号検出
手段で検出された各段の検出信号と前記第２の電荷信号
検出手段で検出された各段の検出信号とを比較し、その
大小を判定してデジタル信号を出力する複数の比較手段
と、前記複数の比較手段のデジタル信号出力を遅延させ
る第１の遅延手段と、前記複数の比較手段のデジタル信
号出力及び／または前記第１の遅延手段により遅延され
たデジタル信号において、各段の段間および各パイプラ
イン間の段間のデジタル信号の変化点を検出する境界検
出手段と、前記境界検出手段のデジタル信号出力を所定
時間遅延させる第２の遅延手段と、前記第２の遅延手段
のデジタル出力を所望のデジタルコードに変換するエン
コード手段と、を有することを特徴とする（Ｎ＋Ｍ）ビ
ットＡ／Ｄ変換器を提供する。
判定量子化レベルを有するＮビットのＡ／Ｄ変換器を２
M並列にしてなる（Ｎ＋Ｍ）ビットのＡ／Ｄ変換器にお
いて、２Nないし２N−１個以上の段のパイプライン構造
をもつ第１の電荷結合素子と、２Nないし２N−１個以上
の段のパイプライン構造をもつ第２の電荷結合素子と、
を備え、前記第１の電荷結合素子と前記第２の電荷結合
素子とのパイプライン構造を２M個並設し、被測定量で
あるアナログ信号を電荷信号に変換し、前記複数の第１
の電荷結合素子の入力段にそれぞれ注入する第１の電荷
注入手段と、複数の比較基準信号を電荷信号に変換し、
前記複数の第２の電荷結合素子の入力段にそれぞれ注入
する複数の第２の電荷注入手段と、前記第１の電荷結合
素子のパイプラインの各段の電荷の大きさを検出する複
数の第１の電荷信号検出手段と、前記第２の電荷結合素
子のパイプラインの各段の電荷の大きさを検出する複数
の第２の電荷信号検出手段と、前記第１の電荷信号検出
手段で検出された各段の検出信号と前記第２の電荷信号
検出手段で検出された各段の検出信号とを比較し、その
大小を判定してデジタル信号を出力する複数の比較手段
と、前記複数の比較手段のデジタル信号出力を遅延させ
る第１の遅延手段と、前記複数の比較手段のデジタル信
号出力及び／または前記第１の遅延手段により遅延され
たデジタル信号において、各段の段間および各パイプラ
イン間の段間のデジタル信号の変化点を検出する境界検
出手段と、前記境界検出手段のデジタル信号出力を所定
時間遅延させる第２の遅延手段と、前記第２の遅延手段
のデジタル出力を所望のデジタルコードに変換するエン
コード手段と、を有することを特徴とする（Ｎ＋Ｍ）ビ
ットＡ／Ｄ変換器を提供する。
【００３２】
【作用】上記構成のもと、本発明の作用は以下のとおり
である。
である。
【００３３】本発明（請求項１、６）の発明の作用を以
下に説明する。
下に説明する。
【００３４】被測定量であるアナログ入力と、Ｎビット
のＡ／Ｄ変換処理で必要となる２Nないし２N−１個の比
較基準信号をＣＣＤで保持、転送するために、信号を電
荷信号に変換してＣＣＤの入力に注入する手段を有す
る。アナログ入力信号と同様に比較基準信号も同様の信
号変換と注入を行なうようにしたため、信号変換手段や
注入手段が非線形であっても正確な比較を行なうことが
できる。
のＡ／Ｄ変換処理で必要となる２Nないし２N−１個の比
較基準信号をＣＣＤで保持、転送するために、信号を電
荷信号に変換してＣＣＤの入力に注入する手段を有す
る。アナログ入力信号と同様に比較基準信号も同様の信
号変換と注入を行なうようにしたため、信号変換手段や
注入手段が非線形であっても正確な比較を行なうことが
できる。
【００３５】ＮビットＡ／Ｄ変換器においては、２Nな
いし２N−１個以上の段を有するＣＣＤ（「ＣＣＤパイ
プライン」という）により、上記の入力信号は電荷信号
として転送され、パイプライン動作による２Nないし２N
−１回の比較が可能となる。
いし２N−１個以上の段を有するＣＣＤ（「ＣＣＤパイ
プライン」という）により、上記の入力信号は電荷信号
として転送され、パイプライン動作による２Nないし２N
−１回の比較が可能となる。
【００３６】また、上記２Nないし２N−１個の比較基準
信号は、各比較基準信号毎にＣＣＤパイプラインを有す
る。
信号は、各比較基準信号毎にＣＣＤパイプラインを有す
る。
【００３７】したがって、入力信号用のＣＣＤパイプラ
イン、比較基準信号の個数だけの比較基準信号用のＣＣ
Ｄパイプラインが存在する。
イン、比較基準信号の個数だけの比較基準信号用のＣＣ
Ｄパイプラインが存在する。
【００３８】電荷信号検出手段により、それぞれのＣＣ
Ｄパイプラインの各段から信号をＣＣＤ外部に取り出す
ことができ、比較手段でそれらの信号間の大小比較が可
能になる。
Ｄパイプラインの各段から信号をＣＣＤ外部に取り出す
ことができ、比較手段でそれらの信号間の大小比較が可
能になる。
【００３９】このとき、入力信号と同様に比較基準信号
もＣＣＤパイプラインを同じ段数だけ通過させるため、
ＣＣＤの転送損失による影響を入力信号と比較信号はほ
ぼ同様に受ける。その結果、同じ段数だけＣＣＤパイプ
ラインを通過した入力信号と比較信号の比較を行なうこ
とにより、従来のＡ／Ｄ変換器において問題とされたＣ
ＣＤの転送損失による誤差をなくすことができる。
もＣＣＤパイプラインを同じ段数だけ通過させるため、
ＣＣＤの転送損失による影響を入力信号と比較信号はほ
ぼ同様に受ける。その結果、同じ段数だけＣＣＤパイプ
ラインを通過した入力信号と比較信号の比較を行なうこ
とにより、従来のＡ／Ｄ変換器において問題とされたＣ
ＣＤの転送損失による誤差をなくすことができる。
【００４０】サンプリングされた１つの入力信号はパイ
プライン動作により２Nないし２N−１回、比較手段で比
較されるため、その比較結果のデジタル信号出力同士を
同期させるために遅延手段を有する。
プライン動作により２Nないし２N−１回、比較手段で比
較されるため、その比較結果のデジタル信号出力同士を
同期させるために遅延手段を有する。
【００４１】上記の同期されたデジタル信号出力によ
り、入力信号が隣接する２つの比較基準信号の間の大き
さであることを境界検出手段により検出し、さらにその
信号を遅延させる遅延手段と、所望のデジタルコードに
変換するためのエンコード手段を有する。
り、入力信号が隣接する２つの比較基準信号の間の大き
さであることを境界検出手段により検出し、さらにその
信号を遅延させる遅延手段と、所望のデジタルコードに
変換するためのエンコード手段を有する。
【００４２】以上の構成によるＡ／Ｄ変換では、サンプ
リングされた１つのアナログ入力信号は２Nないし２N−
１個のすべての比較基準信号とパイプライン動作で比較
され、前記従来例のようなＤ／Ａ変換器が不要となる。
その結果、従来のＡ／Ｄ変換器に比べてＤ／Ａ変換器の
セトリング時間がなくなり、より高速なスループットを
もつことができる。
リングされた１つのアナログ入力信号は２Nないし２N−
１個のすべての比較基準信号とパイプライン動作で比較
され、前記従来例のようなＤ／Ａ変換器が不要となる。
その結果、従来のＡ／Ｄ変換器に比べてＤ／Ａ変換器の
セトリング時間がなくなり、より高速なスループットを
もつことができる。
【００４３】また、以上の構成によるＡ／Ｄ変換では、
入力信号と同様に比較基準信号もＣＣＤの転送損失を受
けるようにＣＣＤパイプラインを通過させた後、比較を
するので転送効率が１００％ではなくとも誤差を生じる
ことなく高精度なＡ／Ｄ変換器を実現できる。
入力信号と同様に比較基準信号もＣＣＤの転送損失を受
けるようにＣＣＤパイプラインを通過させた後、比較を
するので転送効率が１００％ではなくとも誤差を生じる
ことなく高精度なＡ／Ｄ変換器を実現できる。
【００４４】次に、本発明（請求項２、７）の作用を以
下に説明する。
下に説明する。
【００４５】上記請求項１又は６記載の本発明に係るＡ
／Ｄ変換器において、ビット数ｎが大きくなるとパイプ
ライン段数は２nで大きくなる。その結果、比較手段の
デジタル信号出力を遅延させる遅延手段の単位遅延手段
はほぼ２n×２n／２＝２2n-1のオーダーで増大し、ｎが
大きくなるとハードウェア量が増大する。
／Ｄ変換器において、ビット数ｎが大きくなるとパイプ
ライン段数は２nで大きくなる。その結果、比較手段の
デジタル信号出力を遅延させる遅延手段の単位遅延手段
はほぼ２n×２n／２＝２2n-1のオーダーで増大し、ｎが
大きくなるとハードウェア量が増大する。
【００４６】そこで、（Ｎ＋Ｍ）ビットＡ／Ｄ変換器を
実現するのに、ＮビットＡ／Ｄ変換器のパイプライン構
造を２M個並列にすると単位遅延手段のハードウェア量
をほぼ２N×２N／２×２M＝２2N+M-1のオーダーの増大
に抑えることが可能となり、並列化しない場合のハード
ウェア量２(N+M)×２(N+M)／２＝２2(N+M)-1のオーダー
の増大よりも小さいハードウェア量で済む。
実現するのに、ＮビットＡ／Ｄ変換器のパイプライン構
造を２M個並列にすると単位遅延手段のハードウェア量
をほぼ２N×２N／２×２M＝２2N+M-1のオーダーの増大
に抑えることが可能となり、並列化しない場合のハード
ウェア量２(N+M)×２(N+M)／２＝２2(N+M)-1のオーダー
の増大よりも小さいハードウェア量で済む。
【００４７】また、上記のような並列構造において、パ
イプライン間で遅延手段を共有することにより単位遅延
手段のハードウェア量をほぼ２N×２N／２＝２2N−１の
増大に抑えることも可能で、並列化していない場合に比
べてはるかに小さいハードウェア量で済む。
イプライン間で遅延手段を共有することにより単位遅延
手段のハードウェア量をほぼ２N×２N／２＝２2N−１の
増大に抑えることも可能で、並列化していない場合に比
べてはるかに小さいハードウェア量で済む。
【００４８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４９】なお、本発明の実施例の記載では、被測定
量であるアナログ信号、およびその信号がＣＣＤパイプ
ラインにより転送される信号を「入力信号」ということ
にする。また、Ａ／Ｄ変換のために比較する比較基準信
号、およびその信号がＣＣＤパイプラインにより転送さ
れる信号を「比較信号」ということにする。
量であるアナログ信号、およびその信号がＣＣＤパイプ
ラインにより転送される信号を「入力信号」ということ
にする。また、Ａ／Ｄ変換のために比較する比較基準信
号、およびその信号がＣＣＤパイプラインにより転送さ
れる信号を「比較信号」ということにする。
【００５０】
【実施例１】図１は、本発明の一実施例を３ビット構成
のＡ／Ｄ変換器を例に示している。本発明が３ビット構
成に限定されるものでないことは勿論である。
のＡ／Ｄ変換器を例に示している。本発明が３ビット構
成に限定されるものでないことは勿論である。
【００５１】本実施例は３ビット構成とされるため、オ
ーバーフロー検出またはアンダーフロー検出を含めた場
合には８個（＝２3）の量子化レベルを有し、それらを
検出しない場合には７個（＝２3−１）の量子化レベル
を有する。本実施例では７個の量子化レベルで説明す
る。この場合、ＣＣＤパイプライン（ＰＬ）12は７段の
ＣＣＤセル（ＰＣ）12-1〜12-7からなる。
ーバーフロー検出またはアンダーフロー検出を含めた場
合には８個（＝２3）の量子化レベルを有し、それらを
検出しない場合には７個（＝２3−１）の量子化レベル
を有する。本実施例では７個の量子化レベルで説明す
る。この場合、ＣＣＤパイプライン（ＰＬ）12は７段の
ＣＣＤセル（ＰＣ）12-1〜12-7からなる。
【００５２】アナログ入力信号は電荷注入手段（Ｊ）11
-1によりサンプリングされ、入力信号用ＣＣＤパイプラ
イン12に入力され、７段のパイプライン、すなわちＣＣ
Ｄセル（ＰＣ）12-1〜12-7中を１段ずつ転送される。
-1によりサンプリングされ、入力信号用ＣＣＤパイプラ
イン12に入力され、７段のパイプライン、すなわちＣＣ
Ｄセル（ＰＣ）12-1〜12-7中を１段ずつ転送される。
【００５３】同様に、第１〜第７の比較基準信号（ｒｅ
ｆ１、ｒｅｆ２、…ｒｅｆ７）16-1〜16-7もそれぞれの
電荷注入手段（Ｊ）11-2〜11-8によりサンプリングさ
れ、比較信号用ＣＣＤパイプライン18に入力され、７段
のパイプライン中を１段ずつ転送される。
ｆ１、ｒｅｆ２、…ｒｅｆ７）16-1〜16-7もそれぞれの
電荷注入手段（Ｊ）11-2〜11-8によりサンプリングさ
れ、比較信号用ＣＣＤパイプライン18に入力され、７段
のパイプライン中を１段ずつ転送される。
【００５４】本実施例では、第１〜第７の比較基準信号
（ｒｅｆ１、ｒｅｆ２、…ｒｅｆ７）16-1〜16-7は、ｒ
ｅｆ１＜ｒｅｆ２＜…＜ｒｅｆ７とする。
（ｒｅｆ１、ｒｅｆ２、…ｒｅｆ７）16-1〜16-7は、ｒ
ｅｆ１＜ｒｅｆ２＜…＜ｒｅｆ７とする。
【００５５】入力信号用ＣＣＤパイプライン12の各段12
-1〜12-7においては、ＣＣＤ内を転送中の電荷信号を電
荷信号検出手段（Ｓ）13-1〜13-7により検出し、電荷信
号検出手段（Ｓ）13-1〜〜13-7の出力信号を各段に対応
する第１〜第７のコンパレータ（ＣＭＰ）14-1〜14-7へ
それぞれ入力する。
-1〜12-7においては、ＣＣＤ内を転送中の電荷信号を電
荷信号検出手段（Ｓ）13-1〜13-7により検出し、電荷信
号検出手段（Ｓ）13-1〜〜13-7の出力信号を各段に対応
する第１〜第７のコンパレータ（ＣＭＰ）14-1〜14-7へ
それぞれ入力する。
【００５６】一方、比較信号ＣＣＤパイプライン18にお
いては、第１の比較基準信号ｒｅｆ１用ＣＣＤパイプラ
インでは、１段目のＣＣＤセル18a-1からの電荷信号出
力を電荷信号検出手段（Ｓ）15-1を介して１段目に対応
する第１のコンパレータ（ＣＭＰ１）14-1へ入力し、第
２の比較基準信号ｒｅｆ２用ＣＣＤパイプラインでは２
段目のＣＣＤセル18b-2からの電荷信号出力を電荷信号
検出手段（Ｓ）15-2を介して２段目に対応する第２のコ
ンパレータ（ＣＭＰ２）14-2へ出力し、同様にして、第
７の比較基準信号ｒｅｆ７用ＣＣＤパイプラインでは７
段目のＣＣＤセル18g-7からの電荷信号出力を電荷信号
検出手段（Ｓ）15-7を介して７段目に対応する第７のコ
ンパレータ（ＣＭＰ７）14-7へ出力する。
いては、第１の比較基準信号ｒｅｆ１用ＣＣＤパイプラ
インでは、１段目のＣＣＤセル18a-1からの電荷信号出
力を電荷信号検出手段（Ｓ）15-1を介して１段目に対応
する第１のコンパレータ（ＣＭＰ１）14-1へ入力し、第
２の比較基準信号ｒｅｆ２用ＣＣＤパイプラインでは２
段目のＣＣＤセル18b-2からの電荷信号出力を電荷信号
検出手段（Ｓ）15-2を介して２段目に対応する第２のコ
ンパレータ（ＣＭＰ２）14-2へ出力し、同様にして、第
７の比較基準信号ｒｅｆ７用ＣＣＤパイプラインでは７
段目のＣＣＤセル18g-7からの電荷信号出力を電荷信号
検出手段（Ｓ）15-7を介して７段目に対応する第７のコ
ンパレータ（ＣＭＰ７）14-7へ出力する。
【００５７】このような構成としたことにより、サンプ
リングされた１つの入力信号は、１段目で第１の比較基
準信号ｒｅｆ１と比較され、２段目で第２の比較基準信
号ｒｅｆ２と比較され、同様にして最終段の７段目で第
７の比較基準信号ｒｅｆ７と比較されることと等価にな
る。
リングされた１つの入力信号は、１段目で第１の比較基
準信号ｒｅｆ１と比較され、２段目で第２の比較基準信
号ｒｅｆ２と比較され、同様にして最終段の７段目で第
７の比較基準信号ｒｅｆ７と比較されることと等価にな
る。
【００５８】ここで、比較信号が、入力信号と同様のＣ
ＣＤパイプラインを同じ段数だけ転送された後に入力信
号と比較されることが重要である。
ＣＤパイプラインを同じ段数だけ転送された後に入力信
号と比較されることが重要である。
【００５９】本実施例においては、かかる構成により、
電荷注入手段やＣＣＤパイプラインや電荷信号検出手段
の信号の入出力伝達特性が不明であっても、それらの特
性が単調性を有するならば、比較処理になんらの支障が
ないことになる。すなわち、ＣＣＤパイプラインの転送
効率等による誤差がＡ／Ｄ変換に影響しなくなる。
電荷注入手段やＣＣＤパイプラインや電荷信号検出手段
の信号の入出力伝達特性が不明であっても、それらの特
性が単調性を有するならば、比較処理になんらの支障が
ないことになる。すなわち、ＣＣＤパイプラインの転送
効率等による誤差がＡ／Ｄ変換に影響しなくなる。
【００６０】本実施例におけるＡ／Ｄ変換動作を以下に
説明する。
説明する。
【００６１】第１〜第７の比較基準信号ｒｅｆ１、ｒｅ
ｆ２、ｒｅｆ３…、ｒｅｆ７を例えば順に０．５、１．
５、２．５、…、６．５とし、アナログ入力信号の入力
範囲を０〜７とする。
ｆ２、ｒｅｆ３…、ｒｅｆ７を例えば順に０．５、１．
５、２．５、…、６．５とし、アナログ入力信号の入力
範囲を０〜７とする。
【００６２】また、簡単のため、電荷注入手段（Ｊ）11
-1〜11-8、ＣＣＤパイプライン12、18、電荷信号検出手
段（Ｓ）13-1〜13-7、15-1〜15-7の信号の入出力伝達特
性の利得を１とする。
-1〜11-8、ＣＣＤパイプライン12、18、電荷信号検出手
段（Ｓ）13-1〜13-7、15-1〜15-7の信号の入出力伝達特
性の利得を１とする。
【００６３】さらに、第１〜第７のコンパレータ14-1〜
14-7は、“入力信号＞比較信号”の時デジタル値“Ｈ”
（デジタル論理値“１”に対応）を出力し、“入力信号
＜比較信号”の時デジタル値“Ｌ”（デジタル論理値
“０”に対応）、を出力するものとする。
14-7は、“入力信号＞比較信号”の時デジタル値“Ｈ”
（デジタル論理値“１”に対応）を出力し、“入力信号
＜比較信号”の時デジタル値“Ｌ”（デジタル論理値
“０”に対応）、を出力するものとする。
【００６４】ここで、例えば、入力信号が４．２である
場合を考える。
場合を考える。
【００６５】入力信号は、入力信号用ＣＣＤパイプライ
ン12の各段を４．２に対応する電荷信号として転送さ
れ、第１〜第７の比較基準信号からの各比較信号も比較
信号用ＣＣＤパイプライン18中を同様に転送される。
ン12の各段を４．２に対応する電荷信号として転送さ
れ、第１〜第７の比較基準信号からの各比較信号も比較
信号用ＣＣＤパイプライン18中を同様に転送される。
【００６６】そして、入力信号は、１段目のコンパレー
タ（ＣＭＰ１）14-1で“Ｈ”（４．２＞０．５）、２段
目のコンパレータ（ＣＭＰ２）14-2で“Ｈ”（４．２＞
１．５）、３段目のコンパレータ（ＣＭＰ３）14-3で
“Ｈ”（４．２＞２．５）、４段目のコンパレータ（Ｃ
ＭＰ４）14-4で“Ｈ”（４．２＞３．５）、５段目以降
のコンパレータ（ＣＭＰ５）14-5以降ですべて“Ｌ”
（４．２＜４．５、５．５、６．５）が出力される。
タ（ＣＭＰ１）14-1で“Ｈ”（４．２＞０．５）、２段
目のコンパレータ（ＣＭＰ２）14-2で“Ｈ”（４．２＞
１．５）、３段目のコンパレータ（ＣＭＰ３）14-3で
“Ｈ”（４．２＞２．５）、４段目のコンパレータ（Ｃ
ＭＰ４）14-4で“Ｈ”（４．２＞３．５）、５段目以降
のコンパレータ（ＣＭＰ５）14-5以降ですべて“Ｌ”
（４．２＜４．５、５．５、６．５）が出力される。
【００６７】第１〜第７のコンパレータ（ＣＭＰ１〜Ｃ
ＭＰ７）14-1〜14-7の出力を１段目から７段目へ順に並
べると、“ＨＨＨＨＬＬＬ”となる。
ＭＰ７）14-1〜14-7の出力を１段目から７段目へ順に並
べると、“ＨＨＨＨＬＬＬ”となる。
【００６８】これは、全並列型（フラシュ型）Ａ／Ｄ変
換器でよく知られる「温度計コード」（thermometer co
de）である。
換器でよく知られる「温度計コード」（thermometer co
de）である。
【００６９】したがって、“Ｈ”と“Ｌ”の境界に入力
信号のレベルがあることが判定できるため、適当な境界
検出のためのデジタル回路（境界検出手段）とコード変
換のためのエンコード回路（エンコード手段）19によ
り、アナログ信号４．２に対応する温度計コードからデ
ジタルコード“１００”（右端がＭＳＢ）を得ることが
できる。
信号のレベルがあることが判定できるため、適当な境界
検出のためのデジタル回路（境界検出手段）とコード変
換のためのエンコード回路（エンコード手段）19によ
り、アナログ信号４．２に対応する温度計コードからデ
ジタルコード“１００”（右端がＭＳＢ）を得ることが
できる。
【００７０】ここで、実際には上記の比較動作はパイプ
ライン動作で行なわれるため、各段の第１〜第７のコン
パレータ14-1〜14-7の出力は時間的にずれて出力され
る。
ライン動作で行なわれるため、各段の第１〜第７のコン
パレータ14-1〜14-7の出力は時間的にずれて出力され
る。
【００７１】そこで、時間的に同期された温度計コード
“ＨＨＨＨＬＬＬ”を得るために、第１〜第７のコンパ
レータ14-1〜14-7の出力、または境界検出回路の出力を
所定の遅延回路（遅延手段）により遅延する。
“ＨＨＨＨＬＬＬ”を得るために、第１〜第７のコンパ
レータ14-1〜14-7の出力、または境界検出回路の出力を
所定の遅延回路（遅延手段）により遅延する。
【００７２】次に、図１に示した本実施例の構成要素を
更に詳説する。
更に詳説する。
【００７３】図２に、図１のＣＣＤパイプライン12、18
を構成するＣＣＤの構造の実施例として、従来からよく
知られたＣＣＤ構造を示す。
を構成するＣＣＤの構造の実施例として、従来からよく
知られたＣＣＤ構造を示す。
【００７４】図２（Ａ）は、電荷の転送方向と並行な方
向の断面を模式的に示す図であり、図２（Ｂ）は、電荷
の転送方向と垂直方向の断面を模式的に示す図である。
向の断面を模式的に示す図であり、図２（Ｂ）は、電荷
の転送方向と垂直方向の断面を模式的に示す図である。
【００７５】このＣＣＤは１つのセル（単位転送段）あ
たり４つの転送電極を有し、Ｐ１〜Ｐ４の９０度ずつ位
相のずれた４相のクロックを用いて電荷転送を行なうも
のである（４相駆動）。
たり４つの転送電極を有し、Ｐ１〜Ｐ４の９０度ずつ位
相のずれた４相のクロックを用いて電荷転送を行なうも
のである（４相駆動）。
【００７６】図２（Ｂ）を参照して、高濃度Ｐ型領域ｐ
+はチャネル阻止層（チャネル・ストッパ）26で、転送
電荷をこの間の領域に閉じ込めるためのものである。
+はチャネル阻止層（チャネル・ストッパ）26で、転送
電荷をこの間の領域に閉じ込めるためのものである。
【００７７】この４相駆動の構造はよく使われている半
導体プロセス技術で容易に実現できる利点がある。本実
施例では、Ｐ型シリコン（Ｓｉ）基板21、絶縁膜22、第
１の転送電極23、第２の転送電極24、ｐ+拡散層（チャ
ネル阻止層）26からなるが、例えば、絶縁膜22として酸
化シリコン、第１、第２の転送電極23、24として金属や
ポリシリコンの電極を用いることができる。なお、本発
明におけるＣＣＤは図２に示すものに限定されず、図２
に示す構成以外のＣＣＤ、例えばクロックの相数や電極
構造が相違するＣＣＤも本発明のＡ／Ｄ変換器に用いる
ことができる。
導体プロセス技術で容易に実現できる利点がある。本実
施例では、Ｐ型シリコン（Ｓｉ）基板21、絶縁膜22、第
１の転送電極23、第２の転送電極24、ｐ+拡散層（チャ
ネル阻止層）26からなるが、例えば、絶縁膜22として酸
化シリコン、第１、第２の転送電極23、24として金属や
ポリシリコンの電極を用いることができる。なお、本発
明におけるＣＣＤは図２に示すものに限定されず、図２
に示す構成以外のＣＣＤ、例えばクロックの相数や電極
構造が相違するＣＣＤも本発明のＡ／Ｄ変換器に用いる
ことができる。
【００７８】また、ＣＣＤパイプラインの１段として上
記の１つのセルを用いるほかに、複数のセルを用いてパ
イプラインの１段を構成することもできる。これによ
り、１段を構成するセルのなかで、転送電極の下に電荷
信号がない状態のセルの電荷検出手段（例えば、後述の
センシング電極）のリセットを行なうことができ、電荷
信号にリセット・ノイズが混入することを防止できる。
記の１つのセルを用いるほかに、複数のセルを用いてパ
イプラインの１段を構成することもできる。これによ
り、１段を構成するセルのなかで、転送電極の下に電荷
信号がない状態のセルの電荷検出手段（例えば、後述の
センシング電極）のリセットを行なうことができ、電荷
信号にリセット・ノイズが混入することを防止できる。
【００７９】図３に、ＣＣＤパイプラインの終端部の一
実施例を示す。ＣＣＤパイプラインの終端では転送され
てきた電荷は不要になることから、図３に示すようなゲ
ート電極ＧＲと適当なリセット電位Ｖｒにバイアスされ
たダイオードＤＲにより除去する。
実施例を示す。ＣＣＤパイプラインの終端では転送され
てきた電荷は不要になることから、図３に示すようなゲ
ート電極ＧＲと適当なリセット電位Ｖｒにバイアスされ
たダイオードＤＲにより除去する。
【００８０】図４に、外部のアナログ電圧信号をＣＣＤ
に電荷信号として入力するための電荷注入手段（図１の
電荷注入手段（Ｊ）11-1等）の一実施例を示す。
に電荷信号として入力するための電荷注入手段（図１の
電荷注入手段（Ｊ）11-1等）の一実施例を示す。
【００８１】図４を参照して、電荷注入手段はＣＣＤパ
イプラインの入力端ゲート電極Ｇ１と隣接する入力ゲー
ト電極ＧＩと入力ダイオードＤＩからなる。入力信号Ｖ
ｉｎを入力ダイオードに入力し、入力ゲート電極ＧＩに
その直下にチャネルを形成するように電圧Ｖｇを与え、
入力ゲート電極ＧＩの下に電位井戸を形成するように電
圧を与えると、入力ダイオードＤＩと入力ゲート電極Ｇ
Ｉ電極下の電位井戸の間に電流が流れ、ＣＣＤの入力端
Ｇ１の電位井戸に電荷が注入される。
イプラインの入力端ゲート電極Ｇ１と隣接する入力ゲー
ト電極ＧＩと入力ダイオードＤＩからなる。入力信号Ｖ
ｉｎを入力ダイオードに入力し、入力ゲート電極ＧＩに
その直下にチャネルを形成するように電圧Ｖｇを与え、
入力ゲート電極ＧＩの下に電位井戸を形成するように電
圧を与えると、入力ダイオードＤＩと入力ゲート電極Ｇ
Ｉ電極下の電位井戸の間に電流が流れ、ＣＣＤの入力端
Ｇ１の電位井戸に電荷が注入される。
【００８２】図５に、電荷注入手段の別の実施例を示
す。
す。
【００８３】図５を参照して、ＣＣＤパイプラインの入
力端ゲート電極Ｇ１と隣接する入力ゲート電極ＧＩ２と
フローティング拡散層ＦＤと入力ゲート電極ＧＩ１と入
力ダイオードＤＩからなる。
力端ゲート電極Ｇ１と隣接する入力ゲート電極ＧＩ２と
フローティング拡散層ＦＤと入力ゲート電極ＧＩ１と入
力ダイオードＤＩからなる。
【００８４】入力ダイオードＤＩには一定のバイアス電
圧ＶＢを与えておき、入力信号Ｖｉｎは入力ゲート電極
ＧＩ１に印加する。このとき、入力信号Ｖｉｎに対応し
た電荷が、入力ダイオードＤＩからフローティング拡散
層ＦＤへ注入され、さらに入力ゲート電極ＧＩ１の入力
電圧Ｖｉｎと入力ゲート電極ＧＩ２のゲート電圧Ｖｇの
差電圧に対応する電荷が、ＣＣＤパイプラインの入力端
ゲート電極Ｇ１下へ注入される。
圧ＶＢを与えておき、入力信号Ｖｉｎは入力ゲート電極
ＧＩ１に印加する。このとき、入力信号Ｖｉｎに対応し
た電荷が、入力ダイオードＤＩからフローティング拡散
層ＦＤへ注入され、さらに入力ゲート電極ＧＩ１の入力
電圧Ｖｉｎと入力ゲート電極ＧＩ２のゲート電圧Ｖｇの
差電圧に対応する電荷が、ＣＣＤパイプラインの入力端
ゲート電極Ｇ１下へ注入される。
【００８５】なお、電荷信号を直接出力するような、Ｃ
ＣＤイメージ・スキャナ等の素子の信号をＡ／Ｄ変換す
るに際しては、信号を電荷信号に変換してＣＣＤパイプ
ラインの入力に注入する必要はなくなる。すなわち、こ
の場合、ＣＣＤイメージ・スキャナの出力信号電荷を直
接ＣＣＤパイプラインに入力することによりＡ／Ｄ変換
が行なわれる。
ＣＤイメージ・スキャナ等の素子の信号をＡ／Ｄ変換す
るに際しては、信号を電荷信号に変換してＣＣＤパイプ
ラインの入力に注入する必要はなくなる。すなわち、こ
の場合、ＣＣＤイメージ・スキャナの出力信号電荷を直
接ＣＣＤパイプラインに入力することによりＡ／Ｄ変換
が行なわれる。
【００８６】図６に、ＣＣＤパイプラインを転送中の電
荷信号をＣＣＤ外部に取り出す電荷信号検出手段（図１
の信号検出手段13-1、15-1等）の一実施例の構成を示
す。
荷信号をＣＣＤ外部に取り出す電荷信号検出手段（図１
の信号検出手段13-1、15-1等）の一実施例の構成を示
す。
【００８７】図６（Ａ）は電荷転送方向に沿った断面を
模式的に示す図であり、図６（Ｂ）は電荷転送方向に垂
直な断面を模式的に示す図である。
模式的に示す図であり、図６（Ｂ）は電荷転送方向に垂
直な断面を模式的に示す図である。
【００８８】図６を参照して、電荷信号検出手段は、電
荷信号による電位変化を容量結合により検出するための
センシング電極Ｓを設けたもので、電荷信号を非破壊で
検出できる。すなわち、信号電荷があるセンシング電極
Ｓ下に入るとその電荷量の変化により基板61とセンシン
グ電極65の寄生容量を介してセンシング電極65に電荷が
誘起され、そのセンシング電極65の電位変化を検出す
る。
荷信号による電位変化を容量結合により検出するための
センシング電極Ｓを設けたもので、電荷信号を非破壊で
検出できる。すなわち、信号電荷があるセンシング電極
Ｓ下に入るとその電荷量の変化により基板61とセンシン
グ電極65の寄生容量を介してセンシング電極65に電荷が
誘起され、そのセンシング電極65の電位変化を検出す
る。
【００８９】図６において、第１、第２の転送電極63、
64に適当なバイアス電圧を与えることによりセンシング
電極65の電位を制御することができ、センシング電極65
の電位を間接的にリセットすることもできる。また、Ｃ
ＣＤパイプラインの１つの段に複数のセンシング電極を
設け、複数のセンシング電極からの検出信号の位相を合
わせて加算する構成とすることにより、検出感度（Ｓ／
Ｎ比）を改善することができる。
64に適当なバイアス電圧を与えることによりセンシング
電極65の電位を制御することができ、センシング電極65
の電位を間接的にリセットすることもできる。また、Ｃ
ＣＤパイプラインの１つの段に複数のセンシング電極を
設け、複数のセンシング電極からの検出信号の位相を合
わせて加算する構成とすることにより、検出感度（Ｓ／
Ｎ比）を改善することができる。
【００９０】図７に、入力信号用ＣＣＤパイプラインと
比較信号用ＣＣＤパイプラインからの電荷検出信号同士
を比較する比較手段（図１のコンパレータ（ＣＭＰ１）
14-1等）の一実施例を示す。
比較信号用ＣＣＤパイプラインからの電荷検出信号同士
を比較する比較手段（図１のコンパレータ（ＣＭＰ１）
14-1等）の一実施例を示す。
【００９１】図７において、入力信号用ＣＣＤパイプラ
イン71（図１のＣＣＤパイプライン12に対応）、比較信
号用ＣＣＤパイプライン72（図１のＣＣＤパイプライン
18に対応）はいずれも電荷転送方向に対して垂直な断面
を模式的に示してある。
イン71（図１のＣＣＤパイプライン12に対応）、比較信
号用ＣＣＤパイプライン72（図１のＣＣＤパイプライン
18に対応）はいずれも電荷転送方向に対して垂直な断面
を模式的に示してある。
【００９２】本実施例に係る比較手段では、図６に示し
た上記電荷信号検出手段の出力を第１、第２のソース・
フォロワ（ＳＦ１、ＳＦ２）70、70′によりバッファ
（増強）し、その出力を差動アンプ76により増幅してラ
ッチ回路77により相補デジタル出力Ｑ、ＱＢを得る。
た上記電荷信号検出手段の出力を第１、第２のソース・
フォロワ（ＳＦ１、ＳＦ２）70、70′によりバッファ
（増強）し、その出力を差動アンプ76により増幅してラ
ッチ回路77により相補デジタル出力Ｑ、ＱＢを得る。
【００９３】第１、第２のスイッチＳＷ１、ＳＷ２は、
センシング電極（Ｓ）75、75′をリセットすることと、
第１、第２のソース・フォロワ（ＳＦ１，ＳＦ２）70、
70′のオフセット電圧を容量Ｃ１、Ｃ２に充電しオフセ
ットをキャンセルするためのものである。
センシング電極（Ｓ）75、75′をリセットすることと、
第１、第２のソース・フォロワ（ＳＦ１，ＳＦ２）70、
70′のオフセット電圧を容量Ｃ１、Ｃ２に充電しオフセ
ットをキャンセルするためのものである。
【００９４】第３、第４のスイッチＳＷ３、ＳＷ４は、
差動アンプ76に帰還をかけ、そのオフセットを容量Ｃ
１、Ｃ２、Ｃ３、Ｃ４に充電してオフセット・キャンセ
ルするためのオートゼロ動作に用いられる。
差動アンプ76に帰還をかけ、そのオフセットを容量Ｃ
１、Ｃ２、Ｃ３、Ｃ４に充電してオフセット・キャンセ
ルするためのオートゼロ動作に用いられる。
【００９５】第５、第６のスイッチＳＷ５、ＳＷ６は、
ラッチ回路77の入力をリセットするためのものである。
ラッチ回路77の入力をリセットするためのものである。
【００９６】第１〜第６のスイッチＳＷ１〜ＳＷ６は、
リセット時にはすべてオン状態（閉状態）とされ、比較
判定時にはすべてオフ状態（開状態）となる。
リセット時にはすべてオン状態（閉状態）とされ、比較
判定時にはすべてオフ状態（開状態）となる。
【００９７】入力信号用ＣＣＤパイプライン71、比較信
号用ＣＣＤパイプライン72と比較回路は同一の集積回路
チップ上に作製することができる。
号用ＣＣＤパイプライン72と比較回路は同一の集積回路
チップ上に作製することができる。
【００９８】図８に、３ビットＡ／Ｄ変換器の遅延手
段、境界検出手段（図１の遅延回路、境界検出回路19）
の一構成例を示す。
段、境界検出手段（図１の遅延回路、境界検出回路19）
の一構成例を示す。
【００９９】図８を参照して、図１の第１〜第７のコン
パレータＣＭＰ１〜ＣＭＰ７からの出力は、フリップフ
ロップＤで遅延した後、境界検出回路82により温度計コ
ードの“Ｈ”と“Ｌ”の境界点が検出され、さらにフリ
ップフロップの遅延回路（シフトレジスタ）84により同
期をとった後、それぞれデジタル信号Ｈ１〜Ｈ６として
エンコード回路85に入力される。
パレータＣＭＰ１〜ＣＭＰ７からの出力は、フリップフ
ロップＤで遅延した後、境界検出回路82により温度計コ
ードの“Ｈ”と“Ｌ”の境界点が検出され、さらにフリ
ップフロップの遅延回路（シフトレジスタ）84により同
期をとった後、それぞれデジタル信号Ｈ１〜Ｈ６として
エンコード回路85に入力される。
【０１００】図８では、境界検出回路82としてインバー
タと論理積ゲート（ANDゲート）を用いているが、排他
的論理和ゲート（EXORゲート）でもよい。
タと論理積ゲート（ANDゲート）を用いているが、排他
的論理和ゲート（EXORゲート）でもよい。
【０１０１】ある入力信号に対するコンパレータの出力
が時間Ｔずつ遅れて出力される。すなわち、ＣＣＤパイ
プラインの各段での遅延時間をＴとすると、１つのフリ
ップフロップＤの遅延単位時間はＴとされる。
が時間Ｔずつ遅れて出力される。すなわち、ＣＣＤパイ
プラインの各段での遅延時間をＴとすると、１つのフリ
ップフロップＤの遅延単位時間はＴとされる。
【０１０２】
【実施例２】図９に、本発明の２ビットＡ／Ｄ変換器を
２並列にして３ビットＡ／Ｄ変換器にした一実施例を示
す。
２並列にして３ビットＡ／Ｄ変換器にした一実施例を示
す。
【０１０３】図９に示す本実施例においては、図面の作
製の都合と説明の簡単化のためにビット数と並列数を小
さくしているが、ＮビットＡ／Ｄ変換器を２M並列にし
て任意の（Ｎ＋Ｍ）ビットＡ／Ｄ変換器を構成できる。
製の都合と説明の簡単化のためにビット数と並列数を小
さくしているが、ＮビットＡ／Ｄ変換器を２M並列にし
て任意の（Ｎ＋Ｍ）ビットＡ／Ｄ変換器を構成できる。
【０１０４】本実施例では、基準電圧（Ｖｒｔ）92と基
準電圧（Ｖｒｂ）93を抵抗ストリングＲ１〜Ｒ７で分圧
して対応するＣＣＤパイプライン（ＰＬ１１〜ＰＬ２
４）に比較基準信号として与えている。
準電圧（Ｖｒｂ）93を抵抗ストリングＲ１〜Ｒ７で分圧
して対応するＣＣＤパイプライン（ＰＬ１１〜ＰＬ２
４）に比較基準信号として与えている。
【０１０５】この３ビットＡ／Ｄ変換器は、ＣＣＤパイ
プラインＰＬ１０〜ＰＬ１４からなる第１の２ビットＡ
／Ｄ変換器と、ＣＣＤパイプラインＰＬ２０〜ＰＬ２４
からなる第２の２ビットＡ／Ｄ変換器との並列構造から
構成されている。
プラインＰＬ１０〜ＰＬ１４からなる第１の２ビットＡ
／Ｄ変換器と、ＣＣＤパイプラインＰＬ２０〜ＰＬ２４
からなる第２の２ビットＡ／Ｄ変換器との並列構造から
構成されている。
【０１０６】アナログ入力電圧Ｖｉｎと複数の比較基準
信号はそれぞれ対応する電荷注入手段Ｊより同時にすべ
てのＣＣＤパイプラインにサンプリング入力される。
信号はそれぞれ対応する電荷注入手段Ｊより同時にすべ
てのＣＣＤパイプラインにサンプリング入力される。
【０１０７】第１のＡ／Ｄ変換器は入力電圧範囲の上半
分のレンジをＡ／Ｄ変換し、第２のＡ／Ｄ変換器は入力
電圧範囲の下半分のレンジをＡ／Ｄ変換する。
分のレンジをＡ／Ｄ変換し、第２のＡ／Ｄ変換器は入力
電圧範囲の下半分のレンジをＡ／Ｄ変換する。
【０１０８】第１、第２のＡ／Ｄ変換器の境界検出回路
は個別に設けられているが、後段の遅延回路は共通して
用いることにより遅延回路のハードウェア量を減らして
いる。なお、境界検出回路94は排他的論理和のデジタル
論理で実現されている。
は個別に設けられているが、後段の遅延回路は共通して
用いることにより遅延回路のハードウェア量を減らして
いる。なお、境界検出回路94は排他的論理和のデジタル
論理で実現されている。
【０１０９】エンコード回路95では、第５のコンパレー
タＣＭＰ５の出力結果を遅延させた信号により、上半分
のレンジとしてエンコード（コード変換）するか、下半
分のレンジとしてエンコードするかを決めている。
タＣＭＰ５の出力結果を遅延させた信号により、上半分
のレンジとしてエンコード（コード変換）するか、下半
分のレンジとしてエンコードするかを決めている。
【０１１０】これらのＡ／Ｄ変換器回路は同一の集積回
路チップ上に作製することが可能であり、さらにＣＣＤ
イメージ・スキャナ等とも同一の集積回路チップ上に作
製することが可能である。
路チップ上に作製することが可能であり、さらにＣＣＤ
イメージ・スキャナ等とも同一の集積回路チップ上に作
製することが可能である。
【０１１１】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【０１１２】
【発明の効果】以上説明したように、本発明によれば、
アナログ入力信号と比較基準信号を共にＣＣＤパイプラ
インに入力する構成としたことにより、従来のＣＣＤを
用いたＡ／Ｄ変換器よりも高速な変換速度（スループッ
ト）を有する。
アナログ入力信号と比較基準信号を共にＣＣＤパイプラ
インに入力する構成としたことにより、従来のＣＣＤを
用いたＡ／Ｄ変換器よりも高速な変換速度（スループッ
ト）を有する。
【０１１３】また、本発明のＡ／Ｄ変換器は、ＣＣＤの
電荷転送効率が１００％でなくとも高精度にＡ／Ｄ変換
が可能であり、特別な補正手段が不要であるという利点
を有する。
電荷転送効率が１００％でなくとも高精度にＡ／Ｄ変換
が可能であり、特別な補正手段が不要であるという利点
を有する。
【０１１４】さらに、本発明によれば、並列構造とした
ことによりＣＣＤパイプラインの段数を低減し、ハード
ウエアの増大を回避するという効果を有し、高スループ
ットを実現すると共に、さらに高分解能のＡ／Ｄ変換器
に好適であるという利点を有する。
ことによりＣＣＤパイプラインの段数を低減し、ハード
ウエアの増大を回避するという効果を有し、高スループ
ットを実現すると共に、さらに高分解能のＡ／Ｄ変換器
に好適であるという利点を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明におけるＣＣＤパイプラインの一実施例
を示す図である。
を示す図である。
【図３】本発明におけるＣＣＤパイプラインの終端処理
の一実施例を示す図である。
の一実施例を示す図である。
【図４】本発明における電荷注入手段の一実施例を示す
図である。
図である。
【図５】本発明における電荷注入手段の別の実施例を示
す図である。
す図である。
【図６】本発明における電荷信号検出手段の一実施例を
示す図である。
示す図である。
【図７】本発明における比較手段の一実施例を示す図で
ある。
ある。
【図８】本発明における遅延手段・境界検出手段の一実
施例を示す図である。
施例を示す図である。
【図９】本発明に係るＡ／Ｄ変換器を並列構成してなる
実施例を示す図である。
実施例を示す図である。
【図１０】従来例の変換方式を説明するための図であ
る。
る。
【図１１】ＣＣＤを用いた従来のＡ／Ｄ変換器の構成を
示す図である。
示す図である。
11-1〜11-8 電荷注入手段（Ｊ） 12 入力信号用ＣＣＤパイプライン（ＰＬ） 12-1〜12-7 電荷転送手段（パイプラインセル、ＰＣ） 13-1〜13-7 信号検出手段（Ｓ） 14-1〜14-7 比較手段（ＣＭＰ１〜ＣＭＰ７） 15-1〜15-7 信号検出手段（Ｓ） 16-1〜16-7 比較基準信号（ｒｅｆ１〜ｒｅｆ７） 18 比較信号用ＣＣＤパイプライン 18a-1〜18g-7 電荷転送手段（パイプラインセル、Ｐ
Ｃ） 19 遅延回路・境界検出回路・エンコード回路 ＣＣＤ 電荷結合素子 ｐ+／ｎ+ 高濃度Ｐ型領域／高濃度Ｎ型領域 Ｐ１〜Ｐ４ ＣＣＤ転送クロック信号 ＰＬ，ＰＬ１０〜ＰＬ２４ ＣＣＤパイプライン Ｄ 遅延回路、フリップフロップ Ｈ１〜Ｈ６ 境界検出、遅延後のデジタル出力 Ｒ１〜Ｒ７ 抵抗 Ｖｉｎ アナログ入力電圧 Ｖｒｔ、Ｖｒｂ 基準電圧 Ｖｒ リセット電位 ＶB バイアス電位 Ｖｇ ゲート電圧 ｒｅｆ１〜ｒｅｆ７ 比較基準（参照）信号 ＧＲ、Ｇ１ ゲート電極 ＧＩ１〜ＧＩ２ 入力ゲート電極 ＤＲ、ＤＩ ダイオード ＦＤ フローティング拡散層 ＳＷ１〜ＳＷ６ スイッチ Ｃ１〜Ｃ４ キャパシタ、コンデンサ ＳＦ１、ＳＦ２ ソース・フォロワ Ｑ、ＱＢ 相補デジタル出力 “Ｈ”／“Ｌ” デジタル値“１”／“０” Ｊ 電荷注入手段 ＴＭ ＣＣＤ終端部 Ｓ 電荷検出手段またはセンシング電極 ＬＡＴ ラッチ回路 ＳＡＲ 逐次比較レジスタ ＤＡＣ、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器
Ｃ） 19 遅延回路・境界検出回路・エンコード回路 ＣＣＤ 電荷結合素子 ｐ+／ｎ+ 高濃度Ｐ型領域／高濃度Ｎ型領域 Ｐ１〜Ｐ４ ＣＣＤ転送クロック信号 ＰＬ，ＰＬ１０〜ＰＬ２４ ＣＣＤパイプライン Ｄ 遅延回路、フリップフロップ Ｈ１〜Ｈ６ 境界検出、遅延後のデジタル出力 Ｒ１〜Ｒ７ 抵抗 Ｖｉｎ アナログ入力電圧 Ｖｒｔ、Ｖｒｂ 基準電圧 Ｖｒ リセット電位 ＶB バイアス電位 Ｖｇ ゲート電圧 ｒｅｆ１〜ｒｅｆ７ 比較基準（参照）信号 ＧＲ、Ｇ１ ゲート電極 ＧＩ１〜ＧＩ２ 入力ゲート電極 ＤＲ、ＤＩ ダイオード ＦＤ フローティング拡散層 ＳＷ１〜ＳＷ６ スイッチ Ｃ１〜Ｃ４ キャパシタ、コンデンサ ＳＦ１、ＳＦ２ ソース・フォロワ Ｑ、ＱＢ 相補デジタル出力 “Ｈ”／“Ｌ” デジタル値“１”／“０” Ｊ 電荷注入手段 ＴＭ ＣＣＤ終端部 Ｓ 電荷検出手段またはセンシング電極 ＬＡＴ ラッチ回路 ＳＡＲ 逐次比較レジスタ ＤＡＣ、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器
Claims (7)
- 【請求項１】電荷信号に変換されたアナログ入力信号を
転送する所定段数の電荷結合素子からなる入力信号用Ｃ
ＣＤパイプラインを備えると共に、 電荷信号に変換された複数の比較基準電圧信号を転送す
るそれぞれ所定段数の電荷結合素子からなる複数（＝ｎ
個）の比較信号用ＣＣＤパイプラインを備え、 前記入力信号用ＣＣＤパイプラインの各段の出力信号
を、第１〜第ｎの前記比較信号用ＣＣＤパイプラインの
それぞれから前記入力信号用ＣＣＤパイプラインの前記
各段に対応して取り出される出力信号と比較する複数の
比較手段と、 前記複数の比較手段の出力信号に基づき所望の符号に変
換する回路手段と、 を備えてなるＡ／Ｄ変換器。 - 【請求項２】電荷信号に変換されたアナログ入力信号を
転送する所定段数の電荷結合素子からなる入力信号用Ｃ
ＣＤパイプラインを複数（＝ｍ個）並設すると共に、 電荷信号に変換された複数の比較基準電圧信号を転送す
るそれぞれ所定段数の電荷結合素子からなる複数（＝ｎ
個）の比較信号用ＣＣＤパイプラインを備え、 前記複数（＝ｎ個）の比較信号用ＣＣＤパイプライン
は、第１〜第ｍの前記入力信号用ＣＣＤパイプラインに
それぞれ対応して複数の群に分割して配設され、 第１〜第ｍの前記入力信号用ＣＣＤパイプラインのそれ
ぞれについて各段の出力信号を、前記入力信号用ＣＣＤ
パイプラインに対応する群に属する複数の前記比較信号
用ＣＣＤパイプラインのそれぞれから前記入力信号用Ｃ
ＣＤパイプラインの前記各段に対応して取り出される出
力信号と比較する複数の比較手段と、 前記複数の比較手段の出力信号に基づき所望の符号に変
換する回路手段と、 を備えてなるＡ／Ｄ変換器。 - 【請求項３】前記アナログ入力信号と、前記複数の比較
基準電圧信号を電荷注入素子を介して前記入力信号用Ｃ
ＣＤパイプラインと、を前記複数の比較信号用ＣＣＤパ
イプラインにそれぞれ入力することを特徴とする請求項
１又は２記載のＡ／Ｄ変換器。 - 【請求項４】前記入力信号用ＣＣＤパイプラインの各段
の出力と、前記複数の比較信号用ＣＣＤパイプラインか
ら取り出される出力とをそれぞれ電荷信号検出手段を介
して電圧信号として取り出し、該電圧信号を前記比較手
段に供給することを特徴とする請求項１又は２記載のＡ
／Ｄ変換器。 - 【請求項５】前記複数の比較手段の信号出力をそれぞれ
所定時間遅延させる第１の遅延手段と、 前記比較手段の信号出力及び前記第１の遅延手段により
遅延された信号において、各段の段間の信号論理値の変
化点を検出する境界検出手段と、 前記境界検出手段の信号出力を遅延させる第２の遅延手
段と、 前記遅延手段の出力を所望のコードに変換する符号化手
段と、 を備えたことを特徴とする請求項１〜４のいずれか一に
記載のＡ／Ｄ変換器。 - 【請求項６】２Nないし２N−１個の判定量子化レベルを
有するＮビットのＡ／Ｄ変換器において、 ２Nないし２N−１個以上の段のパイプライン構造をもつ
第１の電荷結合素子と、 被測定量であるアナログ信号を電荷信号に変換し、前記
第１の電荷結合素子の入力段に注入する第１の電荷注入
手段と、 ２Nないし２N−１個以上の段のパイプライン構造をもつ
複数の第２の電荷結合素子と、 複数の比較基準信号を電荷信号に変換し、前記第２の電
荷結合素子の入力段にそれぞれ注入する複数の第２の電
荷注入手段と、 前記第１の電荷結合素子のパイプラインの各段の電荷の
大きさを検出する複数の第１の電荷信号検出手段と、 前記第２の電荷結合素子のパイプラインの各段の電荷の
大きさを検出する複数の第２の電荷信号検出手段と、 前記第１の電荷信号検出手段で検出された各段の検出信
号と前記第２の電荷信号検出手段で検出された各段の検
出信号とを比較し、その大小を判定してデジタル信号を
出力する複数の比較手段と、 前記複数の比較手段のデジタル信号出力をそれぞれ所定
時間遅延させる第１の遅延手段と、 前記比較手段のデジタル信号出力及び前記第１の遅延手
段により遅延されたデジタル信号において、各段の段間
のデジタル信号の変化点を検出する境界検出手段と、 前記境界検出手段のデジタル信号出力を遅延させる第２
の遅延手段と、 前記遅延手段のデジタル出力を所望のデジタルコードに
変換するエンコード手段と、 を有することを特徴とするＡ／Ｄ変換器。 - 【請求項７】２Nないし２N−１個の判定量子化レベルを
有するＮビットのＡ／Ｄ変換器を２M並列にしてなる
（Ｎ＋Ｍ）ビットのＡ／Ｄ変換器において、 ２Nないし２N−１個以上の段のパイプライン構造をもつ
第１の電荷結合素子と、 ２Nないし２N−１個以上の段のパイプライン構造をもつ
第２の電荷結合素子と、を備え、 前記第１の電荷結合素子と前記第２の電荷結合素子との
パイプライン構造を２M個並設し、 被測定量であるアナログ信号を電荷信号に変換し、前記
複数の第１の電荷結合素子の入力段にそれぞれ注入する
第１の電荷注入手段と、 複数の比較基準信号を電荷信号に変換し、前記複数の第
２の電荷結合素子の入力段にそれぞれ注入する複数の第
２の電荷注入手段と、 前記第１の電荷結合素子のパイプラインの各段の電荷の
大きさを検出する複数の第１の電荷信号検出手段と、 前記第２の電荷結合素子のパイプラインの各段の電荷の
大きさを検出する複数の第２の電荷信号検出手段と、 前記第１の電荷信号検出手段で検出された各段の検出信
号と前記第２の電荷信号検出手段で検出された各段の検
出信号とを比較し、その大小を判定してデジタル信号を
出力する複数の比較手段と、 前記複数の比較手段のデジタル信号出力を遅延させる第
１の遅延手段と、 前記複数の比較手段のデジタル信号出力及び／または前
記第１の遅延手段により遅延されたデジタル信号におい
て、各段の段間および各パイプライン間の段間のデジタ
ル信号の変化点を検出する境界検出手段と、 前記境界検出手段のデジタル信号出力を所定時間遅延さ
せる第２の遅延手段と、 前記第２の遅延手段のデジタル出力を所望のデジタルコ
ードに変換するエンコード手段と、 を有することを特徴とする（Ｎ＋Ｍ）ビットＡ／Ｄ変換
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180728A JP2687940B2 (ja) | 1995-06-23 | 1995-06-23 | Ａ／ｄ変換器 |
| US08/669,182 US5786783A (en) | 1995-06-23 | 1996-06-24 | Analog-to-digital converter having signal pipeline and reference pipelines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180728A JP2687940B2 (ja) | 1995-06-23 | 1995-06-23 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098663A JPH098663A (ja) | 1997-01-10 |
| JP2687940B2 true JP2687940B2 (ja) | 1997-12-08 |
Family
ID=16088272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180728A Expired - Lifetime JP2687940B2 (ja) | 1995-06-23 | 1995-06-23 | Ａ／ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5786783A (ja) |
| JP (1) | JP2687940B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239255B2 (en) * | 2005-10-19 | 2007-07-03 | Kenet, Inc. | Correcting charge transfer inefficiency in a charge coupled analog to digital converter |
| JP4308841B2 (ja) * | 2006-11-08 | 2009-08-05 | 株式会社半導体理工学研究センター | アナログ−デジタル変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4326192A (en) * | 1979-06-11 | 1982-04-20 | International Business Machines Corporation | Sequential successive approximation analog-to-digital converter |
| US5189423A (en) * | 1990-07-31 | 1993-02-23 | Linnenbrink Thomas E | Charge-mold analog to digital converter |
-
1995
- 1995-06-23 JP JP7180728A patent/JP2687940B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-24 US US08/669,182 patent/US5786783A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098663A (ja) | 1997-01-10 |
| US5786783A (en) | 1998-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4894656A (en) | Self-calibrating pipelined subranging analog-to-digital converter | |
| US8902093B1 (en) | Parallel analog to digital converter architecture with charge redistribution and method thereof | |
| US7724174B2 (en) | Successive approximation ADC with binary error tolerance mechanism | |
| US6184809B1 (en) | User transparent self-calibration technique for pipelined ADC architecture | |
| US5585796A (en) | Analog-to-digital converting arrangement | |
| US7796077B2 (en) | High speed high resolution ADC using successive approximation technique | |
| KR100799955B1 (ko) | 스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로 | |
| TWI473437B (zh) | 逐次近似暫存器類比數位轉換器及利用該逐次近似暫存器類比數位轉換器的類比數位轉換方法 | |
| JP4897047B2 (ja) | 非同期電流モード循環比較を使用するアナログ／ディジタル変換 | |
| US11349492B2 (en) | Analog-to-digital converter | |
| KR101208643B1 (ko) | 향상된 해상도와 감소된 파워 소모를 갖는 서브-레인징파이프라인드 차지-도메인 아날로그 디지털 컨버터 | |
| Nagaraj | Efficient circuit configurations for algorithmic analog to digital converters | |
| JP4684028B2 (ja) | パイプラインａ／ｄ変換器 | |
| US7098840B2 (en) | Domino asynchronous successive approximation ADC | |
| JP2687940B2 (ja) | Ａ／ｄ変換器 | |
| US8077070B2 (en) | Charge-domain pipelined charge-redistribution analog-to-digital converter | |
| US6700523B2 (en) | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages | |
| JP2705585B2 (ja) | 直並列型アナログ／ディジタル変換器 | |
| GB2115998A (en) | Apparatus and method for rapid analog-to-digital conversion | |
| CN111147077B (zh) | 用于模拟数字转换器残余放大器的增益校准装置及方法 | |
| JP3437370B2 (ja) | アナログ・ディジタル変換器 | |
| KR20220109123A (ko) | 연속 근사 레지스터 아날로그 디지털 변환기 | |
| Van De Plassche et al. | High-speed A/D converters | |
| Jun et al. | A 10-bit 40MSPS pipeline analog-to-digital converter | |
| JPS62181528A (ja) | アナログデジタル変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970722 |