KR20220109123A - 연속 근사 레지스터 아날로그 디지털 변환기 - Google Patents

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김용태
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Abstract

비교기 오프셋 부정합을 최소화할 수 있고 면적을 줄일 수 있는 연속 근사 레지스터 아날로그 디지털 변환기(successive approximation register analog to digital converter, SAR ADC)를 개시한다. 상기 SAR ADC는, 입력 신호를 샘플링하고 기준 전압들 및 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 제1 전압 신호 및 제2 전압 신호를 출력하는 제1 DAC(digital to analog converter); 상기 입력 신호를 샘플링하고 상기 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 제3 전압 신호 및 제4 전압 신호를 출력하는 제2 DAC; 상기 제1 DAC에서 제공되는 상기 제1 전압 신호와 상기 제2 전압 신호를 비교하여 제1 온도계 코드를 출력하는 제1 비교기; 상기 제1 DAC에서 제공되는 상기 제2 전압 신호와 상기 제2 DAC에서 제공되는 상기 제3 전압 신호를 비교하여 제2 온도계 코드를 출력하는 제2 비교기; 및 상기 제2 DAC에서 제공되는 제3 전압 신호와 상기 제4 전압 신호를 비교하여 제3 온도계 코드를 출력하는 제3 비교기;를 포함할 수 있다.

Description

연속 근사 레지스터 아날로그 디지털 변환기{SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER}
본 발명은 연속 근사 레지스터 아날로그 디지털 변환기에 관한 것으로, 더 상세하게는 비교기 오프셋 부정합을 최소화할 수 있고 면적을 줄일 수 있는 연속 근사 레지스터 아날로그 디지털 변환기에 관한 것이다.
최근 자율주행 자동차에 대한 관심이 높아지면서 첨단 운전자 보조 시스템 (advanced driver assistance systems: ADAS) 기술에 대한 연구가 활발히 진행되고 있다. 레이다(radio detecting and ranging: RADAR)는 차량 간 위치를 파악하여 자율주행 자동차의 속도 및 조향을 제어하는 ADAS 기술을 구현하는데 중요한 역할을 한다. 이러한 레이다에는 12비트 해상도에서 10MS/s 이상의 속도로 동작하는 아날로그 디지털 변환기(analog to digital converter: ADC)가 요구된다.
연속 근사 레지스터(successive approximation register: SAR) ADC는 10비트 이상의 해상도 및 수십 MS/s의 속도를 요구하는 시스템 응용에 사용이 용이하다. 그러나, SAR ADC는 해상도가 증가함에 따라 내부 동작 속도가 비례하여 증가하기 때문에 시스템 응용 시 외부 클록 인터페이스 요구사항을 만족시키기 어렵다는 단점을 가지고 있다.
한편, 한 동작 주기에 2비트 이상의 디지털 코드를 결정하는 멀티-비트/싸이클(multi-bit/cycle) 구조의 SAR ADC는 이러한 문제를 완화시킬 수 있으며, 특히 한 동작 주기에 2비트 디지털 코드를 결정함으로써 ADC 내부 동작 속도를 줄이는 2bit/cycle SAR ADC에 대한 연구가 활발히 진행되고 있다.
일반적으로 2bit/cycle SAR ADC는 한 동작 주기에 2비트 디지털 코드를 결정하기 위해 동시에 동작하는 2개 이상의 비교기를 포함한다. 한 동작 주기에 1비트 디지털 코드를 결정하는 1bit/cycle SAR ADC의 경우 1개의 비교기만 사용하여 비교기 오프셋은 전체 ADC의 선형성에 영향을 주지 않는다. 그러나, 2bit/cycle SAR ADC는 3개의 비교기를 사용하기 때문에 비교기 오프셋 부정합이 전체 ADC의 선형성에 영향을 주어 성능을 저하시킬 수 있다.
따라서, 2bit/cycle SAR ADC는 비교기 오프셋 부정합을 최소화하는 것이 중요하다.
특허문헌1: 대한민국 등록특허 10-1933064(2018.12.20) 특허문헌2: 대한민국 등록특허 10-1191054(2012.10.09)
본 발명이 해결하고자 하는 기술적 과제는 비교기 오프셋 부정합을 최소화할 수 있고 면적을 줄일 수 있는 연속 근사 레지스터 아날로그 디지털 변환기를 제공하는데 있다.
일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 입력 신호를 샘플링하고 기준 전압들 및 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 제1 전압 신호 및 제2 전압 신호를 출력하는 제1 DAC(digital to analog converter); 상기 입력 신호를 샘플링하고 상기 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 제3 전압 신호 및 제4 전압 신호를 출력하는 제2 DAC; 상기 제1 DAC에서 제공되는 상기 제1 전압 신호와 상기 제2 전압 신호를 비교하여 제1 온도계 코드를 출력하는 제1 비교기; 상기 제1 DAC에서 제공되는 상기 제2 전압 신호와 상기 제2 DAC에서 제공되는 상기 제3 전압 신호를 비교하여 제2 온도계 코드를 출력하는 제2 비교기; 및 상기 제2 DAC에서 제공되는 제3 전압 신호와 상기 제4 전압 신호를 비교하여 제3 온도계 코드를 출력하는 제3 비교기;를 포함할 수 있다.
일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 제1 전압 신호 및 제2 전압 신호를 출력하는 제1 DAC(digital to analog converter); 제3 전압 신호 및 제4 전압 신호를 출력하는 제2 DAC; 상기 제1 DAC에서 제공되는 상기 제1 전압 신호와 상기 제2 전압 신호를 비교하여 제1 온도계 코드를 출력하는 제1 비교기; 상기 제1 DAC에서 제공되는 상기 제2 전압 신호와 상기 제2 DAC에서 제공되는 상기 제3 전압 신호를 비교하여 제2 온도계 코드를 출력하는 제2 비교기; 및
상기 제2 DAC에서 제공되는 제3 전압 신호와 상기 제4 전압 신호를 비교하여 제3 온도계 코드를 출력하는 제3 비교기를 포함할 수 있다. 상기 제1 DAC 및 상기 제2 DAC 각각은, 제1 기준 전압과 제2 기준 전압의 범위에서 차동의 2의 지수 승의 기준 전압들을 생성하는 저항 열; 및 상기 입력 신호를 샘플링하고, 상기 제1 기준 전압, 상기 제2 기준 전압, 상기 차동의 2의 지수 승의 기준 전압들 및 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 상기 제1 전압 신호 및 상기 제2 전압 신호 또는 상기 제3 전압 신호 및 상기 제4 전압 신호를 출력하는 차동 구조의 커패시터 어레이를 포함할 수 있다.
상술한 바와 같이, 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는 추가적인 보정회로 및 보정주기 없이 비교기 오프셋 부정합을 최소화할 수 있으므로 회로 복잡도를 감소시킬 수 있다.
또한, 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는 3개의 비교기에 대한 결정 임계 값(decision threshold)를 생성하기 위해 2개의 디지털 아날로그 변환기(digital to analog converter: DAC)를 사용하므로 면적을 줄일 수 있다.
도 1은 일 실시예에 따른 SAR ADC의 회로도이다.
도 2는 1bit/cycle SAR ADC 및 2bit/cycle SAR ADC의 타이밍 비교를 나타내는 도면이다.
도 3은 일 실시예에 따른 SAR ADC의 DAC 인터폴레이션(interpolation) 기법을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 SAR ADC의 동작을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 SAR ADC의 비교기 회로 및 레이아웃을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 SAR ADC의 오프셋 상쇄 기법이 적용된 비교기를 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 SAR ADC의 커먼-센트로이드(common-centroid) 구조의 커패시터 열 레이아웃을 나타내는 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 첨부한 도면들을 참고하여 용이하게 실시할 수 있도록 실시예들에 대하여 상세히 설명하기로 한다. 동일한 구성 요소는 도면 전체에 걸쳐 동일한 참조 번호로 지정된다. 또한, 명세서 전체에 걸쳐 "실시예" 등에 대한 언급은 반드시 하나의 실시예 만을 지칭하는 것은 아니며, 그러한 문구에 대한 상이한 참조가 반드시 동일한 실시예(들)을 지칭하는 것은 아니다. 또한, "실시예"는 반드시 모든 실시예들을 의미하는 것은 아니다.
이하의 설명에서 관련된 공지 기술에 대한 상세한 설명은 본 발명의 요지를 모호하게 하는 것을 피하기 위해 생략될 수 있다.
제1, 제2 와 같은 용어는 동일하거나 유사한 이름을 가진 다양한 구성요소들을 식별하는데 사용될 수 있다. 그러나, 이러한 용어는 구성 요소 자체의 변경을 나타내지 않으므로 구성 요소가 용어에 의해 제한되지 않는다.
비교기 오프셋 부정합을 최소화할 수 있고 면적을 줄일 수 있는 연속 근사 레지스터 아날로그 디지털 변환기(Successive Approximation Register Analog to Digital Converter, SAR ADC)를 개시한다.
실시예에서, 샘플링 주기는 입력 신호(INP, INN)를 샘플링하는 주기로 정의될 수 있으며, 변환 주기는 입력 신호를 디지털 코드로 변환하는 주기로 정의될 수 있다.
실시예에서, SAR ADC는 하나의 변환 주기에 2비트 디지털 코드를 결정하는 2bit/cycle SAR ADC로 예시될 수 있다.
실시예에서, 2bit/cycle SAR ADC의 디지털 아날로그 컨버터(digital to analog converter, DAC)는 이진 가중치 커패시터 열과 2의 지수 승의 기준 전압들을 생성하는 저항 열을 혼용한 C-R 하이브리드 DAC으로 예시될 수 있다.
도 1은 일 실시예에 따른 SAR ADC(100)의 회로도이다.
도 1을 참고하면, 2bit/cycle SAR ADC(100)는 제1 DAC(10), 제2 DAC(20), 제1 비교기(32), 제2 비교기(34), 제3 비교기(36), 디지털 로직 회로(40) 및 전압 발생기(50)를 포함할 수 있다.
제1 DAC(10) 및 제2 DAC(20)은 제1 커패시터 어레이(12), 제2 커패시터 어레이(14) 및 저항 열(16)을 포함할 수 있다.
제1 커패시터 어레이(12)는 마주보는 형태의 대칭의 차동 구조로 형성될 수 있으며 제1 출력단(OT1)과 제2 출력단(OT2) 각각에 연결되는 단위 커패시터들(CU)을 포함할 수 있다. 제1 커패시터 어레이(12)는 저항 열(16)으로부터 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)과 공통모드 전압(VCM)을 수신할 수 있다. 이러한 제1 커패시터 어레이(12)는 SAR ADC가 하위 비트들의 디지털 코드를 결정하는데 이용될 수 있다.
제2 커패시터 어레이(14)는 마주보는 형태의 대칭의 차동 구조로 형성될 수 있으며 제1 출력단(OT1)과 제2 출력단(OT2) 각각에 연결되는 이진 가중치 커패시터 열(CU, 2CU, 4CU, 6CU, 8CU, 16CU, 32CU)을 포함할 수 있다. 제2 커패시터 어레이(14)는 제1 기준 전압(VREF+), 제2 기준전압(VREF-) 및 공통모드 전압(VCM)을 수신할 수 있다. 이러한 제2 커패시터 어레이(14)는 SAR ADC가 상위 비트들의 디지털 코드를 결정하는데 이용될 수 있다.
저항 열(16)은 제1 기준 전압(VREF+)과 제2 기준전압(VREF-) 사이의 범위에서 2의 지수 승을 가지는 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)을 생성할 수 있다. 이러한 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)은 SAR ADC가 하위 비트들의 디지털 코드를 결정하는데 이용될 수 있으며, 제1 커패시터 어레이(12)의 단위 커패시터(CU)들에 인가될 수 있다.
제1 커패시터 어레이(12)는 단위 커패시터들(CU) 중 적어도 하나를 통해서 입력 신호(VINP, VINN)를 샘플링 할 수 있고, 저항 열(16)으로부터 2의 지수 승을 가지는 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)을 선택적으로 수신할 수 있다.
제2 커패시터 어레이(14)는 이진 가중치 커패시터 열(CU, 2CU, 4CU, 6CU, 8CU, 16CU, 32CU)을 통해서 입력 신호(VINP, VINN)를 샘플링 할 수 있고, 제1 기준 전압(VREF+), 제2 기준전압(VREF-) 및 공통모드 전압(VCM)을 선택적으로 수신할 수 있다.
제1 DAC(10) 및 제2 DAC(20)은 제1 기준전압(VREF+), 제2 기준전압(VREF-)을 제2 커패시터 어레이(14)에 전달하는 스위치들과 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)을 제1 커패시터 어레이(12)에 전달하는 스위치들, 공통모드 전압(VCM)을 제1 커패시터 어레이(12)와 제2 커패시터 어레이(14)에 전달하는 스위치들 및 입력 신호(VINP, VINN)를 제1 커패시터 어레이(12)와 제2 커패시터 어레이(14)에 전달하는 부트스트랩핑 스위치들을 포함할 수 있다.
그리고, 제1 DAC(10)은 공통모드 전압(VCM)을 제1 출력단(OT1)과 제2 출력단(OT2)에 전달하는 스위치들을 포함할 수 있고, 제2 DAC(20)은 공통모드 전압(VCM)을 제3 출력단(OT3)과 제4 출력단(OT4)에 전달하는 스위치들을 포함할 수 있다.
제1 DAC(10)은 입력 신호(VINP, VINN)를 샘플링할 수 있고 제1 기준전압(VREF+), 제2 기준전압(VREF-), 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-) 및 공통모드 전압(VCM)을 선택적으로 수신하여 제1 전압 신호(V1) 및 제2 전압 신호(V2)를 제1 비교기(32)에 제공할 수 있다.
그리고, 제2 DAC(20) 역시 입력 신호(VINP, VINN)를 샘플링할 수 있고 제1 기준전압(VREF+), 제2 기준전압(VREF-), 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-) 및 공통모드 전압(VCM)을 선택적으로 수신하여 제3 전압 신호(V3) 및 제4 전압 신호(V4)를 제3 비교기(36)에 제공할 수 있다.
그리고, 제1 DAC(10) 및 제2 DAC(20)은 제2 비교기(34)와 연결될 수 있다. 여기서, 제1 DAC(10)은 제2 전압 신호(V2)를 제2 비교기(34)에 제공할 수 있고, 제2 DAC(20)은 제3 전압 신호(V3)를 제2 비교기(34)에 제공할 수 있다.
제1 비교기(32)는 제1 전압 신호(V1)와 제2 전압 신호(V2)를 비교하여 제1 온도계 코드를 생성할 수 있고, 제2 비교기(34)는 제3 전압 신호(V3)와 제2 전압 신호(V2)를 비교하여 제2 온도계 코드를 생성할 수 있으며, 제3 비교기(36)는 제3 전압 신호(V3)와 제4 전압 신호(V4)를 비교하여 제3 온도계 코드를 생성할 수 있다. 즉, 제1 비교기(32), 제2 비교기(34) 및 제3 비교기(36)는 3비트 온도계 코드를 생성할 수 있다.
디지털 로직 회로(40)는 SAR 로직 회로(42), 래치 타입 엔코더(44), 제어 로직 회로(46)를 포함할 수 있다. 이러한 디지털 로직 회로(40)는 제1 비교기(32), 제2 비교기(34) 및 제3 비교기(36)로부터 3비트 온도계 코드를 수신할 수 있고, 3비트 온도계 코드를 2비트 이진 디지털 코드로 변환할 수 있다.
디지털 로직 회로(40)는 제2 커패시터 어레이(14)에서 입력신호(VINP, VINN)를 샘플링하고 제1 기준전압(VREF+), 제2 기준전압(VREF-) 및 공통모드 전압(VCM)을 선택적으로 수신하도록 제1 DAC(10) 및 제2 DAC(20)를 제어하여 상위 비트들의 디지털 코드를 결정할 수 있다.
디지털 로직 회로(40)는 제1 커패시터 어레이(12)에서 입력신호(VINP, VINN)를 샘플링하고 기준 전압들(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)과 공통모드 전압(VCM)을 선택적으로 수신하도록 제1 DAC(10) 및 제2 DAC(20)을 제어하여 하위 비트들의 디지털 코드를 결정할 수 있다.
한편, 2bit/cycle SAR ADC는 공통모드 전압(VCM)기반의 스위칭 기법을 적용하여 제1 DAC(10) 및 제2 DAC(20)에서 가장 큰 면적을 차지하는 커패시터를 제거할 수 있다.
그리고, 2bit/cycle SAR ADC는 상위 7비트를 이진 가중치 커패시터 열(CU, 2CU, 4CU, 6CU, 8CU, 16CU, 32CU)을 통해 결정하고 하위 5비트를 저항 열에서 생성된 10개의 기준전압(1/2VREF+, 1/2VREF-, 1/22VREF+, 1/22VREF-, 내지 1/25VREF+, 1/25VREF-)들 및 단위 커패시터 열(CU)을 통해 결정하는 C-R 하이브리드 DAC 구조를 사용하여 상위 5비트를 결정하는 커패시터를 추가적으로 제거할 수 있다.
이를 통해 DAC에서 사용되는 커패시터의 개수를 줄일 수 있으며, 추가적인 커패시터 및 기준전압 없이 이진 가중치 동작을 수행하기 위해 커패시터들 중 적어도 하나를 샘플링 커패시터로 사용하여 입력 신호와 기준전압의 범위를 일치시킬 수 있다.
도 2는 1bit/cycle SAR ADC 및 2bit/cycle SAR ADC의 타이밍 비교를 나타내는 도면이다.
도 2를 참고하면, 하나의 변환 주기에 하나의 디지털 코드를 결정하는 일반적인 1bit/cycle SAR ADC의 경우 12비트 해상도에서 50MS/s 동작을 수행하기 위해 도 2의 (a)와 같이 샘플링 주기를 포함하여 13개의 동작 주기가 필요하며, 이에 따라 650MHz의 외부 클럭이 필요하다.
반면에, 2bit/cycle SAR ADC의 경우 도 2의 (b)와 같이 한 동작 주기에 2비트 디지털 코드를 결정하기 때문에 샘플링 주기를 포함하여 7개의 동작 주기만 필요하며, 이에 따라 350MHz의 외부 클럭으로 12비트 해상도에서 50MS/s 동작을 수행할 수 있다.
이와 같이 2bit/cycle SAR ADC는 1bit/cycle SAR ADC 대비 낮은 주파수의 외부 클럭을 사용하여 동일한 해상도에서 보다 빠른 SAR ADC의 동작을 구현할 수 있다.
도 3은 일 실시예에 따른 SAR ADC의 DAC 인터폴레이션(interpolation) 기법을 설명하기 위한 도면이다.
도 3을 참고하면, 실시예에 따른 SAR ADC는 DAC 인터폴레이션 기법을 적용하여 전체 ADC에 사용되는 C-R 하이브리드 DAC의 개수를 줄일 수 있다.
SAR ADC는 DAC 인터폴레이션 기법을 적용하여 2개의 제1 DAC(10) 및 제2 DAC(20)을 사용하여 3개의 제1 비교기(32), 제2 비교기(34), 제3 비교기(36)를 동시에 동작 시킬 수 있다. 이처럼 DAC 인터폴레이션 기법을 적용하여 하나의 변환 주기에서 2비트의 디지털 코드를 요구하는 하드웨어의 개수를 줄임으로써 SAR ADC의 면적을 줄일 수 있다.
도 4는 일 실시예에 따른 SAR ADC의 동작을 설명하기 위한 도면이다.
도 4를 참고하면, 먼저 SAR ADC는 샘플링 주기에서 입력 신호(VIN)를 샘플링할 수 있다.
그리고, SAR ADC는 첫 번째 변환 주기(P1)에서 샘플링 된 입력 신호와 기준 전압의 차이에 따라 출력되는 전압 신호들을 출력하는 2개의 C-R 하이브리드 제1 DAC(10) 및 제2 DAC(20)를 이용하여 3개의 결정 임계 값(decision threshold)를 생성할 수 있다.
그리고, SAR ADC는 제1 DAC(10) 및 제2 DAC(20)에서 출력되는 전압 신호들을 비교하는 제1 비교기(32), 제2 비교기(34) 및 제3 비교기(36)를 통해서 3비트 온도계 코드를 결정할 수 있다. 결정된 3비트 온도계 코드는 디지털 로직 회로(40)에서 2비트 이진 디지털 코드로 변환될 수 있다.
두 번째 변환 주기(P2)에서 입력 신호(VIN)의 결정 범위는 2VREF에서 1/2VREF로 이전 동작 주기의 범위 대비 1/4로 감소할 수 있다.
이러한 과정을 반복하여 2bit/cycle SAR ADC는 6개의 동작 주기만으로 12비트 디지털 코드를 결정할 수 있으며 2bit/cycle SAR ADC는 샘플링 주기를 포함하여 총 7개의 동작 주기만 이용하여 12비트 SAR 동작을 수행할 수 있다.
도 5는 일 실시예에 따른 SAR ADC의 비교기 회로 및 레이아웃을 설명하기 위한 도면이다.
도 5를 참고하면, SAR ADC는 적은 전력을 소모하며 고속 동작에 유리한 더블 테일 래치 구조의 비교기를 포함할 수 있다. SAR ADC는 비교기들을 서로 대칭적이고 인접하게 배치하는 동시에 비교기 주변에 N-well과 같은 버퍼 층을 반복 삽입하여 비교기들 간의 동적 간섭도를 줄임으로써 비교기들 간 오프셋 부정합을 최소화할 수 있다.
도 6은 일 실시예에 따른 SAR ADC의 오프셋 상쇄 기법이 적용된 비교기를 설명하기 위한 도면이다.
도 6을 참고하면, SAR ADC에 적용되는 비교기들 각각은 프리앰프와 래치에 오프셋 상쇄 커패시터(COS) 및 리셋 스위치를 포함할 수 있다.
SAR ADC는 오프셋 상쇄기법을 적용하여 비교기 오프셋을 감소시킬 수 있으며, 오프셋 상쇄기법이 적용된 비교기 동작은 다음과 같다.
SAR ADC의 샘플링 주기 A에서 비교기 입력과 커패시터의 탑-플레이트(top-plate)에 공통모드 전압(VCM)이 인가될 수 있으며, 이 과정에서 커패시터(COS)에 프리앰프의 오프셋이 저장될 수 있다.
이후 SAR ADC의 변환 주기 B에서 비교기는 DAC 출력에서 전달되는 입력과 커패시터(COS)에 저장되어 있는 프리앰프의 오프셋을 반영하여 비교 동작을 수행할 수 있고, 이를 통해 비교기 오프셋을 줄일 수 있다.
이와 같이 실시예들에 따른 SAR ADC는 비교기 레이아웃 기법 및 오프셋 상쇄기법을 이용하여 복잡한 보정기법 없이 비교기 오프셋을 최소화할 수 있고 시스템 응용을 용이하게 할 수 있다.
한편, C-R 하이브리드 DAC는 공통모드 전압(VCM) 기반의 스위칭을 적용하여 공통모드 전압(VCM)의 변화에 따른 동적 오프셋을 최소화할 수 있으며, 최상위 비트를 결정하는 커패시터를 제거할 수 있다. 상위 7비트는 이진 가중치 커패시터 열로 결정할 수 있고 하위 5비트는 저항 열을 이용하여 결정함으로써 상위 5비트에 해당하는 커패시터를 추가로 제거할 수 있다. 이에 따라 C-R 하이브리드 DAC는 하나의 커패시터 열 기준으로 68개의 단위 커패시터만을 사용하여 12비트 해상도를 구현할 수 있으며, 이와 같이 적은 개수의 커패시터를 사용함으로써 전체 DAC의 면적을 감소시킬 수 있다.
그리고, C-R 하이브리드 DAC에 사용되는 68개의 단위 커패시터를 모두 샘플링 커패시터로 사용할 경우, 입력 신호에 따른 각각의 디지털 코드를 결정하기 위한 커패시터의 크기가 2의 지수 승이 되지 않아 이진 가중치 SAR 동작을 수행할 수 없는 문제를 해결하기 위해 기준전압 스케일링 기법 및 입력 신호 레인지 스케일링 기법을 사용하여 입력 신호와 기준 전압의 범위를 일치시킬 수 있다.
SAR ADC는 68개의 커패시터 중 64개의 커패시터를 샘플링 커패시터로 사용하는 입력 신호 레인지 스케일링 기법을 적용하여 추가적인 커패시터나 기준 전압 없이 모든 비트 결정에서 기준 전압이 DAC의 출력에 2의 지수 승으로 생성되도록 함으로써 입력 신호와 기준전압의 범위를 일치시킬 수 있다.
도 7은 일 실시예에 따른 SAR ADC의 커먼-센트로이드(common-centroid) 구조의 커패시터 열 레이아웃을 나타내는 도면이다.
도 7을 참고하면, C-R 하이브리드 DAC는 커패시터 산화물 두께의 선형 그래디언트(linear gradient) 오류에 덜 민감한 커패시터 열 레이아웃 기법을 적용하여 선형성을 최대한 향상시킬 수 있다.
커패시터 제작 공정 과정에서 산화물 두께의 균일도는 커패시터 간의 정합도에 영향을 줄 수 있으며, 커패시터 산화물 두께의 균일도가 고를수록 소자 부정합에 덜 민감한 특성을 가질 수 있다.
이러한 산화물 두께의 선형 그래디언트 영향을 최소화하기 위해 C-R 하이브리드 DAC는 도 7과 같이 커먼-센트로이드(common-centroid) 구조의 커패시터 열 레이아웃을 적용하였다.
최상위 비트를 결정하는 커패시터는 커패시터 열 가장자리에 배치하였으며, 하위 비트를 결정하는 커패시터 일수록 커패시터 열의 중앙에 배치하여 모든 커패시터가 산화물 두께의 선형 그래디언트 영향에 덜 민감하게 하여 커패시터 간의 부정합을 최소화하였다.
상술한 바와 같이, 실시예에 따른 SAR ADC는 추가적인 보정회로 및 보정주기 없이 비교기 오프셋 부정합을 최소화할 수 있으므로 회로 복잡도를 감소시킬 수 있다.
또한, 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는 3개의 비교기에 대한 결정 임계 값을 생성하기 위해 2개의 DAC을 사용하므로 면적을 줄일 수 있다.

Claims (20)

  1. 입력 신호를 샘플링하고 기준 전압들 및 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 제1 전압 신호 및 제2 전압 신호를 출력하는 제1 DAC(digital to analog converter);
    상기 입력 신호를 샘플링하고 상기 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 제3 전압 신호 및 제4 전압 신호를 출력하는 제2 DAC;
    상기 제1 DAC에서 제공되는 상기 제1 전압 신호와 상기 제2 전압 신호를 비교하여 제1 온도계 코드를 출력하는 제1 비교기;
    상기 제1 DAC에서 제공되는 상기 제2 전압 신호와 상기 제2 DAC에서 제공되는 상기 제3 전압 신호를 비교하여 제2 온도계 코드를 출력하는 제2 비교기; 및
    상기 제2 DAC에서 제공되는 제3 전압 신호와 상기 제4 전압 신호를 비교하여 제3 온도계 코드를 출력하는 제3 비교기;
    를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  2. 제 1 항에 있어서,
    상기 제1 DAC 및 상기 제2 DAC 각각은,
    제1 기준 전압과 제2 기준 전압의 범위에서 차동의 2의 지수 승의 기준 전압들을 생성하는 저항 열; 및
    상기 입력 신호, 상기 제1 기준 전압, 상기 제2 기준 전압, 상기 차동의 2의 지수 승의 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 상기 제1 전압 신호와 상기 제2 전압 신호 또는 상기 제3 전압 신호와 상기 제4 전압 신호를 출력하는 차동 구조의 커패시터 어레이;
    를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  3. 제 2 항에 있어서,
    상기 차동 구조의 커패시터 어레이는,
    단위 커패시터 열을 포함하는 제1 커패시터 어레이; 및
    이진 가중치 커패시터 열을 포함하는 제2 커패시터 어레이를 포함하고,
    상기 단위 커패시터 열은 적어도 하나가 상기 입력 신호를 샘플링하고, 상기 차동의 2의 지수 승의 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 하위 비트들의 디지털 코드를 결정하는데 이용되는 연속 근사 레지스터 아날로그 디지털 변환기.
  4. 제 3 항에 있어서,
    상기 이진 가중치 커패시터 열은 상기 입력 신호를 샘플링하고 상기 제1 기준 전압, 상기 제2 기준 전압 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 상위 비트들의 디지털 코드를 결정하는데 이용되는 연속 근사 레지스터 아날로그 디지털 변환기.
  5. 제 1 항에 있어서,
    상기 제1 온도계 코드, 상기 제2 온도계 코드 및 상기 제3 온도계 코드를 수신하여 이진 디지털 코드로 변환하는 디지털 로직 회로를 더 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  6. 제 5 항에 있어서,
    상기 디지털 로직 회로는 상기 제1 DAC 및 상기 제2 DAC가 샘플링 주기에 상기 입력 신호를 샘플링하고 변환 주기에 상기 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 수신하도록 제어하는 연속 근사 레지스터 아날로그 디지털 변환기.
  7. 제 1 항에 있어서,
    상기 제1 비교기, 상기 제2 비교기 및 상기 제3 비교기는 서로 인접하게 배치되고 비교기들 간에 버퍼층이 형성되는 연속 근사 레지스터 아날로그 디지털 변환기.
  8. 제 1 항에 있어서,
    상기 제1 비교기, 상기 제2 비교기 및 상기 제3 비교기 각각은,
    입력되는 전압 신호들을 증폭하여 증폭 신호를 출력하는 프리앰프 회로;
    상기 증폭 신호를 비교하는 래치 회로;
    일단이 상기 프리앰프 회로의 출력단에 연결되고 타단이 상기 래치 회로의 입력단에 연결되는 오프셋 상쇄 커패시터; 및
    상기 오프셋 상쇄 커패시터에 공통모드 전압을 인가하는 리셋 스위치;
    를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  9. 제 8 항에 있어서,
    샘플링 주기에 상기 공통모드 전압을 상기 프리앰프 회로의 입력단과 상기 오프셋 상쇄 커패시터에 인가하여 변환 주기에서 비교기들의 오프셋이 줄어들도록 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  10. 제 1 항에 있어서,
    제1 내지 제n 변환 주기에서 상기 입력 신호는 2bit 단위로 디지털 코드로 변환되며,
    상기 제n 변환 주기(n은 2이상의 자연수)에서의 상기 입력 신호의 결정 범위는 제n-1의 변환 주기의 결정 범위 대비 1/4로 설정되는 연속 근사 레지스터 아날로그 디지털 변환기.
  11. 제1 전압 신호 및 제2 전압 신호를 출력하는 제1 DAC(digital to analog converter);
    제3 전압 신호 및 제4 전압 신호를 출력하는 제2 DAC;
    상기 제1 DAC에서 제공되는 상기 제1 전압 신호와 상기 제2 전압 신호를 비교하여 제1 온도계 코드를 출력하는 제1 비교기;
    상기 제1 DAC에서 제공되는 상기 제2 전압 신호와 상기 제2 DAC에서 제공되는 상기 제3 전압 신호를 비교하여 제2 온도계 코드를 출력하는 제2 비교기; 및
    상기 제2 DAC에서 제공되는 제3 전압 신호와 상기 제4 전압 신호를 비교하여 제3 온도계 코드를 출력하는 제3 비교기를 포함하고,
    상기 제1 DAC 및 상기 제2 DAC 각각은,
    제1 기준 전압과 제2 기준 전압의 범위에서 차동의 2의 지수 승의 기준 전압들을 생성하는 저항 열; 및
    상기 입력 신호를 샘플링하고, 상기 제1 기준 전압, 상기 제2 기준 전압, 상기 차동의 2의 지수 승의 기준 전압들 및 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 상기 제1 전압 신호 및 상기 제2 전압 신호 또는 상기 제3 전압 신호 및 상기 제4 전압 신호를 출력하는 차동 구조의 커패시터 어레이;
    를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  12. 제 11 항에 있어서,
    상기 차동 구조의 커패시터 어레이는,
    하위 비트들의 디지털 코드를 결정하는데 이용되는 단위 커패시터 열을 포함하는 제1 커패시터 어레이; 및
    상위 비트들의 디지털 코드를 결정하는데 이용되는 이진 가중치 커패시터 열을 포함하는 제2 커패시터 어레이를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  13. 제 12 항에 있어서,
    상기 단위 커패시터 열은 적어도 하나가 상기 입력 신호를 샘플링하고, 상기 차동의 2의 지수 승의 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 상기 하위 비트들의 디지털 코드를 결정하는데 이용되는 연속 근사 레지스터 아날로그 디지털 변환기.
  14. 제 12 항에 있어서,
    상기 이진 가중치 커패시터 열은 상기 입력 신호를 샘플링하고 상기 제1 기준 전압, 상기 제2 기준 전압 및 상기 공통모드 전압 중 적어도 하나를 선택적으로 수신하여 상기 상위 비트들의 디지털 코드를 결정하는데 이용되는 연속 근사 레지스터 아날로그 디지털 변환기.
  15. 제 11 항에 있어서,
    상기 제1 온도계 코드, 상기 제2 온도계 코드 및 상기 제3 온도계 코드를 수신하여 이진 디지털 코드로 변환하는 디지털 로직 회로를 더 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  16. 제 15 항에 있어서,
    상기 디지털 로직 회로는 상기 제1 DAC 및 상기 제2 DAC이 샘플링 주기에 상기 입력 신호를 샘플링하고 변환 주기에 상기 기준 전압들 및 상기 공통모드 전압 중 적어도 하나를 수신하도록 제어하는 연속 근사 레지스터 아날로그 디지털 변환기.
  17. 제 11 항에 있어서,
    상기 제1 비교기, 상기 제2 비교기 및 상기 제3 비교기는 서로 인접하게 배치되고 비교기들 간에 버퍼층이 형성되는 연속 근사 레지스터 아날로그 디지털 변환기.
  18. 제 11 항에 있어서,
    상기 제1 비교기, 상기 제2 비교기 및 상기 제3 비교기 각각은,
    입력되는 전압 신호들을 증폭하여 증폭 신호를 출력하는 프리앰프 회로;
    상기 증폭 신호를 비교하는 래치 회로;
    일단이 상기 프리앰프 회로의 출력단에 연결되고 타단이 상기 래치 회로의 입력단에 연결되는 오프셋 상쇄 커패시터; 및
    상기 오프셋 상쇄 커패시터에 공통모드 전압을 인가하는 리셋 스위치;
    를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기.
  19. 제 18 항에 있어서,
    샘플링 주기에 상기 공통모드 전압을 상기 프리앰프 회로의 입력단과 상기 오프셋 상쇄 커패시터의 탑 플레이트에 인가하여 변환 주기에서 비교기들의 오프셋이 줄어들도록 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  20. 제 11 항에 있어서,
    제1 내지 제n 변환 주기에서 상기 입력 신호는 2bit 단위로 디지털 코드로 변환되며,
    상기 제n 변환 주기(n은 2이상의 자연수)에서 상기 입력 신호의 결정 범위는 제n-1의 변환 주기의 결정 범위 대비 1/4로 설정되는 연속 근사 레지스터 아날로그 디지털 변환기.
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* Cited by examiner, † Cited by third party
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Patent Citations (2)

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