KR101933064B1

KR101933064B1 - 다중 비트 연속 근사 아날로그-디지털 변환

Info

Publication number: KR101933064B1
Application number: KR1020120116470A
Authority: KR
Inventors: 올리비에 니스; 아크-츄 웡
Original assignee: 셈테크 코포레이션
Priority date: 2011-10-26
Filing date: 2012-10-19
Publication date: 2018-12-27
Also published as: EP2587674A2; CN103078642B; US20130106629A1; KR20130045803A; JP2013093850A; CN103078642A; US8618975B2; EP2587674A3

Abstract

다수의 연속 근사 사이클에서 사이클당 둘 이상의 비트를 처리하는 것에 의해 아날로그 신호를 디지털 신호로 변환하는 예를 제공한다. 시스템은 용량성 서브-DAC 회로 및 비교기를 포함할 수 있다. 스위치는 하나 이상의 최초 사이클 동안 용량성 서브-DAC 회로를 분리시키고, 하나 이상의 최종 사이클 동안 서브-DAC 회로를 병합할 수 있다. 연속 근사 레지스터(SAR)는 디지털 출력 신호 또는 DAC 디지털 신호를 생성할 수 있다. 다른 예에서, 시스템은 DAC 회로를 포함할 수 있다. 입력 커패시터는 아날로그 입력 신호 및 DAC 아날로그 신호 중의 하나 이상으로 프리차지될 수 있다. 프로그래머블 이득 증폭기는 오차 신호를 증폭할 수 있다. 다중 비트 ADC는 증폭된 오차 신호를 다중 비트 디지털 신호로 변환할 수 있다. SAR은 다중 비트 디지털 신호를 사용해서 DAC 디지털 신호 또는 디지털 출력 신호를 생성할 수 있다.

Description

다중 비트 연속 근사 아날로그-디지털 변환{MULTI-BIT SUCCESSIVE APPROXIMATION ADC}

본 개시는 아날로그-디지털 변환(ADC)에 관한 것으로서, 더 구체적으로는 다중 비트 연속 근사 ADC에 관한 것이다.

아날로그-디지털 변환(ADC: analog-to-digital conversion)은 아날로그 신호를 샘플링해서 디지털화하는 데에 사용될 수 있다. 아날로그 신호의 디지털화는 디지털 통신 수신기 등의 다양한 애플리케이션에서 필요하다.

ADC를 수행하는 다양한 기술이 주지되어 있다. 그 중에서, 연속 근사(SA: successive approximation) 방식의 ADC 회로 및 플래시(flash) 방식의 ADC 회로라는 2가지 기술이 일반적으로 알려져 있다. 연속 근사 아날로그-디지털 변환(SA ADC) 회로는 일반적으로 아날로그 입력 신호를 연속 단계에 의해 처리함으로써 디지털 표현을 생성하는 것으로서, 각 단계에서는 비교(comparison) 과정에 의해, 아날로그 입력 신호의 더 정확한 디지털 표현을 연속해서 얻을 수 있다. 통상적인 플래시 방식의 ADC 회로에서는, 아날로그 입력 신호 값을 다양한 기준 레벨과 비교하는데, 다수의 비교기를 사용해서 한번에 수행한다. 그외에는 동일한데, 플래시 ADC 회로에서는, SA ADC에서의 여러 단계 대신에, 한 번의 단계로 신호를 여러 기준 레벨과 동시에 비교하기 때문에, 플래시 ADC 회로는 아날로그 신호의 디지털 표현을 생성함에 있어서, SA ADC 회로에 비해 레이턴시(latency)가 작다. 따라서, 플래시 ADC 기술이 고속 애플리케이션에 더 적합한 것으로 간주되는 것이 일반적이다.

다수의 연속 근사 사이클(successive approximation cycle)에서 사이클당 둘 이상의 비트를 처리하는 것에 의해 아날로그 신호를 디지털 신호로 변환하는 예를 제공한다. 시스템은 용량성 서브-DAC 회로(capacitive sub-DAC circuit) 및 비교기(comparator)를 포함할 수 있다. 스위치는 하나 이상의 최초 사이클 동안 용량성 서브-DAC 회로를 분리시키고, 하나 이상의 최종 사이클 동안 서브-DAC 회로를 병합할 수 있다. 연속 근사 레지스터(SAR: successive approximation register)는 디지털 출력 신호 또는 DAC 디지털 신호를 생성할 수 있다. 다른 예에서, 시스템은 디지털-아날로그 변환(DAC) 회로를 포함할 수 있다. 입력 커패시터는 아날로그 입력 신호 및 DAC 아날로그 신호 중의 하나 이상으로 프리차지될 수 있다. 프로그래머블 이득 증폭기(programmable gain amplifier)는 오차 신호(error signal)를 증폭할 수 있다. 다중 비트 ADC(multi-bit ADC)는 증폭된 오차 신호를 다중 비트 디지털 신호로 변환할 수 있다. SAR은 다중 비트 디지털 신호를 사용해서 DAC 디지털 신호 또는 디지털 출력 신호를 생성할 수 있다.

주제 기술의 다양한 구성은 본 개시로부터 당업자에게 명백하다는 것이 용이하게 이해될 것이며, 주제 기술의 다양한 기술은 예시에 의해 나타내고 개시하고 있다. 실현될 것이기 때문에, 주제 기술은 다른 상이한 구성이 가능하며, 그 몇 가지 구체적인 예는 다양한 다른 관점의 변형이 가능한데, 모두 본 주제 기술의 범위로부터 벗어남이 없이 가능하다. 따라서, 발명의 내용, 도면 및 상세한 설명은 예시에 불과하며 제한적이 아니라는 것으로 간주되어야 한다.

도 1은 플래시 방식의 아날로그-디지털 변환기(flash ADC) 회로의 예를 나타내는 블록도이다.
도 2는 파이프라인 방식의 ADC 회로의 예를 나타내는 블록도이다.
도 3은 연속 근사(SA) 방식의 ADC 회로의 예를 나타내는 블록도이다.
도 4는 스위치형 커패시터 SA ADC 회로의 예를 나타내는 블록도이다.
도 5는 전하 재분배 스위치형 커패시터 SA ADC 회로의 예를 나타내는 블록도이다.
도 6은 한번에 2개의 비트를 계산하도록 구성된 추가의 하드웨어를 구비하는 6비트 ADC의 구현 예를 나타내는 블록도이다.
도 7은 다수의 사이클 동안 8비트 DAC 어레이를 6비트 어레이로 분할하는 것에 의한 8비트 ADC의 구현 예를 나타내는 블록도이다.
도 8은 후속하는 사이클에서 전압 간격 분리의 예를 나타내는 도면이다.
도 9는 판정 오차에 대한 허용을 가능하게 하는 개선된 전압 간격 분리 방식의 예를 나타내는 도면이다.
도 10은 플래시 ADC를 사용하는 다중 비트 SA ADC의 예를 나타내는 블록도이다.
도 11은 SA ADC를 동작시키는 방법의 예를 나타내는 흐름도이다.
도 12는 SA ADC를 동작시키는 방법의 다른 예를 나타내는 흐름도이다.
도 13, 14, 15a, 15b, 16a, 16b, 17 및 18은 SA 아날로그-디지털 변환을 수행하는 장치의 예를 나타내는 블록도이다.

이하에 설명하는 상세한 설명은 주제 기술의 다양한 구성의 설명이며, 이러한 주제 기술이 실시될 수 있는 기술만을 나타내는 것을 의도한 것은 아니다. 첨부한 도면은 본 명세서에 포함되며 상세한 설명의 일부를 구성한다. 상세한 설명은 주제 기술의 충분한 이해를 제공하기 위한 구체적인 상세를 포함한다. 그러나, 주제 기술은 이들 구체적인 상세가 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 일부, 주지의 회로 소자나 구성요소가 블록도에 표시되어 있는데, 이는 주제 기술의 개념의 불명료를 피하기 위한 것이다. 유사한 구성요소에는 동일한 참조 부호를 사용해서 이해를 쉽게 하고 있다.

개요

기가 헤르츠(GHz) 범위의 신호 전송에서 높은 데이터 전송률 및 집적 밀도에 대한 요구가 증가함에 따라, 고속 및 정확한 ADC 회로에 대한 요구가 꾸준히 증가하고 있다. 연속 근사(SA: successive approximation) 아날로그-디지털 변환(ADC: analog-to-digital conversion)(간단히, "SA ADC"라고 함) 회로에 대하여, 칩 면적이 작고 소비 전력이 낮은 고속 회로를 이용하는 구현이 요구되고 있다.

본 개시의 하나의 관점으로서, 고속, 낮은 소비 전력, 및 적은 면적에 대한 요구를 만족하기 위해, 개선된 SA ADC 회로가 필요하다. 일반적으로, 하나의 관점에서, 본 개시는 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로, 방법, 장치 및 시스템을 제공한다. 일반적으로, 하나의 관점에서, 본 개시는 근사(approximation) 단계의 수를 감소시키는 것에 의해 아날로그-디지털 변환의 속도를 빠르게 하기 위해, SA ADC의 루프 내에 다중 비트 양자화(multi-bit quantization)를 사용하는 기술을 설명한다. 이 기술을 구현하는 2가지 예를 본 명세서에서 설명한다.

용량성 전하 재분배(capacitive charge redistribution) SA ADC 회로에 대응하는 제1 구현 예에서, DAC 회로의 용량성 요소(예를 들어, 용량성 어레이)는 여러 개의 서브-DAC 회로(예를 들어, 서브 어레이)로 그룹화되고, 각각의 서브-DAC 회로는 각각의 비교기에 연결되어, 몇 개의 비교를 병렬로 수행할 수 있도록 하며, 둘 이상의 비트가 각각의 단계에서 추출될 수 있다. 나중에 수행할 단계(예를 들어, 최종 단계 등의 최종 몇 단계)에서, 커패시터로 이루어진 모든 서브 어레이가 서로 병합되어, 고유의 피드백 DAC(feedback digital-to-analog conversion)를 형성할 수 있다. 따라서, 개시된 기술은 요구되는 커패시터 요소(예를 들어, 기본적인 커패시터)의 총 개수를 증가시키지 않고도, 여러 개의 비트를 한 번에 추출할 수 있는 장점이 있다.

제2 구현 예에서, 비교기 회로를 프로그래머블 이득 증폭기(PGA: programmable gain amplifier) 회로 및 플래시 ADC 회로로 대체하고, 각각의 변환 단계에서 증폭기의 이득이 점진적으로 증가되도록 한다. 따라서, 해당 단계(즉, 사이클, 예를 들어 SA 사이클)의 제1 부분에서는 개략적인 양자화(coarse quantization)가 수행될 수 있으며, 해당 단계의 최종 부분(예를 들어, 최종의 하나 이상의 단계)에서는 더 정밀한 양자화가 이용될 수 있다. SA 루프에서 다중 비트 양자화(multi-bit quantization)를 이용하는 장점은, 상기 제1 또는 제2 구현 예에 의해, SA 페이즈(phase)의 단계 중의 제1 부분에서, 해당 단계의 다음 부분에서 보상될 수 있는, 일부 판정 오차(decision error)가 허용되는 것을 포함할 수 있다는 것이다. 판정 오차의 허용은 각 단계에서 수행되는 비교의 횟수를 약간 증가시키는 것에 의해 본 기술에서의 일부 리던던시(redundancy)를 제공함으로써 실현될 수 있다.

나이키스트 레이트(Nyquist rate) ADC는, 시간 간격 동안 일부 평균화된 값을 이용하는 것이 아니라, 유효하게 정의된 시각(예를 들어, 샘플링 시각)에서 신호의 값을 정량화하는 데에 사용되는 ADC를 의미할 수 있다. 나이키스트 레이트 ADC는, 적용된 변환 기술에 기초해서, 다음 4가지 유형으로 분류될 수 있다. (1) 플래시 ADC, (2) 파이프라인 ADC, (3) 알고리즘 ADC, 및 (4) SA ADC. 이들에 대하여 이하 상세하게 설명한다.

플래시 ADC

플래시 방식의 아날로그-디지털 변환 처리는 디지털 통신 시스템과 디지털 신호 및 이미지 처리 시스템을 포함하는 다양한 애플리케이션에서 사용될 수 있다. 높은 데이터 전송률을 수반할 때의 ADC에 대한 한가지 방식을, 플래시 ADC라고 할 수 있다. 통상적인 플래시 ADC 시스템에서는, 아날로그 입력 신호를 샘플링하고, 샘플링된 신호의 진폭을 아날로그 기준 신호와 비교하는데, 통상적으로는 한번에 비교해서, 디지털 표현을 생성한다. 예를 들어, n비트의 플래시 ADC에서, 입력 신호는 2ⁿ-1개의 동일 간격의 기준 레벨(예를 들어, 전압 기준 레벨)과 동시에 비교되어, 온도계 코드(thermometric code)(예를 들어, 디지털 신호)를 생성하는데, 이 온도계 코드에 의해, 이하에 설명하는 도 1에 나타낸 바와 같이, 디코딩 이후에, ADC의 n비트 출력 코드를 구한다.

도 1은 본 개시의 소정의 구성에 의한 플래시 ADC 회로(100)의 예를 나타내는 블록도이다. 플래시 ADC 회로(100)는 기준 전압 분리 회로(reference voltage divide circuit)(120), 비교기 회로(130), 및 온도계 디코더(thermometric decoder)(140)를 포함한다. 기준 전압 분리 회로(120)는 자신의 포트(110, 112)에 인가된 기준 전압 Vref를 다수(즉, n개, 예를 들어 6, 8, 16개 등)의 서브-기준 전압 Vr(0)-Vr(2ⁿ-1)로 분리한다. 각각의 서브-기준 전압을 비교기 회로(130)에 의해 입력 아날로그 신호 Vin과 비교한다. 그 비교 결과 Q(0)-Q(2ⁿ-1)를 온도계 디코더(140)로부터 수신해서 n비트 출력 신호(142)로 변환한다.

이 구조의 단점은 비교기 회로(130)가 많은 비교기를 필요로 하고 비교기의 오프셋 전압이 입력 신호의 최하위 비트(LSB)의 값의 절반 이하로 할 필요가 있다는 것이다. 그렇지 않으면, 비교기 회로(130)의 출력 코드(142)는 온도계 신호로서 보증되지 않을 수 있으며, 온도계 디코더(140)의 단조성(monotonicity)이 보장되지 않을 수 있다. 따라서, 이러한 구조의 적용은 낮은 분해능(예를 들어, 6 비트 이하)의 변환에 한정될 수 있다.

파이프라인 ADC

높은 분해능을 얻기 위해, 변환은 파이프라인(pipeline) ADC를 통해 여러 단계에서 실현될 수 있으며, 파이프라인의 각 단(stage)에서는, 도 2에 나타내고 이하에 설명하는 것처럼, 하나 이상의 비트를 추출할 수 있다.

도 2는 본 개시의 소정의 구성에 의한 파이프라인 ADC 회로(200)의 예를 나타내는 블록도이다. 파이프라인 ADC 회로(200)는 다수의 단(stage)(예를 들어, 단(210, 220, 230)) 및 디지털 조합 회로(digital combining circuit)(240)를 포함한다. 각 단(예를 들어, 단(210, 220 또는 230))에서, 입력 신호(예를 들어, Vin, V1, V2 또는 Vm-1 중의 하나)는 먼저 샘플링된 후, 코스(coarse) ADC(예를 들어, 낮은 분해능을 가진 소형의 플래시 ADC이며, 212, 222 또는 232 중의 하나)에 의해 양자화되어, 코스 코드(coarse code) Qi(예를 들어, Q1, Q2,..., Qm)를 구할 수 있다. 이러한 신호(즉, Qi)의 디지털 추정은 피드백 DAC(예를 들어, 214 또는 224 중의 하나)에 의해 아날로그 도메인(예를 들어, 신호 Vdac1 또는 Vdac2)으로 역변환된 후, 해당 단의 샘플링된 입력 신호(예를 들어, Vin, V1, V2 또는 Vm-1 중의 하나)로부터 감산될 수 있다. 감산의 결과는 이득 단 Gi(예를 들어, 이득 단 G1-216 또는 G2-226)에서 증폭되어, i번째 이득 단 Gi의 출력에서 양자화 오차의 이미지로 해석될 수 있는 잔류 전압 Vi(예를 들어, V1, V2 또는 Vm-1)를 얻을 수 있다. 파이프라인의 다음 단에서의 이러한 양자화 오차를 평가함으로써, 추정을 정밀화할 수 있다. 그러나, 파이프라인의 최종 단(즉, 단(230))에서, 양자화된 신호는 아날로그로 역반환되어 잔류 전압(예를 들어, Vm)을 생성할 수 없는데, 이 잔류 전압은 더 이상 처리되지 않기 때문이다.

ADC의 입력 신호 전압(예를 들어, Vin)의 범위가, 예를 들어, 0V와 Vref의 사이라고 하고, 이 범위가 각 단 내에서의 코스 ADC(예를 들어, 212, 222 또는 232 중의 하나)의 범위에 대응한다고 하면, 각 DAC(예를 들어, 214 또는 224)의 출력 범위는 0과 Vref의 사이가 되며, 각 단에서의 출력 전압 Vdaci는 Q1*Vref가 되고, Qi는 i번째 단의 ADC의 출력 코드(즉, DAC의 입력 코드)가 된다. 따라서, 다음의 관계가 성립한다.

V1=G1*(Vin-Vdac1)=G1(Vin-Q1*Vref)

V2=G2*(V1-Vdac2)=G2(V1-Q2*Vref)

V3=G3*(V2-Vdac3)=G3(V2-Q3*Vref)

이들 식을 반전시키면,

Vin=Vref*Q1+V1/G1

V1=Vref*Q2+V2/G2

V2=Vref*Q3+V3/G3

이들 식을 조합하면,

Vin=Vref*(Q1+Q2/G1)+V2/(G1*G2)

한편, 3번째 파이프라인 단을 고려하면,

Vin= Vref*(Q1+Q2/G1+Q3/(G1*G2))+V3/(G1*G2*G3)

실제로, 잔류 증폭기(216, 226)에 대한 이득 G1 및 G2는 아날로그 이득(예를 들어, 커패시터 값의 비율)이지만, 공칭적으로 정수, 일반적으로는 2승에 대응(부정합 및 이득 오차는 무시)하며, 이들 이득은 상이한 단으로부터 출력을 조합하는 디지털 회로에서의 인수(factor)를 승산하는 것으로 디지털 도메인에 용이하게 매핑될 수 있다. 따라서, 출력 코드가 디지털 도메인에서 다음과 같이 계산된다.

Code=K1*Q1+K2*Q2+K3*Q3

여기서, K1=1, K2=K1/G1=1/G1이고, K3=K2/G2=1/(G1*G2)이며, 다음 관계가 성립한다.

Vin=Vref*Code+V3/(G1*G2*G3)

상기 식은 출력 코드가 입력 신호 전압에 비례한다는 것을 나타내며, 따라서 입력 신호 전압을 나타낼 수 있으며, 양자화 오차는 최종 단(구현할 필요는 없음)의 잔류 전압을 나타내는 V3/(G1*G2*G3)에 비례한다. 각 단에서 수행되는 이득은 일반적으로 2^k에 대응하는데, 여기서 k는 해당 단에서 분해한 비트의 수이며, 입력에 나타나는 양자화 오차는 단의 수를 증가시킴에 따라 더 작게 된다. 예를 들어, 2개의 비트를 단마다 분해한 경우, 잔류 전압은 각 단에서 4개로 증폭될 수 있다.

파이프라인 ADC 회로(200)에 의하면, 정밀도는 코스 ADC의 정밀도(즉, 비교기의 임계값)에 의해 제한되지 않는데, 리던던시 기술을 사용함으로써, 제1 단에서의 판정의 작은 오차가 다음 단에서 보상될 수 있다. 그러나, 정밀도는 각 단의 피드백 경로에서 DAC(예를 들어, 214 또는 224)의 정밀도에 의해 그리고 잔류 전압 증폭기(residue amplifier) Gi(예를 들어, 216 또는 226)의 이득의 정밀도에 의해 크게 제한받는다. 10 비트 분해능이 요구되고, 2 비트가 제1 단으로부터 추출되는 경우를 예로 든다. 이것은 제1 단의 잔류 전압 V1이 8비트의 정밀도로 평가된다는 것을 의미하며, 제1 이득 단(216)의 이득 G1에 대한 이득 오차가 1/256=0.4%보다 대체로 양호한 정밀도를 갖는 것을 나타낸다. 이것은 잔류 증폭기의, 주로 고속에서 동작할 때의 세틀링(settling)에 대한 심각한 제한을 가한다.

알고리즘 ADC

알고리즘 방식의 ADC는 파이프라인 ADC 회로와 유사하며, 파이프라인의 제1, 제2,... 최종 단까지의 함수를 시분할로 연속해서 수행하는 하나의 단이 구현되는 점이 다르다. 따라서, 시간 k에서의 증폭기의 출력은 시간 단계 k+1에서 동일한 블록의 입력으로서 작용한다. 이것은 알고리즘 ADC에 의해 샘플링될 수 있는 데이터의 스루풋을 감소시키는데, 동일한 블록이 입력 전압의 새로운 샘플을 처리하기 전에 변환 알고리즘의 상이한 단계를 연속해서 수행하기 때문이다. 따라서, 알고리즘 ADC는 고속 동작에는 적합하지 않고 적은 면적의 용도에 더 적합하다.

SA ADC

SA ADC의 장점은 잔류 전압 증폭을 필요로 하지 않는다는 것인데, 도 3에 나타내고 이하에 설명하는 바와 같이, 변환이 하나의 단에서 구현되기 때문이다.

도 3은 본 개시의 소정의 구성에 의한 SA ADC 회로(300)의 예를 나타내는 블록도이다. SA ADC 회로(300)는 입력 샘플러(input sampler)(310), 피드백 DAC(320), 비교기(330), 및 SAR(340)을 포함할 수 있다. 입력 샘플러(310)는 스위치(S1) 및 커패시터(Cin)를 포함할 수 있으며, 입력 신호 전압(예를 들어, Vin)을 샘플링하고, 샘플링된 입력 신호 전압을 생성하도록 구성될 수 있으며, 이 샘플링된 입력 신호 전압은 비교기(330)에 의해 피드백 DAC(320)의 출력 신호와 비교될 수 있다. SAR(340)은 샘플링된 입력 신호 전압과 비교될 수 있는 피드백 DAC(320)의 연속하는 입력 코드를 생성한다. SAR(340)은 비교 결과를 수신하고, 수신한 비교 결과에 기초해서 출력 코드(342)를 판정한다.

SA ADC 회로(300)의 동작에는, 샘플링된 입력 신호 전압을 최적으로 근사처리하고 일반적으로 양분하게 되는 DAC 레벨을 찾는 과정을 포함한다. 하나의 관점으로서, SA ADC 회로(300)의 동작은 샘플링된 입력 신호 전압을 최적으로 근사하는 DAC 레벨을 찾는 과정으로 이루어진다. 예를 들어, SA ADC 회로(300)의 입력 신호 전압의 범위와 피드백 DAC(320)의 출력 범위가 0과 Vref 사이가 되고, SA ADC 회로(300) 및 피드백 DAC(320)의 분해능이 8비트인 경우를 고려한다. 이 경우, 동작의 시작 시점에서, 입력 전압은 0과 Vref 사이의 범위 내인 것으로 알게 된다. 제1 단계에서, 입력 신호 전압은 DAC 코드 1000 0000을 피드백 DAC(320)에 부여함으로써 Vref/2와 비교된다. 그 결과의 비트(예를 들어, 비교기(330)의 출력)가 하이 값이면, 입력 신호 전압은 Vref/2보다 높게 되는 것을 알게 되며, 따라서 Vref/2와 Vref 사이가 되며, 그렇지 않으면 입력 신호 전압은 0과 Vref/2 사이가 된다. 따라서, 불확정성(즉, 입력 전압이 그 사이에 있는 것을 알게 된 간격)이 2배로 감소한다. 예를 들어, 제1 비트가 0이면, 피드백 DAC(320)에 적용된 다음 비트는 0100 0000이 되어, 입력 전압과 비교될 전압 Vref/4를 생성한다. 제2 비트가 로우 값이면, 입력 전압은 0에서 Vref/4까지의 간격 내인 것을 알게 되며, 그렇지 않으면, Vref/4와 Vref/2 사이의 간격 내가 되며, 불확정성은 다시 2배만큼 감소된다. 최종 경우에서는, 예를 들어, 피드백 DAC(320)에 부여된 제3 코드가 0110 0000으로서, 3/8*Vref의 전압 레벨 등을 생성한다. 결론적으로, 각 단계에서, 하나의 비트가 분해되고 불확정성이 2로 나눠진다. 이러한 SA ADC의 구현 예는 본 명세서에서 설명하는 도 4에 나타낸 바와 같이, 스위치형 커패시터에 기초한다.

SA ADC 의 스위치형 커패시터 구현

도 4는 본 개시의 소정의 구성에 의한 스위치형 커패시터(switched capacitor) SA ADC 회로(400)의 예를 나타내는 블록도이다. 이 ADC 회로(400)는 DAC(410), 스위치(S1, S2, S3), 커패시턴스(Ci)를 가진 입력 커패시터(Cin), 증폭기(420), 비교기(430), 및 SAR(440)을 포함할 수 있다. 프라차지 페이즈(precharge phase) 1 중에는, 스위치(S1, S3)가 폐쇄되고, 입력 커패시터(Cin)는, 입력 커패시터(Cin)의 하나의 전극을 입력 신호 Vin에 연결하고, 커패시터(Cin)의 다른 전극을 증폭기(420)의 가상 접지(Vgnd)에 연결함으로써, 입력 전압 Vin으로 프리차지되며, 이 페이즈에서는, 피드백 경로 주변의 스위치(S3)에 의해 폐쇄 루프로 설정된다. 증폭기(420)의 포지티브 입력이 전압 Vgnd에 연결되는 경우, 이 증폭기의 오프셋 전압을 무시한다고 하면, 증폭기(420)의 네거티브 입력 또는 가상 접지는 동일한 전압 Vgnd가 된다. 프리차지 페이즈의 종료 시점에서는, 스위치(S1, S3)가 개방되어, 입력 커패시터 Cin 양단의 전하 Q=Ci*(Vin-Vgnd)가 고정되고, 증폭기는 개방 루프로 설정되며, SA 페이즈를 수행하기 위해 비교기(예를 들어, 비교기의 제1 단)로서 작용한다. 이어서, 스위치(S2)를 폐쇄시키는 것에 의해, 입력 커패시터 Cin이 DAC(410)에 연결된다. 커패시터 Cin 양단의 전압차(Vin-Vgnd)를 일정하게 함에 따라(방전 경로가 없기 때문에), 커패시터 Cin의 전극 상의 전압은 증폭기(420)의 네거티브 입력에 연결되고(비교기로서 작용함), Vdac-Vin+Vgnd가 되며, 비교기(즉, 개방 루프로 설정된 증폭기(420))의 제1 단의 양 입력 간의 차분 오차 전압 Verror이 Verror=Vdac-Vin이 된다. Vin과 Vdac 간의 차는 커패시터 Cin의 우측 전극의 전압을 Vin에서 Vdac로 스위칭함으로써 직접 얻어지며, 이 동안 커패시터 Cin 양단의 전하를 일정하게(전압을 일정하게) 유지한다.

ADC 회로(400)는 스위치(S1, S2, S3) 및 요소(430, 440)("피제어 구성요소 A")를 제어하도록 구성된 페이즈 제어기 모듈(phase controller module)(495)을 포함하여, 피제어 구성요소 A로 하여금, 상기 설명한 기능들 모두 또는 그중 일부를 수행하도록 할 수 있다. 증폭기(420)를 스위치형 증폭기 또는 증폭기 회로라고도 한다.

용량성 DAC 에 기초한 전하 재분배 기능을 가진 SA ADC 의 스위치형 커패시터 구현

도 5는 본 개시의 소정의 구성에 의한, 전하 재분배(charge-redistribution) 스위치형 커패시터 SA ADC 회로(500)의 예를 나타내는 블록도이다. 도 5에서는, 간단히 나타내기 위해, ADC 회로(500)의 대응하는 비교기, SAR 및 페이즈 제어기 회로를 도시하지 않고 있다. 증폭기(520)는 도 4의 증폭기(420)와 유사하다. ADC 회로(500)에서는, 입력 커패시터(예를 들어, 도 4의 입력 커패시터 Cin)에 인가될 전압 Vdac를 생성하는 대신에, SA 페이즈에서, 도 4의 입력 커패시터 Cin이 커패시터 그룹(예를 들어, 커패시터 어레이 Cin1, Cin2,..., CinN)으로 분해되어, 용량성 DAC(510)를 구현한다. 커패시터 어레이(예를 들어, Cin1, Cin2,... 또는 CinN)는 포지티브 기준 전압 Vrefp 또는 네거티브 기준 전압 Vrefn(예를 들어, 0 또는 접지 전위를 포함)에 독립적으로 접속되기 때문에, DAC(510)는 Vrefp 또는 Vrefn에 연결되는 어레이 내의 다수의 커패시터 어레이를 제어하도록 구현된다. 커패시터 어레이의 각각은 임의의 개수의 동일한 기본 커패시터로 이루어질 수 있으며, 커패시터 어레이는 단일 커패시터 또는 이중 커패시터 아니면 이들 모두를 포함해서 구성될 수 있다.

SA ADC의 장점 중 한가지는 잔류 전압을 정량화하기 위해 잔류 전압(즉, 도 4의 DAC(410)의 입력 전압 Vin 및 Vdac 간의 전압차)을 정밀하게 재증폭할 필요가 없다는 것인데, 입력 신호 전압을, 플래시 ADC와 달리, 동일한 비교기(도 4의 비교기(430))에 의해 상이한 레벨과 항상 비교하며, 서로 상이한 비교기들 사이에서는 부합의 문제가 없기 때문이다. SA ADC에서, 비교기의 오프셋은 단순히 ADC의 특징의 전체 오프셋으로 될 것이지만, 그 분해능에는 영향을 미치지 않을 것이다. 분해능의 요건을 정밀하게 하기 위해, 비교기는 낮은 노이즈와 하나의 LSB보다 낮은 히스테리시스 레벨을 갖는다. SA의 정밀도는 기본적으로, 통상 전하 재분배 ADC 내의 커패시터 어레이의 커패시터 사이에서의 매칭에 의해 정해지는, 피드백 DAC(예를 들어, 용량성 DAC(510))의 정밀도에 의해 결정된다. 앞서 언급한 이유 때문에, SA는 고속(예를 들어, 1 GS/s 정도) 동작을 포함하는 용도에서 사용될 수 있는 것이 일반적이다. 더 많은 수의 SA ADC 회로를 삽입하는 것에 의해, ADC 회로의 속도를 더 빠르게(예를 들어, GS/s의 수십 배) 할 수 있다.

그러나, SA ADC의 단점은, SA 단계마다 하나의 비트만 계산되기 때문에, 하나의 변환에서의 단계의 필요한 수는 SA의 비트의 수에 대응한다는 것이다. 따라서, 8비트 SA ADC의 경우, 1/8 이하의 변환 시간이 각 SA 단계에 할당되며, 일부 시간은 프리차지 페이즈에 할당된다. 고속 ADC(예를 들어, 1 GS/s 이상)의 경우에는, 이것이 DAC의 세틀링 및 비교기의 속도를 크게 제한하기 때문에, 소비 전력에 악영향을 준다. 이에 비해, 파이프라인 ADC는 각 클록 사이클마다 변환을 수행하고, 각 단은 다중 비트 양자화를 수행할 수 있다.

하나의 관점에서, DAC(510)는 도 4의 DAC(410)의 기능을 포함한다.

본 개시의 다양한 구성은 SA 사이클(또는 SA 단계)마다 둘 이상의 비트를 처리함으로써 SA ADC에서의 단계의 수를 감소시키는 해결방안을 제공한다. 이러한 해결방안의 하나의 예로서, 도 6에 나타내고 이하에 설명하는 다중 비트 SA ADC를 구현하는 것이 있다.

6비트 ADC 의 예

도 6은 본 개시의 소정의 구성에 의한, 2개의 비트를 한번에 계산하도록 구성된 하드웨어가 추가된 6비트 ADC 회로(600)의 구현 예를 나타내는 블록도이다. 6비트 ADC(600)는 다수(예를 들어, 3개)의 6비트 전하 재분배 DAC(610), 스위치형 증폭기 회로(620), 비교기(630), 및 SAR(640)을 포함할 수 있다. 6비트 전하 재분배 DAC(610)(이하, "DAC(610)"이라고 함)의 용량성 어레이(612)의 각각은 제1 페이즈에서 입력 신호 전압 Vin으로 프리차지되는 기본 커패시터의 어레이로 구성될 수 있다.

프리차지 페이즈 이후에, 각각의 DAC(610)의 동작은 상기 설명한 도 4의 DAC(410)의 동작과 유사하다. 제1 페이즈 동안, 입력 신호 전압 Vin은 3개의 용량성 어레이(612)에서 동시에 샘플링된다. ADC 회로(600)가 6비트 ADC로서 동작함에 따라, 출력 코드는 0과 63 사이가 된다. SAR 사이클당 2개의 비트가 처리되기 때문에, 입력 신호 전압이 포함되는 것으로 알려진 간격 내의 불확정성은 각 페이즈에서 4로 나눠진다. 따라서, 출력 코드가 있는 간격이 4개로 나눠진다. 처음에, 출력 코드의 경우, 간격 [0, 64[ 내의 값이 사용된다. "[m, n["이라는 표기는 m과 n 사이에서 m을 포함하고 n을 배제한다는 것으로 이해하면 된다. 불확정성을 4로 나누기 위해, 입력 신호 전압은 제1 SAR 사이클 동안 3개의 DAC(610)와 비교기(630)에 의해 DAC 코드 16, 32 및 48에 대응하는 전압과 동시에 비교된다. 이것은 코드 16, 32 및 48을 3개의 DAC(610)에 부여함으로써 달성된다. 입력 신호 전압이 39와 40 사이가 되면, 3개의 비교기(630)는 해당 신호가 16보다 크고, 32보다 크며, 48보다 작은 코드에 대응한다는 것을 나타낸다. 따라서, 제1 SAR 단계 이후에, 코드는 간격 [32, 48[이 된다는 것을 알게 되고, 이것은 초기 간격 [0, 64[보다 4배 작은 것이 된다. 제2 SAR 사이클에서, 그 결과로서의 간격 [32, 48[은 다시 4로 나눠진다. 이것은 코드 36, 40 및 44를 3개의 DAC(610)에 부여함으로써 달성된다. 입력 신호 전압은 39와 40 사이의 코드에 대응하기 때문에, 3개의 비교기는 코드가 36을 넘고, 40보다 작고, 44보다 작다는 것, 간격 [36, 48[가 된다는 것을 나타낼 것이며, 이것은 제1 SAR 사이클로부터의 간격보다 다시 4배 작은 것이 된다.

제3 및 최종 SAR 사이클에서, 간격 [36, 40[은 코드 37, 38 및 39와 동시에 비교함으로써 LSB를 취득하기 위해 4로 다시 나눠진다. 비교기(630)는, 이 경우, 입력 신호 전압이 코드 37, 38 및 39에 대응하는 DAC(610)의 전압보다 높고, 따라서, 39와 40 사이의 입력 코드에 대응하고, 라운드 처리되고, ADC 회로(600)의 출력 코드(642)에 대해 39의 값을 부여하는 것을 나타낸다. 종래의 SA 사이클당 하나의 비트를 사용하는 구현에 있어서, 하나의 비교기와 64개의 기본 커패시터로 이루어진 하나의 6비트 용량성 DAC가 사용된다. 이에 대하여, ADC 회로(600)에서는, 각 사이클마다 2개의 비트가 계산되고, 3개의 6비트 용량성 DAC(610)와 3개의 비교기(630)가 병렬로 연산되기 때문에, 점유 면적 및 소비 전력의 관점에서 큰 단점이 있다.

ADC(600)는 도 6에 나타낸 계산 중의 일부 또는 모두를 제어하기 위해 페이즈 제어기 블록(예를 들어, 495)을 포함할 수 있다.

아날로그-디지털 변환의 다른 방법으로서 이하에 설명하는 관점의 장점은, 개시된 관점에 의하면, 용량성 DAC의 면적을 증가시키거나 여러 개의 DAC 동작을 병렬로 수행하지 않고도, 사이클당 1비트 이상의 처리가 가능하다는 것이다. 개시된 관점의 다른 특징은 SA 알고리즘에 리던던시를 포함한다는 것으로서, 알고리즘의 제1 단계에서의 작은 판정 오차가 하나 이상의 최종 단계에서 보정될 수 있다.

분할된 용량성 어레이를 가진 ADC

n비트의 SA ADC 회로를 달성하기 위해, 몇 개의 n비트 DAC를 병렬로 구비하고, 여러 상이한 n비트 코드를 각각 사용하고, 몇 개의 비교기(예를 들어, 도 6의 ADC(600)에서 사용되는 것으로서, 6비트 ADC를 구현하기 위해 3개의 완전한 6비트 DAC가 병렬로 사용됨)를 사용하는 대신에, 전체 용량성 어레이를 SA 사이클의 제1 부분에 대해 더 낮은 분해능을 갖는 더 작은 어레이로 분할하고, 하나 이상의 최종 SA 사이클 동안 다시 병합하는 것을, 도 7에 도시하고, 이하에 설명한다. 하나의 관점으로서, 전체 용량성 어레이는 적어도 하나의 최종 SA 사이클 동안 병합된다.

도 7은 본 개시의 소정의 구성에 의해, 8비트 DAC 어레이를 다수의 사이클 동안 4개의 6비트 어레이(710)로 분할한 8비트 ADC 회로(700)의 구현 예를 나타내는 블록도이다. 8비트 ADC 회로(700)(이하, "ADC(700)"이라고 함)는 6비트 용량성 전하 재분배 서브-DAC(이하, "서브-DAC(710)"라고 함), 스위치(SM11, SM12, SM21, SM22, SM31, SM32), 스위치형 증폭기(720), 비교기(730), 및 SAR(740)을 포함할 수 있다. 입력 신호 전압이 접지 전위(즉, 0V=Vrefn)부터 Vrefp까지의 범위를 갖는 ADC(700)의 동작은 적어도 제1 SA 단계 동안 SA 단계마다 2개의 비트를 계산하는 것에 기초한다. 본 명세서에서 설명하는 예에서, 입력 신호 전압 Vin은 141.2/256*Vref에 대응하며, 141의 8비트 출력 코드(742)가 생기는 것으로 예상된다. 8비트 ADC를 달성하기 위해, 256개의 기본 커패시터를 가진 8비트 DAC가 요구되며, 각각 64개의 기본 커패시터를 포함하는(간단히 나타내기 위해, 2개만 도시함) 4개의 서브-DAC(710)로 그룹화된다. 사이클당 2개의 비트를 계산하기 위해, 사이클당 3개의 비교기가 수행된다. 그러나, 도 6의 구성이 사용되었을 경우에 필요하게 되었을, 3개의 8비트 DAC를 병렬로 사용하는 대신에, 256개의 기본 커패시터를 가진 8비트 DAC의 총 어레이가 6비트 DAC로서 각각 동작하는 7개의 서브-DAC(710)로 분할된다. 임의의 사이클에서, 4개의 서브-DAC(170) 중의 나중에 3개의 비교 비트를 가지는 3개의 서브-DAC에 대하여 3가지 다른 코드가 사용될 수 있다. 구현을 간단히 하기 위해, 각 서브-DAC(710)에 하나의 비교기(730)가 관련되기 때문에, 각 서브-DAC(710)는 제1 사이클 동안 입력 코드로 동작될 수 있으며, 여기서는 3개의 비교기가 사용된다.

입력 전압 신호가 먼저 4개의 6비트 서브-DAC(710)로 샘플링된다. 처음 6비트가 도 6과 관련해서 설명한 것과 같이 계산된다. 제1 SA 사이클에서, 출력 전압 신호에 대한 불확정성을 4로 나누기 위해, 입력 전압 신호가 다음의 기준 전압과 비교된다: 1/4*Vref, 2/4*Vref, 및 3/4*Vref. 이것은 코드 16=1/4*64, 32=2/4*64, 및 48=3/4*64를 4개의 서브-DAC(710) 중의 3개의 서브-DAC(예를 들어, SAR(740)에 의해 생성된 Code_dac1, Code_dac2, 및 Code_dac3)에 부여함으로써 실현될 수 있다. 입력 전압 신호가 141.2/256*Vref=35.3/64가 되기 때문에, 입력 신호 전압은 2/4*Vref와 3/4*Vref 사이의 간격 내에 있다는 것을 알게 되므로, 대응하는 6비트 코드가 32 내지 48의 범위 내에 있게 되는 것이 예상된다.

제2 SA 사이클에서, 2/4*Vref=32/64*Vref과 3/4*Vref=48/64*Vref 사이의 간격이, 4개의 서브-DAC(710) 중의 3개의 서브-DAC에 코드 36, 40 및 44를 사용함으로써, 4로 다시 나누어진다. 입력 신호 전압이 35.3/64*Vref이기 때문에, 찾을 6비트 코드에 대한 간격은 범위 [32, 365[에 한정된다.

제3 SA 사이클에서, 입력 신호 전압은 코드 33, 34 및 35를 3개의 상이한 서브-DAC(710)에 부여함으로써 33/64*Vref, 34/64*Vref, 및 35/64*Vref와 비교된다. 입력 신호 전압은 35/64*Vref와 36/64*Vref 사이의 간격, 따라서 140/256*Vref와 144/256*Vref 사이의 간격이 될 것이라고 알게 됨으로써, 출력 코드(742)는, 6개의 최상위 비트(MSB)가 이미 3개의 단계 이후에 판정된 것을 나타내는 간격 [140, 144[이 된다. 2개의 최종 비트(즉, LSB)를 찾기 위해, 4개의 서브-DAC(710)가 상호접속용 스위치(SM11, SM21, SM31)를 통해 병합되어 하나의 8비트 DAC가 된다. 이 시점에서, ADC(70)는 한번에 하나의 비트를 계산하는 통상의 SAR로서 동작한다. 간격 [140, 144[를 2로 나누기 위해, 먼저 142에 대응하는 8비트 코드가 부여된다. 이것은 코드 35를 4개의 서브-DAC(710) 중의 2개의 서브-DAC에 부여함으로써 달성되며, 코드 36은 다른 2개의 서브-DAC(710)에 부여됨으로써, 서브-DAC(710)에 의해 형성된 총 8비트 DAC에 대해 코드 142=35+35+36+36이 된다.

서브-DAC(710)의 출력은 스위치(SM11, SM21, SM31)를 통해 상호접속되기 때문에, 비교기(730)의 입력 포트는 서로 효과적으로 쇼트 되고, 비교기(730)는 이들이 0 또는 무시할 정도의 오프셋을 갖는 경우, 동일한 결과를 갖게 된다. 따라서, 비교기(730) 중의 임의의 것이, 신호가 142/256*Vref 보다 작거나 큰지 여부를 판정하는 데에 사용될 수 있다. 이 단계의 끝에서, 입력 전압은 142/256*Vref보다 작다는 것을 알게 되고, 찾은 8비트 출력 코드(742)는 범위 [140, 142[ 내에 있게 된다고 예상된다.

본 개시의 소정의 구성에 있어서, 비교기(730)를 병렬로 상호접속함으로써 더 높은 정밀도를 얻을 수 있으며, 이에 의해 이들의 노이즈와 오프셋 전압을, 스위치(SM12, SM22, SM32)에 의해(출력 노드와 일부의 내부 노드는 상호접속될 수 있지만, 도 7에서는 간단히 나타내기 위해 도시하지 않는다) 평균화할 수 있다.

최종 SA 단계의 경우, 코드 141은 코드 35를 3개의 서브-DAC(710)에 부여하는 것에 의해 사용되고, 코드 36은 최종 서브-DAC(710)에 부여됨으로써, 코드 141=35+35+35+36이 된다. 이 비교 결과는, 입력 전압이 141/256 및 142/256 사이의 범위 내에 있으며, 141의 8비트 출력 코드, 즉 예상된 값이 된다는 것을 나타낸다.

상기 예에서, 출력 코드(742)의 8개의 비트를, 커패시터의 수를 증가시키지 않고도, 8개의 단계 대신에 5개의 단계에서 구하는데, 단계 1, 2, 및 3에 대해 단계당 2개의 비트를 구하게 되며, 단계 4 및 5에 대해서는 단계당 하나의 비트를 구하게 된다.

하나의 관점으로서, 비교기(730)가 동일한 오프셋 값을 갖는 것이 중요할 수 있지만, 비교기(730) 간의 상대적 오프셋이, 이들의 입력이 서로 쇼트될 때에 이들의 출력을 비교함으로써 관찰될 수 있다. 하나의 비교기의 출력이, 이들의 입력이 서로 쇼트된 동안, 일반적으로 다른 것들보다 높으면, 그 특정 비교기의 오프셋은 다른 것들보다 낮다는 것을 의미한다. 이들 오프셋 오차는, 예를 들어, 오프셋을 조정하는 피드백 루프에 의해 보상될 수 있다. 일례로, DAC를 구성하는 피드백 루프가 각 스위치형 증폭기(720)의 입력 노드와 출력 노드 사이에 위치될 수 있다. 이러한 피드백 루프는 도 7에서는 도면을 간단히 나타내기 위해 도시되어 있지 않지만, 그 사용은 앞서 설명한 내용으로부터 이해될 수 있을 것이다.

상기 예에서, 출력 코드는 소정 수의 판정에 의해 달성되지만, 리던던시는 제공되지 않는다. 하나의 관점에서, 해당 구현에서 모든 판정이 정확하게 이루어지면, 이러한 리던던시를 해당 처리 내에 포함시키지 않아도 될 것이다.

분할된 용량성 어레이와 리던던시를 가진 ADC

초기 단계에서 얻어진 잘못된 판정을 보정할 가능성을 포함하는 것이 바람직할 수 있다. 예를 들어, 제1 단계에서, 비교 결과가, 신호가 Vref/2 =128/256*Vref보다 작다고 잘못 나타내는 경우, 128 또는 이를 넘는 출력 코드 값에 최종적으로 수렴할 수 없게 된다. 판정 오차 허용(decision error tolerance)이 가능하도록 하기 위해, 수행할 비교의 횟수를 증가시킴으로써, 일부의 리던던시를 추가한다. 리던던시를 추가하기 위해, 도 7의 제4 서브-DAC(710)와 각 단계에서 4번째 코드를 사용하기 위해 도 7의 비교기(730) 중의 하나로부터 혜택을 얻을 수 있다. 종래의 및 추가의 비교는, 이하에 설명하는 도 8 및 도 9에 나타내는 비교 레벨을 사용하여 구현될 수 있다.

분할된 용량성 어레이를 갖는 ADC 에 관한 추가의 설명

하나의 관점에서, 도 7의 ADC 회로(700)는 스위치(SM11, SM12, SM21, SM22, SM31, SM32), 스위치형 증폭기(720), 비교기(730), 및 SAR(740)("피제어 구성요소 B") 등과 같이, 도 7에 나타낸 구성요소 중의 적어도 일부를 제어하는 페이즈 제어기 모듈(795)을 포함함으로써, 피제어 구성요소 B로 하여금 상기 설명한 기능들 중 일부 또는 모두를 수행하도록 할 수 있다. 제어용 접속은, 도면을 간단히 나타내기 위해 도 7에서는 명시적으로 도시하고 있지 않지만, 이러한 접속은 모듈(795)과 각각의 피제어 구성요소 B 사이에 위치하며(도 4와 유사한 방식으로), 이들 접속이 도시된 것으로 간주한다.

일례로, 각각의 서브-DAC(710)는 도 5의 도면부호 510으로 나타낸 요소를 포함할 수 있으며, 이중 커패시터, 단일체 커패시터 또는 이들의 조합을 포함할 수 있다. 다른 예로서, 각각의 서브-DAC(710)는 도 4에 나타낸 구성요소(S1, S2, 410, Cin)를 포함할 수 있다.

하나의 관점에서, 스위치형 증폭기(720)와 비교기(730)는 함께 붙어서 비교기(735)인 것으로 보일 수 있다. 간단히 나타내기 위해, 도 7의 점선 박스로 하나의 비교기(735)만을 나타내고 있다. 스위치형 증폭기(720)의 각각은 제1 페이즈(스위치형 증폭기(720) 내의 각각의 션트 스위치(725)가 닫혀 있는 경우) 중에 전치 증폭기로서 보일 수 있으며, 이 전치 증폭기는 전치 증폭기의 입력 및 출력을 쇼트시킴에 따라, 자동 영점 증폭기(auto-zeroing amplifier)로서 작용할 수 있다. 제2 페이즈(스위치형 증폭기(720) 내의 각각의 션트 스위치(725)가 열려 있는 상태) 중에는, 전치 증폭기가 높은 이득을 가진 고정형 이득 증폭기(fixed-gain amplifier)로서 작용할 수 있지만, 이득은 정확하게 할 필요는 없다. 하나의 관점으로서, 비교기(730)는 래치(latch)로 구현될 수 있다.

다른 구성으로서, 출력 노드 스위치(도 7에는 도시되어 있지 않지만, 입력-노드 스위치(SM12, SM22, SM32)와 유사함)를, 비교기(730)의 출력에 위치시킴으로써, 출력-노드 스위치가 닫힌 경우, 비교기(730)의 출력이 서로 쇼트될 수 있게 된다. 출력-노드 스위치는, 도면을 간단히 나타내기 위해 도시하고 있지 않지만, 비교기(730)의 입력 대신에 비교기(730)의 출력에 위치한다는 것 외에는, 도 7에서 스위치(SM12, SM22, SM32)와 마찬가지로 위치될 수 있다.

하나의 관점으로서, ADC 회로(700)는 다수의 슬라이스(780), 다수의 스위치(SM11, SM12, SM21, SM22, SM31, SM32 등과 같은), SAR(740), 및 페이즈 제어기 모듈(795)을 포함하는 것으로 보일 수 있다. 각각의 슬라이스(780)는 DAC(710), 증폭기(720), 및 비교기(730)를 포함할 수 있다. 하나의 바람직한 예로서, SAR 사이클당 p개의 비트를 사용해서 SAR(740) 중에서 n비트 출력 코드(742)를 생성하기 위해, 2의 p승으로부터 1을 감산하는 것에 의해 최소 개수의 슬라이스(780)(또는 최소 개수의 비교기(730))를 구할 수 있다. 이것은 (2^p)-1로 표현될 수 있으며, 여기서 n과 p는 양의 정수이고, p는 n보다 작고, p는 1보다 크다. 리던던시를 갖기 위해, 슬라이스(780)의 최소 개수(또는 비교기(730)의 최소 개수)는 (2^p)-1보다 클 것이다. 예를 들어, n이 8이고, p가 2이며, 리던던시가 사용되지 않는 경우, 슬라이스(780)의 최소 개수(또는 비교기(730)의 최소 개수)는 3이며, (2²)-1로부터 계산된 것이다. 도 7에 나타낸 예에서, n은 8이고, p는 2이며, 리던던시가 있다. 따라서, 도 7에서, 슬라이스(780)의 개수(또는 비교기(730)의 개수)는 3보다 크고, 이 예에서, ADC 회로(700)는 하나 이상의 슬라이스(또는 하나 이상의 비교기)를 갖기 때문에, ADC 회로(700)에 대한 슬라이스의 개수(또는 비교기의 개수)는 4이다. 하나의 관점에서, 슬라이스의 개수 및 비교기의 개수는 동일하다. 하나의 바람직한 관점에서, 필요한 슬라이스의 최대 개수는 (2ⁿ)-1보다 작다.

전압-간격 분리 방법

도 8은 본 개시의 소정의 구성에 의한, 후속하는 사이클에서의 전압-간격 분리의 예를 나타내는 도면이다. 도 8에 나타낸 전압 간격 DV는 간격을 나타내며, 소정의 단계 이후에, 입력 신호 전압이 내부에 있는 것으로 판정된다. 다시 말하면, 입력 신호 전압은 V1과 V2=V1+DV의 사이인 것으로 판정될 수 있다. 여기서, 예를 들어, V1=(32/64)*Vref이고, V2=(48/64)*Vref이다. 그러나, 출력 코드의 하나 이상의 중간 값에 대하여 이루어진 이전 판정 중의 하나 이상이 잘못된 것이면, 입력 신호 전압은 V1보다 약간 작게 될 것이다. 각 단계 이후의 종래의 방식에서, 전압 간격 DV는 전압 간격의 수를 3개의 위치에서 절단하고, 입력 전압 신호를 3개의 비교 레벨 V1+1*DV/4, V1+2*DV/4, 및 V1+3*DV/4와 비교함으로써, 4에 의해 추가로 분리된다. 판정 결과에 따라, 사용할 간격은 [V1, V1+1*DV/4[, [V1+1*DV/4, V1+2*DV/4[, [V1+2*DV/4, V1+3*DV/4[, 또는 [V1+3*DV/4, V2[ 중의 하나가 될 것이다. 따라서, 사용될 다음 간격은 항상 현재의 간격 내에 포함될 것이다. 이러한 방식에서는, 앞선 단계에서 이루어진 임의의 잘못된 판정에 대하여 보정할 여지가 없다. 본 예에서, 오차-신호 분리 간격의 수는 4가 되는데, 4개의 전압 간격이 존재하기 때문이다.

도 9는 본 개시의 소정의 구성에 따라, 판정 오차에 대한 허용을 가능하게 하는 개선된 전압-간격 분리 방식의 예를 나타내는 도면이다. 이전의 잘못된 판정의 보정을 가능하게 하기 위해, 도 9의 전압 간격 DV는 전압 간격 DV를 4개의 위치에서 절단하고, 도 8과 관련해서 앞서 설명한 바와 같이, 입력 전압 신호를 3개의 레벨 대신에 4개의 레벨과 비교함으로써 4개의 섹션으로 분리된다. 현재의 간격 [V1, V2[에서의 4개의 동일 간격을 가진 레벨은, 도 9에 나타낸 바와 같이, 레벨 V1+DV/8, V1+3*DV/8, V1+5*DV/8, 및 V1+7*DV/8에 대응한다. 이어서, 신호 전압 레벨이 비교기로부터의 결과를 고려한 후에, 더 작은 간격의 폭 DV/4가 된다고 판정된다. 예를 들어, 신호가 V1+DV/8보다 크고 V1+3/8*DV보다 작으면, 다음 SA 단계 동안 사용될 폭 DV/4의 동등한 간격이 된다고 판정된다. 이러한 비교에 의해, 신호가 V1+DV/8보다 작다는 것을 나타내면, 입력 신호 전압은 이론적으로는 DV/4 대신에 폭 DV/8의 간격 [V1, V1+DV/8[이 될 것으로 예상된다. 따라서, 이 경우에는 미리 하나의 추가적인 비트가 구해진다. V1>V1+7/8*DV인 경우에도 동일하게 적용된다. 이 경우, 신호가 이론적으로는 DV/4 대신에 폭 DV/8의 간격 [V1+7/8*DV, V2[=[V2-DV/8, V2[이 된다고 예상된다. 그러나, 신호에 따라, 다수의 SA 단계를 갖는 것이 유용하지 않을 수 있다. 또한, 이전의 잘못된 판정에 의해 임의의 오차를 보정하는 것이 바람직할 수 있다. 따라서, Vin<V1+dV/8이라고 판정되면, 사용할 다음 간격은 폭 DV/8의 간격 [V1, V1+DV/8[ 대신에, 폭 DV/4의 간격 [V1-DV/8, V1+DV/8[이 될 것이다. 도 9의 개선된 판정 방식을 사용함으로써, 신호가 [V1-DV/8, V1[ 사이의 간격 내에 있지만, 이전 단계에서의 잘못된 비교에 의해 V1보다 크다고 판정되었다면, 이러한 잘못된 판정은 다음 단계에서 보상될 수 있다. 신호가 간격 [V2, V2+DV/8[ 내에 있지만, V2보다 작다고 판정된 경우에도, 보정이 유사하게 행해질 수 있다. 따라서, 더 많은 비교를 이용함으로써, 일부 리던던시가 추가되고, ADC 회로는 어느 정도의 판정 오차에 대한 허용을 어느 정도까지 확장할 수 있다.

상기 개선된 분리 방식이 어떻게 작용하는지를 나타내기 위해, 입력 신호 전압이 161.2/256*Vref=40.3/64*Vref인 경우를 고려한다. 제1 단계(즉, V1=0)에서, 입력 신호 전압(예를 들어, 도 7의 Vin)은 코드 1/8*64=8, 3/8*64=24, 5/8*64=40, 7/8*64=56를 도 7의 4개의 상이한 서브-DAC(710)에 부여함으로써, 1/8*Vref, 3/8*Vref, 5/8*Vref, 및 7/8*Vref와 동일한 4개의 기준 전압과 비교된다. 입력 신호 전압과 비교되는 대응하는 기준 전압은 8/64*Vref, 24/64*Vref, 40/64*Vref, 및 56/64*Vref이다. 입력 신호 전압이 40.3/64*Vref로 됨에 따라, 이론적으로는, 입력 신호 전압이, 제1 단계 이후에, 40/64*Vref 및 56/64*Vref 사이의 간격 내에 있게 될 것으로 예상된다. 그러나, 입력 전압 신호가 40/64*Vref의 임계값에 근접함에 따라, 이러한 판정은 일부 오프셋 또는 세틀링 오차(settling error)에 기인해서 잘못 이루어질 수 있다. 대응하는 비교기가 Vin<40/64*Vref를 나타내는 경우, 사용될 다음 전압 간격은 [24/64*Vref, 40/64*Vref[이 될 것으로 잘못 판단하게 되는데, 이 값은 입력 신호 전압 레벨(예를 들어, 40.3/64*Vref)을 포함하지 않는다. 이어서, 다음 4개의 비교 레벨이 이 간격 내에서 동일한 간격을 가지며, 코드 24+1/8*16=26, 24+3/8*16=30, 24+5/8*16=34, 및 24+7/8*16=38에 대응하고, 26/64*Vref, 30/64*Vref, 34/64*Vref, 및 38/64*Vref에서의 비교 레벨에 대응한다. 신호는 40.3/64*Vref이 됨에 따라, 이 시점에서 더 정확한 판정이 없는 경우, 신호는 38/64*Vref보다 큰 것이 되며, 따라서 사용될 다음 간격은 [38/64*Vref, 42/64*Vref[이 되고, 여기서는 입력 신호를 포함하는데, 제1 단계에서의 잘못된 판정이 다음 단계에서 보상된 것을 나타낸다.

추가의 비교 단계를 계속하면, 사용할 다음 간격은 4개의 비교 레벨을 선택함으로써 4로 나눈 간격 [38/64*Vref, 42/64*Vref[이 된다. 그러나, 전과 같이, 도 7의 6비트 DAC(710) 대신에 각각의 128개의 기본 커패시터로 형성된 7비트 서브-DAC를 필요로 했던 것과 같이, 다음 임계값, 즉 38/64+1/8*4/64*Vref(즉, 38.5/64*Vref), 38/64+3/8*4/64*Vref(즉, 39.5/64*Vref), 38/64+5/8*4/64*Vref(즉, 40.5/64*Vref), 및 38/64+7/8*4/64*Vref(즉, 41.5/64*Vref)을 선택할 수는 없다. 그럼에도, 간격 [38/64*Vref, 42/64*Vref[을 정밀화하도록, Vref/64만큼 간격을 둔 4개의 기준 레벨을 선택하기 위해, 4개의 선택 레벨은 38/64*Vref, 39/64*Vref, 40/64*Vref, 및 41/64*Vref 또는 39/64*Vref, 40/64*Vref, 41/64*Vref, 및 42/64*Vref을 포함할 수 있다. 코드 38/64*Vref는 이전 단계에서 이미 사용되었기 때문에, 코드 39, 40, 41 및 42를 4개의 모든 서브-DAC(예를 들어, 서브-DAC(710))에 부여함으로써, 전압 39/64*Vref, 40/64*Vref, 41/64*Vref, 및 42/64*Vref에 대하여 4번의 비교가 이루어진다. 이어서, 신호는 40/64*Vref=160/256*Vref 및 41/64*Vref=164/256*Vref 사이의 간격 내에 있는 것으로 판정된다.

최종 단계에서, 4개의 서브-DAC는 서로 병합되고, 코드 40+40+41+41=162는 코드 40을 2개의 서브-DAC에 부여하고 코드 41을 다른 2개의 서브-DAC에 부여함으로써 사용된다. 입력 전압이 161.2/256*Vref이 됨에 따라, 비교기로부터의 대응하는 비트는 로우 값이 된다. 간격은 [160/256*Vref,162/256*Vref[에 한정되기 때문에, 코드 40을 3개의 서브-DAC에 부여하고 코드 41을 최종 서브-DAC에 부여함으로써, 입력 신호 전압을 161/256*Vref의 기준 레벨과 비교하는 것에 의해 최종 비트를 구한다. 입력 신호 전압이 161/256*Vref보다 높게 됨에 따라, 비교기로부터의 대응하는 비트가 하이 값이 되고, 입력 전압은 간격 [161/256*Vref, 162/256*Vref[ 내에 있는 것으로 판정될 것이다. 따라서, 도 7의 SAR(740)의 출력 코드(742)로서 코드 161이 제공될 것이다. 코드 161은 제1 SA 단계에서 발생하고 다음 단계에서 나중에 보상된 오차에도 불구하고, 예측 값에 대응한다. 상기 경우는 용량성 DAC 어레이를 몇 개의 서브-DAC로 분할함으로써 달성가능한 리던던시의 응용의 간단한 예를 나타낸다. SA ADC당 추출될 비트의 총수에 따라, 다른 가능성도 존재할 수 있으며, 용량성 DAC는 부분 분할된다. 예를 들어, 사이클당 1.5 비트와 유사한 기술 또는 용장 부호화 디지트(RSD: redundant signed digit)(설계자는 오차를 보상하기 위해 리던던시에 대해 0.5비트에 추가할 수 있음)가, 양호한 리던던시로 사이클당 단일 비트를 추출하기 위해, 사이클당 하나가 아닌 두 개의 비교를 이용하여 유도될 수 있으며, ADC 회로(예를 들어, 도 7의 ADC 회로(700))가 SA 페이즈의 최초 하나 이상의 단계에서 판정 오차에 대하여 크게 허용하도록 한다. 도 9에 나타낸 예에서, 오차-신호 분리 간격의 개수는 5인데, 5개의 전압 간격이 존재하기 때문이다.

플래시 ADC 를 이용하는 다중 비트 양자화

하나의 관점으로서, DAC를 여러 개의 서브-DAC로 분할하고, 분할된 서브-DAC를 SA 페이즈의 끝에서 병합하여, 최종 비트를 추출하는 다른 방법은, 다중 비트 플래시 ADC를 가진 단일의 재분배 DAC를 사용하는 것이다. 다중 비트 플래시는 소정 단계에서 오차 전압을 더 정밀하게 양자화할 수 있기 때문에, 이하의 도 10과 관련해서 설명하는 바와 같이, 둘 이상의 비트를 한번에 추출할 수 있다.

도 10은 본 개시의 소정의 구성에 따라, 플래시 ADC를 이용하는 다중 비트 SA ADC의 예를 나타내는 블록도이다. 다중 비트 SA ADC(1000)(이하, "ADC(1000)"이라고 함)는 DAC(1010), 스위치(S1, S2, S3), 입력 커패시터(Cin), PGA(1020), 플래시 ADC(1030), 및 SAR(1040)을 포함할 수 있다. 플래시 ADC는 입력 신호 전압 Vin의 현재의 추정에 대하여 오차(Vdac-Vin)를 양자화해서, 다음 단계에서 이 오차를 정밀화할 수 있다. 현재의 추정에서의 오차는 SA 페이즈의 초기에 더 클 수 있으며, 그 후에 이어지는 SA 페이즈에서는 작게 될 것이다. 따라서, 동작 중, SA 페이즈의 초기에, 플래시 ADC(1030)에 큰 입력 스윙이 부여될 수 있으며, 이 스윙은 SA 페이즈의 진행에 따라 더 작게 될 수 있다. 이러한 문제를 감소시키기 위한 한가지 방안은 플래시 ADC(1030)의 앞에 PGA(1020)를 도입하는 것이다.

하나의 관점에 의하면, ADC(1000)는 0과 Vref 사이의 레벨을 생성하기 위해 8비트 DAC 어레이(예를 들어, DAC(1010))를 사용하는 8비트 ADC를 포함할 수 있다. DAC(1010)는 용량성 어레이 내의 전하 재분배에 의해, 또는 적절한 전압 레벨의 선택을 제공하는 저항성 분압기(resistive divider)를 외부에 제공하는 것에 의해 구현될 수 있다. 입력 신호 전압이, 도 7의 ADC(700)와 관련해서 설명한 예에서와 같이, 161.2/256*Vref인 경우를 상정한다. 동작의 초기에, 프리차지의 페이즈 1 중에, 입력 커패시터(Cin)(예를 들어, 커패시터 어레이)는 커패시터(Cin)의 좌측 전극에 인가된 입력 신호 전압 Vin으로 프리차지되고, 그동안 우측 전극(예를 들어, 도 10의 err Node)는 유효하게 정의된 전원, 예를 들어 접지 전위에 스위치(S3)를 통해 연결된다.

SA 페이즈의 개시 시점(즉, 제1 SAR 사이클)에서, 입력 커패시터(Cin)는 스위치(S3)에 의해 전원(예를 들어, 접지 전위)으로부터 분리되어, 고임피던스 상태로 된다. 입력 커패시터(Cin)의 좌측 전극은 스위치(S2)를 통해 Vdac(즉, DAC(1010)의 출력 신호)에 연결되고, 미리 정해진 DAC 코드(1012)가 SAR(1040)을 통해 DAC(1010)의 입력 포트에 부여된다. 예를 들어, DAC 코드(1012)가 SAR에 의해 초기에 0으로 설정되면, DAC(1010)의 출력 포트에 0/256*Vref=0의 DAC 출력 전압 Vdac가 생긴다. 이 경우, 입력 커패시터(Cin)의 우측 전극에 인가된 오차 전압 Verr은 Vdac-Vin=0-Vin=-Vin이 되기 때문에, PGA의 입력 범위는 -Vref와 0 사이가 된다. PGA(1020)는 반전 구성이기 때문에, 네거티브 이득을 갖는다. PGA(102)의 프로그래머블 이득(programmable gain)이 이 페이즈에서 -1로 설정(예를 들어, SAR(1040)의 제어 모듈에 의해, 간단히 나타내기 위해, 도 10에서는 도시하지 않음)된 경우, 플래시의 입력 범위는 0과 Vin,max=Vref 사이가 된다. 사이클당 2개의 비트를, 리던던시 없이, 추출하기 위해, 이 범위는 플래시 ADC(1020)의 비교 임계 레벨을 1/4*Vref (즉, 64/256*Vref), 2/4*Vref (즉, 128/256*Vref), 및 3/4*Vref (즉, 192/256*Vref)로 설정함으로써 3으로 나눠진다. 입력 신호 전압이 161.2/256*Vref, 따라서 128/256*Vref 및 192/256*Vref 사이가 됨에 따라, 출력 코드에 사용할 간격은 [128, 192[가 되고, 2개의 MSB가 '10'인 것으로 판정되며, DAC에 인가되는 다음 DAC 코드(1012)는 이진 워드 '10000000'에 대응하는 128이 된다.

다음 SAR 사이클 동안의 오차 전압 Verror는 128/256*Vref-Vin, 즉 0 -Vref/4와 0 사이가 된다. 플래시 ADC의 입력 범위가 0과 Vref 사이가 됨에 따라, PGA(1020)의 다음 이득은 입력 범위를 완전히 추출하기 위해 -4의 값(이전에 추출한 2 비트에 대응함)으로 설정된다. 입력 전압이 161.2/256*Vref이 됨에 따라, 그 결과로서의 오차 전압 -Verror은 (128-161.2)/256*Vref=-33.2/256*Vref으로서, -4의 프로그래머블 이득에 의해 승산된 것이며, 플래시 ADC(1030)에 대해 132.8/256*Vref를 제공함으로써, 128/256*Vref와 192/256*Vref의 사이의 값이다. 따라서, 다음 2개의 비트가 '10'으로 판정된다.

제3 SAR 사이클에서, DAC(1010)에 부여된 DAC 코드(1012)는 SAR(1040)에 의해 '1010 0000'으로 설정되는데, 이것은 오른쪽이 0으로 채워진 4개의 취득한 비트에 대응하며, 십진수로는 160에 대응한다. 제3 SAR 사이클 동안의 오차 전압은 (160-161.2)/256*Vref=-1.2/256*Vref이 된다. 따라서, 이 사이클에서의 오차 범위는 -Vref/16과 0 사이가 되며, 제3 SAR 사이클에서 -16의 PGA(1020) 이득만큼 증폭됨으로써, 이미 취득된 4개의 비트에 대해 보상할 수 있다. 플래시 ADC(1030)의 입력 전압은 16*1.2/256*Vref=19.2/256*Vref이며, 0과 Vref/4 사이의 간격이 됨으로써, 다음 2 비트는 '00'인 것으로 판정된다.

제4 SAR 사이클에서, DAC(1010)에 부여된 DAC 코드(1012)는, '10100000'이며, 이 값은 종료 시점에서 2개의 추가된 0을 가진 6개의 취득된 비트에 대응한다. 이 특정의 경우에, 이전 사이클((1.2/256*Vref)에서와 동일한 코드가 되는데, 이전 단계에서 판정된 비트가 '00'이었기 때문이다. 그러나, 6 비트는 이미 처리되었기 때문에, 이 오차의 범위는 -Vref와 0 사이가 되며, 플래시 ADC(1030)의 입력 범위와 매칭되도록 -64만큼 승산된다. 플래시 ADC(1030)의 입력 전압은 64*1.2/256*Vref=76.8/256*Vref이 될 것이다. 이 전압은 Vref/4와 2*Vref/4의 사이가 되기 때문에, 최종 2 비트는 '01'인 것으로 판정되고, 이 값은 10100001의 출력 코드(1042)의 앞에 오며, 코드 161에 대응하고, 찾을 것으로 예상된 값이 된다. 상기 언급한 기술에서, 4개의 SA 단계에서 8비트가 구해지며, 2개의 비트는 각각의 SA 단계에서 판정된다. 상기 언급한 기술의 원리는 플래시 ADC의 비트 및 상이한 개수의 비교기를 가진 다양한 ADC를 포함하는 것으로 일반화될 수 있다.

프로그래머블 이득 및 리던던시를 가진 플래시 ADC 를 사용하는 다중 비트 양자화

도 10의 ADC(1000)의 설명에서는, 최소 횟수의 비교(사이클당 2비트에 대해 3번)가 구현되는데, 비교기(도 10의 플래시 ADC(1030)의 내부)의 오프셋 전압, 임계 전압의 값, 또는 도 10의 PGA(1020)에 대해 수행되는 이득에 기인한 오차의 보상을 제공하지 않는다. 그러나, 여기서 다시, 일부의 리던던시가, 도 9를 참조하여 설명한 바와 같이, 비교 레벨의 수를 증가시키는 것에 의해 해당 처리에 추가될 수 있다. 예를 들어, 3개가 아닌 4개의 비교 레벨을 가진 플래시 ADC를 이용함으로써, 사이클당 2 비트가 리던던시로 추출될 수 있다. 예를 들어, 3개가 아닌 4개의 비교 레벨 또는 임계값을 사용함으로써, 1/8*Vref, 3/8*Vref, 5/8*Vref 및 7/8*Vref에 3개의 레벨이 위치될 수 있기 때문에, 4개의 간격(도 9에 나타낸 바와 같이)이 아닌 5개의 간격(도 9에 나타낸 바와 같이)이 판정될 수 있어서, 제1 SAR 단계에서 일부의 오차를 보정할 수 있게 된다. 이들 보충적인 판정 레벨에 의해, 프로그램된 이득을 증가시키면서, 플래시 ADC의 입력에서의 오차의 발산(divergence)을 피할 수 있게 된다.

플래시 ADC 를 이용하는 다중 비트 양자화에 관한 추가의 설명

하나의 관점에서, 도 10의 ADC 회로(1000)는 스위치(S1, S2, S3), PGA(1020), 플래시 ADC(1030), 및 SAR(1040)("피제어 구성요소 C") 등과 같이, 도 10에 나타낸 구성요소의 적어도 일부를 제어하여, 피제어 구성요소 C가, 상기 설명한 기능들 중 일부 또는 모두를 수행할 수 있도록 하는 페이즈 제어기 모듈(1095)을 포함한다. 제어용 접속은, 도면을 간단히 나타내기 위해 도 10에서는 명시적으로 도시하고 있지 않지만, 이러한 접속은 모듈(1095)과 각각의 피제어 구성요소 C 사이에 위치하며(도 4와 유사한 방식으로), 이들 접속이 도시된 것으로 고려한다. 하나의 바람직한 예로서, 플래시 ADC(1030)는 임의의 ADC로 대체할 수 있다.

주제 개시의 추가 설명

본 개시의 하나의 관점(예를 들어, 도 7)은 용량성 DAC 어레이를 여러 개의 서브-DAC로 분해하는 과정을 제공한다. 이들 각각의 서브-DAC는 제1 연속 근사 단계 동안 여러 상이한 코드로 사용되어, 연속 근사 페이즈의 속도를 증가시키고 필요한 단계의 수를 감소시키면서, 하나 이상의 최종 페이즈 동안, 여러 상이한 서브-DAC(예를 들어, 서브-DAC의 모두)가 서로 병합되어, 최하위 비트를 얻을 수 있게 된다.

본 개시의 하나의 관점(예를 들어, 도 10)은 둘 이상의 비트를 한번에 판정하기 위해, 다중 비트 플래시 ADC(비교기 대신에)와 이 플래시 ADC의 앞에 프로그래머블 이득 증폭기(PGA)를 구비하는 SAR을 제공한다.

하나의 관점에서, 추가의 비교기의 사용(또는 추가 비교의 사용)은 일부의 판정 오차(임계값, 오프셋, 세틀링, 이득 오차 등에 의한 것)에 대한 허용을 달성할 수 있다. 이들 추가의 비교기(또는 추가의 비교)는 도 7과 도 10에 나타낸 ADC 회로와 같은 연속 근사 ADC 내에서 이용될 수 있다.

일반적으로, 하나의 관점에서, 본 개시는 다수의 연속 근사(SA) 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위해 n비트 아날로그-디지털 변환기(ADC)를 제공한다. n비트 ADC 회로는, 하나 이상의 용량성 서브-DAC 회로를 구비하는 디지털-아날로그 변환기(DAC), 다수의 스위치, 하나 이상의 비교기, 및 SA 레지스터(SAR) 회로를 하나 이상 포함할 수 있다. n비트 DAC 회로는 아날로그 입력 신호로 프리차지되어 오차 신호를 취득하도록 각각 구성된 대응하는 개수의 용량성 요소를 포함할 수 있다. 이 대응하는 개수의 용량성 요소는 다수의 용량성 서브-DAC 회로로 그룹화될 수 있다. 각각의 비교기는 용량성 서브-DAC 회로의 각각에 연결될 수 있다. 스위치는 SA 사이클의 하나 이상의 최초 사이클 동안 용량성 서브-DAC 회로를 분리시키고, SA 사이클의 하나 이상의 최종 사이클 동안 용량성 서브-DAC를 병합하도록 구성될 수 있다. SAR 회로는 다수의 각 비교기로부터 출력 신호를 수신하고, 디지털 출력 신호 또는 다수의 DAC 디지털 신호를 생성하도록 구성될 수 있다. 하나의 관점에서, 비교기의 수는 1보다 큰 양의 정수를 나타낸다. 하나의 관점에서, n비트 ADC의 개수 n은 양의 정수를 나타낸다. SA 사이클은, 하나 이상의 최초 사이클을 포함할 수 있는 제1 부분과 하나 이상의 최종 사이클을 포함할 수 있는 제2 부분을 포함할 수 있으며, 제1 부분이 제2 부분에 앞서 있다. 하나의 관점에서, SA 사이클은 하나 이상의 최초 사이클과 하나 이상의 최종 사이클로 이루어질 수 있다. 하나의 관점에서, 하나 이상의 최초 사이클은 다수의 사이클을 포함한다.

일반적으로, 하나의 관점에서, 본 개시는 다수의 SA 사이클에서 아날로그 입력 신호를 디지털 출력 신호를 변환하기 위한 n비트 ADC 회로를 제공한다. n비트 ADC는, DAC 회로, 입력 커패시터, 프로그래머블 이득 증폭기(PGA) 회로, 다중 비트 플래시 ADC 회로, 및 SAR 회로를 하나 이상 포함할 수 있다. DAC 회로는 DAC 디지털 신호를 DAC 아날로그 신호로 변환하는 것에 의해 DAC 아날로그 신호를 생성하도록 구성될 수 있다. 입력 커패시터는 하나 이상의 아날로그 입력 신호 또는 DAC 아날로그 신호로 프리차지되도록 구성될 수 있다. PGA 회로는 아날로그 입력 신호와 DAC 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하도록 구성될 수 있다. PGA 회로의 이득 설정은 SA 사이클의 일부의 사이클 동안 변경될 수 있다. 다중 비트 플래시 ADC 회로는 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하도록 구성될 수 있다. SAR 회로는 일부의 SA 사이클에서 하나 이상의 DAC 디지털 신호 또는 디지털 출력 신호를 생성하기 위해 다중 비트 디지털 신호를 사용하도록 구성될 수 있다.

일례로, 연속 근사 사이클이라는 용어는 연속하는(또는 순차적인) 사이클을 의미할 수 있으며, 근사하는 값을 제공할 수 있다. 다른 예에서, 연속 근사 사이클이라는 용어는 연속하는(또는 순차적인) 그리고 반복적인 사이클을 의미할 수 있다. 일례로, 연속 근사 레지스터(successive approximation register)라는 용어는 근사 값을 연속해서 계산하는 것에 기초해서 최종 값을 생성하는 레지스터를 의미할 수 있다. 일례로, 연속 근사라는 용어는 근사 값을 연속해서 계산하는 것에 기초해서 최종 값을 생성하는 것을 의미할 수 있다. 일례로, 연속 근사 사이클에서, 검색 범위는 처음에 상부와 하부로 분리된다. 이어서, 비교 결과에 의해, 검색의 다음 단계가 상부인지 하부인지를 판정한다. 다음으로, 상기 판정에 기초해서, 상부 또는 하부가 다른 상부 및 하부로 분리되고, 최종 결과를 찾을 때까지 처리를 계속한다. 일례로, 연속 근사 방법에서, 상기 언급한 바와 같이, 초기 근사는 개략적이고, 연속 근사 사이클이 진행됨에 따라 최종 코드에 도달할 때까지 더 정밀하게 된다. 이들은 일례에 불과하며, 이들 용어는 상기 예에 한정되지 않는다.

항을 이용하는 주제 개시의 예시

본 개시의 관점들의 다양한 예를 편의를 위해 번호를 붙인 항(1, 2, 3 등)으로서 설명한다. 이들은 일례로서 제공되며, 주제 기술을 한정하지 않는다. 도면 및 참조 부호의 식별은 이하에 예로서 제공되어 있으며, 일례에 불과한 것이고, 이들에 의해 한정되는 것은 아니다.

1. n비트 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로(예를 들어, 도 7의 도면부호 700)에 있어서,

n비트 ADC 회로는, 다수의 연속 근사 사이클(successive approximation cycle)에서 사이클당 둘 이상의 비트를 처리하는 것에 의해, 아날로그 입력 신호를 디지털 출력 신호로 변환하며,

n비트 ADC 회로는,

대응하는 개수의 용량성 요소(capacitive element)를 구비하는 디지털-아날로그 변환기(DAC: digital-to-analog converter) 회로(예를 들어, 도 7의 도면부호 710'의 일부 또는 모두)로서, 용량성 요소가 아날로그 입력 신호로 프리차지(pre-charge) 되어 오차 신호(error signal)를 취득하도록 각각 구성되며, 대응하는 개수의 용량성 요소는 다수의 용량성(capacitive) 서브-DAC(sub digital-to-analog converter) 회로(예를 들어, 도 7의 도면부호 710)로 그룹화되는, DAC 회로;

용량성 서브-DAC 회로에 각각 연결된 다수의 비교기(comparator)(예를 들어, 도 7의 도면부호 730'의 일부 또는 모두);

연속 근사 사이클 중의 하나 이상의 최초 사이클 동안 용량성 서브-DAC 회로를 분리(isolate)시키고, 연속 근사 사이클 중의 하나 이상의 최종 사이클 동안 용량성 서브-DAC 회로를 병합(merge)하도록 구성된 다수의 제1 스위치(switch)(예를 들어, 도 7의 도면부호 SM11, SM21, SM31); 및

다수의 비교기로부터 출력 신호를 수신하고, 디지털 출력 신호와 다수의 DAC 디지털 신호(예를 들어, 도 7을 참조해서 설명한 것과 같이, Code_dac1(5:0), Code_dac2) 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로(예를 들어, 도 7의 도면부호 740)를 포함하며,

n은 1보다 큰 양의 정수인, n비트 ADC 회로.

2. 항 1에 있어서, 오차 신호는 아날로그 입력 신호와 기준 신호(reference signal) 간의 차(difference)를 포함하는 것인, n비트 ADC 회로.

3. 항 1에 있어서, 용량성 요소의 대응하는 개수는 실질적으로 2ⁿ개인 것인, n비트 ADC 회로.

4. 항 1에 있어서, 다수의 비교기 중의 인접하는 2개의 비교기를 상호접속하도록 각각 구성될 수 있는 다수의 제2 스위치(예를 들어, 도 7의 SM12, SM22, SM32)를 더 포함하는 n비트 ADC 회로.

5. 항 1에 있어서, 용량성 서브-DAC 회로의 각각의 출력과 다수의 비교기 중의 대응하는 비교기의 입력 사이에 연결된 증폭기 회로(예를 들어, 도 7의 720)를 더 포함하며, 용량성 서브-DAC 회로는 DAC 디지털 신호(예를 들어, 도 7을 참조해서 설명한 것과 같이, Code_dac1(5:0), Code_dac2)를 각각 수신하고, 용량성 서브-DAC 회로의 각각의 비트의 수는 디지털 출력 신호의 비트의 수보다 작은 것인, n비트 ADC 회로.

6. 항 5에 있어서, n비트 ADC 회로는 다수의 션트 스위치(shunt switch)(예를 들어, 도 7의 도면부호 725'의 일부 또는 모두)를 더 포함하며, 이들 션트 스위치는, 대응하는 하나 이상의 용량성 요소가 프리차지될 때에는 폐쇄되어 증폭기 회로 중의 대응하는 증폭기 회로의 입력 및 출력을 쇼트시키도록 구성되고, 증폭기 회로 중의 대응하는 증폭기 회로의 입력이 비교를 위한 준비가 되면 개방되어 증폭기 회로 중의 대응하는 증폭기 회로의 입력 및 출력의 연결을 해제시키도록 각각 구성된 것인, n비트 ADC 회로.

7. 항 1에 있어서, 연속 근사 레지스터(SAR) 회로는 하나 이상의 최종 사이클 이전의 사이클 동안, 연속 근사 사이클당 둘 이상의 비트를 계산하도록 구성된, n비트 ADC 회로.

8. 항 1에 있어서, n은 8이며, 용량성 서브-DAC 회로의 각각은 6비트 DAC(예를 들어, 도 7의 710)로 이루어지며, 하나 이상의 최종 사이클은 연속 근사 사이클 중의 최종 2개의 사이클로 이루어지는, n비트 ADC 회로.

9. 항 1에 있어서, n비트 ADC 회로는 8개보다 작은 사이클에서 디지털 출력 신호를 계산하도록 구성되며, n비트 ADC 회로는, 연속 근사 사이클 중의 최초 3개의 사이클의 각각 중에, 디지털 출력 신호의 2개의 비트를 계산하도록 구성되고, n은 8인 것인, n비트 ADC 회로.

10. 항 1에 있어서, 다수의 비교기는 다수의 비교(comparision)를 수행하도록 구성되며, 다수의 비교기 중의 하나 이상은 다수의 비교에 추가로 하나 이상의 비교를 수행해서, n비트 ADC 회로가, 임계 레벨, 오프셋 전압, 세틀링 시간(settling time), 및 이득 값 중의 하나 이상과 연관된 판정 오차(decision error)를 포함하는 판정 오차를 허용하도록 구성된, n비트 ADC 회로(예를 들어, 도 9).

11. 다수의 연속 근사 사이클(successive approximation cycle)에서 사이클당 둘 이상의 비트를 처리하는 것에 의해 아날로그 입력 신호를 디지털 출력 신호로 변환하는 n비트 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로(예를 들어, 도 10의 1000)로서,

디지털-아날로그 변환기(DAC: digital-to-analog converter) 디지털 신호를 DAC 아날로그 신호로 변환하는 것에 의해 DAC 아날로그 신호를 생성하도록 구성된 디지털-아날로그 변환기(DAC) 회로;

아날로그 입력 신호와 DAC 아날로그 신호 중의 하나 이상으로 프리차지되도록 구성된 입력 커패시터(input capacitor);

아날로그 입력 신호와 DAC 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하고, 연속 근사 사이클 중의 적어도 일부 중에 자신의 이득을 변경하도록 구성된 프로그래머블 이득 증폭기(PGA: programmable gain amplifier) 회로;

증폭된 오차 신호를 다중 비트 디지털 신호로 변환하도록 구성된 다중 비트 플래시 ADC 회로; 및

다중 비트 디지털 신호를 사용하여, 연속 근사 사이클 중의 적어도 일부에서, DAC 디지털 신호와 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로를 포함하며,

n은 1보다 큰 양의 정수인, n비트 ADC 회로.

12. 항 11에 있어서, DAC 회로는 단일의 전하 재분배 용량성(charge redistribution capacitive) DAC를 포함하는 것인, n비트 ADC 회로.

13. 항 11에 있어서, PGA 회로의 입력 포트에 오차 신호를 제공하도록 구성된 다수의 스위치를 더 포함하는 n비트 ADC 회로.

14. 항 11에 있어서, PGA 회로에 제어 신호를 제공하도록 구성된 제어 회로를 더 포함하며, PGA 회로는, 제어 신호에 따라, PGA 회로의 이득을 변경하도록 구성된 것인, n비트 ADC 회로.

15. 항 11에 있어서, SAR 회로는 연속 근사 사이클당 둘 이상의 비트를 계산하도록 구성된 것인, n비트 ADC 회로.

16. 항 11에 있어서, 다중 비트 플래시 ADC 회로는 다수의 비교를 수행하는 것에 의해 증폭된 오차 신호를 변환하도록 구성되며, 다중 비트 플래시 ADC 회로는 또한 다수의 비교에 추가로 하나 이상의 비교를 수행하는 것에 의해, 임계 레벨, 오프셋 전압, 세틀링 시간(settling time), 및 이득 값 중의 하나 이상과 연관된 판정 오차(decision error)를 포함하는 판정 오차가 허용되도록 구성된 것인, n비트 ADC 회로.

17. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법(예를 들어, 도 11의 1100)에 있어서,

연속 근사 사이클에 해당하는 사이클당 둘 이상의 비트를 처리하기 위해 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 동작 단계(예를 들어, 도 11의 1120)를 포함하며,

동작 단계는,

ADC 회로의 용량성 디지털-아날로그 변환기(DAC) 어레이를, 하나 이상의 최초 사이클 동안, 분해된 다수의 용량성 서브-DAC 회로로서 동작시키는 단계(예를 들어, 도 11의 1130); 및

용량성 DAC 어레이 중의 분해된 다수의 용량성 서브-DAC 회로를 하나 이상의 최종 사이클 중에 병합하는 단계(예를 들어, 도 11의 1140)를 포함하는 것을 특징으로 하는 방법.

18. 항 17에 있어서, 연속 근사 ADC 회로를 동작시키는 동작 단계는 판정 오차를 감소시키기 위해 다수의 비교를 수행하는 단계를 포함하며, 비교의 횟수는 비교의 최소 횟수보다 크고, 비교의 최소 횟수는 (2^p)-1이며, p는 사이클당 비트의 개수이고, p는 1보다 큰 정수인 것인, 방법.

19. 항 18에 있어서, 연속 근사 ADC 회로를 동작시키는 동작 단계는, 하나의 사이클과 관련해서 계산된 신호와 아날로그 입력 신호 간의 차를 포함하는 오차 신호를 생성하는 단계, 및 비교 중의 하나 이상의 비교에서 오차 신호를 이용하는 단계를 포함하며, 비교의 최소 횟수는 오차 신호 분리 간격(error-signal division interval)의 제1 개수와 관련되어 있고, 비교의 횟수는 오차 신호 분리 간격의 제2 개수와 관련되어 있으며, 오차 신호 분리 간격의 제2 개수는 오차 신호 분리 간격의 제1 개수보다 크게 되어 있는 것인, 방법.

20. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법(예를 들어, 도 12의 1200)에 있어서,

연속 근사 사이클에 해당하는 사이클당 둘 이상의 비트를 처리하기 위해 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 동작 단계(예를 들어, 도 12의 1210)를 포함하며,

동작 단계는,

제1 디지털 신호를 제1 아날로그 신호로 변환하는 단계(예를 들어, 도 12의 1215);

아날로그 입력 신호와 제1 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하는 단계(예를 들어, 도 12의 1220);

증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계(예를 들어, 도 12의 1230); 및

사이클 중의 적어도 일부에서, 다중 비트 디지털 신호에 기초하여 디지털 신호 및 디지털 출력 신호 중의 하나 이상을 생성하는 단계(예를 들어, 도 12의 1240)를 포함하며,

증폭하는 단계와 관련된 이득은 사이클 중의 적어도 일부 동안 증가하는 것인, 방법.

21. 항 20에 있어서, 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계는, 다수의 비교를 수행하는 단계를 포함하며, 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계는, 판정 오차를 감소시키기 위해 추가의 비교를 수행하는 단계를 포함하는, 방법.

22. 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로에 있어서,

ADC 회로는, 다수의 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하며,

ADC 회로는,

대응하는 개수의 용량성 요소(capacitive element)를 포함하는 디지털-아날로그(DAC) 회로로서, 용량성 요소가 프리차지(pre-charge)되도록 구성되고, 용량성 요소의 대응하는 개수가 다수의 용량성(capacitive) 서브-DAC(sub digital-to-analog) 회로로 그룹화되는, 상기 디지털-아날로그(DAC) 회로;

용량성 서브-DAC 회로에 연결된 다수의 비교기(comparator);

사이클의 최종 부분 동안 상기 용량성 서브-DAC 회로를 병합하도록 구성된 다수의 제1 스위치; 및

비교기 중의 적어도 일부로부터 출력 신호를 수신하고, 디지털 출력 신호와 하나 이상의 디지털 신호 중의 하나 이상을 생성하도록 구성된 처리 회로를 포함하는 것을 특징으로 하는 ADC 회로.

23. 다수의 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(ADC: analog-to-digital converter) 회로에 있어서,

디지털-아날로그 변환기(DAC) 디지털 신호를 DAC 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(DAC) 회로;

아날로그 입력 신호와 DAC 아날로그 신호 중의 하나 이상으로 프리차지되도록 구성된 커패시터;

오차 신호를 증폭하도록 구성된 증폭기 회로;

증폭된 오차 신호를 다중 비트 디지털 신호로 변환하도록 구성된 다중 비트 ADC 회로; 및

다중 비트 디지털 신호를 사용해서, DAC 디지털 신호 및 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 처리 회로를 포함하는, ADC 회로.

1. n비트 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로(예를 들어, 도 13의 도면부호 1300)에 있어서,

다수의 용량성 서브-DAC로 그룹화되는 용량성 요소를 프리자치하는 수단(예를 들어, 도 13의 1310);

용량성 서브-DAC 회로에 연결된 비교를 수행하는 수단(예를 들어, 도 13의 1320);

연속 근사 사이클 중의 하나 이상의 최초 사이클 동안 용량성 서브-DAC 회로를 분리시키고, 연속 근사 사이클 중의 하나 이상의 최종 사이클 동안 용량성 서브-DAC 회로를 병합하는 수단(예를 들어, 도 13의 1330);

다수의 비교기로부터 출력 신호를 수신하는 수단(예컨대, 도 13의 1340); 및

디지털 출력 신호와 다수의 DAC 디지털 신호 중의 하나 이상을 생성하는 수단(도 13의 1350)을 포함하며,

n은 1보다 큰 양의 정수인, n비트 ADC 회로.

3. 항 1에 있어서, 용량성 요소는 실질적으로 2ⁿ개의 요소를 포함하는 것인, n비트 ADC 회로.

4. 항 1에 있어서, 비교를 수행하는 수단은 다수의 비교기를 포함하며, n비트 ADC 회로는 다수의 비교기 중의 인접하는 2개의 비교기를 상호접속하는 수단을 포함한다.

5. 항 1에 있어서, 프리차지하는 수단과 비교를 수행하는 수단 사이에 연결되어 증폭을 수행하는 수단을 더 포함하며, 용량성 서브-DAC 회로는 DAC 디지털 신호를 각각 수신하고, 용량성 서브-DAC 회로의 각각의 비트의 수는 디지털 출력 신호의 비트의 수보다 작은 것인, n비트 ADC 회로.

6. 항 5에 있어서, 증폭을 수행하는 수단은 증폭기 회로를 포함하며, n비트 ADC 회로는 션트를 위한 수단을 포함하며, 이 션트를 위한 수단은, 대응하는 하나 이상의 용량성 요소가 프리차지될 때에는 폐쇄되어 증폭기 회로 중의 대응하는 증폭기 회로의 입력 및 출력을 쇼트시키도록 구성되고, 증폭기 회로 중의 대응하는 증폭기 회로의 입력이 비교를 위한 준비가 되면 개방되어 증폭기 회로 중의 대응하는 증폭기 회로의 입력 및 출력의 연결을 해제시키도록 구성된다.

7. 항 1에 있어서, 생성하는 수단은 하나 이상의 최종 사이클 이전의 사이클 동안, 연속 근사 사이클당 둘 이상의 비트를 계산하도록 구성된, n비트 ADC 회로.

8. 항 1에 있어서, n은 8이며, 용량성 서브-DAC 회로의 각각은 6비트 DAC로 이루어지며, 하나 이상의 최종 사이클은 연속 근사 사이클 중의 최종 2개의 사이클로 이루어지는, n비트 ADC 회로.

10. 항 1에 있어서, 비교를 수행하는 수단은 다수의 비교(comparision)를 수행하도록 구성되며, 다수의 비교기 중의 하나 이상은 다수의 비교에 추가로 하나 이상의 비교를 수행해서, n비트 ADC 회로가, 임계 레벨, 오프셋 전압, 세틀링 시간(settling time), 및 이득 값 중의 하나 이상과 연관된 판정 오차(decision error)를 포함하는 판정 오차를 허용하도록 구성된, n비트 ADC 회로.

11. 다수의 연속 근사 사이클(successive approximation cycle)에서 아날로그 입력 신호를 디지털 출력 신호로 변환하는 n비트 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로로서,

DAC 디지털 신호를 DAC 아날로그 신호로 변환하는 것에 의해 DAC 아날로그 신호를 생성하는 수단(예를 들어, 도 14의 1410);

아날로그 입력 신호와 DAC 아날로그 신호 중의 하나 이상으로 커패시터를 프리차지하는 수단(예를 들어, 도 14의 1420);

아날로그 입력 신호와 DAC 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하고, 연속 근사 사이클 중의 적어도 일부 중에 자신의 이득을 변경하도록 구성된 증폭 수단(예를 들어, 도 14의 1430);

증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 수단(예를 들어, 도 14의 1440); 및

다중 비트 디지털 신호를 사용하여, 연속 근사 사이클 중의 적어도 일부에서, DAC 디지털 신호와 디지털 출력 신호 중의 하나 이상을 생성하는 수단(예를 들어, 도 14의 1450)을 포함하며,

n은 1보다 큰 양의 정수인, n비트 ADC 회로.

12. 항 11에 있어서, DAC 아날로그 신호를 생성하는 수단은 단일의 전하 재분배 용량성(charge redistribution capacitive) DAC를 포함하는 것인, n비트 ADC 회로.

13. 항 11에 있어서, 증폭하는 수단의 입력 포트에 오차 신호를 제공하도록 구성된 스위칭 수단을 더 포함하는 n비트 ADC 회로.

14. 항 11에 있어서, 증폭하는 수단에 제어 신호를 제공하도록 구성된 제어 수단을 더 포함하며, 증폭하는 수단은 제어 신호에 따라, 증폭하는 수단 이득을 변경하도록 구성된 것인, n비트 ADC 회로.

15. 항 11에 있어서, DAC 디지털 신호 및 디지털 출력 신호 중의 하나 이상을 생성하는 수단은 연속 근사 사이클당 둘 이상의 비트를 계산하도록 구성된 것인, n비트 ADC 회로.

16. 항 11에 있어서, 증폭된 오차 신호를 변환하는 수단은 다수의 비교를 수행하는 것에 의해 증폭된 오차 신호를 변환하도록 구성되며, 증폭된 오차 신호를 변환하는 수단은 다수의 비교에 추가로 하나 이상의 비교를 수행하는 것에 의해, n비트 ADC 회로가 임계 레벨, 오프셋 전압, 세틀링 시간(settling time), 및 이득 값 중의 하나 이상과 연관된 판정 오차(decision error)를 포함하는 판정 오차가 허용되도록 구성된 것인, n비트 ADC 회로.

17. 다수의 연속 근사 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치에 있어서,

연속 근사 사이클의 하나 이상의 최초 사이클 동안, 용량성 DAC 어레이를 분해된 용량성 서브-DAC 회로로서 동작시키는 수단(예를 들어, 도 15a의 1510); 및

연속 근사 사이클의 하나 이상의 최종 사이클 동안, 용량성 DAC 어레이의 다수의 분해된 용량성 서브-DAC 회로를 병합하는 수단을 포함하는 장치.

18. 항 17에 있어서, 동작시키는 수단과 병합하는 수단은 판정 오차를 감소시키기 위해 다수의 비교를 수행하는 수단(예를 들어, 도 15b의 1530)을 포함하며, 비교의 횟수는 비교의 최소 횟수보다 크고, 비교의 최소 횟수는 (2^p)-1이며, p는 사이클당 비트의 개수이고, p는 1보다 큰 정수이다.

19. 항 18에 있어서, 동작시키는 수단과 병합하는 수단은 하나의 연속 근사 사이클과 관련해서 계산된 신호와 아날로그 입력 신호 간의 차를 포함하는 오차 신호를 생성하는 수단, 및 비교 중의 하나 이상의 비교에서 오차 신호를 이용하는 수단(도 15b의 1540)을 포함하며,

비교의 최소 횟수는 오차 신호 분리 간격(error-signal division interval)의 제1 개수와 관련되어 있고, 비교의 횟수는 오차 신호 분리 간격의 제2 개수와 관련되어 있으며, 오차 신호 분리 간격의 제2 개수는 오차 신호 분리 간격의 제1 개수보다 크게 되어 있다.

20. 다수의 연속 근사 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치에 있어서,

제1 디지털 신호를 제1 아날로그 신호로 변환하는 수단(예를 들어, 도 16a의 1610);

아날로그 입력 신호와 제1 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하는 수단(예를 들어, 도 16a의 1620);

증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계(예를 들어, 도 16a의 1630); 및

사이클 중의 적어도 일부에서, 다중 비트 디지털 신호에 기초하여 디지털 신호 및 디지털 출력 신호 중의 하나 이상을 생성하는 수단(예를 들어, 도 16a의 1640)을 포함하며,

증폭하는 수단과 관련된 이득은 연속 근사 사이클 중의 적어도 일부 동안 증가하는, 장치.

21. 항 20에 있어서, 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 수단은 다수의 비교를 수행하는 수단(예를 들어, 도 16a의 1650)을 포함하며, 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 수단은 판정 오차를 감소시키기 위해 추가의 비교를 수행하는 수단을 포함하는, 장치.

ADC 회로는,

다수의 용량성 서브-DAC 회로로 그룹화되는 용량성 요소를 프리차지하는 수단(예를 들어, 도 17의 1710);

용량성 서브-DAC 회로에 연결된 비교를 수행하는 수단(예를 들어, 도 17의 1720);

사이클의 최종 부분 동안 용량성 서브-DAC 회로를 병합하는 수단(예를 들어, 도 17의 1730); 및

디지털 출력 신호와 하나 이상의 디지털 신호 중의 하나 이상을 생성하는 수단(예를 들어, 도 17의 1740)을 포함하는, ADC 회로.

디지털-아날로그 변환기(DAC) 디지털 신호를 DAC 아날로그 신호로 변환하는 수단(예를 들어, 도 18의 1810);

아날로그 입력 신호와 DAC 아날로그 신호 중의 하나 이상으로 커패시터를 프리차지하는 수단(예를 들어, 도 18의 1820);

오차 신호를 증폭하는 수단(예를 들어, 도 18의 1830);

증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 수단(예를 들어, 도 18의 1840); 및

다중 비트 디지털 신호를 사용해서, DAC 디지털 신호 및 디지털 출력 신호 중의 하나 이상을 생성하는 수단(예를 들어, 도 18의 1850)을 포함하는, ADC 회로.

기타

하나의 관점에서, 본 항 중의 임의의 것은 임의의 독립항 또는 임의의 종속항으로부터 인용될 수 있다. 하나의 관점에서, 임의의 항(예를 들어, 독립항 또는 종속항)은 임의의 다른 항(예를 들어, 독립항 또는 종속항)과 조합될 수 있다. 하나의 관점에서, 클레임은 항, 문장, 구, 단락에서 언급한 단어(예를 들어, 단계, 동작, 수단 또는 구성요소)의 일부 또는 모두를 포함할 수 있다. 하나의 관점에서, 클레임은 하나 이상의 항, 문장, 구 또는 단락에서 언급한 단어의 일부 또는 모두를 포함할 수 있다. 하나의 관점에서, 항, 문장, 구 또는 단락의 각각에서의 단어의 일부는 제거될 수 있다. 하나의 관점에서, 추가의 단어 또는 요소는 항, 문장, 구 또는 단락에 추가될 수 있다. 하나의 관점에서, 주제 기술은 본 명세서에 개시된 컴포넌트, 요소, 기능 또는 동작의 일부를 사용하지 않고도 구현될 수 있다. 하나의 관점에서, 주제 기술은 추가의 컴포넌트, 요소, 기능 또는 동작을 사용하여 구현될 수 있다.

하나의 관점에서, 본 명세서에 개시되거나 클레임에서 청구된 임의의 방법, 명령, 코드, 수단, 논리, 컴포넌트, 블록, 모듈 등(예를 들어, 소프트웨어 또는 하드웨어)은 도면(예를 들어, 플로차트, 블록도)으로 나타낼 수 있으며, 이러한 도면(명시적으로 도시된 것인지 여부는 불문)은 신규 사항을 구성하지 않고 본 개시에 추가될 수 있다. 간단히 나타내기 위해, 항/설명/클레임 중의 일부(반드시 모두일 필요는 없음)는 도면에 명시적으로 나타내고 있지만, 항/설명/클레임 중의 일부는 명시적으로 나타낸 이들 도면과 유사한 방식으로 도면에 표현될 수 있다. 예를 들어, 각 동작 또는 단계가 다음 동작이나 단계에 화살표로 연결되도록, 어느 방법에 대한 항, 문장 또는 클레임의 임의의 것에 대해 플로차트로서 나타낼 수 있다. 다른 예로서, 어느 요소를 위한 수단(예를 들어, 동작을 수행하기 위한 수단)이 해당 요소를 위한 모듈(예를 들어, 동작을 수행하기 위한 모듈)로서 표현될 수 있도록, 어느 요소를 위한 수단을 갖는 항, 문장 또는 클레임 중의 임의의 것에 대해 블록도로서 나타낼 수 있다.

당업자라면, 본 명세서에 개시된 다양한 예시적 블록, 모듈, 요소, 컴포넌트, 방법, 동작, 단계 및 알고리즘 등의 항목이 전자적 하드웨어 또는 하드웨어와 소프트웨어의 조합으로서 구현될 수 있다는 것을 알 수 있을 것이다.

하드웨어와 소프트웨어의 상호교환 특성을 나타내기 위해, 다양한 예시적 블록, 모듈, 요소, 컴포넌트, 방법, 동작, 단계 및 알고리즘 등의 항목을 이들의 기능성과 관련해서 일반적으로 개시하고 있다. 이러한 기능성이 하드웨어에 의해 구현되는지 소프트웨어에 의해 구현되는지는 전체 시스템에 부여되는 설계적 제한 및 특정의 애플리케이션에 따라 달라진다. 당업자는 각 특정의 애플리케이션에 대해 다양한 방식으로 상기 기능성을 구현할 수 있다.

하나의 관점에서, "수단", 블록, 모듈, 요소, 컴포넌트, 또는 프로세서는 하나 이상의 기능이나 동작을 수행하기 위한 항목(예를 들어, 하나 이상의 블록, 모듈, 요소, 컴포넌트 또는 프로세서)가 될 수 있다. 하나의 관점에서, 이러한 항목은 장치, 하드웨어 또는 그중 일부가 될 수 있다. 일례로, 항목은 기능이나 동작을 수행하도록 구성된 하나 이상의 회로로서 구현될 수 있다. 회로는 하나 이상의 회로 및/또는 로직을 포함할 수 있다. 회로는 전기 회로 및/또는 광학 회로가 될 수 있다. 회로는 트랜지스터를 포함할 수 있다. 일례로, 하나 이상의 항목이 처리 시스템(예를 들어, 디지털 신호 처리기(DSP), 특정용도용 집적회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA) 등)으로 구현될 수 있다. 일례로, 항목은 기능이나 동작을 수행하기 위한 명령(또는 명령어)의 형태로 된 구조를 포함할 수도 있으며, 이러한 명령(또는 명령어)은 부호화되어, 기계 판독가능한 매체, 다른 장치 또는 그 일부에 저장될 수 있고, 이러한 명령(또는 명령어)은 소프트웨어, 애플리케이션, 서브루틴 또는 그 일부가 될 수 있다. 당업자라면, 명령, 회로 및 처리 시스템을 구현하는 방법을 알 수 있을 것이다.

단수 형태의 요소의 인용은 특별히 언급하고 있지 않은 한, "하나 및 단지 하나"를 의미하는 것이라기보다는 "하나 이상"을 의미하는 것이라고 해석된다. 예를 들어, 클록 신호는 하나 이상의 클록 신호를 의미할 수 있으며, 제어 신호는 하나 이상의 제어 신호를 의미할 수 있으며, 입력 신호는 하나 이상의 입력 신호를 의미할 수 있고, 출력 신호는 하나 이상의 출력 신호를 의미할 수 있으며, 신호는 차동적인 전압 신호를 의미할 수 있다.

특정적으로 언급하고 있는 않는 한, "일부"라는 용어는 하나 이상을 의미한다. 남성 대명사(예를 들어, 그)는 여성 및 중성(예를 들어, 그녀 및 그것)을 포함하며, 그 반대의 경우도 성립한다. 제목 및 부제는, 그것이 존재하는 경우, 편의를 위한 것으로서 본 발명을 제한하는 것이 아니다.

"예"라는 용어는 "일례 또는 실례로서 사용된다"는 의미로서 본 명세서에서 사용된다. "예"로서 본 명세서에 개시된 임의의 관점 또는 설계는 다른 관점이나 설계보다 반드시 바람직하거나 유리한 것으로 해석될 필요는 없다. 하나의 관점에서, 본 명세서에 개시된 여러 대체 구성과 동작은 적어도 등가인 것으로 고려될 수 있다.

"관점" 등의 구는 이러한 관점이 주제 기술에 필수적이라거나 이러한 관점이 주제 기술의 모든 구성에 적용된다는 것을 의미하지는 않는다. 관점과 관련된 개시는 모든 구성 또는 하나 이상의 구성에 적용할 수 있다. 관점은 하나 이상의 예를 제공할 수 있다. 관점 등의 구는 하나 이상의 관점을 의미하거나 그 반대의 경우에도 성립한다. "실시예" 등의 구는 이러한 실시예가 주제 기술에 필수적이라거나 이러한 실시예가 주제 기술이 모든 구성에 적용된다는 것을 의미하지는 않는다. 실시예에 관련된 개시는 모든 실시예 또는 하나 이상의 실시예에 적용될 수 있다. 실시예는 하나 이상의 예를 제공할 수 있다. 실시예 등의 구는 하나 이상의 실시예를 의미하고, 그 반대의 경우에도 성립한다. "구성"(configuration) 등의 구는 이러한 구성이 주제 기술에 필수적이라거나 주제 기술의 모든 구성에 적용된다는 것을 의미하지는 않는다. 구성과 관련된 개시는 모든 구성 또는 하나 이상의 구성에 적용될 수 있다. 구성은 하나 이상의 예를 제공할 수 있다. 구성 등의 구는 하나 이상의 구성을 의미하거나 그 반대의 경우에도 성립한다.

본 개시의 하나의 관점으로서, 작용 또는 기능이 항목(예를 들어, 수신하는, 판정하는, 제공하는, 생성하는, 변환하는, 표시하는, 통지하는, 수락하는, 선택하는, 제어하는, 전송하는, 보고하는, 발송하는, 또는 임의의 다른 작용이나 기능)에 의해 수행되는 것으로 개시되는 경우, 이러한 작용이나 기능은 항목에 의해 직접 또는 간접으로 수행될 수 있다는 것을 이해해야 한다. 하나의 관점으로서, 모듈이 작용을 수행하는 것으로 개시된 경우, 모듈은 그 작용을 직접 수행하는 것으로 이해하면 된다. 하나의 관점으로서, 모듈이 작용을 수행하는 것으로 개시된 경우, 이 모듈은 작용을 간접적으로, 예를 들어, 이러한 작용을 용이하게, 가능하게 또는 그렇게 하도록 함으로써 수행되는 것으로 이해하면 된다.

하나의 관점에서, 달리 언급하지 않는 한, 이하의 청구범위를 포함한 본 명세서에 개시된 모든 측정값, 값, 비율, 위치, 크기, 사이즈 및 다른 사양은 근사값이며 정확한 값이 아니다. 하나의 관점에서, 이들은 이들이 관련되는 그리고 이들이 속하는 기술분야에서 관례적인 기능과 일치하는 합리적인 범위를 갖는 것으로 해석된다.

하나의 관점에서, "연결" 등의 용어는 직접 연결되는 것을 의미할 수 있다. 다른 관점에서, "연결" 등의 용어는 간접적으로 연결되는 것을 의미할 수 있다.

"상단", "하단", "정면", "후면" 등의 용어는 본 명세서에서 일반적인 중력 방향이라기보다는, 임의의 기준 방향을 의미하는 것으로 해석되어야 한다. 따라서, 상면, 하면, 정면, 및 후면은 중력 방향을 기준으로 상방, 하방, 대각선 방향, 또는 수평 방향으로 연장될 수 있다.

여러 항목이 주제 기술의 범위를 벗어남이 없이 상이하게 정렬(예를 들어, 상이한 순서로 정렬되거나, 여러 방법으로 분할되는 등)될 수 있다. 본 개시의 하나의 관점에서, 첨부 클레임 내의 언급된 요소는 하나 이상의 모듈 또는 서브 모듈에 의해 수행될 수 있다.

개시된 단계, 동작 또는 처리의 특정의 순서 또는 계층은 예시적인 방식의 일례에 불과하다. 설계 방식에 따라, 단계, 동작 또는 처리의 특정의 순서 도는 계층은 재정렬될 수 있다. 단계, 동작 또는 처리 중의 일부는 동시에 수행될 수 있다. 첨부한 방법 클레임은 여러 단계, 동작 또는 처리의 요소를 샘플 순서로 제시하는데, 제시된 특정의 순서나 계층에 한정되는 것을 의미하는 것은 아니다.

본 개시에 의하면, 당업자는 본 명세서에 개시된 다양한 관점을 실시할 수 있도록 제공된다. 본 개시는 주제 기술의 다양한 예를 제공하며, 주제 기술은 이들 예에 한정되지 않는다. 이들 관점에 대한 다양한 변형예가 당업자에게 용이할 것이며, 본 명세서에서 정의하는 일반적인 원리는 다른 관점에 적용될 수 있다.

하나의 관점에서, 트랜지스터는 양극 접합 트랜지스터, 전계효과 트랜지스터 등을 의미할 수 있다. 하나의 관점에서, 도 7과 도 10은 소정 수의 비트, 서브-DAC, 스위치, 증폭기, 비교기, SAR, DAC, PGA, 및 그외 다른 컴포넌트를 가진 구성의 예를 제공한다. 그러나, 주제 기술은 이들 예시한 개수에 한정되지 않으며, 다른 개수의 비트 또는 구성요소로 구현될 수 있다.

본 기술분야의 당업자에게 알려져 있거나 알려질, 본 개시에 언급된 다양한 관점의 요소에 대한 모든 구조적 및 기능적 등가물은 참조에 의해 본 명세서에 포함되고 클레임에 의해 포함되는 것으로 해석된다. 또한, 본 명세서에 개시되지 않은 것은 이러한 개시가 클레임에서 명시적으로 언급되어 있는지 여부에 관계없이 공공에 제공하기 위한 것이다. 어떤 클레임 요소도, , 이 요소가 "~하는 수단"의 구를 사용하여, 또는 방법 클레임의 경우에는, 이 요소는 "~하는 단계"를 이용하여, 명시적으로 개시되지 않는 한, 35 U.S.C §112, 제6 단락에 속하는 것으로 해석되지 않는다. 또한, "포함하는", "가지는" 등의 용어가 사용되는 범위에 대하여, 이러한 용어는 "구비하는"이 클레임 중의 이행 단어로서 사용될 때에 해석되기 때문에, 용어 "구비하는"(비한정적 표현)과 유사한 방법으로 포괄적인 것을 의도한 것이다.

본 개시의 명칭, 배경, 발명의 내용, 도면의 간단한 설명, 요약서 등은 본 개시에 포함되며, 본 개시의 예시적인 예로서 제공되며, 본 개시나 클레임의 범위를 제한하는 것이 아니다. 또한, 상세한 설명에서, 설명은 예시적이며, 다양한 특징은 본 개시의 흐름을 위해 다양한 실시예에 서로 그룹화될 수 있다. 이러한 개시 방법은 클레임된 주제가 각 클레임에서 명시적으로 언급한 것보다 많은 특징을 필요로 한다는 것을 반영하는 것으로 해석되어서는 안 된다. 이하의 클레임은 상세한 설명에 포함되며, 각 클레임은 개별적으로 클레임된 주제로서 독립성을 가진다.

클레임은 여기에 설명된 관점에 한정되는 것을 의도하는 것이 아니며, 언어적 클레임과 일치하는 전체 범위를 부여할 수 있으며 모든 법적 등가물을 포괄한다. 그럼에도, 클레임 중 어느 것도 35 U.S.C. 101, 102 또는 103의 요건을 만족하지 못하는 주제를 포함하는 것을 의도하지 않으며, 이러한 방식으로 해석되어서도 안 된다. 이러한 주제의 임의의 의도되지 않은 포함은 부정한다.

Claims

n비트 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로에 있어서,
상기 n비트 ADC 회로는, 다수의 연속 근사 사이클(successive approximation cycle)에서 사이클당 둘 이상의 비트를 처리하는 것에 의해, 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 것이며,
상기 n비트 ADC 회로는,
대응하는 개수의 용량성 요소(capacitive element)를 구비하는 디지털-아날로그 변환기(DAC: digital-to-analog converter) 회로로서, 상기 용량성 요소가 상기 아날로그 입력 신호로 프리차지(pre-charge) 되어 오차 신호(error signal)를 취득하도록 각각 구성되며, 상기 대응하는 개수의 용량성 요소는 다수의 용량성(capacitive) 서브-DAC(sub digital-to-analog converter) 회로로 그룹화되는, 상기 DAC 회로;
상기 용량성 서브-DAC 회로에 각각 연결된 다수의 비교기(comparator);
상기 연속 근사 사이클 중의 하나 이상의 최초 사이클 동안 상기 용량성 서브-DAC 회로를 분리(isolate)시키고, 상기 연속 근사 사이클 중의 하나 이상의 최종 사이클 동안 상기 용량성 서브-DAC 회로를 병합(merge)하도록 구성된 다수의 제1 스위치(switch); 및
상기 다수의 비교기로부터 출력 신호를 수신하고, 상기 디지털 출력 신호와 다수의 DAC 디지털 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로를 포함하며,
상기 n은 1보다 큰 양의 정수인 것을 특징으로 하는 n비트 ADC 회로.
제1항에 있어서,
상기 오차 신호는 상기 아날로그 입력 신호와 기준 신호(reference signal) 간의 차(difference)를 포함하는 것인, n비트 ADC 회로.
제1항에 있어서,
상기 용량성 요소의 대응하는 개수는 2ⁿ개인 것인, n비트 ADC 회로.
제1항에 있어서,
상기 다수의 비교기 중의 인접하는 2개의 비교기를 상호접속하도록 각각 구성될 수 있는 다수의 제2 스위치를 더 포함하는 n비트 ADC 회로.
제1항에 있어서,
상기 용량성 서브-DAC 회로의 각각의 출력과 상기 다수의 비교기 중의 대응하는 비교기의 입력 사이에 연결된 증폭기 회로를 더 포함하며,
상기 용량성 서브-DAC 회로는 상기 DAC 디지털 신호를 각각 수신하고, 상기 용량성 서브-DAC 회로의 각각의 비트의 수는 상기 디지털 출력 신호의 비트의 수보다 작은 것인, n비트 ADC 회로.
제5항에 있어서,
상기 n비트 ADC 회로는 다수의 션트 스위치(shunt switch)를 더 포함하며, 이들 션트 스위치는, 대응하는 하나 이상의 상기 용량성 요소가 프리차지될 때에는 폐쇄되어 상기 증폭기 회로 중의 대응하는 증폭기 회로의 입력 및 출력을 쇼트시키도록 구성되고, 상기 증폭기 회로 중의 대응하는 증폭기 회로의 입력이 비교를 위한 준비가 되면 개방되어 상기 증폭기 회로 중의 대응하는 증폭기 회로의 입력 및 출력의 연결을 해제시키도록 각각 구성된 것인, n비트 ADC 회로.
제1항에 있어서,
상기 연속 근사 레지스터(SAR) 회로는 상기 하나 이상의 최종 사이클 이전의 사이클 동안, 연속 근사 사이클당 둘 이상의 비트를 계산하도록 구성된, n비트 ADC 회로.
제1항에 있어서,
상기 n은 8이며,
상기 용량성 서브-DAC 회로의 각각은 6비트 DAC로 이루어지며,
상기 하나 이상의 최종 사이클은 상기 연속 근사 사이클 중의 최종 2개의 사이클로 이루어지는, n비트 ADC 회로.
제1항에 있어서,
상기 n비트 ADC 회로는 8개보다 작은 사이클에서 상기 디지털 출력 신호를 계산하도록 구성되며,
상기 n비트 ADC 회로는, 상기 연속 근사 사이클 중의 최초 3개의 사이클의 각각 중에, 상기 디지털 출력 신호의 2개의 비트를 계산하도록 구성되고,
상기 n은 8인 것인, n비트 ADC 회로.
제1항에 있어서,
상기 다수의 비교기는 다수의 비교(comparision)를 수행하도록 구성되며,
상기 다수의 비교기 중의 하나 이상은 상기 다수의 비교에 추가로 하나 이상의 비교를 수행해서, 상기 n비트 ADC 회로가, 임계 레벨, 오프셋 전압, 세틀링 시간(settling time), 및 이득 값 중의 하나 이상과 연관된 판정 오차(decision error)를 포함하는 판정 오차를 허용하도록 구성된, n비트 ADC 회로.
다수의 연속 근사 사이클(successive approximation cycle)에서 아날로그 입력 신호를 디지털 출력 신호로 변환하는 n비트 아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로로서,
디지털-아날로그 변환기(DAC: digital-to-analog converter) 디지털 신호를 DAC 아날로그 신호로 변환하는 것에 의해 상기 DAC 아날로그 신호를 생성하도록 구성된 디지털-아날로그 변환기(DAC) 회로;
상기 아날로그 입력 신호와 상기 DAC 아날로그 신호 중의 하나 이상으로 프리차지되도록 구성된 입력 커패시터(input capacitor);
상기 아날로그 입력 신호와 상기 DAC 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하고, 상기 연속 근사 사이클 중의 적어도 일부 중에 자신의 이득을 변경하도록 구성된 프로그래머블 이득 증폭기(PGA: programmable gain amplifier) 회로;
증폭된 오차 신호를 다중 비트 디지털 신호로 변환하도록 구성된 다중 비트 플래시 ADC 회로; 및
상기 다중 비트 디지털 신호를 사용하여, 상기 연속 근사 사이클 중의 적어도 일부에서, DAC 디지털 신호와 상기 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로
를 포함하며,
상기 n은 1보다 큰 양의 정수인 것을 특징으로 하는 n비트 ADC 회로.
제11항에 있어서,
상기 DAC 회로는 단일의 전하 재분배 용량성(charge redistribution capacitive) DAC를 포함하는 것인, n비트 ADC 회로.
제11항에 있어서,
상기 PGA 회로의 입력 포트에 상기 오차 신호를 제공하도록 구성된 다수의 스위치를 더 포함하는 n비트 ADC 회로.
제11항에 있어서,
상기 PGA 회로에 제어 신호를 제공하도록 구성된 제어 회로를 더 포함하며,
상기 PGA 회로는, 상기 제어 신호에 따라, 상기 PGA 회로의 이득을 변경하도록 구성된 것인, n비트 ADC 회로.
제11항에 있어서,
상기 SAR 회로는 연속 근사 사이클당 둘 이상의 비트를 계산하도록 구성된 것인, n비트 ADC 회로.
제11항에 있어서,
상기 다중 비트 플래시 ADC 회로는 다수의 비교를 수행하는 것에 의해 상기 증폭된 오차 신호를 변환하도록 구성되며,
상기 다중 비트 플래시 ADC 회로는 또한 상기 다수의 비교에 추가로 하나 이상의 비교를 수행하는 것에 의해, 임계 레벨, 오프셋 전압, 세틀링 시간(settling time), 및 이득 값 중의 하나 이상과 연관된 판정 오차(decision error)를 포함하는 판정 오차가 허용되도록 구성된 것인, n비트 ADC 회로.
아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법에 있어서,
연속 근사 사이클에 해당하는 사이클당 둘 이상의 비트를 처리하기 위해 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 동작 단계를 포함하며,
상기 동작 단계는,
상기 ADC 회로의 용량성 디지털-아날로그 변환기(DAC) 어레이를, 하나 이상의 최초 사이클 동안, 분해된 다수의 용량성 서브-DAC 회로로서 동작시키는 단계; 및
상기 용량성 DAC 어레이 중의 상기 분해된 다수의 용량성 서브-DAC 회로를 하나 이상의 최종 사이클 중에 병합하는 단계를 포함하는 것을 특징으로 하는 방법.
제17항에 있어서,
상기 연속 근사 ADC 회로를 동작시키는 동작 단계는 판정 오차를 감소시키기 위해 다수의 비교를 수행하는 단계를 포함하며,
상기 비교의 횟수는 비교의 최소 횟수보다 크고,
상기 비교의 최소 횟수는 (2^p)-1이며,
상기 p는 사이클당 비트의 개수이고, 상기 p는 1보다 큰 정수인 것인, 방법.
제18항에 있어서,
상기 연속 근사 ADC 회로를 동작시키는 동작 단계는, 하나의 사이클과 관련해서 계산된 신호와 상기 아날로그 입력 신호 간의 차를 포함하는 오차 신호를 생성하는 단계, 및 상기 비교 중의 하나 이상의 비교에서 상기 오차 신호를 이용하는 단계를 포함하며,
상기 비교의 최소 횟수는 오차 신호 분리 간격(error-signal division interval)의 제1 개수와 관련되어 있고,
상기 비교의 횟수는 오차 신호 분리 간격의 제2 개수와 관련되어 있으며,
상기 오차 신호 분리 간격의 제2 개수는 상기 오차 신호 분리 간격의 제1 개수보다 크게 되어 있는 것인, 방법.
아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법에 있어서,
연속 근사 사이클에 해당하는 사이클당 둘 이상의 비트를 처리하기 위해 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 동작 단계를 포함하며,
상기 동작 단계는,
제1 디지털 신호를 제1 아날로그 신호로 변환하는 단계;
상기 아날로그 입력 신호와 상기 제1 아날로그 신호 간의 차를 포함하는 오차 신호를 증폭하는 단계;
상기 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계; 및
상기 사이클 중의 적어도 일부에서, 상기 다중 비트 디지털 신호에 기초하여 디지털 신호 및 상기 디지털 출력 신호 중의 하나 이상을 생성하는 단계를 포함하며,
상기 증폭하는 단계와 관련된 이득은 상기 사이클 중의 적어도 일부 동안 증가하는 것을 특징으로 하는 방법.
제20항에 있어서,
상기 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계는, 다수의 비교를 수행하는 단계를 포함하며,
상기 증폭된 오차 신호를 다중 비트 디지털 신호로 변환하는 단계는, 판정 오차를 감소시키기 위해 추가의 비교를 수행하는 단계를 포함하는, 방법.
아날로그-디지털 변환기(ADC: analog-to-digital converter) 회로에 있어서,
상기 ADC 회로는, 다수의 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하며,
상기 ADC 회로는,
대응하는 개수의 용량성 요소(capacitive element)를 포함하는 디지털-아날로그(DAC) 회로로서, 상기 용량성 요소가 프리차지(pre-charge)되도록 구성되고, 상기 용량성 요소의 대응하는 개수가 다수의 용량성(capacitive) 서브-DAC(sub digital-to-analog) 회로로 그룹화되는, 상기 디지털-아날로그(DAC) 회로;
상기 용량성 서브-DAC 회로에 연결된 다수의 비교기(comparator);
상기 사이클의 최종 부분 동안 상기 용량성 서브-DAC 회로를 병합하도록 구성된 다수의 제1 스위치; 및
상기 비교기 중의 적어도 일부로부터 출력 신호를 수신하고, 디지털 출력 신호와 하나 이상의 디지털 신호 중의 하나 이상을 생성하도록 구성된 처리 회로
를 포함하는 것을 특징으로 하는 ADC 회로.
다수의 사이클에서 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(ADC: analog-to-digital converter) 회로에 있어서,
디지털-아날로그 변환기(DAC) 디지털 신호를 DAC 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(DAC) 회로;
상기 아날로그 입력 신호와 상기 DAC 아날로그 신호 중의 하나 이상으로 프리차지되도록 구성된 커패시터;
오차 신호를 증폭하도록 구성된 증폭기 회로;
증폭된 오차 신호를 다중 비트 디지털 신호로 변환하도록 구성된 다중 비트 ADC 회로; 및
상기 다중 비트 디지털 신호를 사용해서, DAC 디지털 신호 및 상기 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 처리 회로
를 포함하는 것을 특징으로 하는 ADC 회로.