JP5100521B2 - 逐次比較型アナログ／デジタルコンバータ及び逐次比較型アナログ／デジタル変換方法 - Google Patents

Description

本発明は、アナログ／デジタル（Ａ／Ｄ）コンバータに関し、特に逐次比較型コンバータ及びその変換方法に関する。

逐次比較型Ａ／Ｄコンバータは、低消費電力を要求される場合に、マイコンなどの各種制御用ＬＳＩに幅広く用いられている。近年、高度化、高機能化されたシステムに組み込まれるＡ／Ｄコンバータに対しても高速化、高精度化の要求が高まっており、低消費電力の面から広く使われている逐次比較型Ａ／Ｄコンバータに対しても、高速化や高精度化の実現が望まれている。

図１は、１段毎に２ビットを得る逐次比較型Ａ／Ｄ変換方法を模式的に表した図である。この変換方式は、１段毎に１ビットを得る逐次比較型Ａ／Ｄ変換方法に比べ、与えられた分解能を達成するためには、半分の変換回数で変換を行えるので、高速変換が可能である。逐次比較型Ａ／Ｄコンバータは、一般的にサンプルホールド回路とコンパレータ、Ｄ／Ａコンバータ、論理回路とタイミング発生回路などから構成される。図１の変換方法では、３つの比較レベルを持つ２ビットの内部Ａ／Ｄコンバータを用い、一回の比較動作により２ビットの分解能を得ることができるようにして構成できる。

図１の変換動作について説明する。４ビットのＡ／Ｄコンバータで、アナログ入力電圧が基準電圧（以降、基準電圧をＶｒｅｆと記す。）の９．５／１６の場合を例とする。比較一回目においては、３つの比較レベルを１２／１６ Ｖｒｅｆ、８／１６ Ｖｒｅｆ、４／１６ Ｖｒｅｆに設定する。比較一回目で正しく判定した場合、アナログ入力電圧９．５／１６ Ｖｒｅｆは、８／１６ Ｖｒｅｆより高く１２／１６ Ｖｒｅｆより低い電圧なので、内部２ビットのＡ／Ｄコンバータの出力は「１０」となる。この「１０」を、逐次比較レジスタのビット３、ビット２に設定し、逐次比較レジスタのビット１、０を「１１」、「１０」、「０１」に設定する。

比較二回目においては、３つの比較レベルを１１／１６ Ｖｒｅｆ、１０／１６ Ｖｒｅｆ、９／１６ Ｖｒｅｆに設定する。比較二回目で正しく判定した場合、アナログ入力電圧９．５／１６ Ｖｒｅｆは、９／１６ Ｖｒｅｆより高く１０／１６ Ｖｒｅｆより低い電圧なので、内部２ビットのＡ／Ｄコンバータの出力は「０１」となる。比較一回目で「１０」の結果が得られ、比較二回目で「０１」の結果が得られるので、４ビットのＡ／Ｄコンバータとして、最終的な「１００１」の結果が得られる。

図１に示したように、１段毎に２ビットを得る逐次比較型Ａ／Ｄコンバータの変換方法では、Ｎビットの変換結果を得るのに（Ｎ／２）回の比較で済む。しかし、一回でも判定を間違えると以降間違ったサーチ範囲で変換結果を求めてしまう。この場合、最終的に正しい値を求めることはできなくなるので、精度を上げることができないという問題がある。図１のＡ／Ｄ変換方法の場合、変換速度は向上するが変換精度の低下を生じる恐れがある。

「高性能逐次比較ＡＤ変換器アーキテクチャ」早川晃ほか 電子回路研究会 ２００６．０３．３０ 発表論文 ＥＣＴ−０６−３１（非特許文献１参照）には、図１のＡ／Ｄ変換方法を改良し、精度を向上させたＡ／Ｄコンバータが提案されている。図２は、逐次比較変換に冗長性を持たせて変換を行うことで、比較動作の前段で判定を間違えてしまっても、後段でデジタル誤差補正が可能なＡ／Ｄ変換方法の説明図である。このＡ／Ｄ変換方法は、３つの比較レベルを持つ２ビットの内部Ａ／Ｄコンバータを用いることにより実現可能である。

図２のＡ／Ｄ変換方法におけるデジタル誤差補正アルゴリズムでは、比較ｎ回目の内部Ａ／Ｄコンバータ出力が「１１」の場合は、比較（ｎ−１）回目の比較結果に「１」を加え、比較ｎ回目の比較結果を「０」とする。また、比較ｎ回目の内部Ａ／Ｄコンバータの出力が「１０」の場合は、比較（ｎ−１）回目の比較結果は変更せず、比較ｎ回目の比較結果を「１」とする。また、比較ｎ回目の内部Ａ／Ｄコンバータの出力が「０１」の場合は、比較（ｎ−１）回目の比較結果は変更せず、比較ｎ回目の比較結果を「０」とする。また、比較ｎ回目の内部Ａ／Ｄコンバータの出力が「００」の場合は、比較（ｎ−１）回目の比較結果に「−１」を加え、比較ｎ回目の比較結果を「１」とする。

以上の変換動作について、３ビットのＡ／Ｄコンバータでアナログ入力電圧が基準電圧Ｖｒｅｆの６．１／８の場合を例に、以下に説明する。比較一回目においては、３つの比較レベルを６／８ Ｖｒｅｆ、４／８ Ｖｒｅｆ、２／８ Ｖｒｅｆに設定する。比較一回目で正しく判定した場合、内部Ａ／Ｄコンバータの出力は「１１」となる。比較二回目においては、３つの比較レベルを８／８ Ｖｒｅｆ、７／８ Ｖｒｅｆ、６／８ Ｖｒｅｆに設定する。比較二回目で正しく判定した場合、内部Ａ／Ｄコンバータの出力は「０１」となる。比較一回目および比較二回目の内部Ａ／Ｄコンバータの出力「１１」と「０１」を合わせ、３ビットの変換結果「１１０」が得られる。すなわち、比較二回目の内部Ａ／Ｄコンバータの出力が「０１」の場合には、比較一回目の比較結果「１１」は変更せず、比較二回目の比較結果「０１」を「０」とする。

次に、比較一回目で判定を間違えて、内部Ａ／Ｄコンバータの出力が「１０」となった場合について説明する。比較二回目では、３つの比較レベルを６／８ Ｖｒｅｆ、５／８ Ｖｒｅｆ、４／８ Ｖｒｅｆに設定する。比較二回目で正しく判定した場合、内部Ａ／Ｄコンバータの出力は「１１」となる。比較一回目および比較二回目の内部Ａ／Ｄコンバータの出力「１０」と「１１」を合わせ、３ビットの変換結果「１１０」が得られる。すなわち、比較二回目の内部Ａ／Ｄコンバータ出力が「１１」の場合は、比較一回目の比較結果「１０」に「１」を加え、比較二回目の比較結果を「０」とする。

このように、比較一回目で判定を間違えたにもかかわらず、正しく判定した場合と同じ変換結果「１１０」が得られる。図２のＡ／Ｄ変換方法では、比較一回目で２ビット、比較二回目以降で１ビットの分解能を得ることができるので、Ｎビットの分解能の変換結果を得るのに（Ｎ−１）回の比較が必要である。

「高性能逐次比較ＡＤ変換器アーキテクチャ」早川晃ほか 電子回路研究会 ２００６．０３．３０ 発表論文 ＥＣＴ−０６−３１

図２のＡ／Ｄ変換方法の場合、冗長なサーチ範囲を設けることで判定を間違った場合でもその誤差を以降の比較動作時に補正することができる。そのため、Ａ／Ｄコンバータを高精度化することが可能である。しかし、Ｎビットの変換結果を得るのに（Ｎ−１）回の比較が必要になるので、比較回数が多く、高速変換を実現することが難しい。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の一つ目のアスペクトによる逐次比較型アナログ／デジタルコンバータ（１０１，３０１）は、サンプルホールド回路（１０３）と、Ｄ／Ａコンバータ（１１１〜１１３，３１１〜３１３，４１２）と、コンパレータ（１０４〜１０６）と、逐次比較レジスタ（１０８〜１１０，３０８〜３１０）と、タイミング制御回路（１０２，３０２）とを具備して、冗長比較を行う。サンプルホールド回路（１０３）は、アナログ入力電圧を保持する。Ｄ／Ａコンバータ（１１１〜１１３，３１１〜３１３，４１２）は、所定のサーチ電圧範囲を細分するデジタル値を逐次与えられて、複数の比較電圧を逐次出力する。コンパレータ（１０４〜１０６）は、アナログ入力電圧と、複数の比較電圧のそれぞれとを比較する並列比較を逐次行う。逐次比較レジスタ（１０８〜１１０，３０８〜３１０）は、並列比較の結果が得られると、並列比較の結果に基づいて、前回の所定のサーチ電圧範囲内において、次回の所定のサーチ電圧範囲を設定し、Ｄ／Ａコンバータ（１１１〜１１３，３１１〜３１３，４１２）にデジタル値を逐次与える。タイミング制御回路（１０２，３０２）は、所定のタイミングで、並列比較から冗長比較への切り替えを行うための信号を生成する。

この逐次比較型アナログ／デジタルコンバータ（１０１，３０１）では、コンパレータ（１０４〜１０６）が、並列比較を逐次行うので、高速変換が実現される。しかも、逐次比較レジスタ（１０８〜１１０，３０８〜３１０）は、前回の所定のサーチ電圧範囲内において、次回の所定のサーチ電圧範囲を設定するので、並列比較の比較回数が多くならず、並列比較による速度向上の作用が十分に発揮される。さらに、所定のタイミングで、並列比較から冗長比較への切り替えが行われ、冗長比較を実施するので、それまでに行われたいずれかの並列比較で判定を間違えたときでも補正が可能となり、高精度化も実現される。

本発明の二つ目のアスペクトによる逐次比較型アナログ／デジタル変換方法は、繰り返し行うことと、冗長比較を行うことと、補正することとを具備する。繰り返し行うことにおいては、一定の並列数の並列比較を所定回数逐次繰り返し行う。並列比較は、前回のサーチ電圧範囲内において、次回のサーチ電圧範囲を絞りながら繰り返し行う。冗長比較を行うことにおいては、所定回数の並列比較により得られたアナログ／デジタル変換値について、冗長比較を行う。補正することにおいては、冗長比較の結果、変換値に誤りがあった場合には、冗長比較の結果に基づいて、変換値を補正する。この逐次比較型アナログ／デジタル変換方法では、並列比較を、前回のサーチ電圧範囲内において、次回のサーチ電圧範囲を絞りながら繰り返し行うので、高速化が実現される。また、冗長比較の結果に基づいて、変換値を補正するので、高精度化が実現される。

本発明によれば、高い精度のアナログ／デジタル変換を、高速に実現することができる。

本発明を実施するための最良の形態の一つについて、図面を参照して説明する。図３に、一つ目の実施の形態における逐次比較型Ａ／Ｄコンバータの回路構成を示す。図３に示す逐次比較型Ａ／Ｄコンバータ１０１は、３つの比較レベルを出力する３つのＤ／Ａコンバータ１１１〜１１３と、３つの比較レベルとの比較を行う３つのコンパレータ１０４〜１０６と、３つのコンパレータ１０４〜１０６の出力１２１〜１２３をエンコードするエンコーダ１０７と、逐次比較レジスタ（ＳＡＲ）１０８〜１１０とを備えている。

図３において、タイミング制御回路１０２は、逐次比較型Ａ／Ｄコンバータ１０１の動作タイミングを制御する。図示するように、タイミング制御回路１０２は、クロック１１５と変換開始信号１１６とを入力し、サンプルホールド回路１０３のサンプリング信号１１８と、逐次比較レジスタ１０８、１０９、１１０の制御信号１１９と、逐次比較レジスタ１０８、１０９、１１０の動作クロック１２０と、変換終了信号１３２とを出力する。

サンプルホールド回路１０３は、アナログ入力信号１１７の電位をサンプリングし、保持する。コンパレータ１０４、１０５、１０６は、サンプルホールド回路１０３の出力１３３と、Ｄ／Ａコンバータ１１１、１１２、１１３の出力１２８、１２９、１３０の電位とをそれぞれ比較する。エンコーダ１０７は、コンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３をエンコードする。Ｄ／Ａコンバータ１１１、１１２、１１３は、逐次比較レジスタ１０８、１０９、１１０によって制御される。セレクタ１１４は、逐次比較レジスタ１１０、１０９、１０８の値１２７、１２６、１２５のいずれかを選択し、Ａ／Ｄ変換結果１３１を出力する。逐次比較レジスタ１０８、１０９、１１０と、セレクタ１１４とは、エンコーダ１０７によってエンコードされた出力１２４を入力する。Ｄ／Ａコンバータ１１１、１１２、１１３は、逐次比較レジスタ１１０、１０９、１０８の値１２７、１２６、１２５を、それぞれ入力する。

Ｄ／Ａコンバータ１１３は、３つのＤ／Ａコンバータ１１１、１１２、１１３の中で最も高い電位を出力し、Ｄ／Ａコンバータ１１２は中間の電位を、Ｄ／Ａコンバータ１１１は最も低い電位を出力する。サンプルホールド回路１０３の出力１３３の電位が、最も低いＤ／Ａコンバータ１１１の出力１２８の電位よりも低い場合、コンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３は全て「０」となり、エンコーダ１０７の出力１２４は「００」となる。サンプルホールド回路１０３の出力１３３の電位が、最も低いＤ／Ａコンバータ１１１の出力１２８の電位よりも高く、中間のＤ／Ａコンバータ１１２の出力１２９の電位よりも低い場合、コンパレータ１０４、１０５の出力１２１、１２２が「０」となり、コンパレータ１０６の出力１２３が「１」となる。この場合、エンコーダ１０７の出力１２４は「０１」となる。サンプルホールド回路１０３の出力１３３の電位が、中間のＤ／Ａコンバータ１１２の電位よりも高く、最も高いＤ／Ａコンバータ１１３の出力１３０の電位よりも低い場合、コンパレータ１０４の出力１２１が「０」となり、コンパレータ１０５、１０６の出力１２２、１２３が「１」となる。この場合、エンコーダ１０７の出力１２４は「１０」となる。サンプルホールド回路１０３の出力１３３の電位が最も高いＤ／Ａコンバータ１１３の出力１３０の電位よりも高い場合、コンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３は全て「１」となり、エンコーダ１０７の出力１２４は「１１」となる。

図４に、図３の逐次比較型Ａ／Ｄコンバータの動作タイミング例を、図５に、図４の動作例の場合における電位のサーチ範囲の変化を示す。ここでは、６ビットの分解能を持った逐次比較型Ａ／Ｄコンバータを例に動作説明を行う。なお、図５において、縦軸は、逐次比較型Ａ／Ｄコンバータの内部比較電圧範囲を示しており、横軸は時間の経過を示している。斜線で示している部分は、各比較期間において、選択された電圧範囲を示している。

図４において、変換開始信号１１６が「１」になると、逐次比較型Ａ／Ｄコンバータ１０１は、クロック１１５に同期して動作を開始する。図中、Ｔ１の期間、サンプリング信号１１８が「１」となり、サンプルホールド回路１０３はアナログ入力信号１１７の電位をサンプリングする。Ｔ１の期間終了後、サンプリング信号１１８が「０」になると、サンプルホールド回路１０３はサンプリングした電位を保持し、その電位を出力１３３とする。

逐次比較レジスタ１０８、１０９、１１０は、対応するＤ／Ａコンバータ１１３、１１２、１１１が出力する電位を指定する。比較一回目（期間Ｔ２）では、サンプリングした電位と、基準電圧Ｖｒｅｆの３／４の電位、２／４ Ｖｒｅｆ、１／４ Ｖｒｅｆの電位を比較するため、逐次比較レジスタ１０８、１０９、１１０のビット５、４に「１１」、「１０」、「０１」の値をそれぞれ設定する。すなわち、逐次比較レジスタ１０８、１０９、１１０の値１２５、１２６、１２７はそれぞれ「１１００００」、「１０００００」、「０１００００」となる。コンパレータ１０４、１０５、１０６は、Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８の電位と、サンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。仮に、アナログ入力信号１１７の電位が２５．１／６４ Ｖｒｅｆの場合、１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い電位となる。よって、コンパレータ１０４、１０５の出力１２１、１２２が「０」となり、コンパレータ１０６の出力１２３が「１」となり、エンコーダ１０７の出力１２４は「０１」となる。

図５では、比較一回目は、比較期間Ｔ２に対応する。図５の比較期間Ｔ２を参照すると、比較電圧範囲はＶｒｅｆから０までであること、アナログ入力信号１１７の電位が、１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い電位のため、エンコーダ１０７の出力１２４は「０１」となることが示されている。

比較二回目（期間Ｔ３）では、比較一回目（期間Ｔ２）のエンコーダ１０７の出力１２４の値「０１」を逐次比較レジスタ１０８、１０９、１１０のビット５、４に取り込む。また、逐次比較レジスタ１０８、１０９、１１０のビット３、２に、比較一回目（期間Ｔ２）と同様に「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ１０８、１０９、１１０の値１２５、１２６、１２７は、それぞれ「０１１１００」、「０１１０００」、「０１０１００」となる。Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８は、それぞれ７／１６ Ｖｒｅｆ、６／１６ Ｖｒｅｆ、５／１６ Ｖｒｅｆとなり、コンパレータ１０４、１０５、１０６はこれらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較一回目（期間Ｔ２）で求めた「１／４ Ｖｒｅｆより高く２／４ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位が２５．１／６４ Ｖｒｅｆの場合、６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い電位となる。よって、コンパレータ１０４の出力１２１が「０」、コンパレータ１０５、１０６の出力１２２、１２３が「１」となり、エンコーダ１０７の出力１２４は「１０」となる。

図５では、比較二回目は、比較期間Ｔ３に対応する。図５の比較期間Ｔ３を参照すると、比較電圧範囲は８／１６Ｖｒｅｆから４／１６Ｖｒｅｆまでであること、アナログ入力信号１１７の電位が、６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い電位のため、エンコーダ１０７の出力１２４は「１０」となることが示されている。

比較三回目（期間Ｔ４）では、比較二回目（期間Ｔ３）のエンコーダ１０７の出力１２４の値「１０」を逐次比較レジスタ１０８、１０９、１１０のビット３、２に取り込む。また、逐次比較レジスタ１０８、１０９、１１０のビット１、０には、比較一回目（期間Ｔ２）、比較二回目（期間Ｔ３）と同様に、「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ１０８、１０９、１１０の値１２５、１２６、１２７は、それぞれ「０１１０１１」、「０１１０１０」、「０１１００１」となる。Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８は、それぞれ２７／６４ Ｖｒｅｆ、２６／６４ Ｖｒｅｆ、２５／６４ Ｖｒｅｆとなり、コンパレータ１０４、１０５、１０６は、これらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較二回目（期間Ｔ３）で求めた「６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位が２５．１／６４ Ｖｒｅｆの場合、２５／６４ Ｖｒｅｆよりも高く２６／６４ Ｖｒｅｆよりも低い電位となる。よって、コンパレータ１０４、１０５の出力１２１、１２２が「０」、コンパレータ１０６の出力１２３が「１」となり、エンコーダ１０７の出力１２４は「０１」となる。

図５では、比較三回目は、比較期間Ｔ４に対応する。図５の比較期間Ｔ４を参照すると、比較電圧範囲は２８／６４ Ｖｒｅｆから２４／６４ Ｖｒｅｆまでであること、アナログ入力信号１１７の電位が、２５／６４ Ｖｒｅｆよりも高く２６／６４ Ｖｒｅｆよりも低い電位のため、エンコーダ１０７の出力１２４は「０１」となることが示されている。

比較が三回終了すると変換結果の全ビットの値が求まる。しかし、それ以前の比較期間中に誤判定を起こしている可能性があるため、冗長な比較期間（期間Ｔ５）を追加してＡ／Ｄ変換動作を行う。比較四回目（期間Ｔ５）では、比較三回目（期間Ｔ４）のエンコーダ１０７の出力１２４の値が「０１」なので、アナログ入力信号１１７の電位は、比較三回目（期間Ｔ４）での電位のサーチ範囲（８／１６ Ｖｒｅｆよりも高く９／１６ Ｖｒｅｆよりも低い範囲）からは外れていないと判断できる。そこで、逐次比較レジスタ１０８、１０９、１１０の値１２５、１２６、１２７を、比較三回目（期間Ｔ４）の値そのまま、すなわち、「０１１０１１」、「０１１０１０」、「０１１００１」とする。Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８の電位も比較三回目（期間Ｔ４）と同じになり、それぞれ２７／６４ Ｖｒｅｆ、２６／６４ Ｖｒｅｆ、２５／６４ Ｖｒｅｆとなる。コンパレータ１０４、１０５、１０６は、これらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較二回目（期間Ｔ３）で求めた「６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位が２５．１／６４ Ｖｒｅｆの場合、２５／６４ Ｖｒｅｆよりも高く２６／６４ Ｖｒｅｆよりも低い電位となる。よって、コンパレータ１０４、１０５の出力１２１、１２２が「０」、コンパレータ１０６の出力１２３が「１」となり、エンコーダ１０７の出力１２４は「０１」となる。

図５では、比較四回目の冗長比較は、比較期間Ｔ５に対応する。図５の比較期間Ｔ５を参照すると、比較電圧範囲は、２８／６４ Ｖｒｅｆから２４／６４ Ｖｒｅｆまでであること、アナログ入力信号１１７の電位が、２５／６４ Ｖｒｅｆよりも高く２６／６４ Ｖｒｅｆよりも低い電位のため、エンコーダ１０７の出力１２４は「０１」となることが示されている。

比較が四回終了すると、タイミング制御回路１０２は変換終了信号１３２を「１」にする。比較四回目（期間Ｔ５）のエンコーダ１０７の出力１２４の値が「０１」なので、セレクタ１１４は、低い方の逐次比較レジスタ１１０の値、すなわち「０１１００１」を選択する。逐次比較型Ａ／Ｄコンバータ１０１は、Ａ／Ｄ変換結果１３１として「０１１００１」を出力する。

図６に、途中の比較で誤判定を起こした場合の動作タイミング例を、図７に、図６の動作例の場合における電位のサーチ範囲の変化を示す。ここでは、アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆの場合を例として動作説明を行う。なお、図７において、縦軸は、逐次比較型Ａ／Ｄコンバータの内部比較電圧範囲を示しており、横軸は、時間の経過を示している。斜線で示している部分は、各比較期間において選択された電圧範囲を示している。

図６に示すように、期間Ｔ２が始まるまでのタイミング動作は、図４のタイミング動作と同様となっているので、期間Ｔ２のタイミング動作から説明を始める。比較一回目（期間Ｔ２）においては、３／４ Ｖｒｅｆ、２／４ Ｖｒｅｆ、１／４ Ｖｒｅｆとの比較が行われる。アナログ入力信号１１７の電位は、３２．１／６４ Ｖｒｅｆなので、２／４ Ｖｒｅｆよりも高く、３／４ Ｖｒｅｆよりも低い。よって、比較一回目（期間Ｔ２）においては、本来はエンコーダ１０７の出力１２４は「１０」となるべきである。しかし、分解能が大きい場合や、変換速度が速い場合など、判定すべき差電位が小さいコンパレータ１０５が判定を誤ってしまう場合がある。図６では、誤判定により、エンコーダ１０７の出力１２４が「０１」となっている。

図７では、比較一回目は、比較期間Ｔ２に対応する。図７の比較期間Ｔ２を参照すると、比較電圧範囲はＶｒｅｆから０までであること、アナログ入力信号１１７の電位が、１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い電位と誤判定していること、エンコーダ１０７の出力１２４が「０１」となったことが示されている。

比較二回目（期間Ｔ３）では、比較一回目（期間Ｔ２）のエンコーダ１０７の出力１２４の値「０１」を逐次比較レジスタ１０８、１０９、１１０のビット５、４に取り込む。また、比較一回目（期間Ｔ１）と同様に、逐次比較レジスタ１０８、１０９、１１０のビット３、２に、「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ１０８、１０９、１１０の値１２５、１２６、１２７は、それぞれ「０１１１００」、「０１１０００」、「０１０１００」となる。Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８の電位はそれぞれ７／１６ Ｖｒｅｆ、６／１６ Ｖｒｅｆ、５／１６ Ｖｒｅｆとなる。コンパレータ１０４、１０５、１０６は、これらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較一回目（期間Ｔ２）で求めた「１／４ Ｖｒｅｆより高く２／４ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆの場合、７／１６ Ｖｒｅｆよりも高い電位のため、コンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３が全て「１」となり、エンコーダ１０７の出力１２４は「１１」となる。

図７では、比較二回目は、比較期間Ｔ３に対応する。図７の比較期間Ｔ３を参照すると、比較電圧範囲は、本来は１２／１６ Ｖｒｅｆから８／１６ Ｖｒｅｆまでであるが、比較一回目（期間Ｔ２）にコンパレータ１０５が判定を誤っているため、８／１６ Ｖｒｅｆから４／１６ Ｖｒｅｆまでとなっている。アナログ入力信号１１７の電位が、７／１６ Ｖｒｅｆよりも高い電位のため、エンコーダ１０７の出力１２４は「１１」になっている。

比較三回目（期間Ｔ４）では、比較二回目（期間Ｔ３）のエンコーダ１０７の出力１２４の値「１１」を逐次比較レジスタ１０８、１０９、１１０のビット３、２に取り込む。また、逐次比較レジスタ１０８、１０９、１１０のビット１、０には比較一回目（期間Ｔ２）、比較二回目（期間Ｔ３）と同様に「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ１０８、１０９、１１０の値１２５、１２６、１２７はそれぞれ「０１１１１１」、「０１１１１０」、「０１１１０１」となる。Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８の電位は、それぞれ３１／６４ Ｖｒｅｆ、３０／６４ Ｖｒｅｆ、２９／６４ Ｖｒｅｆとなり、コンパレータ１０４、１０５、１０６はこれらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較一回目（期間Ｔ２）と比較二回目（期間Ｔ３）で求めた「７／１６ Ｖｒｅｆよりも高く８／１６ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆの場合、３１／６４ Ｖｒｅｆよりも高い電位のため、コンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３は全て「１」となり、エンコーダ１０７の出力１２４は「１１」となる。

図７では、比較三回目は、比較期間Ｔ４に対応する。図７の比較期間Ｔ４を参照すると、比較電圧範囲は８／１６ Ｖｒｅｆから７／１６ Ｖｒｅｆまでであること、アナログ入力信号１１７の電位が、３１／６４ Ｖｒｅｆよりも高い電位のため、エンコーダ１０７の出力１２４が「１１」となることが示されている。

比較四回目（期間Ｔ５）では、比較三回目（期間Ｔ４）のエンコーダ１０７の出力１２４の値が「１１」なので、アナログ入力信号１１７の電位は比較三回目（期間Ｔ４）での電位のサーチ範囲（７／１６ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い範囲）から外れている可能性があると判断できる。そこで、逐次比較レジスタ１０８、１０９、１１０の値を、「１０」を加えた値に設定し直し、サーチ範囲を再設定する。すなわち、逐次比較レジスタ１０８の値１２５は「０１１１１１」＋「１０」＝「１００００１」、逐次比較レジスタ１０９の値１２６は「０１１１１０」＋「１０」＝「１０００００」、逐次比較レジスタ１１０の値１２７は「０１１１０１」＋「１０」＝「０１１１１１」となる。Ｄ／Ａコンバータ１１３、１１２、１１１の出力１３０、１２９、１２８の電位は、それぞれ３３／６４ Ｖｒｅｆ、３２／６４ Ｖｒｅｆ、３１／６４ Ｖｒｅｆとなり、コンパレータ１０４、１０５、１０６はこれらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較三回目（期間Ｔ４）の電位サーチ範囲（７／１６ Ｖｒｅｆよりも高く８／１６ Ｖｒｅｆよりも低い範囲）を再設定し、「３０／６４ Ｖｒｅｆよりも高く３４／６４ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆの場合、３２／６４ Ｖｒｅｆよりも高く３３／６４ Ｖｒｅｆよりも低い電位のため、コンパレータ１０４の出力１２１が「１」、コンパレータ１０５、１０６の出力１２２、１２３が「０」となり、エンコーダ１０７の出力１２４は「１０」となる。

図７では、比較四回目は、比較期間Ｔ５に対応する。図７の比較期間Ｔ５を参照すると、比較電圧範囲は３４／６４ Ｖｒｅｆから３０／６４ Ｖｒｅｆまでであること、アナログ入力信号１１７の電位が、３２／６４ Ｖｒｅｆよりも高く３３／６４ Ｖｒｅｆよりも低い電位のため、エンコーダ１０７の出力１２４は「１０」となることが示されている。

比較が四回終了すると、タイミング制御回路１０２は、変換終了信号１３２を「１」にして出力する。また、比較四回目（期間Ｔ５）のエンコーダ１０７の出力１２４の値が「１０」なので、セレクタ１１４は、中間の逐次比較レジスタ１０９の値、すなわち「１０００００」を選択して、変換値を補正する。逐次比較型Ａ／Ｄコンバータ１０１は、Ａ／Ｄ変換結果１３１として「１０００００」を出力する。

図８に、第一の実施の形態における変換動作を説明するフローチャートを示す。図８において、フロー２０１より比較を開始する。フロー２０２において、３つのＤ／Ａコンバータ１１１〜１１３と、３つのコンパレータ１０４〜１０６とを用いて、２ビットの比較を並列に行う。フロー２０３において、並列比較が所定の回数（Ｎビット分解能のＡ／Ｄコンバータの場合、Ｎ／２回となる。）終了しているかを判定する。並列比較の回数が所定の回数に満たない場合は、フロー２０４により、逐次比較レジスタに比較結果を取り込むとともに、次に比較すべき電位を決定する。つまり、フロー２０２、２０３、２０４を所定の回数繰り返すことで、２ビットずつのバイナリーサーチを行う。

フロー２０３により、並列比較が所定の回数終了したと判定すると、フロー２０５以降に進む。ここで、冗長な比較動作における電位のサーチ範囲を、電位が高い側に再設定するか、電位が低い側に再設定するか、再設定しないかを切り替える。並列比較最後のエンコーダ出力が「１１」の場合、フロー２０５からフロー２０７に進み、逐次比較レジスタの値をプラス「１０」する。すなわち、電位のサーチ範囲を高い側に再設定し、フロー２０９の冗長比較を行う。並列比較最後のエンコーダ出力が「００」の場合、フロー２０６からフロー２０８に進み、逐次比較レジスタの値をマイナス「１０」する。すなわち、電位のサーチ範囲を低い側に再設定し、フロー２０９の冗長比較を行う。並列比較最後のエンコーダ出力が「０１」または「１０」の場合、逐次比較レジスタの値を変更せず、電位のサーチ範囲も再設定せずに、フロー２０９の冗長比較を行う。

フロー２０９の冗長比較を終えると、エンコーダ出力により最終的な変換結果を決定する。エンコーダ出力が「１１」の場合、フロー２１０からフロー２１３へと進み、高い方の逐次比較レジスタの値を変換結果として選択し、フロー２１７の比較終了となる。エンコーダ出力が「１０」の場合、フロー２１１からフロー２１４へと進み、中間の逐次比較レジスタの値を変換結果として選択し、フロー２１７の比較終了となる。エンコーダ出力が「０１」の場合、フロー２１２からフロー２１５へと進み、低い方の逐次比較レジスタの値を変換結果として選択し、フロー２１７の比較終了となる。エンコーダ出力が「００」の場合、フロー２１２からフロー２１６へと進み、低い方の逐次比較レジスタの値から「１」引いた値を変換結果として選択し、フロー２１７の比較終了となる。

第一の実施の形態の効果について説明する。第一の実施の形態における逐次比較型Ａ／ＤコンバータのＡ／Ｄ変換方法によると、複数の比較電圧を出力可能なＤ／Ａコンバータと複数のコンパレータによる並列比較（高速比較）を所定回数行った後に、フロー２０５〜２０８に示すように並列比較の結果に応じて冗長なサーチ範囲を再設定する。そして、フロー２０９に示す冗長な比較を行い、フロー２１０〜２１６による最終的な変換結果を求める。これにより、逐次並列比較で判定を誤ってしまった場合でも正しい変換結果を得られるため、逐次比較型Ａ／Ｄコンバータの精度を向上することができる。さらに、図２の変換方法に比べて、非常に高速な変換が実現される。

次に、本発明を実施するための最良の形態の別の一つについて、図面を参照して説明する。図９に、二つ目の実施の形態における逐次比較型Ａ／Ｄコンバータの回路構成を示す。図９に示す逐次比較型Ａ／Ｄコンバータ３０１は、図３の逐次比較型Ａ／Ｄコンバータ１０１とは異なり、３つの逐次比較レジスタ３０８、３０９、３１０のうちの２つの逐次比較レジスタ３０８、３０９のビット数を２ビット削減し、また、３つのＤ／Ａコンバータ３１１、３１２、３１３のうちの２つのＤ／Ａコンバータ３１２、３１３の分解能を２ビット削減している。

また、第二の実施の形態においては、並列比較最後のコンパレータ１０４、１０５、１０６の比較結果である出力１２１、１２２、１２３を保持しておくためのラッチ３３５と、冗長比較一回目のコンパレータ１０６の比較結果である出力１２３を保持しておくためのラッチ３３６と、冗長比較二回目のコンパレータ１０６の比較結果である出力１２３を保持しておくためのラッチ３３７と、論理回路３３８と、セレクタ３３９とを追加している。

さらに、第二の実施の形態におけるタイミング制御回路３０２は、ラッチ３３５のラッチタイミング時に「１」になるラッチ信号３４０と、ラッチ３３６のラッチタイミング時に「１」になるラッチ信号３４１と、ラッチ３３７のラッチタイミング時に「１」になるラッチ信号３４２と、逐次比較レジスタ３１０の値に「１」を加算又は減算するタイミングを示す制御信号３４３と、逐次比較レジスタ３１０に取り込む値として論理回路３３８の出力３５１を選択する選択信号３４４と、逐次比較レジスタ３１０が２ビットずつ動作するか１ビットずつ動作するかを切り替える制御信号３４５と、逐次比較レジスタ３１０に取り込む値としてコンパレータ１０６の出力１２３を選択する選択信号３５０とを、追加で出力する。

それから、論理回路３３８は、逐次比較レジスタ３１０の値を「１」加算するための加算信号３４６と、逐次比較レジスタ３１０の値から「１」減算するための減算信号３４７と、逐次比較レジスタ３１０のビット４を桁上げするための桁上げ信号３４８と、逐次比較レジスタ３１０のビット４から桁下げするための桁下げ信号３４９とを出力する。

図１０に、図９の逐次比較型Ａ／Ｄコンバータの動作タイミング例を示し、図１１に、図１０の動作例の場合における電位のサーチ範囲の変化を示す。ここでは、６ビットの分解能を持った逐次比較型Ａ／Ｄコンバータを例に示している。なお、図１１において、縦軸は、逐次比較型Ａ／Ｄコンバータの内部比較電圧範囲を示しており、横軸は時間の経過を示している。斜線で示している部分は、各比較期間において、選択された電圧範囲を示している。

変換開始信号１１６が「１」になると、逐次比較型Ａ／Ｄコンバータ３０１は、クロック１１５に同期して動作を開始する。図１０に示すように、Ｔ１の期間、タイミング制御回路３０２が出力するサンプリング信号１１８は「１」になり、サンプルホールド回路１０３はアナログ入力信号１１７の電位をサンプリングする。Ｔ１の期間終了後、サンプリング信号１１８が「０」になると、サンプルホールド回路１０３は、サンプリングした電位を保持し、この電位をサンプルホールド回路１０３の出力１３３とする。

逐次比較レジスタ３０８、３０９、３１０は、対応するＤ／Ａコンバータ３１３、３１２、３１１から出力される電位を指定する。比較一回目（期間Ｔ２）では、サンプリングした電位と、基準電圧Ｖｒｅｆの３／４の電位、２／４ Ｖｒｅｆの電位、１／４ Ｖｒｅｆの電位とをそれぞれ比較するため、逐次比較レジスタ３０８、３０９、３１０のビット５、４に「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ３０８、３０９、３１０の値３２５、３２６、３２７は、それぞれ「１１００ｘｘ」、「１０００ｘｘ」、「０１００００」となる。第二の実施の形態における二つの逐次比較レジスタ３０８、３０９は、ビット数が２ビット少ないので、図１０では、これらの逐次比較レジスタ３０８、３０９のビット１、０を「ｘ」として表している。

コンパレータ１０４、１０５、１０６は、Ｄ／Ａコンバータ３１３、３１２、３１１の出力３３０、３２９、３２８の電位と、サンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。仮に、アナログ入力信号１１７の電位が、２５．１／６４ Ｖｒｅｆであった場合を考える。２５．１／６４ Ｖｒｅｆは、１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い電位となる。そのため、コンパレータ１０４、１０５の出力１２１、１２２は「０」となり、コンパレータ１０６の出力１２３は「１」となるので、エンコーダ３０７の出力３２４は「０１」となる。

図１１では、比較一回目は、比較期間Ｔ２に対応する。図１１の比較期間Ｔ２を参照すると、比較電圧範囲はＶｒｅｆから０までであり、アナログ入力信号１１７の電位が、１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い電位のため、エンコーダ３０７の出力３２４は「０１」となっている。

比較二回目（期間Ｔ３）では、比較一回目（期間Ｔ２）のエンコーダ３０７の出力３２４の値「０１」を逐次比較レジスタ３０８、３０９、３１０のビット５、４に取り込む。また、逐次比較レジスタ３０８、３０９、３１０のビット３、２には、比較一回目（期間Ｔ２）と同様に「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ３０８、３０９、３１０の値３２５、３２６、３２７は、それぞれ「０１１１ｘｘ」、「０１１０ｘｘ」、「０１０１ｘｘ」となる。Ｄ／Ａコンバータ３１３、３１２、３１１の出力３３０、３２９、３２８は、それぞれ７／１６ Ｖｒｅｆ、６／１６ Ｖｒｅｆ、５／１６ Ｖｒｅｆとなる。

コンパレータ１０４、１０５、１０６は、これらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較一回目（期間Ｔ２）で求めた「１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。アナログ入力信号１１７の電位は２５．１／６４ Ｖｒｅｆであったので、６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い電位となる。そのため、コンパレータ１０４の出力１２１は「０」、コンパレータ１０５、１０６の出力１２２、１２３は「１」となるので、エンコーダ３０７の出力３２４は「１０」となる。ここまでの動作は、図３の逐次比較型Ａ／Ｄコンバータ１０１と同様である。

図１１では、比較二回目は、比較期間Ｔ３に対応する。図１１の比較期間Ｔ３を参照すると、比較電圧範囲は８／１６ Ｖｒｅｆから４／１６ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い電位のため、エンコーダ３０７の出力３２４は「１０」となっている。

比較三回目（期間Ｔ４）以降は、Ｎビットの分解能を有する逐次比較レジスタ３１０と、Ｎビットの分解能を有するＤ／Ａコンバータ３１３と、コンパレータ１０６とを使用して逐次比較動作を行う。この逐次比較動作では、それ以前の比較期間中に誤判定を起こしている可能性があるため、サーチ範囲に冗長な範囲を追加して変換動作を行う。誤判定を起こしているか起こしていないかを判定するため、並列比較最後つまり比較二回目（期間Ｔ３）のコンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３の出力を保持しておく。そのため、タイミング制御回路３０２がラッチ信号３４０を「１」に設定する。逐次比較レジスタ３１０はビット３、２にエンコーダ３０７の出力３２４の値「１０」を取り込み、逐次比較レジスタ３１０の値３２７は「０１１０００」となる。Ｄ／Ａコンバータ３１１の出力３２８は、６／１６ Ｖｒｅｆとなり、コンパレータ１０６は、この電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位は２５．１／６４ Ｖｒｅｆであったから、コンパレータ１０６の出力１２３は「１」となる。

図１１では、比較三回目は、比較期間Ｔ４に対応する。図１１の比較期間Ｔ４を参照すると、比較電圧範囲は７／１６ Ｖｒｅｆから５／１６ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い電位のため、コンパレータ１０６の出力１２３は「１」となっている。

比較四回目（期間Ｔ５）では、タイミング制御回路３０２はラッチ信号３４１を「１」に設定し、これにより、ラッチ３３６は比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３の値「１」を保持する。また、タイミング制御回路３０２は、加算又は減算信号を示す制御信号３４３を「１」に設定する。加算又は減算信号を示す制御信号３４３の「１」を受けて、論理回路３３８は、並列比較最後（期間Ｔ３）のエンコーダ３０７の出力３２４の値が「１０」であることから、逐次比較レジスタ３１０の加算信号３４６を「１」に設定する。逐次比較レジスタ３１０は、自身の値のビット２に「１」を加えた値、すなわち「０１１１００」を値３２７とする。なお、並列比較最後のエンコーダ３０７の出力３２４の値が「００」であった場合には、論理回路３３８は、加算又は減算信号を示す制御信号３４３の「１」を受けて、逐次比較レジスタ３１０の減算信号３４７を「１」に設定する。

逐次比較レジスタ３１０の値３２７が「０１１１００」なので、Ｄ／Ａコンバータ３１１の出力３２８は７／１６ Ｖｒｅｆとなる。コンパレータ１０６は、この電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位は２５．１／Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は「０」となる。

図１１では、比較四回目は、比較期間Ｔ５に対応する。図１１の比較期間Ｔ５を参照すると、比較電圧範囲は８／１６ Ｖｒｅｆから６／１６ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、６／１６ Ｖｒｅｆよりも高く７／１６ Ｖｒｅｆよりも低い電位のため、コンパレータ１０６の出力１２３は「０」となっている。

ビット５、４、３、２の値を検証する。タイミング制御回路３０２はラッチ信号３４２を「１」に設定し、これにより、ラッチ３３７は、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３の値「０」を保持する。論理回路３３８は、ラッチ３３５に保持しておいた並列比較最後のエンコーダ３０７の出力３２４と、ラッチ３３６に保持しておいた比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３と、ラッチ３３７に保持した比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３とにより、逐次比較レジスタ３１０のビット５、４、３、２の最終的な値を決定する。ここでは、並列比較最後（期間Ｔ３）のエンコーダ３０７の出力３２４が「１０」、ラッチ３３６に保持した値が「１」、ラッチ３３７に保持した値が「０」なので、ビット３、２の最終的な値は「１０」と判定し、論理回路３３８の出力３５１が「１０」となる。タイミング制御回路３０２が選択信号３４４を「１」に設定すると、これにより、セレクタ３３９は、論理回路３３８の出力３５１を選択するので、逐次比較レジスタ３１０は、そのビット３、２に、論理回路３３８の出力３５１を取り込む。

なお、並列比較最後（期間Ｔ３）のエンコーダ３０７の出力３２４の値が「１０」で、比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３が「０」で、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３が「０」であった場合には、逐次比較レジスタ３１０のビット３、２は「０１」となる。また、比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３が「１」、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３が「１」であった場合には、逐次比較レジスタ３１０のビット３、２は「１１」となる。

さらに、並列比較最後（期間Ｔ３）のエンコーダ３０７の出力３２４の値が「０１」であった場合も、比較三回目（期間Ｔ４）、比較四回目（期間Ｔ５）の動作は同様であるが、論理回路３３８の出力３５１の値が異なる。すなわち、比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３が「０」で、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３が「０」であった場合には、逐次比較レジスタ３１０は、そのビット３、２に「００」を設定する。また、比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３が「１」で、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３が「０」であった場合には、逐次比較レジスタ３１０は、そのビット３、２に「０１」を設定する。また、比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３が「１」で、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３が「１」であった場合には、逐次比較レジスタ３１０は、そのビット３、２に「１０」を設定する。

ビット１、０の値を決定する。タイミング制御回路３０２は、逐次比較レジスタ制御信号３４５を「１」に設定し、以降、逐次比較レジスタ３１０は１ビットずつの比較動作を行う。比較五回目（期間Ｔ６）では、逐次比較レジスタ３１０は、ビット１を「１」に設定する。すなわち、逐次比較レジスタ３１０の値３２７は、「０１１０１０」となる。Ｄ／Ａコンバータ３１１の出力３２８は、１３／３２ Ｖｒｅｆとなり、コンパレータ１０６は、この電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位は、２５．１／６４ Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は、「０」となる。

図１１では、比較五回目は、比較期間Ｔ６に対応する。図１１の比較期間Ｔ６を参照すると、比較電圧範囲は１４／３２ Ｖｒｅｆから１２／３２ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、１２／３２ Ｖｒｅｆよりも高く１３／３２ Ｖｒｅｆよりも低い電位のため、コンパレータ１０６の出力１２３は「０」となっている。

比較六回目（期間Ｔ７）では、タイミング制御回路３０２は、１ビット選択信号３５０を「１」に設定し、セレクタ３３９は、コンパレータ１０６の出力１２３の値を選択する。逐次比較レジスタ３１０は、比較五回目（期間Ｔ６）のコンパレータ１０６の出力１２３の値「０」をビット１に取り込み、ビット０に「１」を設定する。すなわち、逐次比較レジスタ３１０の値３２７は「０１１００１」となる。Ｄ／Ａコンバータ３１１の出力３２８は、２５／６４ Ｖｒｅｆとなり、コンパレータ１０６はこの電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位は、２５．１／６４ Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は「１」となる。

図１１では、比較六回目は、比較期間Ｔ７に対応する。図１１の比較期間Ｔ７を参照すると、比較電圧範囲は、２６／６４ Ｖｒｅｆから２４／６４ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、２５／６４ Ｖｒｅｆよりも高く２６／６４ Ｖｒｅｆよりも低い電位のため、コンパレータ１０６の出力１２３は「１」となっている。

比較が六回終了すると、逐次比較レジスタ３１０は、比較六回目（期間Ｔ７）のコンパレータ１０６の出力１２３の値「１」をビット０に取り込み、最上位ビット（ビット５）から最下位ビット（ビット０）の値が確定する。すなわち、逐次比較レジスタ３１０の値は「０１１００１」となる。タイミング制御回路３０２は変換終了信号３３２の「１」を出力するとともに、バッファ３１４からＡ／Ｄ変換結果１３１として「０１１００１」が出力される。Ｎビットの分解能を持った逐次比較型Ａ／Ｄコンバータの場合、（Ｎ／２＋３）回の比較で一回のＡ／Ｄ変換動作が終了するため、図３の逐次比較型Ａ／Ｄコンバータよりは比較回数が二回多くなるものの、分解能Ｎが大きい場合には、図３の逐次比較型Ａ／Ｄコンバータとほぼ同等の高速な変換が可能である。

図１２に、途中の比較で誤判定を起こした場合の動作タイミング例を、図１３に、図１２の動作例の場合における電位のサーチ範囲の変化を示す。ここでは、アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆの場合を例に示している。なお、図１３において、縦軸は、逐次比較型Ａ／Ｄコンバータの内部比較電圧範囲を示し、横軸は時間の経過を示している。斜線部分は、各比較期間において、選択された電圧範囲を示している。

期間Ｔ２が始まるまでの動作は図１０と同様であるので、期間Ｔ２から説明する。比較一回目（期間Ｔ２）において、アナログ入力信号１１７の電位は３２．１／６４ Ｖｒｅｆであり、２／４ Ｖｒｅｆよりも高く、３／４ Ｖｒｅｆよりも低いので、本来エンコーダ３０７の出力３２４は「１０」となるべきである。しかし、分解能が大きい場合や、変換速度が速い場合、判定すべき差電位が小さいコンパレータ１０５が判定を誤ってしまう場合があり、図１２では、エンコーダ３０７の出力３２４が誤って「０１」になったとしている。

図１３では、比較一回目は、比較期間Ｔ２に対応する。図１３の比較期間Ｔ２を参照すると、比較電圧範囲はＶｒｅｆから０までであり、アナログ入力信号１１７の電位が、１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い電位と判定を誤ったため、エンコーダ３０７の出力３２４は「０１」になっている。

比較二回目（期間Ｔ３）では、比較一回目（期間Ｔ２）のエンコーダ３０７の出力３２４の値「０１」を逐次比較レジスタ３０８、３０９、３１０のビット５、４に取り込む。また、逐次比較レジスタ３０８、３０９、３１０のビット３、２には比較一回目（期間Ｔ１）と同様に「１１」、「１０」、「０１」の値を設定する。すなわち、逐次比較レジスタ３０８、３０９、３１０の値３２５、３２６、３２７は、それぞれ「０１１１００」、「０１１０００」、「０１０１００」となる。Ｄ／Ａコンバータ３１３、３１２、３１１の出力３３０、３２９、３２８の電位はそれぞれ７／１６ Ｖｒｅｆ、６／１６ Ｖｒｅｆ、５／１６ Ｖｒｅｆとなり、コンパレータ１０４、１０５、１０６はこれらの電位とサンプルホールド回路１０３の出力１３３の電位とをそれぞれ比較する。つまり、比較一回目（期間Ｔ２）で求めた「１／４ Ｖｒｅｆよりも高く２／４ Ｖｒｅｆよりも低い」という電位の範囲をより細かくサーチする。

アナログ入力信号１１７の電位は３２．１／６４ Ｖｒｅｆであったので、７／１６ Ｖｒｅｆよりも高い電位と判定される。すなわち、コンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３が全て「１」となり、エンコーダ３０７の出力３２４は「１１」となる。

図１３では、比較二回目は、比較期間Ｔ３に対応する。図１３の比較期間Ｔ３を参照すると、比較電圧範囲は、本来は１２／１６ Ｖｒｅｆから８／１６ までであるが、比較一回目（期間Ｔ２）にコンパレータ１０５が判定を誤っているため８／１６ Ｖｒｅｆから４／１６ Ｖｒｅｆまでとなっている。また、アナログ入力信号１１７の電位が、７／１６ Ｖｒｅｆよりも高い電位のため、エンコーダ３０７の出力３２４は「１１」となっている。

比較三回目（期間Ｔ４）以降は、Ｎビットの分解能を有する逐次比較レジスタ３１０と、Ｎビットの分解能を有するＤ／Ａコンバータ３１１と、コンパレータ１０６とを使用して逐次比較動作を行う。ただし、以前の比較期間中に誤判定を起こしている可能性があるため、サーチ範囲に冗長な範囲を追加して冗長比較動作を行う。タイミング制御回路３０２は、ラッチ信号３４０を「１」に設定し、並列比較最後つまり比較二回目（期間Ｔ３）のコンパレータ１０４、１０５、１０６の出力１２１、１２２、１２３の値をラッチ３３５に保持する。逐次比較レジスタ３１０は、ビット３、２にエンコーダ３０７の出力３２４の値「１１」を取り込み、逐次比較レジスタ３１０の値３２７は「０１１１００」となる。Ｄ／Ａコンバータ３１１の出力３２８は、７／１６ Ｖｒｅｆとなり、コンパレータ１０６は、この電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は「１」となる。

図１３では、比較三回目は、比較期間Ｔ４に対応する。図１３の比較期間Ｔ４を参照すると、比較電圧範囲は８／１６ Ｖｒｅｆから６／１６ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、７／１６ Ｖｒｅｆよりも高い電位のため、コンパレータ１０６の出力１２３は「１」となっている。

比較四回目（期間Ｔ５）では、タイミング制御回路３０２は、ラッチ信号３４１を「１」に設定し、加算信号を示す選択信号３４４を「１」に設定し、比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３の値「１」をラッチ３３６に保持する。また、タイミング制御回路３０２は、加算又は減算信号を示す制御信号３４３を「１」に設定する。論理回路３３８は、並列比較最後（期間Ｔ３）のエンコーダ３０７の出力３２４の値が「１１」であることから、加算又は減算信号を示す制御信号３４３を受けて、逐次比較レジスタ３１０の加算信号３４６を「１」に設定する。逐次比較レジスタ３１０は、その値３２７を、ビット２に「１」を加えた値、すなわち「１０００００」とする。Ｄ／Ａコンバータ３１１の出力３２８は、１／２ Ｖｒｅｆとなり、コンパレータ１０６は、この電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は「１」となる。

図１３では、比較四回目は、比較期間Ｔ５に対応する。図１３の比較期間Ｔ５を参照すると、比較電圧範囲は、９／１６ Ｖｒｅｆから７／１６ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、８／１６ Ｖｒｅｆよりも高い電位のため、コンパレータ１０６の出力１２３は「１」となっている。

ビット５、４、３、２の値を検証する。タイミング制御回路３０２は、ラッチ信号３４２を「１」に設定し、比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３の値「１」をラッチ３３７に保持する。論理回路３３８は、ラッチ３３５に保持しておいた並列比較最後のエンコーダ３０７の出力３２４と、ラッチ３３６に保持しておいた比較三回目（期間Ｔ４）のコンパレータ１０６の出力１２３と、ラッチ３３７に保持した比較四回目（期間Ｔ５）のコンパレータ１０６の出力１２３とにより、逐次比較レジスタ３１０のビット５、４、３、２の最終的な値を決定する。ここでは、並列比較最後（期間Ｔ３）のエンコーダ３０７の出力が「１１」、ラッチ３３６に保持した値が「１」、ラッチ３３７に保持した値が「１」なので、ビット３、２の最終的な値を「００」とし、桁上げ信号を「１」に設定し、ビット４に桁上げ分を加算し、ビット５、４、３、２の補正を行う。タイミング制御回路３０２は、逐次比較レジスタ制御信号３４５を「１」に設定し、以降、逐次比較レジスタ３１０は１ビットずつの動作を行う。

比較五回目（期間Ｔ６）では、逐次比較レジスタ３１０はビット１を「１」に設定する。すなわち、逐次比較レジスタ３１０の値３２７は「１０００１０」となる。Ｄ／Ａコンバータ３１１の出力３２８は１７／３２ Ｖｒｅｆとなり、コンパレータ１０６はこの電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は「０」となる。

図１３では、比較五回目は、比較期間Ｔ６に対応する。図１３の比較期間Ｔ６を参照すると、比較電圧範囲は１８／３２ Ｖｒｅｆから１６／３２ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、１７／３２ Ｖｒｅｆよりも低い電位のため、コンパレータ１０６の出力１２３は「０」となっている。

比較六回目（期間Ｔ７）では、タイミング制御回路３０２は、１ビット選択信号３５０を「１」に設定し、セレクタ３３９は、コンパレータ１０６の出力１２３の値を選択する。逐次比較レジスタ３１０は、比較五回目（期間Ｔ６）のコンパレータ１０６の出力１２３の値「０」をビット１に取り込み、ビット０に「１」を設定する。すなわち、逐次比較レジスタ３１０の値３２７は「１００００１」となる。Ｄ／Ａコンバータ３１１の出力３２８は、３３／６４ Ｖｒｅｆとなり、コンパレータ１０６はこの電位とサンプルホールド回路１０３の出力１３３の電位とを比較する。アナログ入力信号１１７の電位が３２．１／６４ Ｖｒｅｆであったので、コンパレータ１０６の出力１２３は「０」となる。

図１３では、比較六回目は、比較期間Ｔ７に対応する。図１３の比較期間Ｔ７を参照すると、比較電圧範囲は３４／６４ Ｖｒｅｆから３２／６４ Ｖｒｅｆまでであり、アナログ入力信号１１７の電位が、３３／６４ Ｖｒｅｆよりも低い電位のため、コンパレータ１０６の出力１２３は「０」となっている。

比較が六回終了すると、比較六回目（期間Ｔ７）のエンコーダ３０７の出力３２４の値「０」を逐次比較レジスタ３１０のビット０に取り込み、最上位ビット（ビット５）から最下位ビット（ビット０）の値が確定する。タイミング制御回路３０２は、変換終了信号３３２の「１」を出力するとともに、バッファ３１４からＡ／Ｄ変換結果１３１が出力される。Ｎビットの分解能を持った逐次比較型Ａ／Ｄコンバータの場合、（Ｎ／２＋３）回の比較で一回のＡ／Ｄ変換動作が終了するため、図３の逐次比較型Ａ／Ｄコンバータよりは比較回数が二回多くなるものの、分解能Ｎが大きい場合には、図３の逐次比較型Ａ／Ｄコンバータとほぼ同等の高速な変換が可能である。また、途中の並列比較で判定を誤った場合でも、冗長なサーチ範囲を追加することでサーチ範囲を再設定することができ、変換精度を落とすことなく高速な変換が可能である。

図１４に、第二の実施の形態における変換動作を説明するフローチャートを示す。図１４において、フロー７０１により変換動作を開始すると、フロー７０２では、３つのＤ／Ａコンバータと、３つのコンパレータとを用いて、２ビットの比較を並列に行う。フロー７０３では、並列比較が所定の回数終了しているかを判定する。所定の回数は、Ｎビット分解能のＡ／Ｄコンバータの場合、（Ｎ−２）／２の計算式で求めることができる。ただし、引き算の２は、分解能を削減したビット数であり、割り算の２は、並列比較１段ごとの並列数である。

フロー７０３の判定により、並列比較の回数が所定の回数に満たない場合は、フロー７０４により逐次比較レジスタに比較結果を取り込むと共に、次に比較すべき電位を決定する。つまり、フロー７０２、７０３、７０４を所定の回数繰り返すことで、２ビットずつのバイナリーサーチを行う。フロー７０３の判定により、並列比較が所定の回数終了したと判定すると、フロー７０５以降に進み、１つのＤ／Ａコンバータと１つのコンパレータとを用いて比較を行う。また、それ以前に判定を誤っている可能性があるので、冗長な比較動作を行う。

フロー７０５において、並列比較最後のエンコーダ出力を逐次比較レジスタに取り込む。フロー７０６において、一回目の冗長な比較動作を行い、このときの比較結果を保持しておく。フロー７０７で、二回目の冗長な比較動作を行うにあたり、電位のサーチ範囲を、電位が高い側に再設定するか、電位が低い側に再設定するか、再設定しないかを切り替える。切り替えは、並列比較最後のエンコーダ出力に基づいて行う。

並列比較最後のエンコーダ出力が「００」の場合、フロー７０７からフロー７０８に進み、逐次比較レジスタのビット２をマイナス「１」することで電位のサーチ範囲を低い側に再設定する。そして、フロー７０９の二回目の冗長比較を行う。一方、並列比較最後のエンコーダ出力が「００」以外の場合、フロー７０７からフロー７１２に進み、逐次比較レジスタのビット２をプラス「１」することで電位のサーチ範囲を高い側に再設定する。そして、フロー７１３の二回目の冗長比較を行う。

フロー７０９または７１３の二回目の冗長比較を終えると、並列比較最後のエンコーダ出力と、一回目の冗長比較の結果と、二回目の冗長比較の結果とにより、逐次比較レジスタのビット５、４、３、２の最終的な値を確定する。

並列比較最後のエンコーダ出力が「００」で、一回目（フロー７０６）及び二回目（フロー７１３）の冗長比較結果が「００」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ下の電圧範囲に下げる。フロー７１０、７２７、７３３により、逐次比較レジスタのビット４から「１」をマイナスし、逐次比較レジスタのビット３、２は「１１」とする。並列比較最後のエンコーダ出力が「００」で、一回目及び二回目の冗長比較結果が「１０」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を正しい範囲とする。フロー７１１、７２６、７３２により、逐次比較レジスタのビット３、２は「００」とする。並列比較最後のエンコーダ出力が「００」で、一回目及び二回目の冗長比較結果が「１１」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ上の電圧範囲に上げる。フロー７１１、７２５、７３１により、逐次比較レジスタのビット３、２は「０１」とする。

並列比較最後のエンコーダ出力が「０１」で、一回目及び二回目の冗長比較結果が「００」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ下の電圧範囲に下げる。フロー７１５、７２６、７３２により、逐次比較レジスタのビット３、２は「００」とする。並列比較最後のエンコーダ出力が「０１」で、一回目及び二回目の冗長比較結果が「１０」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を正しい範囲とする。フロー７１６、７２５、７３１により、逐次比較レジスタのビット３、２は「０１」とする。並列比較最後のエンコーダ出力が「０１」で、一回目及び二回目の冗長比較結果が「１１」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ上の電圧範囲に上げる。フロー７１６、７２４、７３０により、逐次比較レジスタのビット３、２は「１０」とする。

並列比較最後のエンコーダ出力が「１０」で、一回目及び二回目の冗長比較結果が「００」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ下の電圧範囲に下げる。フロー７１８、７２５、７３１により、逐次比較レジスタのビット３、２は「０１」とする。並列比較最後のエンコーダ出力が「１０」で、一回目及び二回目の冗長比較結果が「１０」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を正しい範囲とする。フロー７１９、７２４、７３０により、逐次比較レジスタのビット３、２は「１０」とする。並列比較最後のエンコーダ出力が「１０」で、一回目及び二回目の冗長比較結果が「１１」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ上の電圧範囲に上げる。フロー７１９、７２３、７２９により、逐次比較レジスタのビット３、２は「１１」とする。

並列比較最後のエンコーダ出力が「１１」で、一回目及び二回目の冗長比較結果が「００」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ下の電圧範囲に下げる。フロー７２０、７２４、７３０により、逐次比較レジスタのビット３、２は「１０」とする。並列比較最後のエンコーダ出力が「１１」で、一回目及び二回目の冗長比較結果が「１０」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を正しい範囲とする。フロー７２１、７２３、７２９により、逐次比較レジスタのビット３、２は「１１」とする。並列比較最後のエンコーダ出力が「１１」で、一回目及び二回目の冗長比較結果が「１１」の場合、並列比較最後のエンコーダ出力により選択される電圧範囲を一つ上の電圧範囲に上げる。フロー７２１、７２２、７２８により、逐次比較レジスタのビット４に「１」をプラスし、逐次比較レジスタの３、２は「００」とする。

逐次比較レジスタのビット５、４、３、２が確定した後は、フロー７３４に進む。フロー７３４では、１つのＤ／Ａコンバータと、１つのコンパレータとを使用して、逐次比較レジスタのビット１、０を決定するための逐次比較を行い、フロー７３５により比較動作を終了する。

第二の実施の形態の効果について説明する。図３の逐次比較型Ａ／Ｄコンバータは、Ｎビットの分解能を有するＤ／Ａコンバータを３つ使用しているが、図９の逐次比較型Ａ／Ｄコンバータは、Ｎビットの分解能を有するＤ／Ａコンバータ１つと、（Ｎ−２）ビットの分解能を有するＤ／Ａコンバータ２つを使用している。第二の実施の形態においては、図１４のフロー７０２〜７０４に示すように、複数の比較電圧を出力可能なＤ／Ａコンバータと、複数のコンパレータとにより並列比較（高速比較）を行っている。その後に、フロー７０５〜７０８、フロー７１２に示すように、並列比較の結果に応じて、冗長なサーチ範囲を再設定し、フロー７０９、７１３に示す冗長な比較を行っている。この冗長な比較により、電圧のサーチ範囲を再設定したうえで最終的な変換結果を求めるという方法を使用しているので、並列比較で一度判定を誤ってしまった場合でも、正しい変換結果が得られる。そのためＡ／Ｄコンバータの精度を向上することができる。

Ｄ／Ａコンバータを抵抗ストリングで構成する場合、Ｎビットの分解能を有するＤ／Ａコンバータでは、２のＮ乗個の抵抗が必要となる。一方、（Ｎ−２）ビットのＤ／Ａコンバータでは、２の（Ｎ−２）乗個の抵抗で済むため、図９の逐次比較型Ａ／Ｄコンバータでは、抵抗の数を４分の１に減らすことができる。すなわち、第二の実施の形態では、逐次比較型Ａ／Ｄコンバータのレイアウトサイズを小さく抑えることができるという効果がある。Ｄ／Ａコンバータを容量アレイで構成する場合や、上位のＭビットを容量アレイ、下位の（Ｎ−Ｍ）ビットを抵抗ストリングで構成する場合も、上位のＭビットを抵抗ストリング、下位の（Ｎ−Ｍ）ビットを容量アレイで構成する場合も同様に、使用する抵抗又は容量の数を減らすことができるため、逐次比較型Ａ／Ｄコンバータのレイアウトサイズを小さく抑えることができる。

なお、図９の逐次比較型Ａ／Ｄコンバータでは、Ｎビットの分解能を有するＤ／Ａコンバータ１つと、（Ｎ−２）ビットの分解能を有するＤ／Ａコンバータ２つとを使用し、（Ｎ／２＋３）回の比較回数で変換が可能なように構成したが、ビット数と比較回数の組み合わせは、他の組み合わせでもよい。

図１５に、図９の逐次比較型Ａ／Ｄコンバータを変形した逐次比較型Ａ／Ｄコンバータの回路構成を示す。図１５に示す逐次比較型Ａ／Ｄコンバータは、図９の逐次比較型Ａ／Ｄコンバータと同じように動作する。ただし、回路構成が一部異なり、３つの独立したＤ／Ａコンバータ３１１、３１２、３１３を用いる代わりに、１つのＤ／Ａコンバータ４１２を用いている。

図１６に、Ｄ／Ａコンバータ４１２の一つ目の回路構成例を示す。図１６では、抵抗ストリング型のＤ／Ａコンバータを使用している。図１６において、４ビットの抵抗ストリング５００は、抵抗５０１〜５１６の１６個の抵抗を備え、三つのスイッチ群５２２、５２３、５２４が接続されている。ノード５２７には基準電圧Ｖｒｅｆが印加され、ノード５２８はグランド電位となる。スイッチ群５２２は、逐次比較レジスタ３１０の値３２７により、いずれかひとつのスイッチがオンになるように制御される。オンになったスイッチにより、４ビット１６通りに分圧されたいずれかの電圧を、Ｄ／Ａコンバータ４１２の出力３２８とすることができる。スイッチ群５２３は、逐次比較レジスタ３０９の値３２６により、いずれかひとつのスイッチがオンになるように制御される。オンになったスイッチにより、４ビット１６通りに分圧されたいずれかの電圧を、Ｄ／Ａコンバータ４１２の出力３２９とすることができる。スイッチ群５２４は、逐次比較レジスタ３０８の値３２５により、いずれかひとつのスイッチがオンになるように制御される。オンになったスイッチにより、４ビット１６通りに分圧されたいずれかの電圧を、Ｄ／Ａコンバータ４１２の出力３３０とすることができる。

Ｄ／Ａコンバータ４１２の出力３２８、３２９、３３０には、スイッチ群５２５が接続されている。スイッチ群５２５は、逐次比較レジスタ３１０の値３２７により制御され、二つのスイッチがオンになる。すなわち、スイッチ群５２５は、スイッチ群５２２、５２３、５２４が選択した３つの電圧のうち、２つの電圧を選択し、バッファアンプ５２９、５３０に供給する。

抵抗ストリング５１７は、４個の抵抗５１８〜５２１を備え、２ビットの分解能を持つ。ノード５３１、５３２には、スイッチ群５２２、５２３、５２４により、４ビットの分解能で分圧された電圧が印加され、抵抗ストリング５１７は、さらに２ビットの分解能で分圧する。従って、６ビットの分解能で分圧された電圧を得ることができる。抵抗ストリング５１７には、スイッチ群５２６が接続されている。スイッチ群５２６は、逐次比較レジスタ３１０の値３２７により制御され、一つのスイッチがオンになる。オンになったスイッチにより、６ビットの分解能で分圧された電圧を、Ｄ／Ａコンバータ４１２の出力３２８とすることができる。

４ビットと、４ビットと、６ビットとの３つの独立したＤ／Ａコンバータを用いる場合には、抵抗が１６＋１６＋６４＝９６個必要となる。一方、図１６のように、１つの抵抗ストリング５００で、３つの４ビットＤ／Ａコンバータを構成し、その出力を２ビットの抵抗ストリング５１７でさらに分圧するように構成すると、抵抗は、１６＋４＝２０個で済むことになる。従って、図１６のＤ／Ａコンバータにより、使用する抵抗の数を大幅に減らすことができ、逐次比較型Ａ／Ｄコンバータのレイアウトサイズを小さく抑えることができる。

図１７に、Ｄ／Ａコンバータ４１２の二つ目の回路構成例を示す。図１７では、容量アレイ型のＤ／Ａコンバータを使用している。図１７において、４ビットの容量アレイ６００は、２進重み付けされた５つの容量、すなわち単位容量分の容量値を持つ容量６０１、６０２と、単位容量の２倍の容量値を持つ容量６０３と、単位容量の４倍の容量値を持つ容量６０４と、単位容量の８倍の容量値を持つ容量６０５とを備えている。容量アレイ６００には、スイッチ群６１８が接続され、このスイッチ群６１８は、逐次比較レジスタ３１０の値３２７を入力するセレクタ６２４によって制御される。スイッチ群６１８は、スイッチオンにより、容量６０１、６０２、６０３、６０４、６０５の一方の電極を、基準電圧Ｖｒｅｆが印加されるノード６２２に又はグランド電位のノード６２３に接続する。これにより、４ビットの分解能で容量分圧を行い、得られた電圧をＤ／Ａコンバータ４１２の出力３２８とすることができる。

４ビットの容量アレイ６０６は、２進重み付けされた５つの容量、すなわち単位容量分の容量値を持つ容量６０７、６０８と、単位容量の２倍の容量値を持つ容量６０９と、単位容量の４倍の容量値を持つ容量６１０と、単位容量の８倍の容量値を持つ容量６１１とを備えている。容量アレイ６０６には、スイッチ群６１９が接続され、このスイッチ群６１９は、逐次比較レジスタ３０９の値３２６と、デコーダ６２７のデコード値６３５とを入力するセレクタ６２５によって制御される。スイッチ群６１９は、スイッチオンにより、容量６０７、６０８、６０９、６１０、６１１の一方の電極を、基準電圧Ｖｒｅｆが印加されるノード６２２に又はグランド電位のノード６２３に接続する。これにより、４ビットの分解能で容量分圧を行い、得られた電圧をＤ／Ａコンバータ４１２の出力３２９とすることができる。

４ビットの容量アレイ６１２は、２進重み付けされた５つの容量、すなわち単位容量分の容量値を持つ容量６１３、６１４と、単位容量の２倍の容量値を持つ容量６１５と、単位容量の４倍の容量値を持つ容量６１６と、単位容量の８倍の容量値を持つ容量６１７とを備えている。容量アレイ６１２には、スイッチ群６２０が接続され、このスイッチ群６２０は、逐次比較レジスタ３０８の値３２５と、デコーダ６２７のデコード値６３６とを入力するセレクタ６２６によって制御される。スイッチ群６２０は、スイッチオンにより、容量６１３、６１４、６１５、６１６、６１７の一方の電極を、基準電圧Ｖｒｅｆが印加されるノード６２２に又はグランド電位のノード６２３に接続する。これにより、４ビットの分解能で容量分圧を行い、得られた電圧をＤ／Ａコンバータ４１２の出力３３０とすることができる。

４ビットの容量アレイ６２８は、２進重み付けされた５つの容量、すなわち単位容量分の容量値を持つ容量６２９、６３０と、単位容量の２倍の容量値を持つ容量６３１と、単位容量の４倍の容量値を持つ容量６３２と、単位容量の８倍の容量値を持つ容量６３３とを備えている。容量アレイ６２８には、スイッチ群６３４が接続されている。スイッチ群６３４は、デコーダ６２７のデコード値６３７によって制御され、容量６２９、６３０、６３１、６３２、６３３の一方の電極を、基準電圧Ｖｒｅｆが印加されるノード６２２に又はグランド電位のノード６２３に接続する。これにより、４ビットの分解能で容量分圧を行い、得られた電圧をＤ／Ａ出力６３８とすることができる。

切替信号６３９が「０」のとき、セレクタ６２４，６２５，６２６は、逐次比較レジスタ３１０、３０９，３０８の値３２７、３２６、３２５を選択し、３つの４ビット容量アレイ６００、６０６、６１２は、３つの４ビットＤ／Ａコンバータとして動作する。一方、切替信号６３９が「１」になると、セレクタ６２４，６２５，６２６は選択を切り替え、逐次比較レジスタ３１０の値３２７に基づく値を選択する。また、スイッチ群６２１がショートする。切替信号６３９の「１」により、３つの４ビット容量アレイ６００，６０６，６１２のスイッチ群６１８、６１９、６２０と、もうひとつの４ビット容量アレイ６２８のスイッチ群６３４とに、逐次比較レジスタ３１０の値３２７が供給される。また、Ｄ／Ａコンバータ４１２の出力３２８、３２９、３３０と、もうひとつのＤ／Ａ出力６３８とがショートする。これにより、６ビットの分解能で分圧された電圧を、Ｄ／Ａコンバータ４１２の出力３２８とすることができ、１つの６ビット容量アレイ型Ｄ／Ａコンバータとして動作させることができる。

４ビットと、４ビットと、６ビットとの３つの独立したＤ／Ａコンバータを用いた場合には、容量が１６＋１６＋６４＝９６個必要となる。一方、図１７のように、４つの容量アレイ型４ビットＤ／Ａコンバータの出力を合成することで１つの容量アレイ型６ビットＤ／Ａコンバータとした場合には、容量は６４個で済むことになる。従って、図１７のＤ／Ａコンバータにより、使用する容量の数を大幅に減らすことができ、逐次比較型Ａ／Ｄコンバータのレイアウトサイズを小さく抑えることができる。

従来の逐次比較型Ａ／Ｄコンバータによる変換方法の説明図 従来のＡ／Ｄ変換方法におけるデジタル誤差補正アルゴリズムの説明図 本発明の第一の実施の形態における逐次比較型Ａ／Ｄコンバータのブロック構成図 図３の逐次比較型Ａ／Ｄコンバータの動作を説明するタイムチャート 図４の動作例の場合における電位のサーチ範囲の変化を示す説明図 図３の逐次比較型Ａ／Ｄコンバータが、途中の比較で誤判定を起こした場合の動作を説明するタイムチャート 図６の動作例の場合における電位のサーチ範囲の変化を示す説明図 第一の実施の形態における変換動作を説明するフローチャート 本発明による第二の実施の形態における逐次比較型Ａ／Ｄコンバータのブロック構成図 図９の逐次比較型Ａ／Ｄコンバータの動作を説明するタイムチャート 図１０の動作例の場合における電位のサーチ範囲の変化を示す説明図 図９の逐次比較型Ａ／Ｄコンバータが、途中の比較で誤判定を起こした場合の動作を説明するタイムチャート 図１２の動作例の場合における電位のサーチ範囲の変化を示す説明図 第二の実施の形態における変換動作を説明するフローチャート 図９の逐次比較型Ａ／Ｄコンバータを変形した逐次比較型Ａ／Ｄコンバータの回路構成を示す図 図１５のＤ／Ａコンバータ４１２として、抵抗ストリング型のＤ／Ａコンバータを使用した場合の回路構成例を示す図 図１５のＤ／Ａコンバータ４１２として、容量アレイ型のＤ／Ａコンバータを使用した場合の回路構成例を示す図

符号の説明

１０１，３０１ 逐次比較型Ａ／Ｄコンバータ
１０２，３０２ タイミング制御回路
１０３ サンプルホールド回路
１０４〜１０６ コンパレータ
１０７，３０７ エンコーダ
１０８〜１１０，３０８〜３１０ 逐次比較レジスタ
１１１〜１１３，３１１〜３１３，４１２ Ｄ／Ａコンバータ
１１４，３３９，６２４〜６２６ セレクタ
３１４ バッファ
３３５〜３３７ ラッチ
３３８ 論理回路
５００，５１７ 抵抗ストリング
５０１〜５１６，５１８〜５２１ 抵抗
５２２〜５２６，６１８〜６２１，６３４ スイッチ群
５２７，５２８，５３１，５３２，６２２，６２３ ノード
５２９，５３０ バッファアンプ
６００，６０６，６１２，６２８ 容量アレイ
６０１〜６０５，６０７〜６１１，６１３〜６１７，６２９〜６３３ 容量
６２７ デコーダ

Claims (9)

1. アナログ入力電圧を保持するサンプルホールド回路と、
   所定のサーチ電圧範囲を細分するデジタル値を逐次与えられて、複数の比較電圧を逐次出力するＤ／Ａコンバータと、
   前記アナログ入力電圧と、前記複数の比較電圧のそれぞれと
   を比較する並列比較を逐次行うコンパレータと、
   前記並列比較の結果が得られると、前記並列比較の結果に基づいて、前回の所定のサーチ電圧範囲内において、次回の所定のサーチ電圧範囲を設定し、前記Ｄ／Ａコンバータに前記デジタル値を逐次与える逐次比較レジスタと、
   所定のタイミングで、並列比較から冗長比較への切り替えを行うための信号を生成するタイミング制御回路と
   を具備して、前記冗長比較を行う
   逐次比較型アナログ／デジタルコンバータであって、
   前記冗長比較を行うときには、
   前記冗長比較を行う直前の並列比較の結果が、全て１の場合には、前記直前の並列比較における所定のサーチ電圧範囲の一つ上の電圧範囲がサーチ対象に含まれるように、サーチ電圧範囲の再設定を行い、
   前記直前の並列比較の結果が、全て０の場合には、前記直前の並列比較における所定のサーチ電圧範囲の一つ下の電圧範囲がサーチ対象に含まれるように、サーチ電圧範囲の再設定を行う
   逐次比較型アナログ／デジタルコンバータ。
2. 前記冗長比較を行うときには、
   前記逐次比較レジスタは、
   前記直前の並列比較の結果に応じて、前記冗長比較を行うための冗長比較用サーチ電圧範囲を設定し、前記Ｄ／Ａコンバータに冗長比較用デジタル値を与え、
   前記Ｄ／Ａコンバータは、
   前記冗長比較用デジタル値を与えられて、少なくとも一つの冗長比較用比較電圧を出力し、
   前記コンパレータは、
   前記アナログ入力電圧と、前記少なくとも一つの冗長比較用比較電圧とを比較する冗長比較を行う
   請求項１記載の逐次比較型アナログ／デジタルコンバータ。
3. 前記Ｄ／Ａコンバータは、
   前記複数の比較電圧における一つであって、分解能が一定のビット数だけ落ちる第一の比較電圧と、
   前記複数の比較電圧における別の一つであって、分解能が落ちない第二の比較電圧と
   を出力し、
   前記逐次比較レジスタは、
   前記第一の比較電圧が、分解能いっぱいの比較電圧になったときに行われる並列比較の次のタイミングで、前記冗長比較用サーチ電圧範囲を設定し、前記Ｄ／Ａコンバータに前記冗長比較用デジタル値を与え、
   前記Ｄ／Ａコンバータは、
   前記冗長比較用デジタル値を与えられて、前記少なくとも一つの冗長比較用比較電圧における一つの冗長比較用比較電圧を、前記第二の比較電圧として出力し、
   前記コンパレータは、
   前記アナログ入力電圧と、前記第二の比較電圧として出力された前記一つの冗長比較用比較電圧と
   を比較する冗長比較を行う
   請求項２記載の逐次比較型アナログ／デジタルコンバータ。
4. 前記Ｄ／Ａコンバータは、
   分解能が前記一定のビット数だけ落ちる第一の抵抗ストリングと、
   前記一定のビット数の分解能を有する第二の抵抗ストリングと
   を具備し、
   前記第一の比較電圧を、前記第一の抵抗ストリングを用いて出力し、
   前記第二の比較電圧を、前記第一の抵抗ストリングと、前記第二の抵抗ストリングと
   を直列接続して用いることによって出力する
   請求項３記載の逐次比較型アナログ／デジタルコンバータ。
5. 前記Ｄ／Ａコンバータは、
   前記複数の比較電圧における更に別の一つである第三の比較電圧を更に出力すると共に、
   前記第三の比較電圧を、容量アレイを用いて出力する
   請求項４記載の逐次比較型アナログ／デジタルコンバータ。
6. 前記Ｄ／Ａコンバータは、
   分解能が前記一定のビット数だけ落ちる容量アレイを、２を前記一定のビット数だけ累乗した個数備え、
   前記第一の比較電圧を、前記容量アレイの一つを用いて出力し、
   前記第二の比較電圧を、前記容量アレイを前記個数だけ並列接続して用いることによって出力する
   請求項３記載の逐次比較型アナログ／デジタルコンバータ。
7. 前記Ｄ／Ａコンバータは、
   前記複数の比較電圧における更に別の一つである第三の比較電圧を更に出力すると共に、
   前記第三の比較電圧を、抵抗ストリングを用いて出力する
   請求項６記載の逐次比較型アナログ／デジタルコンバータ。
8. 前記Ｄ／Ａコンバータは、
   前記複数の比較電圧における一つを出力し、分解能を一定のビット数だけ落とした第一のＤ／Ａコンバータと、
   前記複数の比較電圧における別の一つを出力し、分解能を落としていない第二のＤ／Ａコンバータと
   を含み、
   前記逐次比較レジスタは、
   前記第一のＤ／Ａコンバータが、分解能いっぱいの比較電圧を出力することにより、前記並列比較が行われた次のタイミングで、前記冗長比較用サーチ電圧範囲を設定し、前記第二のＤ／Ａコンバータに前記冗長比較用デジタル値を与え、
   前記第二のＤ／Ａコンバータは、
   前記冗長比較用デジタル値を与えられて、前記少なくとも一つの冗長比較用比較電圧における一つの冗長比較用比較電圧を出力し、
   前記コンパレータは、
   前記アナログ入力電圧と、前記一つの冗長比較用比較電圧とを比較する冗長比較を行う
   請求項２記載の逐次比較型アナログ／デジタルコンバータ。
9. 並列比較の期間に、前回のサーチ電圧範囲内において、次回のサーチ電圧範囲を絞りながら、一定の並列数の並列比較を所定回数逐次繰り返し行うことと、
   並列比較の期間から冗長比較の期間への切り替えを行うことと、
   冗長比較の期間に、前記所定回数の並列比較により得られたアナログ／デジタル変換値について、冗長比較を行うことと、
   前記冗長比較の結果、前記変換値に誤りがあった場合には、前記冗長比較の結果に基づいて、前記変換値を補正することと
   を具備し、
   前記冗長比較を行うことは、
   前記冗長比較を行う直前の並列比較の結果が、全て１の場合には、前記直前の並列比較における所定のサーチ電圧範囲の一つ上の電圧範囲がサーチ対象に含まれるように、サーチ電圧範囲の再設定を行うことと、
   前記直前の並列比較の結果が、全て０の場合には、前記直前の並列比較における所定のサーチ電圧範囲の一つ下の電圧範囲がサーチ対象に含まれるように、サーチ電圧範囲の再設定を行うことと
   を含む
   逐次比較型アナログ／デジタル変換方法。

Images