JP4011377B2 - A/d変換回路 - Google Patents
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Description
【発明の属する技術分野】
この発明はアナログ信号をデジタル信号に変換するアナログ/デジタル変換回路(A/D変換回路)に関し、特に、デジタル信号の上位ビット側から順次アナログ入力電圧と比較電圧とを比較する逐次比較型A/D変換回路に関する。
【0002】
【従来の技術】
アナログ信号をデジタル信号に変換するA/D変換回路が、さまざまな分野において用いられている。デジタル的に信号を処理することにより、ノイズなどの影響を低減して高速でかつ正確に信号を処理する。また、処理回路をデジタル回路で構成することにより、安定に回路を動作させ、また回路構成をできるだけ簡略化する。
【0003】
このようなA/D変換回路の構成としては、さまざまな回路構成が用いられている。A/D変換回路が利用するA/D変換方式としては、最上位ビットから順次、アナログ入力信号と基準電圧とを比較してデジタル信号のビット値を決定する逐次アナログ/デジタル変換方式が知られている。この逐次変換方式においては、上位ビットの比較結果に従って次のビット値に対する基準電圧レベルを設定する。各比較ステップにおいて比較基準電圧の変化幅は予め定められている。通常、この比較電圧の変化幅としては、デジタル信号のビットの重みに対応する電圧変化幅が用いられる。
【0004】
図26は、従来のA/D変換回路の構成の一例を概略的に示す図である。図26において、従来のA/D変換回路は、比較基準電圧候補の電圧を抵抗分割により生成するラダー抵抗1と、このラダー抵抗1の出力電圧を制御回路100からの制御信号に従って選択して各比較に対する比較基準電圧VCを生成するセレクタ2と、制御回路100の制御のもとに動作し、アナログ入力信号(電圧)Vinをサンプリングして保持するサンプル/ホールド回路(S/H回路)3と、制御回路100の制御のもとに、このサンプル/ホールド回路3が保持する電圧とセレクタ2が選択した比較基準電圧VCとを比較する比較回路4と、比較回路4の出力信号を順次格納するレジスタ110を含む。このレジスタ110から、nビットのデジタル信号Dが出力される。
【0005】
制御回路100は、クロック発生回路10からのクロック信号CLKに従って各種動作タイミングを決定し、レジスタ110に格納されたビット値に従って、セレクタ2に対する選択制御信号を生成する。クロック発生回路10は、外部から与えられるクロック信号に従って、各比較サイクルを決定する基本内部クロック信号CLKを生成する。この内部クロック信号CLKに基づいて、1つのアナログ入力信号に対するデジタル変換サイクルが決定され、また、各デジタル信号の各ビット値に対する比較/決定サイクルが決定される。
【0006】
ラダー抵抗1は、外部または内部で生成される参照電圧VRTおよびVRBを抵抗分割して比較基準電圧候補を生成する。このラダー抵抗1の出力する電圧の最大値は、参照電圧VRT−0.5LSBであり、最低電圧は、電圧VRB+LSBである。電圧LSBは、A/D変換の分解能を示し、また、デジタル信号の最下位ビットの電圧に対応し、デジタル信号のビット数をNとすると、(VRT−VRB)/2^Nで与えられる。記号^はべき乗を示す。
【0007】
図27は、図26に示すA/D変換回路の比較動作シーケンスの一例を示す図である。この図27においては、アナログ入力電圧を、5ビットデジタル信号に変換する比較シーケンスが一例として示される。図27において、横軸に時間を示し、5回の変換サイクルを示し、縦軸に電圧を示す。ラダー抵抗1は、電圧VRTおよびVRBから、抵抗分割により比較基準電圧候補として、30.5LSBからび0.5LSBの電圧を、電圧LSBステップで生成する。
【0008】
したがって、5ビットのデジタル信号を生成するために、このラダー抵抗1は、電圧VRTおよびVRBに従って、30段階の電圧を生成する。5ビットデジタル信号を生成するため、この比較基準電圧の単位変化幅(ステップ)LSBは、(VRT−VRB)/2^5で与えられる。ラダー抵抗1が出力する最低電圧は、電圧VRB+0.5LSBであり、最高電圧は、VRB+30.5LSBである。アナログ入力電圧Vinが、この電圧VRB+30.5LSBよりも高い場合には、5ビット出力デジタル信号は、全ビットが“1”である。一方、アナログ入力電圧Vinが、電圧VRB+0.5LSBよりも低い場合には、出力デジタル信号は、全ビット“0”である。
【0009】
逐次比較方式の変換においては、デジタル信号の各ビット値を上位ビット側から順次、比較基準電圧との比較に基づいて決定するため、5ビットデジタル信号を生成するためには、5回の比較動作が必要である。
【0010】
以下、図27に示す変換シーケンスを参照して、図26に示すA/D変換回路の5ビットデジタル信号への変換動作について説明する。
【0011】
図27において、アナログ入力電圧Vinの電圧レベルが、VRB+10LSBである場合を想定する。このアナログ入力電圧Vinは、図26に示すサンプル/ホールド回路3によりサンプリングされかつホールドされる。
【0012】
セレクタ2は、まず1回目の比較動作においては、ラダー抵抗1の出力可能電圧の中央値、すなわちVRB+15.5LSBを選択して、比較基準電圧VCを生成する。比較回路4が、このサンプル/ホールド回路3によりホールドされているアナログ入力電圧とセレクタ2により選択された比較基準電圧とを比較する。この比較1回目においては、アナログ入力電圧Vinの電圧レベルは、比較基準電圧よりも低いため、比較回路4は、“0”を出力し、レジスタ110が、このビット“0”を格納する。この比較1回目の比較結果は、最終変換結果すなわち、デジタル信号の5ビット目(最上位ビット)を示す。
【0013】
制御回路100は、このレジスタ110に格納された5ビット目のビット値(最上位ビット値)または比較回路4の出力信号に従って、セレクタ2に対する制御信号を生成する。この場合、比較回路4は、“0”を出力しているため、制御回路100は、1回目の比較動作時の比較基準電圧を8LSB低下させた電圧を選択する。すなわち、2回目の比較動作時には、比較基準電圧として、VRB+7.5LSBの比較基準電圧が選択されて比較回路4へ与えられる。2回目の比較動作時においては、アナログ入力電圧Vinは、比較基準電圧VRB+7.5LSBよりも高いため、比較回路4は、“1”を出力し、レジスタ110がこのビット値“1”を4ビット目のビット値として格納する。
【0014】
比較回路4の出力信号またはレジスタ110に格納されたビット値に従って制御回路100は、セレクタ2に対し、この比較2回目の比較基準電圧よりも4LSB高い電圧すなわちVRB+11.5LSBを比較基準電圧として選択するようにセレクタ2に対し比較制御信号を生成する。3回目の比較時においてアナログ入力電圧Vinの電圧レベルは、比較基準電圧よりも低いため、比較回路4は、“0”を出力し、レジスタ110がこの比較回路4の出力信号(ビット値)を第3ビットの位置に格納する。
【0015】
この第3回目の比較の結果に従って、制御回路100は、第3回目の比較に対する比較基準電圧VRB+11.5LSBよりも2LSB低い電圧、VRB+9.5LSBの電圧を第4回目の比較に対する比較基準電圧として選択する。この4回目の比較においても、アナログ入力電圧は、比較基準電圧VRB+9.5LSBよりも高いため、比較回路4が“1”の信号を出力し、レジスタ110が、第4ビットの位置に比較回路4の“1”の出力信号を格納する。
【0016】
5回目の比較においては、この第4回目の比較結果に従って、セレクタ2は、制御回路100の制御のもとに、第4回目の比較時の比較基準電圧VRB+9.5LSBよりも1LSB高い電圧VRB+10.5LSBを選択する。この5回目の比較時においては、比較結果は、アナログ入力電圧Vinは、この比較基準電圧よりも低いため、“0”となる。したがって、5回目の比較動作が完了すると、レジスタ110には、“01010(2進)”が格納され、この入力信号Vinの電圧レベルが、電圧VRBを基準として、10LSBの電圧レベルであることが示される。これにより、アナログ入力電圧Vinが、デジタル信号“01010”に変換される。
【0017】
上述のような逐次比較において、順次電圧変化幅を変化させ、その変化方向を前のサイクルの比較結果に基づいて決定する方法は、「バイナリサーチ」と呼ばれている。このバイナリサーチにおいては、対象電圧の存在領域を、順次1/2ずつ低減して探索範囲を狭めて、目標電圧レベルを特定している。この対象電圧の存在領域が、電圧LSB単位で決定されるため、変換精度はLSBで与えられる。各比較サイクルにおける比較基準電圧の変化幅についての係数が、デジタル信号のビット値の重みに対応する。
【0018】
【発明が解決しようとする課題】
図28は、図26に示すラダー抵抗1およびセレクタ2の構成を概略的に示す図である。図28において、ラダー抵抗1は、直列に接続される抵抗素子RA−RDを含む。このラダー抵抗1においては、生成する比較基準電圧は数が多く、抵抗素子RA−RDは、通常、拡散抵抗またはポリシリコン抵抗で形成される。これらの抵抗RA−RDを拡散層またはポリシリコンを用いて形成した場合、基板領域(ウェル領域)に対する寄生容量PCrが生じ、この寄生容量PCrが各抵抗の接続ノードに接続される。
【0019】
ラダー抵抗1において、抵抗素子は、多数の比較基準電圧候補を生成するために、抵抗ネットワークを形成するように接続される。図28においては、ラダー抵抗1の一部を構成する抵抗素子RA−RDを代表的に示す。
【0020】
セレクタ2は、複数段のカスケード接続されるスイッチングトランジスタSWPA−SWPCと、これらのスイッチングトランジスタSWPA−SWPCそれぞれと並列に接続されるスイッチングトランジスタSWNA−SWNCを含む。スイッチングトランジスタSWPA−SWPCは、PチャネルMOSトランジスタで構成され、スイッチングSWNA−SWNCは、NチャネルMOSトランジスタで構成される。スイッチングトランジスタSWPA−SWPCのゲートへは、選択制御信号ZSCNA−ZSCNCがそれぞれ与えられ、スイッチングトランジスタSWNA−SWNCのそれぞれのゲートへは、選択制御信号SCNA−SCNCが与えられる。
【0021】
このセレクタ2において、スイッチングトランジスタとして、P/NMOSトランジスタを並列に接続し、いわゆるCMOSトランスミッションゲートを用いることにより、これらのスイッチングトランジスタSWPA−SWPCおよびSWNA−SWNCをRスイッチ動作させて、しきい値電圧損失を伴うことなく、ラダー抵抗1の出力する電圧を選択して、比較基準電圧VCを生成することができる。しかしながら、これらのスイッチングトランジスタSWPA−SWPCおよびSWNA−SWNCは、MOSトランジスタで構成されており、これらの接合容量等に起因する寄生容量PCtが各ノードに接続される。また、電圧伝達経路においては、チャネル抵抗(オン抵抗)TYrが存在する。
【0022】
セレクタ2において複数段のスイッチングトランジスタを直列に接続するのは、比較回路に対する寄生容量を低減するためである。
【0023】
この図28に示すように、ラダー抵抗1においては、寄生容量PCrが各ノードに存在し、またセレクタ2においては、寄生容量PCtおよび寄生抵抗TYrが存在する。したがって、比較基準電圧を伝達する場合、これらの寄生容量および寄生抵抗によるRC遅延により、比較回路4の比較基準電圧入力ノードに対する充放電速度に悪影響が生じる。すなわち、比較回路4の比較基準電圧入力ノードの電圧をセレクタ2が選択した電圧レベルに設定するために、セレクタ2が選択した電圧により比較回路4の比較基準電圧入力ノードを充放電する際に、高速で、比較基準電圧入力ノードを充放電することができず、所望の電圧レベルに設定するために長時間を要するという問題が生じる。
【0024】
また、このデジタル信号の分解能が大きくなるにつれて、デジタル信号のビット数が増大し、LSBの電圧幅が小さくなり、比較基準電圧の許容誤差が応じて小さくなる。また、この分解能の増大により、比較基準電圧数が増大するため、ラダー抵抗1およびセレクタ2の回路規模が増大し、応じて寄生抵抗および寄生容量が大きくなる。
【0025】
したがって、高分解能のA/D変換を行なう場合、各比較動作サイクルにおいて、高速で、比較回路4の比較基準電圧入力ノードを十分に、充放電することができなくなる場合が生じる。
【0026】
図29および図30は、この図27に示す比較シーケンスにおける入力電圧と比較電圧および比較結果を表形式で示す図である。図29および30において、入力電圧は、0.0から31.0LSBの範囲において、LSBずつ変化する。電圧VRBを接地電圧として想定する。比較回路4の入力ノードの実際の最大充放電量は、1変換サイクルあたり8LSBである。
【0027】
比較結果において、アナログ入力電圧INが比較基準電圧REFよりも高い場合には、“1”が出力され、低い場合には“−1”が出力される。比較結果が“−1”が、デジタル信号のビット値“0”に対応する。
【0028】
図29においては、1回目から3回目の比較シーケンスを示し、図30において4回目および5回目の比較結果と出力結果を示す。
【0029】
1つの比較サイクルの比較に対して、比較基準電圧を最大8LSB充放電することができる場合には、それ第2回目以降の比較サイクルにおいて、比較基準電圧の変化量は、最大充放電量以下であるため、理想比較基準電圧(理想値)と実際の比較基準電圧(現実値)とは等しく、出力結果は、アナログ入力電圧と誤差はない。したがって、アナログ/デジタル変換を正しく行なうことができる。
【0030】
図30において、出力と入力との誤差がない場合を、○印で示している。この図30に示すように、全てのアナログ入力値は、正確にデジタル信号に変換されており、比較サイクル時間内において、十分に比較回路4の比較基準電圧入力ノードを変化させる量だけ充放電することができる場合には、正確にアナログ/デジタル変換を行なうことができる。
【0031】
図31および図32は、上述の比較サイクルにおける最大充放量が、7LSBの場合の変換結果を一覧にして示す図である。図31において1回目から3回目の比較結果を示し、図32に、4回目の比較および5回目の比較結果と出力を示す。この出力において、比較結果が不正確の場合は×で示し、比較が正確に行なわれた場合を○で示す。アナログ入力電圧は、LSB単位で変化し、その変化範囲は0.0LSBから31.0LSBである。
【0032】
図31において、2回目の比較動作時において、比較電圧を8LSB変化させるときに、実際には7LSBしか変化しない。この場合、図31に示すように、実際の比較基準電圧は、2回目の比較サイクルにおいて、アナログ入力電圧0.0LSBから15.0LSBに対しては、放電不足により、理想値より1LSB高くなり、入力電圧16.0LSBから31.0LBSに対しては、充電不足により、理想値より1LSB低くなる。このため、2回目の比較サイクルにおいて、入力電圧8.0LSBに対して、その比較結果は誤っており、また同様に、入力電圧23.0LSBにおいてその比較結果が誤っている。
【0033】
このため、3回目以降の比較サイクルにおいて、比較基準電圧の電圧レベルがこれらの入力電圧8.0LSBおよび23.0LSBに対して正常比較動作時と異なる。その結果、アナログ入力電圧8.0LSBに対しては、最終比較結果(出力)は7LSBとなり、また入力電圧23.0LSBに対して最終比較結果(出力)が24LSBとなる。
【0034】
したがって、比較回路に対する比較基準電圧の最大変化速度が小さく、変化させるべき量よりも現実の変化量が小さく、理想値と現実値の差が比較基準電圧の許容誤差よりも大きい場合には、逐次比較型変換方式では、入力アナログ信号を正しくデジタル信号に変換することができなくなる場合が生じる。
【0035】
図33は、アナログ入力信号Vinと比較基準電圧VCの関係の一例を示す図である。図33において、クロック信号CLKにより、各比較サイクルが決定される。比較基準電圧VCは、比較1回目のサイクルにおいては、比較基準電圧変化範囲の中央値に設定される。通常、比較1回目のサイクルにおいては、中央値近傍の所定のバイアス電圧にバイアスされており、この比較基準電圧VCの変化範囲は少なく、その中央値まで、この比較サイクル内において到達する。
【0036】
次の比較サイクルにおいて、比較基準電圧VCを低下させる場合、電圧ΔAだけ低下させることが要求される状態を考える。この比較サイクルにおいて、比較基準電圧VCが、破線で示すように、その放電速度が遅く、電圧ΔBしか低下しない場合、理想値と現実値との間の誤差ΔERが、許容誤差範囲内であれば、正確な比較を行なうことができる。しかしながら、この誤差ΔERが比較基準電圧に対する許容誤差よりも大きくなると、正確な比較/変換を行うことができなくなる。
【0037】
今、この状態において、図34に示すように入力電圧Vinが理想値VIDと実際の現実値VPの間に存在する値を考える。現実値VPと理想値VIDの誤差ΔERが、LSB以上となると、このアナログ入力信号Vin電圧レベルが、現実値EPと理想値VIDの間に存在する状態が生じる。この場合、現実値VPに従って比較動作が行なわれるため、実際には、“1”を出力すべきところが、“0”が出力される。これにより、AD変換回路の出力における単調増加性が損なわれる。
【0038】
分解能を高くする場合、この基本電圧幅LSBに割当てられる電圧幅が小さくなるため、比較基準電圧VCの許容誤差が小さくなる。比較精度を上げるためには、現実値VPが理想値VIDに到達するまで待つ必要があり、比較サイクルの時間を長くする必要があり、高速比較を行なうことができなくなる。
【0039】
また、1つの比較サイクルにおいて誤った比較が行なわれた場合、以降の比較サイクルにおいては、この誤った比較に基いて比較基準電圧の電圧レベルが設定されるため、そのビット値を補償することができず、誤った変換結果が出力されることになる。
【0040】
図34は、比較シーケンスの一例を示す図である。図34において、横軸に時間を示し、縦軸に電圧を、LSB単位で示す。参照電圧VRBを0Vと想定する。アナログ入力電圧は、23LSBであり、比較基準電圧の最大充放電量は、8LSBよりも小さく、例えば、7LSBである。中央値が15.5LSBであり、入力信号電圧Vinは、この中央値よりも高い。
【0041】
第1回目の比較サイクルT1において、アナログ入力電圧Vinと比較基準電圧15.5LSBとが比較される。この状態において、アナログ入力電圧Vinの電圧レベルが高く、“1”が出力される。
【0042】
2回目の比較サイクルにおいては、この比較基準電圧15.5LSBを8LSB変化させる必要がある。一点鎖線で示す比較基準電圧の理想波形よりも、この波形の応答の遅れにより7LSB以下の電圧ΔBだけ変化した状態を考える。理想的には、この第2回目の比較サイクルにおいてアナログ入力信号電圧Vinが、比較基準電圧よりも低いため“0”が出力されるべきである。しかしながら、現実の比較基準電圧値が、例えば22.5LSBであり、このアナログ入力電圧Vinよりも低いため、誤って“1”が出力される。
【0043】
3回目の比較サイクルT3においては、この2回目の比較サイクルT2の比較結果に従って、さらに、比較基準電圧レベルが高く設定される。この場合、比較基準電圧を、2回目の比較サイクルの理想基準電圧に対し4LSB変化させるだけであり、現実値は、(8LSB−ΔB)+4LSB変化する。この比較サイクルT3においては、最大充放電ΔBが12LSB−ΔBよりも小さく、十分に、この比較基準電圧を充電して、比較基準電圧の理想値に到達させることができると想定する。この比較サイクルT3においては、したがって、判定結果は、“0”であり、また、この比較結果に従って以降の比較サイクルT4およびT5においてそれぞれ比較基準電圧は所定値低下され、それぞれ“0”が出力される。したがって、この結果、“11000”が比較結果として出力される。
【0044】
一方、理想的に、この比較基準電圧が変化した場合、第2比較サイクルT2においては、“0”が出力され、また比較サイクルT3において、基準電圧の電圧レベルを、4LSB低くする必要がある。したがって、この場合には、比較サイクルT3、T4およびT5においては、図34において一点鎖線で示す基準電圧波形が得られ、それぞれ“1”、“1”および“0”が比較結果として出力される。
【0045】
上述のように、比較回路の比較基準電圧入力ノードの充放電を十分に行なうことができず、実際の充放電された比較基準電圧が理想値よりも許容誤差電圧以上変動すると、正確な変化を行なうことができなくなる。図34においては、アナログ入力電圧に対して“23(10進)”に変換されるところが、“24(10進)”に変換されている。
【0046】
特に、この逐次変換方式においては、その前の比較サイクルにおける比較結果に基いて該比較サイクルの基準電圧レベルが設定されるため、上位ビットにおいて比較結果に誤りが存在すれば、下位ビットに対しその影響が及び、このようなエラーを補正する機能は一般に設けられていない。したがって、この分解能が高く、比較基準電圧の許容誤差が小さくなった場合、この比較基準電圧の充放電速度の影響が大きくなり、特に高精度、高速変換を行なう場合、よりその影響が顕著となる。
【0047】
このような比較基準電圧の充放電速度が比較結果に及ぼす影響の問題は、上述のラダー抵抗を用いたA/D変換回路に限定されない。容量で構成されるA/D変換回路およびラダー抵抗および容量を用いた複合型A/D変換回路においても、逐次比較変換方式のA/D変換回路において、比較基準電圧と入力アナログ電圧との比較が逐次行なわれるため、同様の問題が生じる。
【0048】
それゆえ、この発明の目的は、高速でかつ正確にアナログ信号をデジタル信号に変換することのできる逐次比較変換方式のA/D変換回路を提供することである。
【0049】
この発明の他の目的は、誤った比較が行なわれても、この誤比較を補正して正確な変換結果を生成することのできるエラー補正機能を備える逐次比較変換方式のA/D変換回路を提供することである。
【0051】
好ましくは、制御回路は、冗長比較を、予め定められた回数の比較の後に続いて行なわせる。この冗長比較時における比較電圧の電圧変化幅は、最小電圧変化幅に設定される。
【0052】
好ましくは、制御回路は、この冗長比較時の電圧変化幅とこの冗長比較前の予め定められた回数の比較の最小比較電圧変化幅とを異ならせる。
【0053】
好ましくは、制御回路は、この冗長比較を、予め定められた回数の比較の後1回行う。
【0054】
好ましくは、この冗長比較は、予め定められた回数の比較の後、少なくとも2回行なわれる。
【0055】
好ましくは、制御回路は、この冗長比較が複数回行なわれる場合、各冗長比較時において比較電圧の変化幅を最小電圧変化幅ずつ低減する。
【0058】
好ましくは、これに代えて、制御回路は、この予め定められた回数の比較のうちの所定の比較における比較電圧の変化幅の、この比較電圧のフルスケールの電圧に対する割合を、所定の比較サイクルの予め定められた回数におけるサイクルの番号の2のべき乗と異なる値に設定する。
【0064】
【課題を解決するための手段】
この発明に係るA/D変換回路は、アナログ信号をデジタル信号に変換する回路であって、デジタル信号のビット数に等しい予め定められた回数アナログ信号と比較電圧とを比較する回路を含む。この比較電圧は、各比較に対して電圧レベルが可変である。このA/D変換回路は、さらに、この比較回路に予め定められた回数とさらに冗長比較を行わせて各比較サイクル毎に比較結果を出力させる制御回路を備える。冗長比較は、予め定められた回数以下の第1の回数の比較の後にさらに追加的に行なわれる。制御回路は、各比較サイクルにおいて比較電圧の電圧レベルを設定するとともに各比較サイクルの時間幅を同一に設定し、かつ第1の回数の少なくとも2つの連続する比較サイクルにおいて比較電圧の電圧変化幅を同一電圧変化幅に設定する。少なくとも冗長比較における比較結果に従って予め定められた回数の比較回路の比較結果に対する補正が行われてデジタル信号が生成される。
【0065】
好ましくは、制御回路は、冗長比較を第1の回数の後に行わせる。冗長比較における比較電圧の電圧変化幅は、最小電圧変化幅である。
【0066】
好ましくは、制御回路は、第1回目の冗長比較時の電圧変化幅と第1の回数時の比較における電圧変化幅を異ならせる。
【0067】
好ましくは、冗長比較は第1の回数の比較の後、1回行われる。
【0068】
好ましくは、冗長比較は第1の回数の比較の後、少なくとも2回行われる。
【0069】
好ましくは、制御回路は、冗長比較において、各比較サイクルにおいて比較電圧の変化幅を最小電圧変化幅ずつ低減する。
【0071】
冗長比較を行なうことにより、予め定められた回数の比較時において変換結果にエラーが生じている場合においても、この冗長比較結果に基いてエラーを補正することができ、正確なアナログ/デジタル変換を行なうことができる。また、単に冗長比較を行なっているだけであり、高速のクロック信号に同期して正確に変換を行なうことができる。
【0072】
この冗長比較を予め定められた回数の比較の後に追加的に実行することにより、変換時において比較基準電圧の充放電不良により誤変換が生じていても、逐次変換は、バイナリーサーチに基づいているため、比較サイクル数の増加により、変換出力を入力電圧に収束させることができ、エラー補正を行って最終変換出力を生成することができる。
【0075】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従うA/D変換回路の比較シーケンスを示す図である。図1においては、5ビットデジタル信号を生成する場合の比較シーケンスが一例として示される。分解能はLSBであり、このLSBは、従来と同様、(VRT−VRB)/2^5で与えられる。比較基準電圧候補は、LSBステップで、0.5LSBから30.5LSBである。
【0076】
本実施の形態1においては、図1に示すように比較シーケンスにおいて5ビットのデジタル信号を生成する場合に、第6回目の比較サイクルを追加的に冗長比較サイクルとして実行する。この第6回目の冗長比較サイクルの比較結果に基いて、第1回目から第5回目に実行された比較結果が正しいかを判定し、その判定結果に基いて、5ビット変換デジタル信号を修正する。冗長比較サイクル(第6回目の比較サイクル)において、比較基準電圧の変化幅は、その前の第5回目の比較サイクルと同様、1LSBである。また、許容誤差電圧は、1LSBである。
【0077】
この冗長比較サイクル(第6回目の比較サイクル)を追加することにより、等価的に比較基準電圧の充放電時間として1LSBの充放電時間を追加することができる。第6回目の比較サイクルにおいて変換値がアナログ入力電圧に収束すると仮定する。
【0078】
第5回目の比較結果とこの第6回目の冗長比較サイクルの比較結果の符号が異なる場合には、入力信号電圧Vinは、この第5回目の比較結果と第6回目の比較結果の間の電圧レベルにある。この第6回目の比較サイクル、すなわち冗長比較サイクルにおける比較基準電圧の変化幅は1LSBである。したがって、第1回目から第5回目までの比較サイクルにおける比較結果は正しいと判定することができる(比較基準電圧の電圧レベルが、入力アナログ信号電圧Vinの電圧レベルに収束しているため)。
【0079】
第1回目の比較において比較結果が、“1”のときには、第2回目の比較において比較基準電圧を8LSB高くする必要がある。充電不良が生じれば、“0“と判定すべきところが、“1”と判定される不良が発生する。この場合、変換値が高いほうへ誤変換されており、第5および第6サイクルにおいて変換値は、アナログ入力値よりも高い状態にある。第5回目の比較結果が“−1”を示しかつ第6回目の比較サイクルにおいても比較結果が“−1”を示している場合には、まだ、第5回目の比較により、変換結果がアナログ入力電圧に収束していない誤変換が生じていると判定する。許容誤差がLSBのときには、したがって、第5サイクルまでの比較により求められた変換値に対して1を減算する演算を行う。
【0080】
逆に、第1回目の比較において比較結果が、“0”のときには、第2回目の比較において比較基準電圧を8LSB低くする必要がある。放電不良が生じれば、“1“と判定すべきところが、“0”と判定される不良が発生する。この場合、変換値が低いほうへ誤変換されており、第5および第6サイクルにおいて変換値は、アナログ入力値よりも低い状態にある。第5回目の比較結果が“+1”を示しかつ第6回目の比較サイクルにおいても比較結果が“+1”を示している場合には、まだ、第5回目の比較により、変換結果がアナログ入力電圧に収束していない誤変換が生じていると判定する。許容誤差がLSBのときには、したがって、第5サイクルまでの比較により求められた変換値に対して1を加算する演算を行う。
【0081】
図1においては、入力アナログ信号電圧Vinが、VRB+10LSBの場合の、比較基準電圧の変化シーケンスを一例として示す。図1に示すように、第5比較サイクルと第6比較サイクルの比較結果が異なる場合には、第5サイクルにおいて変換値がアナログ入力電圧に収束しているため、第5比較サイクルまでの比較により求められた変換値“01010”が、正確にデジタル信号を示している。
【0082】
充放電不良による誤変換が生じる場合のエラー補正動作について説明する前に、この発明の実施の形態1に従うA/D変換回路の構成について説明する。
【0083】
図2は、この発明の実施の形態1に従うA/D変換回路の全体構成を概略的に示す図である。図2に示すA/D変換回路においては、比較動作の制御および出力デジタル信号Dを第6サイクルまでの比較結果に基づいて生成する比較/出力制御回路5が設けられる。この比較/出力制御回路5は、クロック発生回路10からのクロック信号CLKに従って、セレクタ2における比較基準電圧選択信号および比較回路4における比較タイミングを決定する信号を生成する。比較サイクルは、クロック発生回路10の発生するクロック信号CLKに基いて決定される。
【0084】
この比較/出力制御回路5は、また、比較回路4からの出力信号COTに従って、変換後のnビット(本実施例においては5ビット)のデジタル信号Dを生成する。
【0085】
図3は、図2に示す比較/出力制御回路5の要部の構成を概略的に示す図である。図3において、この比較/出力制御回路5は、個々の機能が、ハードウェアで構成されるように示す。しかしながら、この図3に示す各ブロック(レジスタ11を除く)が、ソフトウェアにより実現されてもよい。
【0086】
図3において、比較/出力制御回路5は、比較回路4の出力信号COTを順次nビット分格納するレジスタ11と、比較回路の出力信号COTとレジスタ11の最終比較(最下位ビット)の1ビットとを受ける判定部12と、判定部12の出力信号に基いて、レジスタ11からのnビットの出力信号に所定の処理を施してnビットデジタル信号Dを生成する出力生成部13と、レジスタ11、判定部12および出力生成部13の動作を制御する主制御部14を含む。
【0087】
レジスタ11には、比較回路からのn回の比較結果を示す信号COTが順次上位ビット1から下位ビットに向けて格納される。判定部12は、冗長比較サイクルにおいて、このレジスタ11に格納される最下位ビットと比較回路からの冗長比較サイクルにおける出力信号COTとを受け、その論理レベルの一致/不一致を判定し、その判定結果を示す信号を生成する。
【0088】
出力生成部13は、判定部12の判定結果に基いて、レジスタ11の出力するnビットのデータに対し、1、0、−1いずれかの加算を行なって最終出力デジタル信号Dを生成する。主制御部14は、また図2に示すセレクタ2および比較回路4およびサンプル/ホールド回路3の動作を制御するための制御信号を生成する。
【0089】
図4は、発明の実施の形態1における変換シーケンスの一例を示す図である。図4においては、電圧23LSBのアナログ入力電圧を5ビットデジタル信号に変換するシーケンスが1例として示される。
【0090】
第1回目の比較サイクルにおいて、比較基準電圧はアナログ入力電圧よりも高いため、比較結果は“1”であり、2回目の比較サイクルにおいて比較基準電圧を増加させることが示される。
【0091】
第2回目の比較サイクルT2において、比較基準電圧が、8LSB変化すべきところ、これより小さいΔB(<8LSB)しか変化しない状態を考える。この場合、第2回目の比較サイクルT2においては、比較回路4の出力信号COTは“0”となるところが、“1”となる。第2回目の比較サイクルT2における誤判定に従って、比較サイクルT3からT5において、それぞれ、ビット“0”が比較回路から出力信号COTとして出力される。
【0092】
冗長比較サイクル(第6回目の比較サイクル)T6において、1LSB比較基準電圧を低下させて比較を行なう。冗長比較サイクルT6において、比較基準電圧がアナログ入力信号電圧Vinに対し1LSB近づいても、まだこの比較基準電圧は入力アナログ信号電圧Vinよりも高い電圧レベルであり、比較回路4の出力信号COTは“0”となる。第2回目の比較サイクルにおいて誤判定が生じた場合、この冗長比較サイクルT6において変換値がアナログ入力電圧に収束すると想定する。
【0093】
入力アナログ信号Vinの電圧レベルが、23(10進)の場合、変換結果は、第5比較サイクルまでにおいて、“11000”となり、24(10進)が示される。冗長比較サイクルT6における比較結果と第5回目の比較サイクルT5における比較結果の符号が同一であるか否かの判定を、判定部12において行なう。この場合、比較サイクルT5およびT6において、比較回路4の出力信号COTはともに“0”であり、また、第5比較サイクルまでに与えられた変換結果は、入力アナログ信号Vinよりも高い電圧レベルにあると判定される。したがって、この出力生成部13において−1加算が行なわれ、最終的に出力データDとして、“10111(23:10進)”が生成される。ここで、変換値のビット“0”は、比較結果“−1”に対応する。
【0094】
これにより、該基準電圧の充放電速度が比較サイクル時間の長さに比べて短い場合においても、冗長比較サイクルを追加することにより、変換結果の電圧が、入力アナログ信号に収束する期間を追加することができ、この充放電速度を補償することができる。これにより、比較サイクルが短くかつ分解能が高い場合においても高速変換も正確に行なうできる。
【0095】
冗長比較サイクルを設け、冗長比較サイクルの基準電圧変化幅を1LSBとすることにより、比較シーケンスにおいて、1LSBの期間、出力デジタル信号が、入力アナログ信号電圧に収束する時間を追加することができ、充放電速度不足による誤判定が生じた場合においても、正確にこの冗長サイクルの結果を用いて、誤比較結果を補正することができ、正確なアナログ/デジタル変換を行なうことができる。
【0096】
第5比較サイクルおよび第6比較サイクルにおいて、比較結果がともに“1”であれば、第2比較サイクルにおける誤判定の結果、変換値はアナログ入力値よりも低い状態にあると判定されて、+1加算が第5サイクルまでの変換により求められた変換値に対して実行される。
【0097】
図5および図6は、この発明の実施の形態1における5ビットデジタルデータ変換シーケンスにおける各比較サイクルの比較電圧と実際の比較電圧と比較結果および最終結果値を一覧にして示す図である。この比較結果において入力電圧INが比較基準電圧REFよりも高い場合には“1”を出力し、入力電圧INが比較基準電圧REFよりも低い場合には“−1”を出力する。アナログ入力電圧が、LSBステップで0.00から31.0である。比較基準電圧の最大充放電量は、7LSBである。図5に第1から第3比較サイクルの内容を示し、図6に第4から第6比較サイクルおよび最終変換値の内容を示す。
【0098】
この場合、図5に示すように、2回目の比較時において、比較基準電圧の変化量は8LSBであるべきところ、実際には、7LSBだけ変化し、実際の比較電圧は、1LSB理想比較電圧よりも変化する。比較電圧の理想値は、セレクタ2により選択されるラダー抵抗1の出力電圧である。したがって、この場合、アナログ入力電圧8.0LSBに対しては、比較電圧の理想値が7.5LSBのところ、実際の比較電圧(現実値)が8.5LSBとなるため、その比較時にエラーが生じる。同様、入力電圧23.0LSBに対しては、理想比較電圧が23.5LSBのところ、実際の比較電圧が22.5LSBであるため、比較結果にエラーが生じる。残りのアナログ入力電圧については誤判定は生じていない。
【0099】
3回目の比較時においては、実際の比較電圧レベル(現実値)から、基準電圧を理想値に向かって変化させる。この場合、比較電圧の最大変化電圧は、5LSBであり、7LSBよりも小さく、比較サイクル内において、十分に変化させることができ、理想比較電圧と実際の比較電圧は同じであり、その比較時においてはエラーは生じない。
【0100】
また、図6に示すように、第4回目および第5回目においても、この比較時において、比較基準電圧の変化量と実際の変化量は2LSBおよび1LSBであり、比較電圧および実際の比較電圧は一致し、正確な比較が行なわれる。
【0101】
第6回目において再び比較が行なわれる。この場合、入力電圧8LSB+VRB(図5および図6において、VRBを0Vとしている)に対しては、第5回目の比較結果と第6回目の比較結果はともに“1”である。これらの比較結果は、デジタル変換された結果が実際のアナログ入力電圧よりもまだ、低い電圧レベルであることを示している。したがって、この比較結果に従って、第1回目から第5回目までの比較結果を+1加算により補正することにより、最終的に、比較結果として、8LSBを出力することができる。すなわち、“00111”を+1加算により“01000“に変換することができる。
【0102】
アナログ入力電圧が、23LSBの場合、第5回目の比較サイクルの比較結果と第6回目の比較サイクルにおける比較結果はともに“−1”である。これは、第1回目から第5回目の比較サイクルにおいて得られた結果は、実際のアナログ入力信号電圧よりも高いことを意味しており、この第6回目の比較結果に基いて、第1回目から第5回目の比較結果により得られたデジタル値に“−1”を加算することにより、正確に23LSBに対応するデジタル値を生成することができる。すなわち、“11000”を−1加算により“10111“に補正して、際周辺感知を求めることができる。
【0103】
他のアナログ入力電圧については、第5回目の比較サイクルの比較結果と第6回目の比較サイクルの比較結果の符号が異なっており、“0”加算が行なわれて最終評価結果が出力される。アナログ入力電圧が0.0LSBおよび31.0LSBの場合には、第5回目および第6回目の比較サイクルにおいて比較基準電圧の電圧レベルは変化しない。それぞれ下限値および上限値に第5回目の比較サイクルにおいて比較基準電圧が到達しているためである。この場合には、比較基準電圧とアナログ入力基準電圧の差は、充放電速度が7LSBの場合においても十分に存在し、比較結果にエラーを生じない。これらの上限値及び下限値については、第5回目の比較かまたは第6回目の比較結果が最下位ビット値として用いられてもよい。またこれに代えて、これらの下限値および上限値については、比較電圧が第6回目の比較サイクルにおいて0.5LSBのときに、第5回目および第6回目の比較結果がともに“−1”、最下位ビット値を“0”に設定し、また第6回目の比較サイクルにおいて比較電圧が30.5LSBのときに、第5回目の比較サイクルの比較結果と第6回目の比較サイクルの比較結果がともに“1”のときに、最下位ビットのビット値を“1”に設定する構成が用いられてもよい。
【0104】
なお、図5および図6に示す変換シーケンスにおいては、5ビットデジタル信号を生成する変換シーケンスが一例として示される。生成するデジタル信号のビット数に応じて、比較サイクルの数が適当に定められる。
【0105】
したがって、判定部12は、比較基準電圧レベルが上限値または下限値と異なる場合には、第5および第6比較サイクルの比較結果に従って出力生成部13に対して実行すべき演算を示す信号を出力する。この判定部12は、第5および第6比較サイクルの比較回路4の出力信号をアドレス信号として受けるテーブルROMで構成されてもよい。アドレス“00”に“−1”が格納され、アドレス“11”に“1”が格納される。これに代えて、8LSBおよび23LSBの最終変換値が、テーブルROMから出力され、レジスタ11の出力信号に変えて最終変換結果として選択されて出力されてもよい。
【0106】
[変更例]
上述の冗長判定においては、冗長サイクルの変換時の判定結果と正規の変換サイクルの最後の変換サイクルの比較結果を利用している。これに代えて、冗長サイクルにおいて、アナログ入力値に変換結果が収束すると仮定する場合、以下の補正処理を行うことができる。すなわち、冗長サイクルの比較電圧Vcと冗長サイクルの判定結果とを利用する。判定結果が“1”であれば、アナログ入力電圧がこの比較電圧よりも高いことを示している。したがって、この場合には、比較電圧Vcに対応する2つの変換値から高いほうの変換値を選択する。逆に、冗長サイクルの判定結果が、“−1“のときには、アナログ入力電圧が冗長サイクルの比較電圧Vcよりも低いことを示しているため、この比較電圧Vcに対応する2つの変換値のうち低い方の変換値を選択する。
【0107】
たとえば、図1に示すようにアナログ入力電圧が、10LSBのとき、冗長サイクルにおける比較電圧Vcは、9.5LSBであり、比較結果は“1“を示している。この場合には、比較電圧9.5LSBに対応する変換結果は、10進表示で“9”および“10”であり、高いほうの変換結果“10”を選択する。
【0108】
また、図4に示すように、アナログ入力電圧が23LSBのときには、冗長サイクルにおいて比較電圧は、23.5LSBであり、比較結果は“−1”を示している。この場合には、23.5LSBに対応する変換結果は10進表示で、“23”および“24”であり、低いほうの変換結果“23”を選択する。
【0109】
この変換処理はまた、以下の様にも考えることができる。比較電圧Vcは、0.5LSBから30.5まで1LSB単位で、その電圧レベルが設定される。変換結果は、0から31まで1LSB単位で変化する値のいずれかである。この場合、比較電圧Vcを小数点以下の値で表示する。例えば、比較電圧Vcが9.5LSBのときには、“01001.1”と表示する。冗長サイクル完了後において比較結果が、“1”であれば、この比較電圧に対して“0.5”加算を実行し、比較結果が、“−1”であれば“−0.5”加算を実行する。
【0110】
すなわち、アナログ入力電圧が10LSBのときに、冗長サイクルの比較電圧の9.5LSBに対応するコード“01001.1”に対して、10進で“0.5”(”0.1(2進))加算を行うことにより、変換結果“01010”を得ることができる。
【0111】
また、アナログ入力値23LSBに対して、冗長サイクルにおいては、比較電圧Vcが、23.5LSBであり、“11000.1”でそのコードが与えられる。比較結果は、図4に示すように“−1”である。したがって、“−0.5”加算を実行することにより、“11000”を得ることができる。
【0112】
また、比較電圧Vcの0.5LSBから31.5LSBが、“1”から“32”にそれぞれ対応付られている場合には、以下の補正処理を実行することができる。すなわち、冗長サイクルの比較結果が、“1”を示している場合には、比較電圧Vcに対応するコードを変換結果として選択する。比較結果が“−1”のときには、冗長サイクル時の比較電圧の対応のコードから“1”を減算する(“−1”加算を実行する。
【0113】
たとえば、アナログ入力電圧が10LSBのとき、冗長サイクルにおいて、比較電圧Vcは、9.5LSBであり、対応のコードは、“01010”である。比較結果は、“1”であるため、このコード“01010”を選択する。アナログ入力電圧が23LSBのときに、冗長サイクルにおいては、比較電圧Vcは、23.5LSBであり、コード“11000”に対応する。比較結果が、“−1”であるため、“−1”加算を実行する。変換結果として、コード“10111”が得られ、アナログ入力値23LSBに対して正確な変換結果を得ることができる。
【0114】
上述のいずれの補正方法が採用されてもよい。冗長サイクルにおける比較電圧Vcの電圧レベルは、図2に示す比較/出力制御回路により選択信号が生成されてセレクタ2が選択動作を実行しているため、この比較/出力制御回路5において知ることができる。セレクタ2に対する選択信号にしたがって上述の比較電圧のコード化を行ない、冗長サイクルでの比較結果に従って、変換値を生成する。この場合、冗長サイクル時の比較結果および最終正規サイクルの比較結果を使用して変換結果を補正する構成に較べて、各変換サイクルの比較結果を変換値として格納するレジスタが不要となり、回路規模を低減することができる。この変更例における回路構成としては図2に示す構成と同じとなる。比較/出力制御回路5の変換/補正処理が先に説明した図3に示す構成における処理と異なる。
【0115】
すなわち、変更例の構成においては、判定部12において、冗長サイクル時に比較結果を示す信号COTが与えられると加減算の演算内容が決定される。出力生成部13に対しては、冗長サイクル時の比較電圧に対応するコードが主制御部14から与えられる。冗長サイクル完了時において判定部12の判定結果に従って出力生成部13が比較電圧に対応するコードに対して指定された処理を実行して変換値を生成する。これにより、高速で、冗長サイクル実行時においても変換値を生成することができる。
【0116】
この変換値の生成は、次のアナログ入力値の変換動作とパイプライン的に実行されてもよい。比較/変換サイクルと冗長サイクルの判定結果に従う補正処理を並列に実行することができ、等価的に、演算処理時間を外部から隠すことができ、冗長サイクルが追加されても、高速変換処理を実現することができる。
【0117】
以上のように、この発明の実施の形態1に従えば、デジタル信号のビット数に対応する比較サイクルの後に、冗長比較サイクルを設けて追加の比較動作を比較基準電圧を1LSB変化させて行なっており、この冗長比較結果をもとに、変換結果を補正している。したがって、変換シーケンスにおいて基準電圧の変化速度不足により、比較エラーが生じる場合においても、この冗長比較シーケンスサイクルにより、エラー補正を行なうことができ、正確に、アナログ/デジタル変換を高速のクロック信号に応答して行なうことができる(高速信号により比較サイクルのサイクル時間が決定される)。
【0118】
なお、上述のエラー補正演算は、許容誤差電圧が1LSBの場合、nビットデジタル信号を生成する場合においても成立する。
【0119】
特に、この最終冗長比較サイクルにおける比較基準電圧の変化幅を1LSBとすることにより、デジタル信号の収束期間を1LSBの収束期間、等価的に長くすることができ、LSBの比較基準電圧の誤差を補正することができ、等価的に、比較基準電圧の許容誤差を広くすることができ、正確な比較/変換を行なうことができる。
【0120】
[実施の形態2]
図7およびおよび図8は、この発明の実施の形態2に従うA/D変換回路の変換シーケンスを具体的に示す図である。この図7および図8に示す変換シーケンスにおいて、変換条件は、先の実施の形態1と同様であり、5ビットデジタル信号を生成する。図7においては、第1から第4比較サイクルの処理内容を示し、図8に第5から第7比較サイクルの内容および最終変換結果を示す。
【0121】
この実施の形態2においては、比較基準電圧の最大充放電速度が6LSBである。比較基準電圧の誤差電圧として、2LSBが許容される。冗長比較サイクルとして、2つの比較サイクルが追加される。したがって、合計7回の比較が行なわれる。第6回目および第7回目の比較サイクルの比較結果に基いて、第1回目から第5回目の比較結果を修正し、最終比較結果を出力する。
【0122】
各冗長比較サイクルにおいて、比較基準電圧の変化幅は1LSBである。
比較基準電圧の最大充放電速度が6LSBの場合、第2回目の比較サイクルにおいて、比較基準電圧を8LSB変化させるときに、実際に6LSBだけ変化する。したがって、比較電圧理想値として、7.5LSBまたは23.5LSBに設定する場合に、実際の比較電圧(現実値)は9.5LSBまたは21.5LSBとなる。したがってアナログ入力電圧8.0LSBおよび9.0LSBに対し誤比較が生じる。また、入力電圧22.0および23.0に対しても、この2回目の比較サイクルにおいて誤比較が生じる。
【0123】
3回目の比較サイクルにおいては、4LSB電圧を変化させる。現実値が、2LSB変動しているため、実際に変化させるべき比較基準電圧の最大値は6LSBとなり、変化可能変化量の最大値6LSBと同じである。したがって、第3回目の比較サイクルにおいて、理想比較電圧(理想値)と実際の比較電圧(現実値)とが同じ電圧レベルとなり、比較は正確に行なわれる。第3回目の比較サイクルにおいて比較電圧の実際の値(現実値)が、理想値と等しくなっているため、第4回目および第5回目の比較サイクルにおいても、比較基準電圧の変化量は理想値に等しく、2LSBおよび1LSBであり、実際の比較電圧(現実値)を理想比較基準電圧レベル(理想値)に設定して比較を行なうことができる。
【0124】
第6回目および第7回目においてそれぞれ比較基準電圧を1LSB変化させて比較動作を行なう。ただし、比較基準電圧が下限値0.5LSBまたは上限値30.5LSBに到達している場合には、これらの冗長比較サイクルにおいては、その下限比較基準電圧0.5LSBまたは上限比較基準電圧30.5LSBが維持される。
【0125】
この冗長比較サイクルにおいて、5回目の比較サイクルの比較結果と6回目の比較サイクルの比較結果が異なる場合には、第5回目までの比較により、正確に変換が行なわれていると判定され、“0”加算が実行される。
【0126】
5回目の比較サイクルの比較結果と6回目の比較サイクルの比較結果が同じであり、かつ6回目の比較サイクルの比較結果と7回目の比較サイクルの比較結果が異なる場合には、6回目の比較によりアナログ入力電圧にこの変換電圧が収束していると判定される。したがって、その場合、5回目の比較サイクルまでにより求められた変換結果に対し1加算または1減算が、第5および第6比較サイクルの比較結果の符号に基づいて実行される。
【0127】
第5回目から7回目の比較サイクルにおける比較結果がすべて同じ場合には、2LSBだけ入力アナログ電圧と5回の比較サイクルにより得られた変換結果と差があると判定し、この冗長比較サイクルの比較結果の論理レベルに基いて、2LSBの加算または減算が実行される。
【0128】
これらの加算減算と比較結果の符合との関係は、実施の形態1の場合と同様である。すなわち、第5から第7比較サイクルの比較結果が、(−1、−1,0)、(−1、−1、−1)、(1、1、0),および(1、1、1)のときには、それぞれ、−1加算、−2加算、1加算および2加算が実行される。第5比較サイクルと第6比較サイクルの比較結果が異なる場合には、0加算が行われる。
【0129】
したがって、この冗長比較サイクルを2サイクル追加し、各冗長比較サイクルにおいて1LSB比較基準電圧を変化させることにより、最大2LSB比較基準電圧がずれる場合においても、正確な変換結果を得ることができる。
【0130】
すなわち、冗長比較サイクルを2サイクル追加して、各冗長比較サイクルにおいて1LSB比較基準電圧を変化させることにより、2LSBの電圧幅の収束期間を等価的に設けることとなり、この比較基準電圧が、2LSBずれる場合においても、正確な変換結果を得ることができる。
【0131】
この実施の形態2における比較/出力制御回路の構成としては、図3に示す比較/出力制御回路の構成を利用することができる。判定部12における判定動作が、2つの比較サイクルでなく、3つの比較サイクルの比較結果に基づいて実行される点が異なる。この場合、判定回路として、テーブルROM(読出専用メモリ)を用いて、この5回目から7回目の比較結果に基づいて、最終変換出力に対する演算内容が決定されてもよい。また、これに代えて、比較電圧とこれら5回目から7回目の比較結果とに基づいて、最終比較結果を示すように、このテーブルROMが構成されてもよい。比較電圧を利用するのは、上限値及び下限値を識別するためである。これらのテーブルROMを利用する場合、誤変換を生じる可能性のあるアナログ入力電圧の変換パターンに対してのみ、出力値または演算値が格納されて入ればよい。
【0132】
なお、この冗長比較サイクルにおいても、下限値および上限値の比較基準電圧に対する処理は、例外処理として実施の形態1と同様実行される。
【0133】
また、実施の形態1の変更例と同様にして、第7サイクルの最終冗長サイクルの比較結果と第7サイクルの比較電圧とにしたがって、変換値が生成されてもよい。この場合の処理は、実施の形態1の変更例の場合と同様である。
【0134】
たとえば、アナログ入力値8LSBに対して、図8に示されるように第7サイクルの判定結果は、“−1”であり、比較電圧は8.5LSBである。したがって、アナログ入力値はこの比較電圧よりも低いことが示されているため、比較電圧に対応するコードから変換値“01000”を求めることができ、正確な変換値を生成することができる。変換処理としては、“−1”加算、“−0.5”加算および低いほうのコードの選択のいずれが行われてもよい。
【0135】
また、アナログ入力値が9LSBのとき、第7変換サイクルにおいて比較電圧は、図8に示されるように8.5LSBであり、比較結果は、“1”である。したがって、この場合には、アナログ入力電圧が比較電圧よりも高いことが示されているため、比較電圧の8.5LSBから変換値“01001”を得ることができ、正確に変換値を生成することができる。
【0136】
他のアナログ入力値についても同様の処理を実行することにより、正確な変換値を得ることができる。
【0137】
[変更例]
図9は、この発明の実施の形態2の変更例に従うA/D変換シーケンスを示す図である。この図9に示すA/D変換シーケンスにおいては、冗長比較サイクルとして、K回の比較サイクルが追加される。冗長比較サイクルにそれぞれの比較サイクルにおける比較基準電圧の変化幅は、1LSBである。
【0138】
したがって、この冗長比較サイクルをK回追加した場合、比較基準電圧の許容誤差として、K・LSBの比較基準電圧誤差を救済して、正確な変換結果を生成することができる。すなわち冗長比較サイクルを1回増加するごとに、比較基準電圧の変化幅が1LSBの場合、比較基準電圧の許容誤差を、1LSBずつ増加させることができる。
【0139】
この変更例においても、K回の冗長比較サイクルの比較結果に基づいて、第1回目の比較サイクルから第5回目の比較サイクルの比較結果に対する修正が選択的に実行される。この演算内容は、テーブルROMにより、決定されてもよく、ソフトウェア的に、各冗長比較サイクルの比較結果に基づいて処理内容が決定されてもよい。エラー補正のための演算は、±K,±(K−1)、…±1、および0加算である。実行すべき演算内容は、上で説明したものと同様であり、ひかくっけかが異なる冗長サイクルの番号に応じて、演算内容が特定される。比較結果が異なるのが遅い変換値ほど絶対値の大きな演算が実行される。
【0140】
この場合においても、最終冗長サイクルの比較結果と比較電圧とから変換値を求めることができる。変換処理内容は、実施の形態1の変更例の場合と同様である。
【0141】
以上のように、この発明の実施の形態2に従えば、冗長比較サイクルを複数回追加し、各冗長比較サイクルの比較基準電圧の電圧変化幅を1LSBに設定しており、比較基準電圧の許容誤差を2LSB以上に設定することができ、高速クロック信号に従って比較動作を行なってデジタル信号を変換する場合においても、正確な変換結果を得ることができる。
【0142】
[実施の形態3]
図10は、この発明の実施の形態3に従うA/D変換回路の変換シーケンスの一例を示す図である。この図10に示すA/D変換シーケンスにおいても、アナログ入力電圧を5ビットデジタル信号に変換する。図10においては、アナログ入力電圧がVRB+10LSBの場合の比較シーケンスが一例として示される。図10において、縦軸に電圧を示し、横軸に時間を示す。
【0143】
この実施の形態3に従う変換シーケンスにおいては、先の実施の形態1と同様、1回の冗長比較シーケンス(比較6回目)が追加される。この冗長比較サイクルにおいて比較基準電圧の変化幅は、1LSBである。しかしながら、この冗長比較サイクルの直前の比較サイクル(比較5回目)においては、その比較基準電圧の変化幅が2LSBに設定される。したがって、第4回目の比較サイクルと第5回目の比較サイクルにおいては、ともに、比較基準電圧の変化幅は2LSBに設定される。この第5回目の比較サイクルにおいて、その比較基準電圧の変化幅を1LSBに代えて2LSBとすることにより、冗長比較サイクルにおける比較基準電圧の変化幅1LSBと併せて、2LSBの許容誤差を、比較基準電圧に与える。
【0144】
この冗長比較サイクルにおける比較結果に従って、第1回目の比較サイクルから第5回目の比較サイクルにおいて、求められた比較結果に所定の処理を施して最終変換結果を出力する。このエラー補正においては、第4から第6比較サイクルの比較結果が用いられる。これらの比較結果に基づいて、±1および±2加算の選択的演算を実行する。
【0145】
具体的に、図10においては、第5回目の比較サイクルまでの比較結果により、“01010”が求められる。第5回目の比較サイクルにおける比較結果と第6回目の比較サイクルにおける比較結果は同じ論理レベルであり、また第4回目の比較サイクルと第5回目の比較サイクルの比較結果は異なっている。したがってこの場合には、第4回目の比較サイクルにおける比較結果により、アナログ入力信号電圧に、変換電圧が収束していると判断され、0加算が実行される。すなわち、第4回目の比較サイクルの比較結果に基づいて、第5比較サイクルにおいて比較基準電圧を2LSB高くしたときに、この最終変換値候補がアナログ入力電圧よりも高く、また、次の冗長比較サイクル(比較6回目)における比較結果は、依然アナログ入力電圧よりも高いことを示している場合には、第5回目の比較サイクルにおいて1LSBだけ比較基準電圧を変化させたときにアナログ入力電圧に収束していると判断される。したがって、この場合、実施の形態1のいて第5および第6比較サイクルの比較結果が異なっている場合と等価であり、第5回目の比較サイクルまでの変換によりあられたれた結果を、0加算して、最終変換結果として出力する。
【0146】
図11は、この発明の実施の形態3における最終出力決定動作の内容を一覧にして示す図である。この図11に示すように、最終変換結果生成時においては、第4回目から第6回目の比較結果が用いられる。演算内容は、第5回目の比較サイクルにより与えられた変換結果に対する演算内容を示す。
【0147】
4回目の比較サイクルにおける比較結果が“1”を示している場合には、そのときの変換結果は、アナログ入力電圧よりも低いことを示している。5回目および6回目の比較サイクルにおける比較結果がともに“+1”であれば、この第6回目の比較サイクルにおける比較結果は依然アナログ入力電圧よりも低いことを示している。したがって、この場合には、第5回目の比較サイクルにより求められた変換結果に対して+2加算を実行する。
【0148】
第4および第5比較サイクルにおける比較結果がともに“1”であり、第6比較サイクルにおける比較結果が、“−1”のときには、第5比較サイクルにおいて、変換結果がアナログ入力電圧に収束していると考えられる。第5比較サイクルにおいては、比較基準電圧は2LSB変化させているため、この第5比較サイクルにおいて1LSBだけ変化させた場合には、第5および第6比較サイクルの比較結果は“1”となる。したがって、実施の形態2の場合と同様に、この場合には、+1加算が実行される。
【0149】
4回目および5回目の比較サイクルにおける比較結果がともに“−1”であり、6回目の比較サイクルにおける比較結果が“1”の場合には、4回目の比較サイクルにおける比較基準電圧に対し、さらに2LSBを減算しても、アナログ入力電圧よりもこの変換結果は低く、第6比較サイクルにおいてさらに1LSBを加算すると、アナログ入力電圧よりも高くなることが示される。したがって、この場合には、第5比較サイクルにおいて1LSB変化させた場合には、第6サイクルにおいて比較結果が、“−1”であり、第7比較サイクルにおいてさらに1LSB変化させると比較結果が“1”となる。したがって、演算内容としては+1加算が選択される。
【0150】
第4回目から6回目の比較サイクルにおいて、すべて比較結果が“−1”を示している場合には、5回目の比較結果において求められた変換結果が、2LSBアナログ入力電圧よりも高いため、第5比較サイクルにより求められた変換結果に対して“−2”加算が実行される。
【0151】
第4回目から第6回目の比較サイクルにおける比較結果が上述のパターンと異なる場合には、正確に変換が行われており0加算が実行される。
【0152】
この発明の実施の形態3における比較/出力制御回路の構成としては、図3に示す比較/出力制御回路の構成を利用することができる。判定部12において、4回目の比較サイクルから6回目の比較サイクルの比較結果に基づいて演算内容が求められ、このレジスタに格納された第1から第5の比較サイクルにおける比較結果に対し出力生成回路において所定の選択的な加算演算処理が実行される。
【0153】
図12および図13は、この発明の実施の形態3における変換シーケンスの具体例を示す図である。図12においては、第1回目から第4回目の比較サイクルの比較操作内容を示し、図13に、第5回目および第6回目の比較サイクルの比較操作内容および最終変換出力を示す。比較結果において、アナログ入力電圧INよりも比較基準電圧REFが高い場合には、“−1”を出力し、アナログ入力電圧が比較基準電圧REFよりも高い場合には、“1”を出力する。各比較サイクルにおける記載内については、先の実施の形態1および2と同様である。
【0154】
この図12および図13に示す変換シーケンスにおいては、1つの比較サイクルにおける比較基準電圧の最大充放電量は、6LSBである。したがって、第2回目の比較サイクルにおいて比較基準電圧を8LSB変化させる場合に、6LSBしか変化することができず、入力電圧として8LSBおよび9LSBが与えられた場合には、理想比較基準電圧が、7.5LSBに対し、実際の比較電圧(現実値)が9.5LSBとなるため、判定結果にエラーが生じる。同様、入力電圧22および23において、理想比較基準電圧が23.5LSBに対し実際の比較基準電圧が21.5LSBであり、比較結果にエラーが生じる。
【0155】
3回目および4回目の比較サイクルにおいては、比較基準電圧の変化量と実際の変化量は同じであり(最大変化量6LSB)、理想比較基準電圧と実際の比較電圧は同じ電圧レベルに設定されて、比較が行なわれる。
【0156】
5回目の比較サイクルにおいては、2LSB変化させる。この場合、比較基準電圧の上限値および下限値に到達する場合には、その比較基準電圧は、上限値または下限値に設定される。したがって、図13に示すように、入力電圧0および1LSBに対しては、比較基準電圧が0.5LSBに設定され、入力電圧30LSBおよび31LSBに対しては、比較基準電圧は30.5LSBに設定される。
【0157】
第6回目の比較、すなわち冗長比較サイクルにおいては、1LSB比較基準電圧が変化される。この6回目の比較サイクルにおいても、比較基準電圧は、上限値または下限値を超えては変化されない。
【0158】
この図12および図13に示す比較結果において、入力電圧8LSBについては、4回目の比較サイクルにおける比較結果は“1”であり、5目の比較サイクルにおける比較結果は“1”であり、6回目の比較サイクルにおける比較結果は“−1”である。この入力電圧8LSBに対する1回目から4回目までの比較サイクルにおける比較結果は、“−1”、“−1”、“1”、および“1”である。変換ビット値においては、比較結果“−1”は、“0”に対応する。したがって、この第5回目の比較サイクルまでの比較結果による変換結果は、“00111”となる。したがってこの場合、5ビットデータとして、“00111”を設定し、+1加算を実行する。したがって、“00111”+“00001”により、“01000”が求められ、正確に、8LSBに対応するデジタル信号が求められる。
【0159】
図12および図13に示す変換シーケンスにおいて、アナログ入力電圧が、9LSBの場合には、第4から第6比較サイクルにおける比較結果がずべて“1”であるため、変換値“00111”に対して+2加算が行なわれ、最終変換値として“01001”が求められる。
【0160】
アナログ入力電圧が、22LSBおよび23LSBの場合には、第4から第6比較サイクルの比較結果に従って、−2加算および−1加算が実行され、それぞ、“11000“および“11000”の変換値が、“10110”および“10111”に最終的に変換される。したがって、第2比較サイクルにおいて誤比較が行われても、正確にこの比較エラーを補償して、最終変換値を生成することができる。
【0161】
他の比較結果パターンについては0加算が実行される。上限値および下限値の比較基準電圧については、これらの下限値および上限値の比較基準電圧が選択されたときには、0加算が選択される。
【0162】
したがって、図13において、最終変換結果とアナログ入力値の一致を○印で示すように、最終変換値は全て、入力アナログ電圧と一致しており、比較基準電圧において2LSBの誤差が存在しても正確に誤差を補正して最終変換値を求めることができる。
【0163】
[変更例]
この実施の形態3においても、実施の形態1の変更例の場合と同様に、最終冗長サイクルの比較結果と比較電圧とを用いて変換値を生成することができる。たとえば、図10において、第6サイクルの比較電圧Vcは10.5LSBであり、比較結果は“−1”である。したがって、アナログ入力電圧が比較電圧よりも低いことが示されているため、比較電圧の10.5LSBから変換値“10(10進)を得ることができる。
【0164】
アナログ入力電圧が11LSBのときには冗長サイクルにおいて比較電圧は10.5LSBであり、比較結果が“1”であり、変換値として、比較電圧よりも高い変換値“01011”を得ることができ、10進表示で“11”の変換値を正確に求めることができる。
【0165】
アナログ入力電圧が8LSBおよび9LSBのときには、図13に示されるように、冗長サイクルにおいて比較電圧はともに、8.5LSBであり、また、比較結果はそれぞれ“−1”および“1”である。したがって、アナログ入力電圧8LSBおよび9LSBに対する変換値として“01000”および“01001”を、この比較電圧の電圧レベルから求めることができ、正確な変換値を得ることができる。
【0166】
他のアナログ入力値についても、同様に冗長サイクルの比較電圧と比較結果とから変換値を求めることができる。変換方法としては実施の形態1の変更例において示される方法のいずれが用いられてもよい。
【0167】
以上のように、この発明の実施の形態3に従えば、最下位ビットに対する比較サイクルの比較基準電圧の変化量を大きくし、後続の冗長比較サイクルにおいて、その比較基準電圧変化量をLSBに設定しており、比較基準電圧の許容誤差を2LSBにまで拡大することができ、比較基準電圧の充放電不足により比較基準電圧に誤差が生じて誤変換が生じる場合においても、正確に変換を行なうことができる。
【0168】
[実施の形態4]
図14は、この発明の実施の形態4に従うA/D変換回路の変換シーケンスの一例を示す図である。この図14に示すA/D変換シーケンスにおいては、K回の冗長比較サイクルが追加される。この冗長比較サイクルの最初の比較サイクル(比較6回目)は、その比較基準電圧の変化幅は、K・LSBに設定される。各冗長比較サイクルにおいて、LSBずつ比較基準電圧幅が低減される。したがって、K回比較を冗長的に行ない、各冗長比較サイクルにおいて比較基準電圧幅が、LSBずつ順次低減されるため、合計比較基準電圧の許容誤差として、1からKの和、すなわち、(K・(K+1)/2)LSBが得られる。すなわち、この冗長比較サイクルにより、(K・(K+1)/2)LSBの電圧収束期間を追加的に設けることができ、この分に対応する比較基準電圧の誤差をこの冗長比較サイクルにより補償することができる。
【0169】
図15および図16は、この発明の実施の形態4の変換シーケンスの具体例の一例を示す図である。図15および図16に示す変換シーケンスにおいては、比較基準電圧の最大充放電量は、5LSBである。冗長比較サイクルとして、2つの比較サイクルが追加され、第6回目および第7回目の比較サイクルがさらに実行される。6回目の比較サイクルにおける比較基準電圧の変化幅は2LSBであり、7回目の比較サイクルにおける比較基準電圧の変化幅は1LSBである。
【0170】
図15および図16に示す変換シーケンスにおける各パラメータは、先の実施の形態1から3と同じである。但し、比較基準電圧の現実値が、先の実施の形態と異なり、応じて、変換パターンがいくつかのアナログ入力電圧について異なる。図15においては、第1回目の比較サイクルから第4回目の比較サイクルを示し、図16においては第5回目の比較サイクルから第7回目の比較サイクルと最終比較結果および誤差を示す。
【0171】
第1回目の比較サイクルが完了すると、第2回目の比較サイクルにおいては、8LSB比較基準電圧を変化させる必要がある。しかしながら、この場合、実際の変化量は5LSBであり、実際の比較基準電圧(現実値)は、第1比較サイクルの比較結果に従って、10.5LSBまたは20.5LSBに設定される。したがって、この第2回目の比較サイクルにおいて、LSBを単位として、アナログ入力電圧8、9、10、21、22および23に対し比較結果にエラーが生じる。
【0172】
3回目の比較サイクルにおいては、比較基準電圧の変化量は、7LSBである。しかしながら、この場合においても、実際の比較変化量の最大値は5LSBであり、同様実際の比較基準電圧は、7LSB変化するのに5LSB変化するだけであり、2LSBの誤差が生じ、比較エラーが別のアナログ入力電圧(4LSSBおよび5LSB)において生じる。
【0173】
4回目および5回目の比較サイクルにおいては、比較基準電圧の変化量は、最大4LSBまたは1LSBであり、正確に、比較基準電圧を変化させることができる。
【0174】
6回目の比較サイクル(冗長比較サイクル)において、比較基準電圧の変化幅を2LSBに設定し、7回目の比較サイクル(冗長比較サイクル)において、比較基準電圧の変化幅を1LSBに設定する。
【0175】
2回目の比較サイクルおよび3回目の比較サイクルにおいて、比較基準電圧の最大3LSBの誤差電圧により、比較エラーが生じた場合、6回目の比較サイクルおよび7回目の比較サイクルの冗長比較をそれぞれ比較基準電圧の変化幅を2LSBおよび1LSBに設定することにより、この変換エラーを補償することができる。比較結果に基づいて、最終比較結果を求める際の演算結果は以下のとおりである。
【0176】
この比較結果において、第4比較サイクルから第7比較サイクルの比較結果が用いられる。
【0177】
第4比較サイクルから第7比較サイクルの結果がすべて同じ場合には、同一方向にすべて変化しており、±3加算をその比較結果の符号に基づいて実行する。すなわち、例えば、比較結果が(1、1、1、1)のときには、変換結果に対して+3加算を実行して最終変換値を生成する。
【0178】
第4から第6比較サイクルの比較結果が同じであり、第6比較サイクルおよび第7比較サイクルの比較結果が異なる場合には、第6比較サイクルの比較結果により、アナログ入力電圧に対し、デジタル値が収束していると考えられる。したがってこの場合には、比較結果の符号に基づいて±2加算を実行する。たとえば、第4から第7比較サイクルの比較結果が、(1、1、1、−1)の場合には、+2加算が実行される。ここで、加算は、第1回目から第5回目の比較サイクルにおいて求められた比較結果に対して行なわれる。
【0179】
第4および第5比較サイクルの比較結果が同じであり、第5比較サイクルと第6比較サイクルの比較結果が異なり、また第6比較サイクルの比較結果と第7比較サイクルの比較結果が異なる場合には、第6比較サイクルにおいて2LSB変化させると、アナログ入力電圧を超えて変換電圧が変化し、次のサイクルにおいて1LSB逆方向に変化させたときに、第5比較サイクルの変換候補と同じ側に変換値が戻るため、第5比較サイクルにおいてアナログ入力値と1LSBの誤差が生じていると判断して、その演算内容として、±1が選択される。例えば、第4から第7比較サイクルの比較結果が(1、1、−1、1)のときには演算として+1加算が選択される。
【0180】
他の比較結果のパターンにおいては、第5比較サイクルまでの演算結果により、正確に変換が行なわれているため、0加算が実行される。
【0181】
たとえば、入力電圧が8LSBの場合、第1回目から第5回目の比較結果は、図15および図16に示すように、“00111”である。ここで、比較結果“−1”は、デジタルビットの“0”に対応する。第5比較サイクルから第7比較サイクルの比較結果は、1、−1および1である。そこで、+1加算を実行し、“01000”が求められ、正確に、8LSBに対応するデジタル値が求められる。
【0182】
また、10LSBにおいて、図15および図16において、変換結果は、“0、0、1、1、1、1、1)である。したがって、“00111“に対して+3加算を実行することにより、“01010”が求められ、10LSBに対応するデジタル信号を生成することができる。
【0183】
したがって、上述の構成により、3LSBの許容誤差電圧を得ることができる。
【0184】
なお、この実施の形態4においても、判定部の構成は、ハードウェア的に、上述の比較演算内容を実現するように構成されてもよく、またテーブルROMに、この第4から第7比較サイクルの比較結果に基づいて実行される演算内容を特定するデータを格納し、その比較テーブルROMの内容に従って、実行すべき演算内容が決定されてもよい。また、この演算は、ソフトウェア的に実行されてもよく、またハードウェア的に実行されてもよい。ROMを利用する場合、許容電圧誤差に応じて比較エラーが生じる可能性のある入力電圧に対してのみ、第4から第7比較サイクルの比較結果パターンを格納することにより、小規模の構成でエラー補正を行うことができる。
【0185】
また、この実施の形態4においても、最終冗長サイクルの比較電圧と比較結果とと用いて変換値を生成することができる。たとえば、アナログ入力電圧が9LSBのときには、図16に示されるように、比較電圧が9.5LSBであり、比較結果が“−1”である。したがって、アナログ入力値がこの比較電圧よりも低いことが示されているため、変換値として、“8(10進)”を選択することにより正確な変換値を得ることができる。アナログ入力値が10LSBのときには、図16から、最終冗長サイクルの比較電圧が9.5LSBであり比較結果が“1”である。従って、アナログ入力値が、この比較電圧よりも高いことが示されているため、“10(10進)”を選択することにより、正確にアナログ入力電圧に対する変換値を得ることができる。
【0186】
他のアナログ入力値についても同様である。最終冗長サイクルにおいて比較電圧がアナログ入力電圧に収束している限り、正確な変換値を得ることができる。
【0187】
この場合の変換方法としては、実施の形態1の変更例の方法のいずれが用いられてもよい。
【0188】
以上のように、この発明の実施の形態4に従えば、それぞれ比較基準電圧変化幅がLSBずつ低減される冗長比較サイクルを複数個追加的に設けており、比較基準電圧の許容電圧幅をさらに大きくすることができ、高速の比較を行なうことができる。
【0189】
特に、この冗長比較サイクルを、最終比較結果を出力するステップと、第1回目から第5回目の比較サイクルを実行するステップとパイプライン的に実行することにより、この冗長比較サイクルを比較サイクルに対して隠すことができ、冗長比較サイクル数が増加しても、高速で、比較を行なって変換結果を出力することができる。
【0190】
[実施の形態5]
図17は、この発明の実施の形態5に従うA/D変換回路の変換シーケンスの一例を示す図である。この図17に示すA/D変換シーケンスは5ビットデジタル信号に対しての変換シーケンスがアナログ入力電圧が10LSBの場合の変換を1例として示す。
【0191】
この図17に示すA/D変換シーケンスにおいても、1つの冗長比較サイクルが、第6回目の比較サイクルとして追加される。一方、デジタル信号の各ビットに対応する比較サイクルにおいて、最終比較サイクルではなく、それより前の比較サイクルにおいて、比較基準電圧の変化幅が変更される。図17において、第4回目の比較サイクルにおける比較基準電圧変化幅が、1LSB増分されて、3LSBに設定される。この第4回目の比較サイクルは、5ビットデジタル信号においては、重みが2のビットに対応する。したがって、この第4回目の比較サイクルにおける比較基準電圧変化幅を1LSB変化させることにより、比較基準電圧の許容誤差を、2LSBにまで拡大することができる。
【0192】
第4回の比較サイクルにおいて、比較基準電圧を3LSB変化させるため、第4比較サイクルにおける比較基準電圧は、フルスケールの1/16倍の電圧レベルと異なる電圧レベルとなる。第5回目および第6回目の比較サイクルにおいては、この第4回目の比較サイクルにおける比較基準電圧に対して、1LSB変化させる。したがって、この第4回目から第6回目の比較サイクルにおける比較基準電圧は、フルスケールの2のべき乗分の1の電圧レベルと異なる。したがって、この場合には、比較基準電圧変化幅を変更する比較サイクルの前の第3比較サイクルから第6比較サイクルの比較結果に基づいて演算内容を決定する。
【0193】
この場合、判定に用いる比較結果と変換デジタル信号のビット数の差が少ない。そこで、出力制御回路としては、図18に示すように、テーブルROM13aを出力生成回路13として利用する。このテーブルROMに、比較結果のビットパターンと正確な最終変換結果がテーブル形式で格納される。このテーブルROM13aに対しては、比較回路の出力信号COTを格納するレジスタ11からの(n+1)ビット(6ビット)のデータがアドレス信号として与えられ、テーブルROM13aから、nビット(5ビット)の最終変換結果Dが出力される。こ場合、全てのデジタル信号についてROMに対応の出力パターンを格納する必要はない。変換エラーが生成される可能性のあるアナログ入力値について出力パターンを格納する。アドレスが、ROMにおいて指定されない場合には、レジスタの出力信号が最終変換結果として選択される。これに代えて、演算すべき内容がROMに格納されて、エラーの生じる可能性のある変換値に対してアドレス指定して±1、および±2演算を特定し、他のパターンについてはROMのアドレスに0加算を指定するデータを格納する。
【0194】
図19および図20は、この発明の実施の形態5の変換シーケンスの具体例を示す図である。この図19および図20においては、5ビットデジタルデータが生成される。この図19および図20に示す各比較サイクルにおけるパラメータは、先の実施の形態1から4において示したものと同じである。図19において第1から第4比較サイクルの内容を示し、図20に第5から第6比較サイクルおよび最終変換結果を示す。この場合、比較基準電圧の最大充放電量は、6LSBであるとしている。したがって、図19に示すように、2回目の比較サイクルにおいて、比較基準電圧を8LSB変化させる場合に、6LSBだけ変化させるだけであるため、この第2比較サイクルにおいて2LSBの誤差が生じる。
【0195】
3回目の比較サイクルにおいては、この比較基準電圧の最大変化量は6LSBであり、設定すべき比較基準電圧レベル(理想値)に、実際の比較基準電圧(現実値)が設定されて比較動作が行なわれる。
【0196】
第4回目の比較サイクルにおいては、この比較基準電圧を3LSB前のサイクルの比較基準電圧に対して変更する。この第4回目の比較サイクルにおける比較基準電圧の変化方向は、第3回目の比較サイクルにおける比較結果により決定される。4回目の比較サイクルにおいては、比較基準電圧の変化量は3LSBであり、実際の比較基準電圧も、理想比較基準電圧と同じ電圧レベルである。
【0197】
第5回目の比較サイクルにおいては、この第4回目の比較サイクルにおける比較基準電圧を基準として1LSB変化させる。ただし上限値および下限値の比較基準電圧に第4回目の比較サイクルにおいて到達しており、この上限値および下限値の比較基準電圧を超えては、比較基準電圧は変化されない。
【0198】
第6回目の比較サイクルにおいては、この第5回目の比較サイクルにおける比較基準電圧に対し、5回目の比較サイクルの比較結果に基づいて1LSB比較基準電圧を変化させる。
【0199】
比較結果に従って、演算を行う場合、第3から第6サイクルの比較結果を利用する必要がある。以下、図18に示す構成と異なり、比較結果パターンから演算内容を特定する方法について説明する。
【0200】
第3から第6比較サイクルの比較結果が、(1、1、1、−1)のときには、第5サイクルにおいて変換値が収束している。第3比較サイクルにおいて1LSB余分に変化させているため、この分を補償する必要があり、+1加算を実行する。この加算は、第5サイクルまでの比較により求められた変換値に対して実行される。
【0201】
第3から第6比較サイクルにおける比較結果が、(1、1、1、1)のときには、次の第7サイクルにおいてアナログ入力値に収束すると判断されるため、+2加算が実行される。
【0202】
第3から第6比較サイクルの比較結果が、(−1、1、1、−1)のときには、第5サイクルで収束していると考え、第4サイクルにおいて1LSB余分に変化させているため、−1加算が実行される。
【0203】
同様にして、第3から第6比較サイクルにおける比較結果が、(−1、−1、−1、1)、(−1、−1、−1、−1)および(1、−1、−1、1)のときには、それぞれ、−1加算および−2加算および+1加算が実行される。
【0204】
上記以外の比較結果パターンについては0加算が実行される。
したがって、たとえば、入力電圧が12(10進)の場合、変換結果は、図19および図20に示すように、“011000”となり、上位5ビットを用いて0加算が実行され、“01100”と正確な変換結果が与えられている。一方、アナログ入力電圧が図17に示すように、10LSBの場合、変換結果は、図19および図20の変換シーケンスから、“010110”である。この場合、上位5ビットに対して−1加算が実行されて、“01010”が求められる。
【0205】
この演算時において、図18に示すテーブルROM13aを参照して、最終比較結果が出力されてもよい。同様、他のアナログ入力電圧においても、テーブルROM13aを参照して最終比較結果が生成されてもよく、上述の比較結果パターンについて実行すべき演算が選択されて、最終変換値が求められてもよい。
【0206】
この第4回目の比較サイクルにおいて1LSB多く比較基準電圧を変化させ、冗長比較サイクルを1サイクル追加することにより、1LSB大きく変化させても、冗長比較サイクルにより、この収束時間を補償することができる。また、第4比較サイクルにおいて1LSB比較基準電圧を余分に変化させることにより、比較基準電圧の許容誤差を2LSBにまで拡張することができる(第4サイクルは、第2最下位ビットに対応し、その重みは2に対応するため)。
【0207】
[変更例]
この実施の形態5においても、変換値を求める方法として実施の形態1の変更例の方法が採用されてもよい。たとえば、アナログ入力電圧が、図17に示されるように、10LSBの場合、第6サイクルにおける比較電圧は10.5LSBであり、比較結果は、“−1”である。したがって、変換値として、この比較電圧よりも低いコードを選択することにより、変換値”01010”を得ることができる。
【0208】
他のアナログ入力値についても、最終冗長サイクルにおいて比較結果が“1”のときには、比較電圧の電圧レベルよりも高くかつこの比較電圧レベルに最も接近するコードを求め、かつ比較結果が“−1”のときには、この比較電圧の電圧レベルよりも低くかつ最もこの比較電圧のレベルに接近するコードを求めることにより、正確に変換値を求めることができる。
【0209】
この変換手法が正確なのは、図20に示す最終サイクルにおいて、異なるアナログ入力値において同一比較電圧が利用されている場合に比較結果が異なっていることからも明らかである。
【0210】
[実施の形態6]
図21は、この発明の実施の形態6に従うA/D変換回路の変換シーケンスの一例を示す図である。図21において、5ビットのデジタル信号を生成する場合の変換シーケンスが一例として示される。図21において、横軸に時間を示し、縦軸に電圧を示す。
【0211】
この図21に示すA/D変換シーケンスにおいては、第2回目の比較サイクルにおいて比較基準電圧を維持して冗長サイクルが挿入され、その比較サイクル時間が他の比較サイクルの時間よりも長く設定される。
【0212】
比較基準電圧が最も大きく変化するのは、第2回目の比較サイクルにおいてである。したがって、この第2回目の比較サイクルの比較基準電圧の充放電時間を長くすることにより、比較基準電圧ノードの寄生容量および寄生抵抗が大きい場合においても、確実に、比較基準電圧を所定電圧レベル(理想値)にまで充放電することができる。この第2回目の比較サイクルの比較時間M・Tは、他の比較サイクルのサイクル時間Tの2倍以上に設定される(M≧2)。第3比較サイクルの比較基準電圧の変化幅は、4LSBである。したがって、第2比較サイクルの時間を、この第3比較サイクルの時間の2倍以上の時間に設定することにより、確実に8LSBの電圧を充放電することができる。
【0213】
冗長サイクルを1比較サイクル内に挿入してその比較サイクルの時間を長くすることにより、追加の比較冗長サイクルを、1サイクル追加したのと同様の効果を得ることができ、確実に変換処理を行なうことができる。
【0214】
なお、この第2回目の比較サイクルのサイクル時間M・Tは、比較基準電圧の最大変化量の充放電に要する時間よりも短くてもよい。その場合、できるだけサイクル時間M・Tを長くすることにより、誤差電圧が小さくなり、正確な変換処理を行なうことができる。すなわち、この比較サイクルのサイクル時間M・Tを、比較基準電圧が、理想比較基準電圧の許容誤差電圧内に到達するために要する時間であれば、正確な変換処理を行なうことができる。
【0215】
図22は、この発明の実施の形態6における比較/出力制御回路5の比較サイクル時間を決定する部分の構成を概略的に示す図である。図22において、比較/出力制御回路5は、クロック発生回路からのクロック信号CLKに従って変換クロック信号CVNおよび比較サイクルクロック信号PCLKを生成する比較制御クロック発生回路20と、この変換クロック信号CVNの活性化時活性化され、比較サイクルクロック信号PCLKをカウントするカウンタ22と、比較サイクルクロック信号PCLKを選択的に伝達するゲート回路26と、カウンタ22のカウント信号に従ってゲート回路26の動作を制御するゲート制御回路24と、ゲート回路26の出力するクロック信号に従って変換サイクルにおける各比較サイクル時の比較基準電圧および変換サイクルクロック信号発生動作を制御する変換制御部28を含む。
【0216】
比較サイクルクロック信号PCLKは、所定の時間幅を有するワンショットのパルス信号であり、比較サイクルの終了/開始を示す。
【0217】
ゲート制御回路24は、カウンタ22が、変換サイクルにおいて第2回目の比較サイクルを示すときには活性化され、ゲート回路26の出力するクロック信号を所定の論理レベルに所定期間固定しまたゲート回路26を非導通状態に設定する。
【0218】
変換制御部28は、したがってこのゲート回路26が非導通状態にありその出力信号が所定の論理レベルに固定されている場合には、次の比較サイクルのための制御動作は行なわない。
【0219】
ゲート制御回路24は、ゲート回路26の出力するクロック信号の変化に応答してリセットされる。ゲート制御回路24は、たとえば、シフトレジスタとセット/リセットフリップフロップで構成される。カウンタ22は、変換クロック信号CVNが活性化されるとか運と動作を行い、第2回目の比較サイクルを示すときに活性化されてゲート制御回路24を活性化する。ゲート制御回路26は、活性化時、内部のセット/リセットフリップフロップがセットされ、ゲート回路26の出力信号を所定電位レベルに固定しかつゲート回路26を非導通状態に設定する。ただしゲート回路26は第2比較サイクルの開氏のための比較クロック信号を通過させタ後に、非導通状態に設定されかつその出力信号が非活性状態に設定される。
【0220】
ゲート制御回路26は、内部のフリップフロップがセットされると所定期間シフト動作を行ない、シフト動作完了後、内部のフリップフロップをリセットして、ゲート回路26を導通状態に設定する。シフトレジスタのシフトサイクル数により、第2回目の比較サイクルのサイクル時間が決定される。
【0221】
ゲート回路26は、トランスミッションゲートと、たとえばOR回路またはNOR回路で構成され、このゲート制御回路24の活性状態の間、非導通状態を維持し、かつその出力信号をHレベルまたはLレベルに固定する。
【0222】
変換制御部28は、このゲート回路26の出力するクロック信号にしたがって比較電圧を選択する制御信号を生成するおよび比較結果を格納するレジスタの格納位置の更新の制御を行う。ゲート制御回路24が非活性化され、ゲート回路26が、比較サイクルクロック信号PCLKを伝達すると、次の比較サイクルに対する制御動作を実行する。
【0223】
なお、この第2回目の比較サイクルにおいて比較結果をレジスタ回路に格納する構成においては、比較サイクルクロック信号PCLKに従ってレジスタ回路に対する格納が行なわれればよい。この第2回目の比較サイクルにおける最終のレジスタ回路の同一ビット位置への比較結果の格納が、この第2比較サイクルにおいては繰返し実行されるため、正確に、第2回目の比較サイクルの比較結果の格納が行なわれる。
【0224】
また、ゲート制御回路24は、カウンタ22が第2回目の比較サイクルを示すときに活性化され、カウンタ22のカウント値が所定のレジスタに格納された比較サイクル数(M)との一致を判定する一致検出回路で構成されてもよい。所定のレジスタの格納データにより比較サイクル時間を設定することができる。
【0225】
なお、この図22に示す比較/出力制御回路5において、第2回目の比較サイクルのサイクル時間をM倍に設定する構成は、ソフトウェア的に実行されてもよい。すなわち、シーケンスコントローラにおいて変換サイクル実行時において、2回目の比較サイクルに対するサイクル時間をある期間長くするようにプログラムされてもよい。なお演算クロックサイクルCVNが、1つのアナログ入力電圧に対する比較/変換サイクルを決定する。
【0226】
この実施の形態6においても、変換値を最終サイクルの比較電圧と比較結果とから求めることができる。図21に示すようにアナログ入力電圧が10LSBの場合、第5サイクルにおいて比較電圧が、10.5LSBであり、比較結果が“−1“である。したがって、この比較電圧から、変換値として“10(10進)”を求めることができる。
【0227】
他のアナログ入力値についても、第5サイクルにおいては第2サイクルに挿入される冗長サイクルにより、比較電圧がアナログ入力電圧に収束しているため、正確に比較電圧と比較結果とにしたがって変換値を求めることができる。
【0228】
また、挿入された冗長サイクルにより、比較器の入力ノードは正確に理想地の電圧レベルに設定されている。したがって、各比較サイクルにおいて正確に比較が行われており、各比較サイクルの比較結果を、変換値として利用することにより正確にアナログ入力値に対応する変換値を得ることができる。
【0229】
以上のように、この発明の実施の形態6に従えば、2回目の比較サイクルを他の比較サイクルのサイクル時間よりも長く設定しており、比較基準電圧の変化量の最も大きい比較サイクルにおいて確実に、比較基準電圧を所定電圧レベルに設定することができ、正確な変換動作を行なうことができる。
【0230】
なお、第1回目の比較サイクルにおいては、入力アナログ信号に従って比較回路の基準電圧が設定され、また比較基準電圧としても、15.5LSBの電圧レベルが設定される。しかしながら、この場合には、いわゆるセットアップ時間において初期設定が行なわれており、比較サイクル開始時においては、その比較回路のアナログ入力電圧および比較基準電圧は安定化されている。このセットアップ時間は、変換サイクルCVNに対して設定されており、十分長く取ることができ、比較基準電圧が中央値に設定される場合においても、十分に比較基準電圧をフルスケールの中央値の比較基準電圧に設定することができる。
【0231】
[実施の形態7]
図23は、この発明の実施の形態7に従うA/D変換シーケンスの一例を示す図である。図23において、横軸に時間を示し、縦軸に電圧を示す。
【0232】
この図23に示すA/D変換シーケンスにおいても、5ビットのデジタル信号にアナログ入力電圧を変換するために、5回の比較動作が実行される。この発明の実施の形態7においては、2回目以降の比較サイクルにおいて、それぞれのサイクル時間が個々に設定される。図23においては、第2回目の比較サイクルに対してはサイクル時間P・Tが割当てられ、第3回目の比較サイクルにはサイクル時間Q・Tが割当てられ、第4回目の比較サイクルにおいてはサイクル時間R・Tが割当てられ、第5回目の比較サイクルにおいてはサイクル時間S・Tが割当てられる。第2回目の比較サイクルから第5回目の比較サイクルにおいて、比較基準電圧の変化幅は、8LSB、4LSB、2LSBおよび1LSBである。
【0233】
第2回目の比較サイクルから第5回目の比較サイクルにわたって、この比較基準電圧の変化幅は順次少なくなってきている。したがって、この比較基準電圧の充放電に要する時間も応じて短くなる。したがってこの比較サイクルのそれぞれのサイクル時間は、この比較基準電圧の充放電に要する時間に応じて設定することにより、変換サイクル全体に要する時間を長くすることなく、正確に比較動作を行なってアナログ入力電圧をデジタル信号に変換することができる。
【0234】
第1回目の比較サイクルにおいては、セットアップ時間を利用することができるため、特にサイクル時間を長くすることは要求されない。
【0235】
この図23に示す変換シーケンスにおいて、いわゆる冗長サイクル挿入を各比較サイクルにおいて実行し、比較サイクル時間を長くする場合には、その比較サイクルに正の冗長サイクルを挿入し、サイクル時間を短くする場合には、負の冗長サイクルを挿入すると考える。この比較サイクルにおいて、各比較サイクルのサイクル時間は順次短くされてもよい。またこれに代えて、たとえば、第2および第3回目の比較サイクルを、2Tに設定し、第4回目および第5回目の比較サイクルをT/2に設定するようにしてもよい。比較基準電圧の充放電速度に応じて、この比較サイクルのサイクル時間は適当に定められればよい。
【0236】
図24は、この発明の実施の形態7に従うA/D変換回路の比較/出力制御回路5の要部の構成を概略的に示す図である。図24において、比較/出力制御回路5は、比較サイクルに応じてサイクル時間を示す情報を格納するレジスタ回路30a−30mと、レジスタ回路30a−30mの格納データを択一的に選択する選択回路32と、クロック発生回路からの内部クロック信号CLKを変換サイクルクロック信号CVNの活性化時カウントするカウンタ34と、カウンタ34のカウント値と選択回路32の出力値との一致を検出する一致検出回路36と、一致検出回路36の一致検出信号に従ってパルス信号PCLKを比較サイクルクロック信号として出力するパルス発生回路38と、このパルス発生回路38からの比較サイクルクロック信号PCLKに従って、サンプル/ホールド(S/H)回路3およびセレクタ2に対する制御信号を生成し、また変換サイクルクロック信号CVNを生成する変換制御部39を含む。
【0237】
選択回路32はたとえばシフトレジスタで構成され、このパルス発生回路38が出力する比較サイクルクロック信号PCLKに従ってシフト動作を行なって、レジスタ回路30a−30mの格納データを選択する。
【0238】
図25は、図24に示す比較/出力制御回路5の動作を示す信号波形図である。以下、図25を参照して、図24に示す比較/出力制御回路5の動作について説明する。
【0239】
変換制御部39は、変換動作時、各変換サイクルごとに、変換サイクルクロック信号CVNを生成する。この変換サイクルクロック信号CVNにより、1つのアナログ入力電圧に対する変換サイクルが決定される。選択回路32は、この変換サイクル開始時において、第1回目比較サイクルに対するサイクル時間情報を格納するレジスタ回路(たとえばレジスタ回路30a)の格納データを選択する。カウンタ34は、変換サイクル開始時においては、この変換サイクルクロック信号CVNの活性化に応答して、クロック信号CLKの動作を行なう。カウンタ34のカウント値は、一致検出回路36へ与えられる。
【0240】
一致検出回路36は、このカウンタ34のカウント値と選択回路32の選択するサイクル時間とが一致すると、一致検出信号を生成する。図25においては、第1回目比較サイクルにおいて、クロック信号CLKの1周期が比較サイクルとして割当てられる状態を一例として示す。このパルス発生回路38は、一致検出回路36からの一致検出信号に従って所定の時間幅を有するワンショットショットのパルス信号を生成する。
【0241】
カウンタ34は、このワンショットのパルス信号PCLKが変換サイクルクロック信号CVNの活性化時与えられると、そのカウント値を初期値にリセットし、再度カウント動作を初期値から開始する。したがって各比較サイクルごとに、カウンタ34は、初期値からカウント動作を行ない、各比較サイクルのサイクル時間は、選択回路32の出力するサイクル時間に応じた時間に設定される。選択回路32は、この比較サイクルクロック信号PCLKが発生されるとシフト動作を行なって次の比較サイクルに対応するレジスタ回路の格納データを選択する。
【0242】
変換制御部39は、この比較サイクルクロック信号PCLKが与えられると、セレクタ2に対し次の比較サイクルに対する比較基準電圧を選択するように選択制御信号を生成する。このパルス比較クロック信号PCLKが、所定値(出力デジタル信号のビット値に対応する値)に到達すると、変換制御部39は、変換サイクルクロック信号CVNを非活性化し、サンプル/ホールド回路に、次のアナログ入力電圧をサンプリングさせる。またカウンタ34は、この次のアナログ入力電圧に対する準備のために、そのカウント動作は停止され初期値にリセットされる。この動作をアナログ入力電圧に対して繰返すことにより、比較基準電圧の充放電速度に応じて比較サイクルの時間を設定して、比較/変換を行なうことができる。
【0243】
この実施の形態7においては、各比較サイクルにおいて冗長サイクルを挿入しており、最終サイクルにおいてアナログ入力電圧に対して比較電圧が収束している。したがって、この実施の形態7においても、実施の形態1の変更例と同様に、最終サイクルの比較電圧と比較結果とを利用して変換値を生成することができる。また、各比較サイクルの比較結果をレジスタに格納して1つのアナログ入力値に対する変換サイクル完了時にこのレジスタに格納されたビットを、変換値として出力しもよい。各サイクルにおいては、確実に比較器の入力ノードの充放電が行われており、比較電圧の現実値が理想値と同じ値であり正確に比較を各比較サイクルにおいて実行することができるためである。
【0244】
以上のように、この発明の実施の形態7に従えば、変換シーケンスにおける比較サイクルのサイクル時間を個々に設定可能としており、比較基準電圧の充放電速度に応じて比較サイクル時間を設定することができ、比較基準電圧の動作の発生を抑制して、正確にかつ高速に比較/変換を行なうことができる。
【0245】
[他の適用例]
A/D変換回路の構成としては、ラダー抵抗を用いるA/D変換回路に限定されない。ラダー抵抗および容量を用いた複合型逐次比較型A/D変換回路および容量を用いる逐次比較型A/D変換回路に対しても本発明は適用可能である。すなわち、デジタル信号のビット値に応じて、上位ビットから順次「バイナリサーチ」方式に従って比較を行なってアナログ入力電圧をデジタル信号に変換するA/D変換回路であれば、本発明は適用可能である。
【0246】
また、デジタル信号のビット数は上に限定されず、適用される用途に応じて適当に定められればよく、このデジタル信号のビット数に応じて比較サイクル数が設定される。
【0247】
また、比較動作とエラー補正動作とは、パイプライン的に実行されてもよい。
【0248】
【発明の効果】
以上のように、この発明に従えば、逐次比較型A/D変換回路において、比較サイクルに冗長サイクルを設けており、比較基準電圧の充放電が有限値を取る場合においても、正確に変換を行なうことができ、高速かつ高精度でアナログ/ディジタル変換を行なうことのできるA/D変換回路を実現することができる。
【0249】
すなわち、デジタル信号のビット線に等しい予め定められた回数アナログ信号を比較電圧と比較し、この冗長比較を行なわせて、その比較結果に基いてデジタル信号を生成しており、比較基準電圧に誤差が生じる場合においても、この冗長比較により、余分の比較基準電圧の充放電時間を確保することができる。特に冗長比較を追加的に実行することにより、比較基準電圧誤差に起因する誤変換を補正することができる。また、予め定められた回数の比較サイクルにこの冗長比較サイクルを挿入することにより、各比較サイクルのサイクル時間を、比較基準電圧の充放電時間に応じた時間に設定することができ、高速かつ高精度でアナログ/デジタル変換を行なうことができる。
【0250】
また、この冗長比較を、予め定められた回数の比較の後に行ない、この冗長比較時における比較電圧の電圧変化幅を最小電圧変化幅に設定することにより、最小電圧変化幅の比較基準電圧の充放電時間を許容することができ、この冗長比較サイクルの比較結果により、最小電圧幅のエラーを補正することができ、許容誤差電圧を増大させることができる。
【0251】
また、冗長比較サイクル前の最終比較サイクルの比較電圧変化幅を、冗長比較時の電圧変化幅と異ならせることにより、比較基準電圧に対する許容誤差をより大きくすることができる。
【0252】
また、この冗長比較を予め定められた回数の比較の後1回行うことにより、変換サイクル時間を増大させることなく、変換のエラー補正を正確に行うことができる。
【0253】
また、この冗長比較を少なくとも2回実行することにより、比較基準電圧の許容誤差を最小電圧変化幅の複数倍にまで拡張することができる。
【0254】
また、複数回の冗長比較時、その比較基準電圧の変化幅をそれぞれ最小電圧幅ずつ低減することにより、この冗長比較サイクル数の級数の和だけ比較基準電圧の許容誤差を拡張することができる。
【0256】
また、予め定められた回数の比較の最終の比較時の比較基準電圧の変化幅と冗長比較時の比較基準電圧の変化幅を異ならせることにより、比較基準電圧の許容誤差電圧を増大させることができる。
【0257】
また、予め定められた回数の比較時の所定の比較サイクルの比較基準電圧変化幅の比較基準電圧のフルスケールに対する割合を、該所定サイクルの予め定められた回数の番号の2のべき乗と異なる値に設定することにより、収束を加速することができ、比較基準電圧の許容誤差電圧を効率的に増大させることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従うA/D変換回路の変換シーケンスの一例を示す図である。
【図2】 この発明の実施の形態1に従うA/D変換回路の要部の構成を概略的に示す図である。
【図3】 図2に示す比較/出力制御回路の要部の構成を概略的に示す図である。
【図4】 この発明の実施の形態1に従うA/D変換回路のエラー補正動作を示す図である。
【図5】 この発明の実施の形態1に従うA/D変換シーケンスの具体例を示す図である。
【図6】 この発明の実施の形態1に従うA/D変換シーケンスの具体例を示す図である。
【図7】 この発明の実施の形態2に従うA/D変換シーケンスの具体例を示す図である。
【図8】 この発明の実施の形態2に従うA/D変換シーケンスの具体例を示す図である。
【図9】 この発明の実施の形態2の変更例のA/D変換シーケンスを示す図である。
【図10】 この発明の実施の形態3に従うA/D変換シーケンスの一例を示す図である。
【図11】 この発明の実施の形態3に従うA/D変換シーケンスのエラー補正演算の一例を示す図である。
【図12】 この発明の実施の形態3に従うA/D変換シーケンスの具体例を示す図である。
【図13】 この発明の実施の形態3に従うA/D変換シーケンスの具体例を示す図である。
【図14】 この発明の実施の形態4に従うA/D変換シーケンスの一例を示す図である。
【図15】 この発明の実施の形態4に従うA/D変換シーケンスの具体例を示す図である。
【図16】 この発明の実施の形態4に従うA/D変換シーケンスの具体例を示す図である。
【図17】 この発明の実施の形態5に従うA/D変換シーケンスの具体例を示す図である。
【図18】 この発明の実施の形態5に従うA/D変換シーケンスにおけるエラー補正部の構成を示す図である。
【図19】 この発明の実施の形態5に従うA/D変換シーケンスの具体例を示す図である。
【図20】 この発明の実施の形態5に従うA/D変換シーケンスの具体例を示す図である。
【図21】 この発明の実施の形態6に従うA/D変換シーケンスの具体例を示す図である。
【図22】 この発明の実施の形態6に従うA/D変換回路の要部の構成を概略的に示す図である。
【図23】 この発明の実施の形態7に従うA/D変換シーケンスの一例を示す図である。
【図24】 この発明の実施の形態7における制御回路の要部の構成を概略的に示す図である。
【図25】 図24に示す制御回路の動作を示す波形図である。
【図26】 従来のA/D変換回路の構成を概略的に示す図である。
【図27】 従来のA/D変換シーケンスの一例を示す図である。
【図28】 図26に示すラダー抵抗およびセレクタの構成の一例を示す図である。
【図29】 従来のA/D変換シーケンスの具体例を示す図である。
【図30】 従来のA/D変換シーケンスの一例を示す図である。
【図31】 従来のA/D変換シーケンスの具体例を示す図である。
【図32】 従来のA/D変換シーケンスの具体例を示す図である。
【図33】 従来のA/D変換回路における比較基準電圧の変化の一例を示す図である。
【図34】 従来のA/D変換回路の動作を示す図である。
【符号の説明】
1 ラダー抵抗、2 セレクタ、3 サンプル/ホールド回路、4 比較回路、5 比較/出力制御回路、10 クロック発生回路、11 レジスタ、12 判定部、13 出力生成部、14 主制御部、13a テーブルROM、20 比較制御クロック発生回路、22 カウンタ、24 ゲート制御回路、26 ゲート回路、28 変換制御部、30a−30m レジスタ回路、32 選択回路、34 カウンタ、36 一致検出回路、38 パルス発生回路、39 変換制御部。
Claims (6)
- アナログ信号をデジタル信号に変換するためのA/D変換回路であって、
前記デジタル信号のビット数に等しい予め定められた回数前記アナログ信号を比較電圧と比較する比較回路を備え、前記比較電圧は、各比較に対して電圧レベルが可変であり、さらに、
前記比較回路に前記予め定められた回数とさらに冗長比較を行わせ各比較サイクル毎に比較結果を出力させる制御回路を備え、前記冗長比較は、前記予め定められた回数以下の第1の回数の比較の後にさらに追加的に行なわれ、前記制御回路は、各比較サイクルにおいて前記比較電圧の電圧レベルを設定するとともに各比較サイクルの時間幅を同一に設定し、かつ前記第1の回数の少なくとも2つの連続する比較サイクルにおいて比較電圧の電圧変化幅を同一電圧変化幅に設定し、少なくとも前記冗長比較における比較結果に従って前記予め定められた回数の前記比較回路の比較結果に対する補正が行われて前記デジタル信号が生成される、A/D変換回路。 - 前記制御回路は、前記冗長比較を前記第1の回数の後に行わせ、前記冗長比較における比較電圧の電圧変化幅は、最小電圧変化幅である、請求項1記載のA/D変換回路。
- 前記制御回路は、第1回目の冗長比較時の電圧変化幅と前記第1の回数時の比較における電圧変化幅を異ならせる、請求項2記載のA/D変換回路。
- 前記冗長比較は、前記第1の回数の比較の後、1回行われる、請求項1記載のA/D変換回路。
- 前記冗長比較は、前記第1の回数の比較の後に、少なくとも2回行われる、請求項1記載のA/D変換回路。
- 前記制御回路は、前記冗長比較においては、各比較サイクルにおいて前記比較電圧の変化幅を最小電圧変化幅ずつ低減する、請求項5記載のA/D変換回路。
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