JP2540852B2

JP2540852B2 - 逐次比較型アナログ−デイジタル変換器

Info

Publication number: JP2540852B2
Application number: JP62087860A
Authority: JP
Inventors: 裕志藤井; 健次金丸; 好典藤橋; 展功森田
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1987-04-09
Filing date: 1987-04-09
Publication date: 1996-10-09
Anticipated expiration: 2011-10-09
Also published as: JPS63253727A; US4897658A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は各種のアナログ−ディジタル変換器に係り、
特に、抵抗ストリングス回路を採用した逐次比較型アナ
ログ−ディジタル変換器に関する。

（従来技術）従来、この種の逐次比較型アナログ−ディジタル変換
器においては、アナログ電圧を、抵抗ストリングス回路
から順次変化して生じる各電圧と逐次比較してディジタ
ル変換するようにしたものがある。

（発明が解決しようとする問題点）しかしながら、このような構成においては、分解能を
高くすると、抵抗ストリングス回路の各抵抗の数及び抵
抗値が増大しこの抵抗ストリングス回路の各出力のセト
リングタイムが長くなり変換器としての変換速度を低下
させる要因となっていた。また、抵抗ストリングス回路
は、通常、複数の電界効果型トランジスタ（以下、MOSF
ETという）と共に、複数の拡散抵抗或いはポリシリコン
抵抗により半導体集積回路として形成されているが、こ
れら各抵抗の抵抗値を小さくすることは、製造工程上、
非常に困難である。かかる場合、拡散抵抗或いはポリシ
リコン抵抗に代えてクローム抵抗を採用することによ
り、抵抗値を小さくすることも考えられるが、これによ
っては、消費電流の増加と、余分な製造工程の付加によ
るコストアップとが誘発される。

そこで、本発明は、このようなことに対処すべく、逐
次比較型アナログ−ディジタル変換器において、抵抗ス
トリングス回路に低抵抗回路を付加して、この低抵抗回
路の低抵抗を有効に活用することにより、抵抗ストリン
グス回路からの電圧の目標値への上昇速度を高め、高分
解能及び高変換速度でもって精度よくアナログンディジ
タル変換を行うようにしようとするものである。

（問題点を解決するための手段）かかる問題の解決にあたり、本発明の構成は、互いに
直列接続した複数の高抵抗により基準電圧を分圧し、前
記複数の高抵抗の所定数の共通端子を順次選択し、これ
ら各選択共通端子からの分圧電圧をアナログ電圧と逐次
比較してディジタル出力として発生するようにし、か
つ、前記所定数の共通端子の少なくとも一つの選択直後
の所定短時間だけ前記基準電圧を付与される低抵抗回路
と、この低抵抗回路への前記基準電圧の付与中のみ同低
抵抗回路の一部を前記一選択共通端子に接続する電気的
接続手段とを設けるようにしたことにある。

（作用効果）しかして、このように本発明を構成したことにより、
前記複数の高抵抗の所定数の共通端子の一つが選択され
たとき、この選択後の前記所定短時間だけ前記低抵抗回
路に前記基準電圧を付与するとともに同低抵抗回路の一
部を前記一選択共通端子に前記電気的接続手段により接
続するので、前記低抵抗回路の一部と前記選択共通端子
とが共に略同電位に維持された状態にて、前記基準電圧
に相当する電流が、前記所定短時間の間、前記低抵抗回
路に急速に流入し、同所定短時間の経過後は、前記複数
の高抵抗に緩やかに流入することとなる。このため、前
記一選択共通端子に生じる分圧電圧が、前記所定短時間
の間に、前記低抵抗回路の作用のもとに急速に上昇して
略目標値に達し、その後、緩やかに同目標値になる。こ
のため、この種変換器の分解能を前記複数の高抵抗の数
増大により11ビット以上に高めても、アナログ電圧との
逐次比較に必要な分圧電圧が通常のセトリングタイム内
にて安定した精度のよい目標値として常に得られ、その
結果、高分解能下にてもアナログ−ディジタル変換の高
速度化及び高精度化を確保し得る。

（実施例）以下、本発明の一実施例を図面により説明すると、第
２図は本発明に係る11ビットの逐次比較型アナログ−デ
ィジタル変換器（以下、Ａ−Ｄ変換器という）の一例を
示している。このＡ−Ｄ変換器は、サンプリングパルス
発生回路10と、クロック発生器20と、基準電圧電源30と
を備えており、サンプリングパルス発生回路10は、Ａ−
Ｄ変換器の作動開始と同時にアナログ−ディジタル変換
の開始に必要なサンプリングパルスを、所謂、セトリン
グタイムに相当する所定周期t₁にて順次発生する。クロ
ック発生器20は所定周波数にて一連のクロックパルスを
発生する。基準電圧源30は、正の基準電圧Vref（例えば
5V）を発生する。

また、Ａ−Ｄ変換器は、サンプリングパルス発生回路
10に接続したサンプルホールド回路40と、クロック発生
器20に接続したプリセットカウンタ50及びイネーブルパ
ルス発生回路60とを備えており、サンプルホールド回路
40は、サンプリングパルス発生回路10からの各サンプリ
ングパルスに応答してアナログ入力電圧サンプリングし
サンプルホールド電圧として繰返しホールドする。プリ
セットカウンタ50は、その所定プリセット値へのクロッ
ク発生器20からのクロックパルス数の計数値の到達毎に
ラッチ信号Sa及び切換信号Sbを所定周期t₁（第３図参
照）にて発生する。かかる場合、ラッチ信号saの発生タ
イミングが切換信号Sbのそれよりも幾分先行している。
また、前記所定プリセット値は、前記セトリングタイム
（第３図及び第４図参照）に対応する。また、このセト
リングタイムは、後述する分圧電圧発生回路100からの
各分圧電圧の目標レベルへの上昇に要する時間に相当す
る。

イネーブルパルス発生回路60は、Ａ−Ｄ変換器の作動
開始と同時に、所定短時間t₀に対応する所定パルス幅の
イネーブルパルスSc（第３図参照）を発生するととも
に、クロック発生器20からの各クロックパルスの数を計
数し始め、この計数値の所定周期t₁への到達毎にイネー
ブルパルスScを発生し、このイネーブルパルスScの発生
を前記計数値の5t₁への到達後停止し、かつこのような
イネーブルパルスScの発生及び停止を、前記計数値の11
t₁への到達毎に繰返す。但し、所定短時間t₀は、分圧電
圧発生回路100からの各分圧電圧の前記各目標レベルに
近いレベルへの上昇に必要な時間をいう。デコーダ出力
回路70は、サンプリングパルス発生回路10からのサンプ
リングパルスを受けた後プリセットカウンタ50からの切
換信号Sbに応じて後述するデータラッチ出力回路90から
のラッチ比較信号の内容を解読して11ビットのデコード
信号Sd（第３図参照）として発生する。また、かかるデ
コーダ出力回路70の作用は、サンプリングパルス発生回
路10からの各サンプリングパルスの発生毎になされる。

コンパレータ80は、サンプルホールド回路40からのサ
ンプルホールド電圧を分圧電圧発生回路100からの分圧
電圧と比較して、各サンプルホールド電圧の分圧電圧を
超える上昇により比較信号を発生する。このコンパレー
タ80の比較作用は、サンプルホールド回路40からのサン
プルホールド電圧の発生毎（即ち、セトリングタイム
毎）に逐次行なわれる。データラッチ出力回路90は、プ
リセットカウンタ50からの各ラッチ信号Saに応答してコ
ンパレータ80からの各比較信号を順次ラッチしてラッチ
比較信号として発生するとともに、このラッチ比較信号
が11個になったときこれを11ビットのディジタル出力信
号として出力する。

次に、本発明の要部を構成する分圧電圧発生回路100
の回路構成について説明する。分圧電圧発生回路100
は、第２図に示すごとく、基準電圧電源30、イネーブル
パルス発生回路60、デコーダ出力回路70及びコンパレー
タ80の間に接続されているもので、この分圧電圧発生回
路100は、第１図及び第２図に示すごとく、デコーダ出
力回路70に接続した行デコーダ110及び列デコーダ120
と、行デコーダ110及びコンパレータ80に接続した相補
型半導体スイッチ回路130と、基準電圧電源30、列デコ
ーダ120及び半導体スイッチ回路130に接続した主抵抗ス
トリングス回路140と、基準電圧電源30、イネーブルパ
ルス発生回路60及び主抵抗ストリングス回路140に接続
した副抵抗ストリングス回路150とによって構成されて
いる。

行デコーダ110は、デコーダ出力回路70からのデコー
ド信号Sdに応答してこの信号の値の下位５ビットを解読
しこの解読結果をその32個の出力端子から32ビットのデ
コード信号として発生する。このことは、行デコーダ11
0の32個の出力端子のうちの一つがその解読結果により
ハイレベルとなり残余の出力端子がローレベルになるこ
とを意味する。かかる場合、行デコーダ110の各出力端
子は第１図にて図示上方に位置するもの程上位の桁に対
応する。列デコーダ120は、デコーダ出力回路70からの
デコード信号に応答してこの信号の値の上位６ビットを
解読しこの解読結果をその64個の出力端子から64ビット
のデコード信号として発生する。このことは、列デコー
ダ120の64個の出力端子のうちの一つがその解読結果に
よりハイレベルとなり残余の出力端子がローレベルにな
ることを意味する。かかる場合、列デコーダ120の各出
力端子は第１図にて図示左方に位置するもの程上位の桁
に対応する。

相補型半導体スイッチ回路130は、各一対のMOSFETの
相補型に接続した32個の半導体スイッチS₁〜S₃₂からな
るもので、各半導体スイッチS₁〜S₃₂の各一対のゲート
は行デコーダ110の各出力端子にそれぞれ接続されてい
る。しかして、半導体スイッチS₁,S₂…，又はS₃₂（一般
的に、Smとして表す）は、その一対のゲートに対応する
行デコーダ110の出力端子のハイレベルへの変化に応答
して導通する。換言すれば、半導体スイッチS₁,S₂…，
又はS₃₂は、その導通により、その一対のドレインに生
じる主抵抗ストリングス回路140又は副抵抗ストリング
ス回路150からの分圧電圧を、両MOSFETの各ソース（即
ち、出力端子）から発生しコンパレータ80の反転入力端
子に付与する。

主抵抗ストリングス回路140は、第１図に示すごと
く、互いに直列接続した64×32個の高抵抗R₁〜R
₂₀₄₈と、これら高抵抗R₁〜R₂₀₄₈にそれぞれ対応して配
列した64×32個のMOSFET M₁〜M₂₀₄₈（半導体スイッチと
して機能する）と、格子状に配列した64本の列導線X₁〜
X₆₄（一般的にXnと表す）及び32本の行導線Y₁〜Y₃₂（一
般的にYmと表す）とを備えており、高抵抗R₁〜R
₂₀₄₈（一般的にRmnとして表す）は、R₁からR₂₀₄₈にかけ
て32個ずつに区分したグループ毎に列導線X₁〜X₆₄と交
互にそれぞれ並列に配列されている。MOSFET M₁〜M₂₀₄₈
（一般的に、Mmnと表す）は、M₁からM₂₀₄₈にかけて32個
ずつに区分したグループ毎にその32個ずつのゲートに
て、列導線X₁〜X₆₄にそれぞれ接続されており、これらM
OSFET M₁〜M₂₀₄₈の一対ずつの各共通端子Z₁〜Z₂₀₄₈（一
般的にZmnと表す）にそれぞれ接続されている。また、M
OSFET M₁〜M₂₀₄₈のうち、列導線X₁に接続した一連のMOS
FETのドレイン、列導線X₂に接続した一連のMOSFETのド
レイン，…，列導線X₆₄に接続した一連のMOSFETのドレ
インは、行導線Y₁〜Y₃₂にそれぞれ接続されている。但
し、高抵抗R₁は基準電圧電源30に接続され、高抵抗R
₂₀₄₈は接地され、行導線Y₁〜Y₃₂は、相補型半導体スイ
ッチ回路130の半導体スイッチS₁〜S₃₂の各一対のソース
にそれぞれ接続され、また、列導線X₁〜X₆₄は列デコー
ダ120の各出力端子に上位から下位にかけてそれぞれ接
続される。

このように構成した主抵抗ストリングス回路140にお
いては、高抵抗R₁〜R₂₀₄₈が、MOSFET M₁〜M₂₀₄₈の非導
通下にて基準電圧電源30からの基準電圧Vrefを分圧し第
１〜第2048（一般的に第mn）の分圧電圧としてそれぞれ
各共通端子Z₁〜Z₂₀₄₈にて発生する。また、列デコーダ1
20の一連の出力端子のうちの一つがハイレベルになる
と、これに対応する列導線Xnに接続した一連のMOSFET M
mnが共に導通する。しかして、半導体スイッチ回路130
の半導体スイッチS₁〜S₃₂のうちの一つが導通すると、
これに対応する行導線Ymに接続した一連のMOSFET Mmnの
うちの一つであって上述のように導通しているMOSFET
が、そのソース（即ち、共通端子Z₁〜Z₂₀₄₈の一つ）に
生じる第mn分圧電圧を半導体スイッチS₁〜S₃₂の一つの
導通下にてコンパレータ80に付与する。換言すれば、デ
コーダ出力回路70からのデコード信号の値の下位５ビッ
トに対応する行デコーダ110の解読結果と、デコーダ出
力回路70からのデコード信号の値の上位６ビットに対応
する列デコーダ120の解読結果とによって特定される主
抵抗ストリングス回路140内の共通端子Z₁〜Z₂₀₄₈の一つ
Zmnからの第mn分圧電圧が半導体スイッチ130を介しコン
パレータ80に付与される。

副抵抗ストリングス回路150は、第１図に示すごと
く、MOSFET Msと、互いに直列接続した32個の低抵抗Rs₁
〜Rs₃₂と、31個のMOSFET Ms₁〜Ms₃₁と、31個のロジック
150s₁〜150s₃₁（第１図では、ロジック150s₁及び150s₃₁
のみを示す）とによって構成されている。MOSFET Msは
半導体スイッチとして機能するもので、このMOSFET Ms
はそのゲートにてイネーブルパルス発生回路60の出力端
子に接続されている。また、このMOSFET Msのドレイン
は接地されており、同MOSFET Msのソースは一連の定抵
抗Rs₃₂〜Rs₁を通し基準電圧電源30の出力端子に接地さ
れている。しかして、MOSFET Msはイネーブルパルス発
生回路60からの各イネーブルパルスに応答して導通す
る。

低抵抗Rs₁〜Rs₃₂は、MOSFET Msの導通下にて、基準電
圧電源30からの基準電圧Vrefを分圧し各共通端子Zs₁〜Z
s₃₁にて第１〜第31の分圧電圧としてそれぞれ発生す
る。かかる場合、各共通端子Zs₁〜Zs₃₁は、各一対の低
抵抗Rs₁,RS₂;Rs₂,Rs₃;…;Rs₃₁,Rs₃₂の各共通端子に相当
する。MOSFET Ms₁〜Ms₃₁は共に半導体スイッチとして機
能するもので、これらMOSFET Ms₁〜Ms₃₁の各ソースは各
共通端子Zs₁〜Zs₃₁にそれぞれ接続されている。また、
これらMOSFET Ms₁〜Ms₃₁の各ドレインは、主抵抗ストリ
ングス回路140内の各共通端子Z₆₄,Z₁₂₈,Z₁₉₂,…,Z₁₉₈₄
にそれぞれ接続されている。なお、符号Z₁₂₈,Z₁₉₂,…,Z
₁₉₈₄の各サフィックスは64の整数倍に相当する。また、
上記した高抵抗R₁〜R₂₀₄₈と低抵抗Rs₁〜Rs₃₂において
「高」，「低」とは、合計の直列抵抗がR₁＋R₂＋…＋R
₂₀₄₈＞Rs₁＋Rs₂＋…＋Rs₃₂を意味し、個々の単位抵抗R₁
〜R₂₀₄₈,Rs₁〜Rs₂自体の抵抗値の大小関係が逆になって
もかまわない。

ロジック150s₁は、インバータ151,ANDゲート152及び
インバータ153からなるもので、インバータ151はその入
力端子にて主抵抗ストリングス回路140の列導線X₂に接
続されている。しかして、このインバータ151は、列導
線X₂を接続した列デコーダ120の出力端子がローレベル
（又はハイレベル）のときハイレベル（又はローレベ
ル）にてインバータ信号を発生する。ANDゲート152はそ
の各入力端子にてインバータ151の出力端子及びイネー
ブルパルス発生回路60の出力端子にそれぞれ接続されて
いるもので、このANDゲート152はその各入力端子にてイ
ンバータ151の出力端子及びイネーブルパルス発生回路6
0の出力端子にそれぞれ接続されている。しかして、イ
ネーブルパルス発生回路60からのイネーブルパルス及び
インバータ151からのハイレベルの反転信号の各発生に
応答してANDゲート152がハイレベルにてゲート信号を発
生する。また、ANDゲート152からのゲート信号はイネー
ブルパルス発生回路60からのイネーブルパルス及びイン
バータ151からのハイレベルのインバータ信号の少なく
とも一方の消滅により消滅する。

インバータ153はANDゲート152からのゲート信号の消
滅（又は発生）に応答してハイレベル（又はローレベ
ル）のインバータ信号を発生する。このことは、MOSFET
Ms₁がインバータ153からのハイレベル（又はローレベ
ル）のインバータ信号に応答して導通（又は非導通）と
なる。また、ロジック150s₂〜150s₃₀は共にロジック150
s₁と同様の構成を有するもので、ロジック150s₂は、MOS
FET Ms₂のゲートと列導線X₄及びイネーブルパルス発生
回路60の出力端子との間に接続され、ロジック150s
₃は、MOSFET Ms₃のゲートと列導線X₆及びイネーブルパ
ルス発生回路60の出力端子との間に接続され、…，ロジ
ック150s₃₀は、MOSFET Ms₃₀のゲートと列導線X₆₀及びイ
ネーブルパルス発生回路60の出力端子との間に接続され
ている。かかる場合、各符号X₄,X₆,…,X₃₀の各サフィッ
クスは「２」の整数倍を表す。しかして、各ロジック15
0s₂〜150s₃₀は、ロジック150s₁と実質的に同様の機能で
もって、各列導線X₄〜X₆₀のレベル及びイネーブルパル
ス発生回路60からのイネーブルパルスとの関連にて各MO
SFET Ms₂〜Ms₃₀をそれぞれ導通又は非導通にする。

また、ロジック150s₃₁はANDゲートからなり、そのAND
ゲートは、その出力端子にてMOSFET Ms₃₁のゲートに接
続され、その各入力端子にて列導線X₆₂及びイネーブル
パルス発生回路60の出力端子にそれぞれ接続されてい
る。しかして、ロジック150s₃₁は、列導線X₆₂のハイレ
ベル時イネーブルパルス発生回路60からのイネーブルパ
ルスに応答してハイレベルにてゲート信号を発生する。
また、列導線X₆₂がローレベルになるかイネーブルパル
ス発生回路60からのイネーブルパルスの消滅によりロジ
ック150s₃₁のゲート信号が消滅する。このことは、MOSF
ET Ms₃₁がロジック150s₃₁からのゲート信号の発生（は
消滅）に応答して導通（又は非導通）となることを意味
する。但し、本実施例においては、副抵抗ストリングス
回路150は主抵抗ストリングス回路140と共に半導体集積
回路として形成されている。

以上のように構成した本実施例において、本発明に係
るＡ−Ｄ変換器を作動状態におけば、サンプリングパル
ス発生回路10が所定周期t₁にてサンプリングパルスを順
次発生し、クロック発生器20がクロックパルスを順次発
生し、基準電圧電源30が基準電圧Vrefを発生し、プリセ
ットカウンタ50が、クロック発生器20からのクロックパ
ルス数に応じ、ラッチ信号Sa及び切換信号Sbを所定周期
t₁でもって共に順次発生し、かつイネーブルパルス発生
回路60が、クロック発生器20からのクロックパルス数に
応じ、所定周期t₁にてイネーブルパルスScを順次発生す
る。

上述のようにサンプリングパルス発生回路10から生じ
るサンプリングパルスが第１番目のものであるとき、サ
ンプルホールド回路40が同第１番目のサンプリングパル
スに応答してアナログ入力電圧をサンプリングしサンプ
ルホールド電圧としてホールドし、デコーダ出力回路70
が同第１番目のサンプリングパルスに応答して第１番目
のデコード信号Sdを発生する。かかる場合、このデコー
ド信号Sdの値は、データラッチ出力回路90からのディジ
タル出力信号の値の最上位の桁MSB（第３図及び第４図
参照）を特定するように（10000000000）に相当する。

しかして、分圧電圧発生回路100においては、行デコ
ーダ110が、デコーダ出力回路70からのデコード信号Sd
に応答してこの信号Sdの値の下位５ビット桁（00000）
の内容を解読しデコード信号として発生し、これに応答
して半導体スイッチ回路130が、その半導体スイッチS₁
〜S₃₂の一つSmを導通して、これに接続した主抵抗スト
リングス回路140の一行導線Ymを選択してハイレベルに
し、デコーダ120がデコーダ出力回路70からのデコード
信号Sdに応答してこの信号の値の上位６ビットの桁（10
0000）の内容を解読しデコード信号として発生し、主抵
抗ストリングス回路140の一列導線Xnを選択してハイレ
ベルにし、これに接続した各MOSFET Mmnを導通させる。
かかる場合、上述した一行導線Ym及び一列導線Xnの選択
は、半導体スイッチ回路130から生ずべき第mnの分圧電
圧が（基準電圧Vref/2）となるようになされる。

また、上述のようにイネーブルパルス発生回路60から
生じるイネーブルパルスScが第１番目のものであると
き、副抵抗ストリングス回路150のMOSFET Msが同第１番
目のイネーブルパルスScに応答して導通し低抵抗Rs₃₂を
接地する。また、上述のように選択した一列導線Ynに接
続してなる副抵抗ストリングス回路150のロジックが、
その出力端子に接続したMOSFETを、同選択列導線のハイ
レベル及びイネーブルパルス発生回路60からの第１番目
のイネーブルパルスScに応答して導通させる。換言すれ
ば、このように導通した副抵抗ストリングス回路150のM
OSFETが、そのソース及びドレインにそれぞれ接続した
副抵抗ストリングス回路150及び主抵抗ストリングス回
路140の各共通端子を互いに短絡させる。

上述のように主抵抗ストリングス回路140の一行導線Y
m及び一列導線Xnが選択されるとともに主抵抗ストリン
グス回路140の一共通端子Zmn及び副抵抗ストリングス回
路150の一共通端子間の短絡がなされると、これら両共
通端子が同電位に維持された状態にて、基準電圧電源30
からの基準電圧Vrefに対応する電流が、主抵抗ストリン
グス回路140の各高抵抗に殆ど流入することなく、副抵
抗ストリングス回路150の各低抵抗を通りMOSFET Msにそ
のソースから流入しそのドレインから流出する。かかる
場合、副抵抗ストリングス回路150の各低抵抗とその近
傍の各種電気素子の浮遊容量とにより定まる時定数（以
下、第１時定数という）が、主抵抗ストリングス回路14
0の各高抵抗とその近傍の各種電気素子の浮遊容量とに
より定まる時定数（以下、第２時定数という）に比べて
かなり小さいため、副抵抗ストリングス回路150の各低
抵抗への電流の流入による前記両短絡共通端子の電位の
上昇が、第４図にて符号L₁により示すごとく、急速にな
される。

然る後、イネーブルパルス発生回路60からの第１番目
のイネーブルパルスが立下がると、副抵抗ストリングス
回路150のMOSFET Msが非導通となるとともに上述の両共
通端子の短絡が、これらに接続したMOSFETの非導通によ
り解除され、基準電圧電源30からの基準電圧Vrefに対応
する電流が主抵抗ストリングス回路140の各高抵抗に流
入する。このため、主抵抗ストリングス回路140におい
て上述のように短絡を解除された共通端子の電位が、前
記第２時定数でもって第４図にて符号L₂により示すごと
く緩上昇し安定状態にて精度よく（Vref/2）に到達す
る。これにより、半導体スイッチ回路130が主抵抗スト
リングス回路140から（Vref/2）を第mn分圧電圧として
受けてコンパレータ80に付与する。かかる場合、主抵抗
ストリングス回路140の分解能が高くても、所定短時間t
₀の間に副抵抗ストリングス回路150により、半導体スイ
ッチ回路130からの第mn分圧電圧を（Vref/2）に近い値
まで急上昇させ、所定短時間t₀後、主抵抗ストリングス
回路140により、半導体スイッチング回路130からの第mn
分圧電圧を（Vref/2）に向けて緩上昇させるようにした
ので、所定周期t₁（即ち、セトリングタイム）内にて第
mn分圧電圧を（Vref/2）に精度よく一致させ得る。ま
た、副抵抗ストリングス回路150は所定短時間t₀内にて
のみ有効に作動するので、不必要な電力消費を抑制でき
る。

上述のように半導体スイッチ130からの第mn分圧電圧
がコンパレータ80に付与されると、このコンパレータ80
が同第mn分圧電圧とサンプルホールド回路40からのサン
プルホールド電圧との比較により比較信号を発生する。
ついで、プリセットカウンタ50から各第１番目のラッチ
信号Sa及び切換信号Sbが生じると、データラッチ出力回
路90が同第１番目のラッチ信号Saに応答してコンパレー
タ80からの比較信号を比較ラッチ信号としてラッチし、
デコーダ出力回路70が前記第１番目の切換信号Sbに応答
してデータラッチ出力回路90から比較ラッチ信号を受け
第２番目のデコード信号Sdを発生する。かかる場合、こ
の第２番目のデコード信号Sdの値は、データラッチ出力
回路90からのディジタル出力信号の値の最上位から二桁
目を特定する二進数に相当する。以後、上述の場合と実
質的に同様の副抵抗ストリングス回路150及び主抵抗ス
トリングス回路140の各作用により、半導体スイッチ回
路130からの分圧電圧が第４図にて両符号L₃,L₄に示すご
とく急速に上昇して精度よく3/4 Vrefに達する。従っ
て、かかる段階においてコンパレータ80、データラッチ
出力回路90及びデコーダ出力回路70の各作用が同様にな
される。

以後、イネーブルパルス発生回路60からの第５番目の
イネーブルパルスScの発生まで上述と同様の作用が繰返
される。このようにして最上位の桁から５桁目までの逐
次比較が終了すると、第６桁目〜第11桁目までの逐次比
較は、副抵抗ストリングス回路150とは無関係に、主抵
抗ストリングス回路140の作用のもとに行なわれる。し
かして、最上位の桁から第11桁目までの比較信号がデー
タラッチ出力回路90によりラッチされると、これら全比
較ラッチ信号がディジタル出力信号として出力される。

以上説明したように、最上位の桁MSBに対応する主抵
抗ストリングス回路140の一共通端子Zmnが選択されたと
き、選択共通端子Zmnとこれと短絡する副抵抗ストリン
グス回路150の一共通端子とが共に同電位に維持された
ままにて、基準電圧電源30からの基準電圧Vrefに相当す
る電流が、前記選択後の所定短時間t₀だけ、副抵抗スト
リングス回路150の一連の低抵抗及びMOSFET Msに急速に
流入し、残余の時間（t₁−t₀）の間は、前記短絡解除の
もとに、主抵抗ストリングス回路140の一連の高抵抗に
緩やかに流入する。このため、上述の選択共通端子Zmn
に生じる第mn分圧電圧が、所定短時間t₀の間に、副抵抗
ストリングス回路150の作用のもとに急速に上昇して略
（Vref/2）に達し、その後（t₁−t₀）にて緩やかに（Vr
ef/2）に一致してゆく。従って、データラッチ出力回路
90により所定周期t₁後にラッチされるコンパレータ80か
らの比較信号は、（Vref/2）に短時間にて精度よく安定
状態にて達した半導体スイッチ回路130からの第mn分圧
電圧とサンプルホールド電圧との比較により常にもたら
される。

以下、最上位の桁MSBから第２〜第５桁に対しては、
上述と同様にして副抵抗ストリングス回路150及び主抵
抗ストリングス回路140の共働作用により、半導体スイ
ッチ回路130からの各分圧電圧が順次所定周期t₁内にて
精度のよい安定した目標レベルにて確保される。従っ
て、データラッチ出力回路90により所定周期t₁毎にラッ
チされるコンパレータ80からの各比較信号は、目標レベ
ルに短時間にて精度よく安定した半導体スイッチ回路13
0からの各分圧電圧と各サンプルホールド電圧との逐次
比較により常にもたらされる。また、下位６桁に対して
は、半導体スイッチ回路130から生ずべき分圧電圧は、
その変化が第４図に示すごとく少ないため、主抵抗スト
リングス回路150の作用のみのもとに得られる。その結
果、この種Ａ−Ｄ変換器のアナログ−ディジタル変換は
高分解能下（11ビット以上）でも高速にて精度よくなさ
れ得る。

なお、本実施例の実施にあたっては、抵抗ストリング
ス回路の抵抗材料として実績のあるものならば特に限定
されないが、主抵抗ストリングス回路140及び副抵抗ス
トリングス回路150の各抵抗の抵抗材料は、同一にした
方が、精度のよい結果が得られる。

また、本発明の実施にあたっては、副抵抗ストリング
ス回路150の各ロジック150s₁〜150s₃₁を列導線X₁〜X₃₂
とは無関係な構成とし、イネーブルパルスのみに応答し
てt₀の間MOSFET Ms₁〜Ms₃₁を同時に導通させても、前記
実施例と同様の作用効果が得られる。

また、本発明の実施にあたっては、Ａ−Ｄ変換器の変
換容量は、11ビットに限ることなく適宜変更して実施し
てもよく、また低抵抗ストリングス回路150が寄与する
桁は、上位５ビットに限ることなく、適宜変更して実施
してもよい。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示す全体構成
図、第３図は第２図における主要素子の出力波形図、並
びに、第４図は、第１図における分圧電圧発生回路100
の作用説明図である。符号の説明 10……サンプリングパルス発生回路、20……クロック発
生器、30……基準電圧電源、40……サンプルホールド回
路、50……プリセットカウンタ、60……イネーブルパル
ス発生回路、70……デコーダ出力回路、80……コンパレ
ータ、90……データラッチ出力回路、100……分圧電圧
発生回路、110……行デコーダ、120……列デコーダ、13
0……半導体スイッチ回路、140……主抵抗ストリングス
回路、150……副抵抗ストリングス回路、150s₁〜150s₃₁
……ロジック、Ms,Ms₁〜Ms₃₂,M₁〜M₂₀₄₈……MOSFET、R₁
〜R₂₀₄₈……高抵抗、Rs₁〜Rs₃₂……低抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者森田展功刈谷市昭和町１丁目１番地日本電装株式会社内 (56)参考文献特開昭60−96925（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】互いに直列接続した複数の高抵抗により基
準電圧を分圧し、前記複数の高抵抗の所定数の共通端子
を順次選択し、これら各選択共通端子からの分圧電圧を
アナログ電圧と逐次比較してディジタル出力として発生
するようにし、かつ、前記所定数の共通端子の少なくと
も一つの選択直後の所定短時間だけ前記基準電圧を付与
される低抵抗回路と、この低抵抗回路への前記基準電圧
の付与中のみ同低抵抗回路の一部を前記一選択共通端子
に接続する電気的接続手段とを設けるようにした逐次比
較型アナログ−ディジタル変換器。