KR100268886B1 - 아날로그/디지탈 컨버터 - Google Patents

아날로그/디지탈 컨버터 Download PDF

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Abstract

본 발명은 분석 비트 크기를 선택 결정하고 샘플링(Sampling)을 가변하므로 소자의 경제성 및 신뢰성을 향상시키기 위한 A/D 컨버터(Analog/Digital Converter)에 관한 것이다.
본 발명의 A/D 컨버터는 아날로그 신호를 입력 받아 샘플링하고 홀딩하여 아날로그 전압을 출력하는 S/H부, 분석 비트 수와 아날로그 샘플링 횟수를 선택하는 선택 코드를 발생하는 선택 코드 발생기, 상기 선택 코드를 입력 받아 해당하는 인에이블 신호를 발생하는 디코더부, 외부의 VD/A와 상기 S/H부에서 출력되는 아날로그 전압을 비교하고 디지탈 코드를 출력하는 비교부, 상기 디지탈 코드를 저장하고 최종 디지탈 코드를 외부로 출력하는 ADR부, 상기 ADR부에 저장된 디지탈 코드와 기준 전압을 입력 받아 상기 아날로그 전압과 비교할 상기 VD/A를 출력하는 D/A 컨버터부, 상기 선택 코드 발생기에 의해 선택된 동작 모드에 대해 적절한 신호 경로를 선택하는 Mux부, 상기 선택 코드 발생기에 따라 선택된 동작 모드에 대해 레지스터 수를 결정하는 쉬프트 레지스터부, 상기 선택된 쉬프트 레지스터부의 쉬프트 아웃되는 횟수를 카운팅하고 상기 Mux부의 신호 경로를 결정하는 카운터부, 상기 ADR부의 최하위 비트가 결정되는 것을 검출하여 변환 끝 신호를 상기 ADR부에 출력하는 출력 검출부와, 상기 선택 코드와 변환 끝 신호를 입력 받아 모든 동작을 제어하는 클럭 신호를 출력하는 제어부를 포함하여 구성됨을 특징으로 한다.

Description

아날로그/디지탈 컨버터
본 발명은 아날로그 신호를 디지탈 신호로 변환하는 A/D 컨버터(Analog/Digital Converter)에 관한 것으로, 특히 소자의 신뢰성 및 경제성을 향상시키는 A/D 컨버터에 관한 것이다.
일반적으로 A/D 컨버터는 적분방식과 비교방식으로 크게 나눌 수 있는데, 상기 비교방식의 A/D 컨버터는 축차 비교형으로 대표되는 궤환비교형과, 병렬비교형으로 대표되는 무궤환 비교형으로 분류된다.
상기 축차비교형 A/D 컨버터는 내부에 D/A(Digital/Analog) 컨버터를 가지고 있고 입력되는 아날로그(Analog) 신호와 상기 D/A 컨버터의 출력을 비교하여 상기 D/A 컨버터의 출력을 상기 입력 아날로그 신호에 일치하도록 동작하는 타입이다.
도 1은 종래 기술에 따른 축차비교형 A/D 컨버터를 나타낸 블록도이고, 도 2는 종래 기술에 따른 축차비교형 A/D 컨버터의 비교부를 나타낸 회로도이며, 도 3은 종래 기술에 따른 축차비교형 A/D 컨버터의 동작을 나타낸 플로우그래프이다.
종래 기술에 따른 축차비교형 A/D 컨버터는 도 1에서와 같이, S/H(Sample and Hold)부(11), 비교부(12), SAR(Successive Approximation Register)부(13), D/A 컨버터부(14), 제어부(15)와, 출력 검출부(16)로 구성된다.
여기서 상기 S/H부(11)는 입력 아날로그 신호를 입력 받아 샘플링(Sampling)하고 홀딩(Holding)하여 VAN을 출력한다.
상기 SAR부(13)는 축차 비교 레지스터로 상기 비교부(12)의 디지탈 코드(Digital Code)를 입력 받아 저장하고 상기 출력 검출부(40)의 출력을 입력 받아 최종 디지탈 코드를 외부로 출력 한다.
그리고 상기 D/A 컨버터부(14)는 기준 전압(Vref)과 상기 SAR부(13)의 디지탈 코드를 입력 받아, 상기 디지탈 코드를 디코딩(Decoding)하여 상기 VAN과 비교할 비교 전압인 VD/A를 출력한다.
상기 비교부(12)는 도 2에서와 같이, 상기 VAN을 입력 받는 제 1 트랜스퍼 게이트(17), 상기 VD/A를 입력 받는 제 2 트랜스퍼 게이트(18), 상기 제 1, 제 2 트랜스퍼 게이트(17,18)의 출력 값을 입력 받는 커패시터(19)와, 상기 커패시터(19)의 출력 값을 입력 받는 제 3 트랜스퍼 게이트(20)와 CMOS 인버터(21)로 구성되어, 상기 VD/A와 VAN을 비교하고 디지탈 코드를 출력한다.
여기서, 상기 비교부(12)를 부(-)단자에 상기 VD/A가 연결되고 양(+)단자에 상기 S/H부(11)의 출력 데이터가 연결된 Op Amp(Operational Amplifier)로 구성하여도 같은 결과를 같는다.
또한, 상기 제어부(15)는 유저(User)가 제어하는 레지스터와 상기 출력 검출부(16)의 출력 데이터를 입력 받아 A/D 컨버터의 모든 동작을 제어하는 클럭(Clock) 신호와 인에이블(Enable) 신호를 출력한다.
상기 출력 검출부(16)는 상기 SAR부(13)의 디지탈 코드를 입력 받아 상기 SAR부(13)의 최하위 비트가 결정되는 것을 검출하여 변환 끝 신호를 발생한다.
상기와 같은 종래 기술에 따른 축차비교형 A/D 컨버터는 하드웨어(H/W)적으로 N비트일 경우, 변환시간은 N개의 클럭주기 동안이 된다.
그리고, 도 3의 플로우그래프(Flow Graph)를 참조로 하여 상기와 같은 종래 기술에 따른 축차비교형 A/D 컨버터의 동작을 설명하면 다음과 같다.
상기 제어부(15)에 의해 모든 동작이 제어받으며 A/D 컨버터의 분석 비트 크기를 N으로 그리고 상기 VAN의 범위를 0 ~ 기준 전압(Vref)이라 가정한 상태에서 먼저, 상기 제 2 트랜스퍼 게이트(18)가 턴-오프(Turn-off)상태일 때 상기 S/H부(11)에서 상기 VAN을 샘플링 및 홀딩하고, 상기 비교부(12)는 초기화된다.
첫 클럭주기 동안의 동작은 상기 SAR부(13)의 디지탈 코드가 100...000(N개)이고 이값을 상기 D/A 컨버터부(14)를 이용하여 Vref/2인 VD/A로 변환(100)시킨다.
이어, 상기 Vref/2인 VD/A와 VAN을 상기 비교부(12)에서 비교하면(200) 하이(High) 또는 로우(Low) 값을 얻는다.
즉, 상기 VAN과 비교하여 Vref/2인 VD/A가 크면 하이 즉 No이고, 그 반대로 상기 VAN과 비교하여 Vref/2인 VD/A가 작으면 로우 즉 Yes이다.
만일 상기 비교부(12)의 출력이 하이이면 상기 SAR부(13)의 최상위비트는 0으로 저장(300)되고, 로우이면 상기 SAR부(13)의 최상위 비트는 1로 저장(400)된다.
이때, 상기 비교부(12)의 출력이 로우이면 상기 SAR부(13)의 디지탈 코드의 값은 100...000이되고, 상기 D/A 컨버터부(14)를 이용하여 상기 VD/A는 Vref/2 + Vref/4로 변환(500)된다.
상기 비교부(12)의 출력이 하이이면 상기 SAR부(13)의 디지탈 코드의 값은 000...000이되고, 상기 D/A 컨버터부(14)를 이용하여 상기 VD/A는 Vref/2 - Vref/4로 변환(600)된다.
그리고, 두 번째 클럭주기(700) 동안의 동작은 첫째, 상기 첫 번째 클럭주기에서 상기 SAR부(13)의 디지탈 코드의 값이 100...000일 때, 상기 SAR부(13)의 디지탈 코드가 110...000이되고 상기 VD/A는 Vref/2 + Vref/4이다.
이어, 상기 Vref/2 + Vref/4인 VD/A와 VAN을 상기 비교부(12)에서 비교(200)하면 하이 또는 로우 값을 얻는다.
이때 상기 비교부(12)의 출력이 하이이면 상기 SAR부(13)의 디지탈 코드의 값은 100...000이되고, 로우이면 110...000이 된다.
둘째, 상기 첫 번째 클럭주기에서 상기 SAR부(13)의 디지탈 코드의 값이 000...000일 때, 상기 SAR부(13)의 디지탈 코드가 010...000이되고 상기 VD/A는 Vref/2 - Vref/4이다.
이어서, 상기 Vref/2 - Vref/4인 VD/A와 VAN을 상기 비교부(12)에서 비교(200)하면 하이 또는 로우 값을 얻는다.
이때 상기 비교기(12)의 출력이 하이이면 상기 SAR부(13)의 디지탈 코드의 값은 000...000이되고, 로우이면 010...000이 된다.
상기와 같은 방법으로 N비트 A/D 컨버터일 경우 N번을 반복 수행하면 N비트의 디지탈값을 얻을 수 있다.
그리고, N+1 클럭주기 신호가 발생(800)하면 상기 출력 검출부(16)에서 변환 끝 신호를 발생하고 상기 SAR부(13)에서 디지탈 코드를 외부로 출력시키므로 A/D 컨버터의 동작을 끝낸다.
그러나 종래의 A/D 컨버터는 분석 비트 크기가 H/W적으로 결정되기 때문에, 상기 H/W적으로 결정된 분석 비트 크기보다 적은 분석 비트만 필요하더라도 상기 H/W적으로 결정된 분석 비트 크기만큼 변환 동작을 해야하므로, 소요되는 시간이 증가되고 또한 D/A 컨버터부 출력 값을 받아들이는 트랜스퍼 게이트의 스위칭 동작이 많아지므로 차아지 인젝션(Charge Injection)현상이 발생하여 A/D 컨버터의 신뢰성을 저하시킨다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 분석 비트 크기를 선택 결정하고 샘플링을 가변하므로 소자의 경제성 및 신뢰성을 향상시키는 A/D 컨버터를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 축차비교형 A/D 컨버터를 나타낸 블록도
도 2는 종래 기술에 따른 축차비교형 A/D 컨버터의 비교부를 나타낸 회로도
도 3은 종래 기술에 따른 축차비교형 A/D 컨버터의 동작을 나타낸 플로우그래프
도 4는 본 발명의 실시예에 따른 축차비교형 A/D 컨버터를 나타낸 블록도
도 5는 본 발명의 실시예에 따른 축차비교형 A/D 컨버터의 선택 코드 발생 방법을 설명을 하기위한 테이블도
도 6은 본 발명의 실시예에 따른 축차비교형 A/D 컨버터의 동작을 나타낸 플로우그래프
도면의 주요부분에 대한 부호의 설명
31: S/H부 32: 비교부
33: D/A 컨버터부 34: 선택 코드 발생기
35: 디코더부 36: ADR부
37: 쉬프트 레지스터부 38: Mux부
39: 카운터부 40: 출력 검출부
41: 제어부
본 발명의 A/D 컨버터는 아날로그 신호를 입력 받아 샘플링하고 홀딩하여 아날로그 전압을 출력하는 S/H부, 분석 비트 수와 아날로그 샘플링 횟수를 선택하는 선택 코드를 발생하는 선택 코드 발생기, 상기 선택 코드를 입력 받아 해당하는 인에이블 신호를 발생하는 디코더부, 외부의 VD/A와 상기 S/H부에서 출력되는 아날로그 전압을 비교하고 디지탈 코드를 출력하는 비교부, 상기 디지탈 코드를 저장하고 최종 디지탈 코드를 외부로 출력하는 ADR부, 상기 ADR부에 저장된 디지탈 코드와 기준 전압을 입력 받아 상기 아날로그 전압과 비교할 상기 VD/A를 출력하는 D/A 컨버터부, 상기 선택 코드 발생기에 의해 선택된 동작 모드에 대해 적절한 신호 경로를 선택하는 Mux부, 상기 선택 코드 발생기에 따라 선택된 동작 모드에 대해 레지스터 수를 결정하는 쉬프트 레지스터부, 상기 선택된 쉬프트 레지스터부의 쉬프트 아웃되는 횟수를 카운팅하고 상기 Mux부의 신호 경로를 결정하는 카운터부, 상기 ADR부의 최하위 비트가 결정되는 것을 검출하여 변환 끝 신호를 상기 ADR부에 출력하는 출력 검출부와, 상기 선택 코드와 변환 끝 신호를 입력 받아 모든 동작을 제어하는 클럭 신호를 출력하는 제어부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 A/D 컨버터의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 축차비교형 A/D 컨버터를 나타낸 블록도이고, 도 5는 본 발명의 실시예에 따른 축차비교형 A/D 컨버터의 선택 코드 발생 방법을 설명을 하기위한 테이블도이며, 도 6은 본 발명의 실시예에 따른 축차비교형 A/D 컨버터의 동작을 나타낸 플로우그래프이다.
본 발명의 실시예에 따른 축차비교형 A/D 컨버터는 도 4에서와 같이, S/H부(31), 비교부(32), D/A 컨버터부(33), 선택 코드 발생기(34), 디코더(Decoder)부(35), ADR(A/D conversion Data Register)부(36), 쉬프트 레지스터(Shift Register)부(37), Mux(Multiplexer)부(38), 카운터부(39), 출력 검출부(40)와, 제어부(41)로 구성된다.
여기서 상기 S/H부(31)는 입력 아날로그 신호를 입력 받아 샘플링하고 홀딩하여 VAN을 출력한다.
상기 ADR부(36)는 상기 비교부(32)의 디지탈 코드를 입력 받아 저장하고 상기 출력 검출부(40)의 출력을 입력 받아 최종 디지탈 코드를 외부로 출력 한다.
그리고 상기 D/A 컨버터부(33)는 Vref와 상기 ADR부(36)의 디지탈 코드를 입력 받아, 상기 디지탈 코드를 디코딩하여 상기 VAN과 비교할 비교 전압인 VD/A를 출력한다.
상기 비교부(32)는 종래 기술과 동일하게 구성되어 즉 제 1 트랜스퍼 게이트, 제 2 트랜스퍼 게이트, 커패시터, 제 3 트랜스퍼 게이트와, CMOS 인버터로 구성되어, 상기 VD/A와 VAN을 비교하고 디지탈 코드를 출력한다.
여기서, 상기 비교부(32)를 부(-)단자에 상기 VD/A가 연결되고 양(+)단자에 상기 S/H부(31)의 출력 데이터가 연결된 Op Amp로 구성하여도 같은 결과를 같는다.
또한, 상기 선택 코드 발생기(34)는 유저가 제어하는 레지스터를 입력받아 상기 D/A 컨버터부(33)의 동작모드 즉 분석 비트 수와 아날로그 샘플링 횟수를 선택하는 선택 코드를 발생하여 상기 디코더부(35)에 출력한다.
상기 디코더부(35)는 상기 선택 코드 발생기(34)의 선택 코드에 해당하는 인에이블 신호를 상기 D/A 컨버터부(33), ADR부(36), 쉬프트 레지스터부(37), Mux부(38)와, 카운터부(39)에 각각 발생시킨다.
여기서, 상기 디코더부(35)는 상기 ADR부(36)의 분석 비트 수를 제어하고 상기 선택된 분석 비트 수만큼 상기 D/A 컨버터부(33)의 레지스터 스트링(String)을 제어 한다.
상기 쉬프트 레지스터부(37)는 상기 디코더부(35)의 출력 신호를 입력 받아 상기 선택 코드에 따라 선택된 레지스터 수를 결정한다.
상기 카운터부(39)는 상기 선택된 쉬프트 레지스터부(37)의 쉬프트 아웃되는 횟수를 입력 받아 카운팅하고 상기 선택 코드에 따라 상기 Mux부(38)의 경로를 결정한다.
여기서, 상기 Mux부(38)의 경로 수(m)는 샘플링 횟수(M)와 분석 비트 수(N)에 따라
m=N÷M
상기 수학식으로 결정된다.
그리고, 상기 출력 검출부(40)는 상기 ADR부(36)의 디지탈 코드를 입력 받아 상기 ADR부(36)의 최하위 비트가 결정되는 것을 검출하므로 변환 끝 신호를 발생한다.
상기 제어부(41)는 선택 코드 발생기(34)와 상기 출력 검출부(16)의 출력 데이터를 입력 받아 A/D 컨버터의 모든 동작을 제어하는 클럭 신호를 출력한다.
상기와 같은 본 발명의 실시예에 따른 축차비교형 A/D 컨버터의 동작을 설명하면 다음과 같다.
상기 제어부(41)에 의해 모든 동작이 제어받는 상태에서 먼저, 상기 선택 코드 발생기(34)에서 필요한 분석 비트 수와 아날로그 샘플링 횟수를 선택하는 선택 코드를 발생한다.
여기서, 상기 선택 코드 발생 방법은 도 5와 같다.
상기 도 5에서 가로안의 숫자는 샘플링 횟수이고, 문자(N)은 상기 ADR부(36)의 디지탈 코드 비트 수이다.
도 6의 플로우그래프를 참조로 하여 본 발명의 실시예에 따른 축차비교형 A/D 컨버터의 동작을 예를 들어 설명하면, 상기 분석 비트 수(i)가 8이고 상기 샘플링 횟수(j)가 2일 때(1000), 상기 디코더부(35)는 4비트 쉬프트 레지스터로 동작하도록 상기 쉬프트 레지스터부(37)를 제어한다.
상기 비교부(32)의 제 2 트랜스퍼 게이트가 턴-오프상태일 때 상기 S/H부(31)에서 상기 VAN을 샘플링 및 홀딩하고, 상기 비교부(12)는 초기화된다.
이때, 첫 샘플링 즉 상기 S/H부(31)가 1/2의 VAN을 샘플링 하는 동안에 상기 Mux부(38)가 상기 ADR부(36)의 상위 4비트에 연결되어 상기 쉬프트 레지스터부(37)의 4비트 쉬프트 레지스터는 상기 ADR부(36)의 상위 4비트에 연결된다.
이어, 상기 ADR부(36)의 디지탈 코드가 10000000이고 이값을 상기 D/A 컨버터부(33)를 이용하여 Vref/2인 VD/A로 변환(2000)시킨다.
그리고, 상기 각 비트의 VD/A와 VAN을 상기 비교부(32)에서 비교(3000)하면 하이 또는 로우 값을 얻는다.
즉, 상기 VAN과 비교하여 Vref/2인 VD/A가 크면 하이 즉 No이고, 그 반대로 상기 VAN과 비교하여 Vref/2인 VD/A가 작으면 로우 즉 Yes이다.
만일 상기 비교부(32)의 출력이 하이이면 상기 ADR부(36)의 최상위비트는 0으로 저장(4000)되고, 로우이면 상기 ADR부(36)의 최상위 비트는 1로 저장(5000)된다.
이때, 상기 비교부(32)의 출력이 로우이면 상기 ADR부(36)의 디지탈 코드의 값은 10000000이되고, 상기 D/A 컨버터부(33)를 이용하여 상기 VD/A는 Vref/2 + Vref/4로 변환(6000)된다.
상기 비교부(32)의 출력이 하이이면 상기 ADR부(36)의 디지탈 코드의 값은 00000000이되고, 상기 D/A 컨버터부(33)를 이용하여 상기 VD/A는 Vref/2 - Vref/4로 변환(7000)된다.
이때, 상기 카운터부(39)는 1로 카운팅(8000)된다.
그리고, 두 번째 클럭주기 동안의 동작은 첫째, 상기 첫 번째 클럭주기에서 상기 ADR부(36)의 디지탈 코드의 값이 10000000일 때, 상기 ADR부(36)의 디지탈 코드가 11000000이되고 상기 VD/A는 Vref/2 + Vref/4이다.
이어, 상기 Vref/2 + Vref/4인 VD/A와 VAN을 상기 비교부(32)에서 비교(3000)하면 하이 또는 로우 값을 얻는다.
이때 상기 비교부(32)의 출력이 하이이면 상기 ADR부(36)의 디지탈 코드의 값은 10000000이되고, 로우이면 11000000이 된다.
둘째, 상기 첫 번째 클럭주기에서 상기 ADR부(36)의 디지탈 코드의 값이 00000000일 때, 상기 ADR부(36)의 디지탈 코드가 01000000이되고 상기 VD/A는 Vref/2 - Vref/4이다.
이어서, 상기 Vref/2 - Vref/4인 VD/A와 VAN을 상기 비교부(32)에서 비교(3000)하면 하이 또는 로우 값을 얻는다.
이때 상기 비교기(32)의 출력이 하이이면 상기 ADR부(36)의 디지탈 코드의 값은 00000000이되고, 로우이면 01000000이 된다.
상기 카운터부(39)는 2로 카운팅(8000)되며 상기 카운터부(39)가 4로 카운팅될 때 까지 상기의 동작을 반복한다.
상기 카운터부(39)가 4로 카운팅되면 두 번째 샘플링 즉 상기 S/H부(31)가 나머지 1/2의 VAN을 샘플링한다. 그 동안에 상기 Mux부(38)가 상기 ADR부(36)의 하위 4비트에 연결되어 상기 쉬프트 레지스터부(37)의 4비트 쉬프트 레지스터는 상기 ADR부(36)의 하위 4비트에 연결된다.
그리고, 상기 첫 번째 샘플링 동안의 동작을 반복한다.
상기 두 번째 샘플링 동작에서 상기 카운터부(39)가 4로 카운팅되면 상기 결정된 샘플링 횟수(M=2)와 같아지므로(99) 상기 출력 검출부(40)에서 변환 끝 신호를 발생하고 상기 ADR부(36)에서 디지탈 코드를 외부로 출력시키므로 A/D 컨버터의 동작을 끝낸다.
여기서, 상기 쉬프트 레지스터(37)와 D/A 컨버터부(33)의 구성이 H/W적으로 규칙적이기 때문에, 상기 분석 비트 수를 2의 n승으로 선택한다.
여기서, 상기 n은 0을 포함한 양(+)의 정수이다.
상기 분석 비트 수가 홀수 일 경우에는, 상기 쉬프트 레지스터(37)의 비트 수를 가변시키는 것은 비효율적이기 때문에 상기 샘플링 횟수를 1회로 제한한다.
본 발명의 A/D 컨버터 회로는 선택 코드 발생기, 디코더부와, 카운터부에서 변환하고자 하는 입력 아날로그에 따라 필요한 분석 비트 크기와 샘플링 횟수를 선택하기 때문에, 상기 H/W적으로 결정된 분석 비트 크기보다 적은 분석 비트만 필요할 때, 필요한 비트 수만 변환하므로 시간의 낭비가 없고 또한 D/A 컨버터부 출력 값을 받아들이는 트랜스퍼 게이트의 스위칭 동작이 적어 차아지 인젝션 현상의 발생을 방지하므로 경제성 및 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 아날로그 신호를 입력 받아 샘플링하고 홀딩하여 아날로그 전압을 출력하는 S/H부;
    분석 비트 수와 아날로그 샘플링 횟수를 선택하는 선택 코드를 발생하는 선택 코드 발생기;
    상기 선택 코드를 입력 받아 해당하는 인에이블 신호를 발생하는 디코더부;
    외부의 VD/A와 상기 S/H부에서 출력되는 아날로그 전압을 비교하고 디지탈 코드를 출력하는 비교부;
    상기 디지탈 코드를 저장하고 최종 디지탈 코드를 외부로 출력하는 ADR부;
    상기 ADR부에 저장된 디지탈 코드와 기준 전압을 입력 받아 상기 아날로그 전압과 비교할 상기 VD/A를 출력하는 D/A 컨버터부;
    상기 선택 코드 발생기에 의해 선택된 동작 모드에 대해 적절한 신호 경로를 선택하는 Mux부;
    상기 선택 코드 발생기에 따라 선택된 동작 모드에 대해 레지스터 수를 결정하는 쉬프트 레지스터부;
    상기 선택된 쉬프트 레지스터부의 쉬프트 아웃되는 횟수를 카운팅하고 상기 Mux부의 신호 경로를 결정하는 카운터부;
    상기 ADR부의 최하위 비트가 결정되는 것을 검출하여 변환 끝 신호를 상기 ADR부에 출력하는 출력 검출부;
    상기 선택 코드와 변환 끝 신호를 입력 받아 모든 동작을 제어하는 클럭 신호를 출력하는 제어부를 포함하여 구성됨을 특징으로 하는 A/D 컨버터.
  2. 제 1 항에 있어서,
    상기 분석 비트 수가 홀수이면 상기 샘플링 횟수는 1회로 제한됨을 특징으로 하는 A/D 컨버터.
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