JPH0786937A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH0786937A JPH0786937A JP25241493A JP25241493A JPH0786937A JP H0786937 A JPH0786937 A JP H0786937A JP 25241493 A JP25241493 A JP 25241493A JP 25241493 A JP25241493 A JP 25241493A JP H0786937 A JPH0786937 A JP H0786937A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換処理を高速に行うことが可能な回
路を小規模な回路構成で実現できるようにするととも
に、製造の途中工程でオフセット補正を行う必要のない
Ａ／Ｄコンバータを提供することを目的とする。 【構成】 スィープデータ発生器１で発生させるディジ
タルのスィープデータＶｄに対応させたアナログのスィ
ープ電圧Ｖａをスィープ電圧発生器２で発生させ、外部
から与えられるアナログ入力信号ＳINと上記アナログの
スィープ電圧ＶａとをコンパレータＣで比較し、両者が
一致したときにおける上記スィープデータの値Ｖｄを上
記アナログ入力信号ＳINをＡ／Ｄ変換処理したディジタ
ル値としてそのまま出力できるようにするとともに、基
準信号ＶｔをＡ／Ｄ変換し、そのＡ／Ｄ変換した結果の
ディジタル値をレジスタＲに記憶しておくことにより、
コンパレータのオフセット補正を上記ディジタル値を用
いて外部回路で行うことができるようにする。
路を小規模な回路構成で実現できるようにするととも
に、製造の途中工程でオフセット補正を行う必要のない
Ａ／Ｄコンバータを提供することを目的とする。 【構成】 スィープデータ発生器１で発生させるディジ
タルのスィープデータＶｄに対応させたアナログのスィ
ープ電圧Ｖａをスィープ電圧発生器２で発生させ、外部
から与えられるアナログ入力信号ＳINと上記アナログの
スィープ電圧ＶａとをコンパレータＣで比較し、両者が
一致したときにおける上記スィープデータの値Ｖｄを上
記アナログ入力信号ＳINをＡ／Ｄ変換処理したディジタ
ル値としてそのまま出力できるようにするとともに、基
準信号ＶｔをＡ／Ｄ変換し、そのＡ／Ｄ変換した結果の
ディジタル値をレジスタＲに記憶しておくことにより、
コンパレータのオフセット補正を上記ディジタル値を用
いて外部回路で行うことができるようにする。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄコンバータに係わ
り、例えば、非常に多くの並列の画像信号を取り込むセ
ンサアレイのように、Ａ／Ｄ変換するアナログ信号の数
が多数あるために、全体としてはＡ／Ｄ変換処理する信
号の情報が多い場合に用いて好適なものである。
り、例えば、非常に多くの並列の画像信号を取り込むセ
ンサアレイのように、Ａ／Ｄ変換するアナログ信号の数
が多数あるために、全体としてはＡ／Ｄ変換処理する信
号の情報が多い場合に用いて好適なものである。
【０００２】
【従来の技術】周知の通り、例えば、温度、圧力、流量
などの物理量をディジタル機器により計測する場合や、
或いは上記物理量をコンピュータにより計算処理する場
合には、アナログ量をディジタル量に変換する必要があ
り、そのための変換回路として種々の方式のＡ／Ｄコン
バータが用いられている。
などの物理量をディジタル機器により計測する場合や、
或いは上記物理量をコンピュータにより計算処理する場
合には、アナログ量をディジタル量に変換する必要があ
り、そのための変換回路として種々の方式のＡ／Ｄコン
バータが用いられている。
【０００３】ところで、連続的に変化するアナログ量を
Ａ／Ｄコンバータによりディジタル化するためには、先
ず、標本化を行って信号を適当な時間間隔で取り出すよ
うにしている。次に、上記標本化を行って取り出した信
号を量子化し、適当に四捨五入するようにしている。
Ａ／Ｄコンバータによりディジタル化するためには、先
ず、標本化を行って信号を適当な時間間隔で取り出すよ
うにしている。次に、上記標本化を行って取り出した信
号を量子化し、適当に四捨五入するようにしている。
【０００４】ところで、Ａ／Ｄ変換する方式は、積分方
式と比較方式とに大別され、上記積分方式としては、Ｖ
−Ｔ変換方式とＶ−Ｆ変換方式とが知られ、比較方式と
しては帰還比較方式と無帰還比較方式とが知られてい
る。
式と比較方式とに大別され、上記積分方式としては、Ｖ
−Ｔ変換方式とＶ−Ｆ変換方式とが知られ、比較方式と
しては帰還比較方式と無帰還比較方式とが知られてい
る。
【０００５】上記Ｖ−Ｔ変換方式にはシングルスロープ
積分型や２重積分型等があり、Ｖ−Ｆ変換方式には電荷
平衡型やリセット型がある。そして、この方式の特徴と
しては低速、低消費電力、高精度であること等があげら
れる。
積分型や２重積分型等があり、Ｖ−Ｆ変換方式には電荷
平衡型やリセット型がある。そして、この方式の特徴と
しては低速、低消費電力、高精度であること等があげら
れる。
【０００６】また、上記帰還比較方式には逐次比較型、
追従比較型、計数型等があり、これらの型の特徴として
は中速、および比較的高精度であることなどがある。ま
た、上記無帰還比較方式には並列型、直並列型、縦続型
があり、これらの型の特徴としては高速であるが、精度
が低いこと等がある。
追従比較型、計数型等があり、これらの型の特徴として
は中速、および比較的高精度であることなどがある。ま
た、上記無帰還比較方式には並列型、直並列型、縦続型
があり、これらの型の特徴としては高速であるが、精度
が低いこと等がある。
【０００７】このように、従来より種々のＡ／Ｄコンバ
ータが知られているが、従来のＡ／Ｄコンバータの場合
には構成が複雑であり、したがって、回路を構成する場
合にかなり大きな設置面積が必要であった。このため、
例えば小型化および低コスト化を図るのに限界があっ
た。
ータが知られているが、従来のＡ／Ｄコンバータの場合
には構成が複雑であり、したがって、回路を構成する場
合にかなり大きな設置面積が必要であった。このため、
例えば小型化および低コスト化を図るのに限界があっ
た。
【０００８】また、最近は複数のアナログ入力を並列に
処理する並列型Ａ／Ｄコンバータの需要が多くなってき
た。このような場合に、アナログ入力に対応する数だけ
Ａ／Ｄコンバータを並列に接続して並列型Ａ／Ｄコンバ
ータを構成すると、回路規模が膨大なものとなってしま
う。したがって、このような構成にすると、例えば、１
チップ上に多数のＡ／Ｄコンバータを集積化することが
できなくなってしまう問題があった。
処理する並列型Ａ／Ｄコンバータの需要が多くなってき
た。このような場合に、アナログ入力に対応する数だけ
Ａ／Ｄコンバータを並列に接続して並列型Ａ／Ｄコンバ
ータを構成すると、回路規模が膨大なものとなってしま
う。したがって、このような構成にすると、例えば、１
チップ上に多数のＡ／Ｄコンバータを集積化することが
できなくなってしまう問題があった。
【０００９】このような問題を解決するために、図６に
示すように、１個のＡ／Ｄコンバータを設けただけで複
数のアナログ入力を並列に処理するようにした並列型Ａ
／Ｄコンバータが実現されるに至った。
示すように、１個のＡ／Ｄコンバータを設けただけで複
数のアナログ入力を並列に処理するようにした並列型Ａ
／Ｄコンバータが実現されるに至った。
【００１０】図６の並列型Ａ／Ｄコンバータ２０におい
て、複数のアナログ入力信号Ｓ１〜ＳＮは、サンプルホ
ールド回路Ｈ１〜ＨＮを介してマルチプレクサＭＰＸに
供給される。そして、上記マルチプレクサＭＰＸによっ
て選択された信号がＡ／Ｄコンバータ２０に供給される
ようになされていた。
て、複数のアナログ入力信号Ｓ１〜ＳＮは、サンプルホ
ールド回路Ｈ１〜ＨＮを介してマルチプレクサＭＰＸに
供給される。そして、上記マルチプレクサＭＰＸによっ
て選択された信号がＡ／Ｄコンバータ２０に供給される
ようになされていた。
【００１１】このような構成なので、図６の並列型Ａ／
Ｄコンバータ２０の場合は、上記マルチプレクサＭＰＸ
でアナログ入力信号Ｓ１〜ＳＮを順次選択することによ
り、Ａ／Ｄコンバータ２０を１個設けただけのシンプル
な構成にも関わらず多数のアナログ入力信号をディジタ
ル信号に変換することができる。
Ｄコンバータ２０の場合は、上記マルチプレクサＭＰＸ
でアナログ入力信号Ｓ１〜ＳＮを順次選択することによ
り、Ａ／Ｄコンバータ２０を１個設けただけのシンプル
な構成にも関わらず多数のアナログ入力信号をディジタ
ル信号に変換することができる。
【００１２】
【発明が解決しようとする課題】しかし、この場合はア
ナログ入力信号の処理を逐次的に行うので、入力信号の
数が増えると、上記Ａ／Ｄコンバータ２０に高速動作が
可能なものを用いても、Ａ／Ｄ変換のサイクルが長くな
ってしまう問題があった。
ナログ入力信号の処理を逐次的に行うので、入力信号の
数が増えると、上記Ａ／Ｄコンバータ２０に高速動作が
可能なものを用いても、Ａ／Ｄ変換のサイクルが長くな
ってしまう問題があった。
【００１３】また、入力信号の数が増えると、多数の信
号の変換のタイミングを合わせるために用いているサン
プルホールド回路ＨＩ〜ＨＮでの入力信号の保持時間が
長くなってしまい、誤差が発生してしまう問題もあっ
た。
号の変換のタイミングを合わせるために用いているサン
プルホールド回路ＨＩ〜ＨＮでの入力信号の保持時間が
長くなってしまい、誤差が発生してしまう問題もあっ
た。
【００１４】さらに、集積回路化において、Ａ／Ｄコン
バータ２０のオフセット補正を製造の途中工程で行う必
要があった。しかし、オフセット補正を製造の途中工程
で行うとチップへの影響が問題になるとともに、製造コ
ストが高くなるという問題もあった。
バータ２０のオフセット補正を製造の途中工程で行う必
要があった。しかし、オフセット補正を製造の途中工程
で行うとチップへの影響が問題になるとともに、製造コ
ストが高くなるという問題もあった。
【００１５】本発明は上述の問題点にかんがみ、Ａ／Ｄ
変換処理を高速に行うことが可能な回路を小規模な回路
構成で実現できるようにするとともに、製造の途中工程
でオフセット補正を行う必要のないＡ／Ｄコンバータを
提供することにある。
変換処理を高速に行うことが可能な回路を小規模な回路
構成で実現できるようにするとともに、製造の途中工程
でオフセット補正を行う必要のないＡ／Ｄコンバータを
提供することにある。
【００１６】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タは、基準信号を発生させるための基準信号発生手段
と、外部から与えられるアナログ入力信号と上記基準信
号のどちらか一方を選択するための入力信号選択手段
と、時間経過に応じてデータ値が変化するディジタルの
スィープデータを発生させるスィープデータ発生器と、
上記スィープデータ発生器から出力されるディジタルの
スィープデータの変化に対応してその大きさが連続的に
変化するアナログ電圧を発生させるスィープ電圧発生器
と、上記入力信号選択手段によって選択された信号が与
えられる第１の入力端子、および上記スィープ電圧発生
器から出力されたアナログ電圧が与えられる第２の入力
端子を有し、上記第１の入力端子および第２の入力端子
に供給される信号の大きさが一致したときに一致検出信
号を出力するコンパレータと、上記コンパレータから出
力される一致検出信号が与えられるトリガー入力端子、
および上記スィープデータ発生器から出力されるディジ
タルのスィープデータが与えられるデータ入力端子を有
し、上記トリガー入力端子に一致検出信号が与えられた
時に、上記データ入力端子に与えられているスィープデ
ータをラッチして出力するラッチ回路と、上記ラッチ回
路から出力されたスィープデータを一時的に記憶するた
めのレジスタと、上記ラッチ回路から出力されたデータ
と上記レジスタに記憶されたデータのどちらか一方を選
択して出力する出力信号選択手段とを備えている。
タは、基準信号を発生させるための基準信号発生手段
と、外部から与えられるアナログ入力信号と上記基準信
号のどちらか一方を選択するための入力信号選択手段
と、時間経過に応じてデータ値が変化するディジタルの
スィープデータを発生させるスィープデータ発生器と、
上記スィープデータ発生器から出力されるディジタルの
スィープデータの変化に対応してその大きさが連続的に
変化するアナログ電圧を発生させるスィープ電圧発生器
と、上記入力信号選択手段によって選択された信号が与
えられる第１の入力端子、および上記スィープ電圧発生
器から出力されたアナログ電圧が与えられる第２の入力
端子を有し、上記第１の入力端子および第２の入力端子
に供給される信号の大きさが一致したときに一致検出信
号を出力するコンパレータと、上記コンパレータから出
力される一致検出信号が与えられるトリガー入力端子、
および上記スィープデータ発生器から出力されるディジ
タルのスィープデータが与えられるデータ入力端子を有
し、上記トリガー入力端子に一致検出信号が与えられた
時に、上記データ入力端子に与えられているスィープデ
ータをラッチして出力するラッチ回路と、上記ラッチ回
路から出力されたスィープデータを一時的に記憶するた
めのレジスタと、上記ラッチ回路から出力されたデータ
と上記レジスタに記憶されたデータのどちらか一方を選
択して出力する出力信号選択手段とを備えている。
【００１７】また、本発明の他の特徴とするところは、
基準信号を発生させるための基準信号発生手段と、時間
経過に応じてデータ値が変化するディジタルのスィープ
データを発生させるスィープデータ発生器と、上記スィ
ープデータ発生器から出力されるディジタルのスィープ
データの変化に対応してその大きさが連続的に変化する
アナログ電圧を発生させるスィープ電圧発生器と、外部
から与えられる複数のアナログ入力信号に対応して設け
られた複数のアナログ信号入力端子と、上記アナログ入
力信号と上記基準信号のどちらか一方を選択するための
入力信号選択手段であって、上記複数のアナログ信号入
力端子に対応して設けられた複数の入力信号選択手段
と、上記入力信号選択手段によって選択された信号が与
えられる第１の入力端子、および上記スィープ電圧発生
器から出力されたアナログ電圧が与えられる第２の入力
端子を有し、上記第１の入力端子および第２の入力端子
に供給される信号の大きさが一致したときに一致検出信
号を出力するコンパレータであって、上記複数の入力信
号選択手段に対応して設けられた複数のコンパレータ
と、上記コンパレータから出力される一致検出信号が与
えられるトリガー入力端子、および上記スィープデータ
発生器から出力されるディジタルのスィープデータが与
えられるデータ入力端子を有し、上記トリガー入力端子
に一致検出信号が与えられた時に、データ入力端子に与
えられているスィープデータをラッチして出力するラッ
チ回路であって、上記複数のコンパレータに対応して設
けられている複数のラッチ回路と、上記ラッチ回路から
出力されたスィープデータを一時的に記憶するためのレ
ジスタであって、上記複数のラッチ回路に対応して設け
られている複数のレジスタと、上記ラッチ回路から出力
されたデータと上記レジスタに記憶されたデータのどち
らか一方を選択し出力する出力信号選択手段であって、
上記複数のラッチ回路に対応して設けられている複数の
出力信号選択手段とを備えている。
基準信号を発生させるための基準信号発生手段と、時間
経過に応じてデータ値が変化するディジタルのスィープ
データを発生させるスィープデータ発生器と、上記スィ
ープデータ発生器から出力されるディジタルのスィープ
データの変化に対応してその大きさが連続的に変化する
アナログ電圧を発生させるスィープ電圧発生器と、外部
から与えられる複数のアナログ入力信号に対応して設け
られた複数のアナログ信号入力端子と、上記アナログ入
力信号と上記基準信号のどちらか一方を選択するための
入力信号選択手段であって、上記複数のアナログ信号入
力端子に対応して設けられた複数の入力信号選択手段
と、上記入力信号選択手段によって選択された信号が与
えられる第１の入力端子、および上記スィープ電圧発生
器から出力されたアナログ電圧が与えられる第２の入力
端子を有し、上記第１の入力端子および第２の入力端子
に供給される信号の大きさが一致したときに一致検出信
号を出力するコンパレータであって、上記複数の入力信
号選択手段に対応して設けられた複数のコンパレータ
と、上記コンパレータから出力される一致検出信号が与
えられるトリガー入力端子、および上記スィープデータ
発生器から出力されるディジタルのスィープデータが与
えられるデータ入力端子を有し、上記トリガー入力端子
に一致検出信号が与えられた時に、データ入力端子に与
えられているスィープデータをラッチして出力するラッ
チ回路であって、上記複数のコンパレータに対応して設
けられている複数のラッチ回路と、上記ラッチ回路から
出力されたスィープデータを一時的に記憶するためのレ
ジスタであって、上記複数のラッチ回路に対応して設け
られている複数のレジスタと、上記ラッチ回路から出力
されたデータと上記レジスタに記憶されたデータのどち
らか一方を選択し出力する出力信号選択手段であって、
上記複数のラッチ回路に対応して設けられている複数の
出力信号選択手段とを備えている。
【００１８】また、本発明の他の特徴とするところは、
上記基準信号発生手段は、複数種類の基準電圧を発生す
るように構成されている。
上記基準信号発生手段は、複数種類の基準電圧を発生す
るように構成されている。
【００１９】
【作用】本発明のＡ／Ｄコンバータは上記技術手段より
なるので、アナログ入力信号とアナログのスィープ電圧
とが同じ大きさになったときのスィープデータの値は、
上記アナログ入力信号の大きさに対応したものとなるの
で、上記アナログ入力信号をＡ／Ｄ変換処理した結果の
ディジタル値として上記スィープデータの値を出力する
ことができ、これにより、主要な構成要素としてスィー
プデータ発生器、スィープ電圧発生器、コンパレータお
よびラッチ回路を設けるだけでＡ／Ｄコンバータを構成
することが可能となる。
なるので、アナログ入力信号とアナログのスィープ電圧
とが同じ大きさになったときのスィープデータの値は、
上記アナログ入力信号の大きさに対応したものとなるの
で、上記アナログ入力信号をＡ／Ｄ変換処理した結果の
ディジタル値として上記スィープデータの値を出力する
ことができ、これにより、主要な構成要素としてスィー
プデータ発生器、スィープ電圧発生器、コンパレータお
よびラッチ回路を設けるだけでＡ／Ｄコンバータを構成
することが可能となる。
【００２０】また、１つのアナログ入力信号に対応して
設けられている回路としてはコンパレータおよびラッチ
回路だけなので、これらのコンパレータおよびラッチ回
路を設けるだけで複数のアナログ入力信号を並列にＡ／
Ｄ変換処理して並列に出力するＡ／Ｄコンバータを構成
することが可能となる。
設けられている回路としてはコンパレータおよびラッチ
回路だけなので、これらのコンパレータおよびラッチ回
路を設けるだけで複数のアナログ入力信号を並列にＡ／
Ｄ変換処理して並列に出力するＡ／Ｄコンバータを構成
することが可能となる。
【００２１】さらに、上記レジスタに基準信号をＡ／Ｄ
変換処理した結果のディジタル値を記憶しているので、
アナログ入力信号とアナログのスィープ電圧とを比較す
るコンパレータのオフセットを、上記ディジタル値を用
いて外部回路によって補正することが可能となり、コン
パレータのオフセット補正を製造の途中工程で行わなく
てむ済むようになる。
変換処理した結果のディジタル値を記憶しているので、
アナログ入力信号とアナログのスィープ電圧とを比較す
るコンパレータのオフセットを、上記ディジタル値を用
いて外部回路によって補正することが可能となり、コン
パレータのオフセット補正を製造の途中工程で行わなく
てむ済むようになる。
【００２２】
【実施例】以下、本発明のＡ／Ｄコンバータの一実施例
を添付図面を参照して説明する。図１に示すように、本
実施例のＡ／Ｄコンバータはディジタルスィープデータ
発生器１、アナログスィープ電圧発生器２、基準電圧発
生器３、コンパレータＣ、ラッチ回路Ｌ、レジスタＲ、
マルチプレクサＭＰＸ１、切換器ＳＷ１１、ＳＷ２１、
制御回路４、５によって構成されている。
を添付図面を参照して説明する。図１に示すように、本
実施例のＡ／Ｄコンバータはディジタルスィープデータ
発生器１、アナログスィープ電圧発生器２、基準電圧発
生器３、コンパレータＣ、ラッチ回路Ｌ、レジスタＲ、
マルチプレクサＭＰＸ１、切換器ＳＷ１１、ＳＷ２１、
制御回路４、５によって構成されている。
【００２３】ディジタルスィープデータ発生器１は、図
示しないスタート信号の入力を合図に、ディジタルデー
タを系列的に発生させるためのもので、ディジタルスィ
ープデータ発生器１から出力されるスィープデータＶｄ
は、アナログスィープ電圧発生器２およびラッチ回路Ｌ
のデータ入力端子Ｌｂに供給される。
示しないスタート信号の入力を合図に、ディジタルデー
タを系列的に発生させるためのもので、ディジタルスィ
ープデータ発生器１から出力されるスィープデータＶｄ
は、アナログスィープ電圧発生器２およびラッチ回路Ｌ
のデータ入力端子Ｌｂに供給される。
【００２４】このディジタルスィープデータ発生器１
は、例えば、カウンタ回路で構成することができる。そ
して、カウンタ回路で構成した場合には、目的とするＡ
／Ｄ変換の分解能に相当するカウンターの段数と、変換
速度を満たすクロック信号の周波数とを選択するように
する。
は、例えば、カウンタ回路で構成することができる。そ
して、カウンタ回路で構成した場合には、目的とするＡ
／Ｄ変換の分解能に相当するカウンターの段数と、変換
速度を満たすクロック信号の周波数とを選択するように
する。
【００２５】例えば、８ビットの分解能で、変換速度を
１ｍｓｅｃとすると、８段のバイナリーカウンタで、１
／２8 ＝３．９１μｓｅｃ以下の周期のクロック信号を
カウントすることで実現することができる。
１ｍｓｅｃとすると、８段のバイナリーカウンタで、１
／２8 ＝３．９１μｓｅｃ以下の周期のクロック信号を
カウントすることで実現することができる。
【００２６】アナログスィープ電圧発生器２は、スィー
プデータＶｄに対応したアナログのスィープ電圧Ｖａを
発生させるためのもので、スィープ電圧Ｖａはコンパレ
ータＣの第２の入力端子Ｃｂに供給される。
プデータＶｄに対応したアナログのスィープ電圧Ｖａを
発生させるためのもので、スィープ電圧Ｖａはコンパレ
ータＣの第２の入力端子Ｃｂに供給される。
【００２７】このアナログスィープ電圧発生器２から出
力されるアナログのスィープ電圧Ｖａは、ディジタルス
ィープデータ発生器１から出力されるディジタルのスィ
ープデータＶｄに同期して出力されるようになされてい
る。このようなアナログのスィープ電圧Ｖａは、例え
ば、ディジタルのスィープデータＶｄをＤ／Ａ変換して
生成することができる。
力されるアナログのスィープ電圧Ｖａは、ディジタルス
ィープデータ発生器１から出力されるディジタルのスィ
ープデータＶｄに同期して出力されるようになされてい
る。このようなアナログのスィープ電圧Ｖａは、例え
ば、ディジタルのスィープデータＶｄをＤ／Ａ変換して
生成することができる。
【００２８】また、アナログスィープ電圧発生器２は、
上述したようにディジタルスィープデータ発生器１から
出力されるディジタルのスィープデータＶｄをＤ／Ａ変
換するＤ／Ａコンバータで構成したり、或いはディジタ
ルスィープデータ発生器１の出力サイクルに同期を取っ
た鋸歯発振器で構成することができる。なお、アナログ
スィープ電圧発生器２の出力範囲は、Ａ／Ｄ変換を行う
アナログ入力信号のダイナミックレンジをカバーするよ
うにする。
上述したようにディジタルスィープデータ発生器１から
出力されるディジタルのスィープデータＶｄをＤ／Ａ変
換するＤ／Ａコンバータで構成したり、或いはディジタ
ルスィープデータ発生器１の出力サイクルに同期を取っ
た鋸歯発振器で構成することができる。なお、アナログ
スィープ電圧発生器２の出力範囲は、Ａ／Ｄ変換を行う
アナログ入力信号のダイナミックレンジをカバーするよ
うにする。
【００２９】基準電圧発生器３は、基準電圧Ｖｔを発生
させるためのもので、この基準電圧Ｖｔはマルチプレク
サＭＰＸ１に供給される。このような基準電圧Ｖｔを発
生させる方法としては、定電圧回路を用いてもよいし、
太陽電池に均一の明るさの光を入射させて一定の電圧を
発生させるようにしてもよい。
させるためのもので、この基準電圧Ｖｔはマルチプレク
サＭＰＸ１に供給される。このような基準電圧Ｖｔを発
生させる方法としては、定電圧回路を用いてもよいし、
太陽電池に均一の明るさの光を入射させて一定の電圧を
発生させるようにしてもよい。
【００３０】マルチプレクサＭＰＸ１の入力側には、外
部入力端子ＴINと基準電圧発生器３の出力端とが接続さ
れており、制御回路４からの切り換え信号に従って、外
部入力端子ＴINから供給されるアナログ入力信号ＳIN、
または基準電圧発生器３から供給される基準電圧Ｖｔを
出力する。
部入力端子ＴINと基準電圧発生器３の出力端とが接続さ
れており、制御回路４からの切り換え信号に従って、外
部入力端子ＴINから供給されるアナログ入力信号ＳIN、
または基準電圧発生器３から供給される基準電圧Ｖｔを
出力する。
【００３１】コンパレータＣは、第１の入力端子Ｃａお
よび第２の入力端子Ｃｂを有しており、第１の入力端子
ＣａとマルチプレクサＭＰＸ１の出力端とが接続されて
いて、マルチプレクサＭＰＸ１によって選択されたアナ
ログ入力信号ＳINまたは基準電圧Ｖｔが第１の入力端子
Ｃａに供給される。
よび第２の入力端子Ｃｂを有しており、第１の入力端子
ＣａとマルチプレクサＭＰＸ１の出力端とが接続されて
いて、マルチプレクサＭＰＸ１によって選択されたアナ
ログ入力信号ＳINまたは基準電圧Ｖｔが第１の入力端子
Ｃａに供給される。
【００３２】また、第２の入力端子Ｃｂとアナログスィ
ープ電圧発生器２の出力端とが接続されていて、アナロ
グスィープ電圧発生器２から出力されるアナログのスィ
ープ電圧Ｖａが第２の入力端子Ｃｂに供給される。
ープ電圧発生器２の出力端とが接続されていて、アナロ
グスィープ電圧発生器２から出力されるアナログのスィ
ープ電圧Ｖａが第２の入力端子Ｃｂに供給される。
【００３３】コンパレータＣは、マルチプレクサＭＰＸ
１によって選択されたアナログ入力信号ＳINまたは基準
電圧Ｖｔと、スィープ電圧Ｖａとの大きさを比較する。
そして、両者が一致したときに一致検出信号Ｖｃをラッ
チ回路Ｌに出力する。
１によって選択されたアナログ入力信号ＳINまたは基準
電圧Ｖｔと、スィープ電圧Ｖａとの大きさを比較する。
そして、両者が一致したときに一致検出信号Ｖｃをラッ
チ回路Ｌに出力する。
【００３４】ラッチ回路Ｌは、データを一時的に保持す
るために設けられているものであり、トリガー入力端子
Ｌａおよびデータ入力端子Ｌｂを有している。これらの
入力端子は、トリガー入力端子ＬａがコンパレータＣの
出力に接続され、データ入力端子Ｌｂがディジタルスィ
ープデータ発生器１の出力に接続されている。そして、
トリガー入力端子Ｌａに一致検出信号Ｖｃが入力された
時に、データ入力端子Ｌｂからディジタルのスィープデ
ータＶｄを取り込み、出力端子ＯＵＴに出力する。
るために設けられているものであり、トリガー入力端子
Ｌａおよびデータ入力端子Ｌｂを有している。これらの
入力端子は、トリガー入力端子ＬａがコンパレータＣの
出力に接続され、データ入力端子Ｌｂがディジタルスィ
ープデータ発生器１の出力に接続されている。そして、
トリガー入力端子Ｌａに一致検出信号Ｖｃが入力された
時に、データ入力端子Ｌｂからディジタルのスィープデ
ータＶｄを取り込み、出力端子ＯＵＴに出力する。
【００３５】切換器ＳＷ１１の入力側にはラッチ回路Ｌ
の出力端が接続されており、制御回路４からの切り換え
信号に従って、ラッチ回路Ｌから供給されるディジタル
データを切換器ＳＷ２１、またはレジスタＲに出力す
る。
の出力端が接続されており、制御回路４からの切り換え
信号に従って、ラッチ回路Ｌから供給されるディジタル
データを切換器ＳＷ２１、またはレジスタＲに出力す
る。
【００３６】このとき、切換器ＳＷ１１の切り換え動作
はマルチプレクサＭＰＸ１と同期するようになってお
り、マルチプレクサＭＰＸ１によって基準電圧Ｖｔが選
択されたときは、切換器ＳＷ１１はレジスタＲにラッチ
回路Ｌからのディジタルデータを供給する。また、マル
チプレクサＭＰＸ１によってアナログ入力信号ＳINが選
択されたときは、切換器ＳＷ１１はラッチ回路Ｌからの
ディジタルデータを切換器ＳＷ２１に直接供給するよう
に切り換え動作する。
はマルチプレクサＭＰＸ１と同期するようになってお
り、マルチプレクサＭＰＸ１によって基準電圧Ｖｔが選
択されたときは、切換器ＳＷ１１はレジスタＲにラッチ
回路Ｌからのディジタルデータを供給する。また、マル
チプレクサＭＰＸ１によってアナログ入力信号ＳINが選
択されたときは、切換器ＳＷ１１はラッチ回路Ｌからの
ディジタルデータを切換器ＳＷ２１に直接供給するよう
に切り換え動作する。
【００３７】切換器ＳＷ２１の入力側には、切換器ＳＷ
１１の出力端とレジスタＲの出力端とが接続されてお
り、制御回路５からの切り換え信号によって、切換器Ｓ
Ｗ１１から供給されるアナログ入力信号ＳINのＡ／Ｄ変
換値、またはレジスタＲから供給される基準電圧Ｖｔの
Ａ／Ｄ変換値を出力端子ＯＵＴに出力する。
１１の出力端とレジスタＲの出力端とが接続されてお
り、制御回路５からの切り換え信号によって、切換器Ｓ
Ｗ１１から供給されるアナログ入力信号ＳINのＡ／Ｄ変
換値、またはレジスタＲから供給される基準電圧Ｖｔの
Ａ／Ｄ変換値を出力端子ＯＵＴに出力する。
【００３８】本実施例のＡ／Ｄコンバータは、以上説明
したような構成となっており、アナログ入力信号ＳINを
Ａ／Ｄ変換するときは、マルチプレクサＭＰＸ１によっ
てアナログ入力信号ＳINがコンパレータＣに入力される
ようにし、切換器ＳＷ１１、切換器ＳＷ２１によってラ
ッチ回路Ｌからのディジタルデータが直接出力端子ＯＵ
Ｔに出力されるようにする。
したような構成となっており、アナログ入力信号ＳINを
Ａ／Ｄ変換するときは、マルチプレクサＭＰＸ１によっ
てアナログ入力信号ＳINがコンパレータＣに入力される
ようにし、切換器ＳＷ１１、切換器ＳＷ２１によってラ
ッチ回路Ｌからのディジタルデータが直接出力端子ＯＵ
Ｔに出力されるようにする。
【００３９】そして、図２に示すように、アナログ入力
信号ＳINのレベルと時間ｔ0 から電圧Ｖをスィープして
行ったときのアナログスィープ電圧Ｖａとの大小関係を
コンパレータＣで比較し、両者の電圧が時間ｔ1 で一致
したときに一致検出信号Ｖｃをラッチ回路Ｌのトリガー
入力端子Ｌａに出力する。
信号ＳINのレベルと時間ｔ0 から電圧Ｖをスィープして
行ったときのアナログスィープ電圧Ｖａとの大小関係を
コンパレータＣで比較し、両者の電圧が時間ｔ1 で一致
したときに一致検出信号Ｖｃをラッチ回路Ｌのトリガー
入力端子Ｌａに出力する。
【００４０】この時、アナログのスィープ電圧Ｖａに対
応するディジタルのスィープデータＶｄがラッチ回路Ｌ
のデータ入力端子Ｌｂから取り込まれてラッチされる。
このラッチされたディジタルのスィープデータＶｄが、
アナログ入力信号ＳINをＡ／Ｄ変換した結果として出力
端子ＯＵＴから出力される。
応するディジタルのスィープデータＶｄがラッチ回路Ｌ
のデータ入力端子Ｌｂから取り込まれてラッチされる。
このラッチされたディジタルのスィープデータＶｄが、
アナログ入力信号ＳINをＡ／Ｄ変換した結果として出力
端子ＯＵＴから出力される。
【００４１】基準電圧ＶｔをＡ／Ｄ変換するときは、マ
ルチプレクサＭＰＸ１によって基準電圧Ｖｔがコンパレ
ータＣに入力されるようにするとともに、切換器ＳＷ１
１によってラッチ回路Ｌからのディジタルデータがレジ
スタＲに出力されるようにする。
ルチプレクサＭＰＸ１によって基準電圧Ｖｔがコンパレ
ータＣに入力されるようにするとともに、切換器ＳＷ１
１によってラッチ回路Ｌからのディジタルデータがレジ
スタＲに出力されるようにする。
【００４２】そして、基準電圧ＶｔをＡ／Ｄ変換した結
果のディジタルデータをレジスタＲに記憶しておき、切
換器ＳＷ２１を切り換えてレジスタＲに記憶されたディ
ジタルデータを出力端子ＯＵＴから外部に読み出して演
算処理を行うことによって、コンパレータのオフセット
補正を行うことができるようにしている。
果のディジタルデータをレジスタＲに記憶しておき、切
換器ＳＷ２１を切り換えてレジスタＲに記憶されたディ
ジタルデータを出力端子ＯＵＴから外部に読み出して演
算処理を行うことによって、コンパレータのオフセット
補正を行うことができるようにしている。
【００４３】この演算処理は、例えば、基準電圧Ｖｔを
Ａ／Ｄ変換して得られたディジタルデータと、基準電圧
Ｖｔの真のディジタルデータとの差分を取ってコンパレ
ータのオフセット値を求め、アナログ入力信号ＳINをＡ
／Ｄ変換して得られたディジタルデータからこのコンパ
レータのオフセット値を差し引くことによって行われ
る。
Ａ／Ｄ変換して得られたディジタルデータと、基準電圧
Ｖｔの真のディジタルデータとの差分を取ってコンパレ
ータのオフセット値を求め、アナログ入力信号ＳINをＡ
／Ｄ変換して得られたディジタルデータからこのコンパ
レータのオフセット値を差し引くことによって行われ
る。
【００４４】次に、図３に従って本発明の第２の実施例
を説明する。図３の場合は、上述したＡ／Ｄコンバータ
を用い、Ｎ個のアナログ入力信号Ｓ１〜ＳＮを並列にＡ
／Ｄ変換処理する並列型Ａ／Ｄコンバータを構成した例
を示している。
を説明する。図３の場合は、上述したＡ／Ｄコンバータ
を用い、Ｎ個のアナログ入力信号Ｓ１〜ＳＮを並列にＡ
／Ｄ変換処理する並列型Ａ／Ｄコンバータを構成した例
を示している。
【００４５】すなわち、この並列型Ａ／Ｄコンバータ
は、ディジタルスィープデータ発生器１、アナログスィ
ープ電圧発生器２、基準電圧発生器３、制御回路４、
５、複数のアナログ入力信号Ｓ１〜ＳＮを入力するため
にＮ個の外部入力端子Ｔ１〜ＴＮ、各外部入力端子Ｔ１
〜ＴＮに対応したＮ個のマルチプレクサＭＰＸ１、各マ
ルチプレクサＭＰＸ１〜ＭＰＸＮに対応したＮ個のコン
パレータＣ１〜ＣＮ、各コンパレータＣ１〜ＣＮに対応
したＮ個のラッチ回路Ｌ１〜ＬＮ、各ラッチ回路Ｌ１〜
ＬＮに対応したＮ個の切換器ＳＷ１１〜ＳＷ１Ｎ、切換
器ＳＷ２１〜ＳＷ２Ｎ、レジスタＲ１〜ＲＮによって構
成されている。
は、ディジタルスィープデータ発生器１、アナログスィ
ープ電圧発生器２、基準電圧発生器３、制御回路４、
５、複数のアナログ入力信号Ｓ１〜ＳＮを入力するため
にＮ個の外部入力端子Ｔ１〜ＴＮ、各外部入力端子Ｔ１
〜ＴＮに対応したＮ個のマルチプレクサＭＰＸ１、各マ
ルチプレクサＭＰＸ１〜ＭＰＸＮに対応したＮ個のコン
パレータＣ１〜ＣＮ、各コンパレータＣ１〜ＣＮに対応
したＮ個のラッチ回路Ｌ１〜ＬＮ、各ラッチ回路Ｌ１〜
ＬＮに対応したＮ個の切換器ＳＷ１１〜ＳＷ１Ｎ、切換
器ＳＷ２１〜ＳＷ２Ｎ、レジスタＲ１〜ＲＮによって構
成されている。
【００４６】このように構成された本実施例の並列型Ａ
／Ｄコンバータにおいては、ディジタルスィープデータ
発生器１から出力されるディジタルのスィープデータＶ
ｄは、アナログスィープ電圧発生器２およびＮ個のラッ
チ回路Ｌ１〜ＬＮのデータ入力端子Ｌｂにそれぞれ供給
される。
／Ｄコンバータにおいては、ディジタルスィープデータ
発生器１から出力されるディジタルのスィープデータＶ
ｄは、アナログスィープ電圧発生器２およびＮ個のラッ
チ回路Ｌ１〜ＬＮのデータ入力端子Ｌｂにそれぞれ供給
される。
【００４７】アナログスィープ電圧発生器２は、スィー
プデータＶｄに対応した大きさのアナログのスィープ電
圧Ｖａを発生させ、このスィープ電圧ＶａをＮ個のコン
パレータＣ１〜ＣＮの第２の入力端子Ｃｂにそれぞれ供
給する。
プデータＶｄに対応した大きさのアナログのスィープ電
圧Ｖａを発生させ、このスィープ電圧ＶａをＮ個のコン
パレータＣ１〜ＣＮの第２の入力端子Ｃｂにそれぞれ供
給する。
【００４８】基準電圧発生器３は、基準電圧Ｖｔを発生
させるためのもので、この基準電圧ＶｔはＮ個のマルチ
プレクサＭＰＸ１〜ＭＰＸＮに共通に供給される。マル
チプレクサＭＰＸ１〜ＭＰＸＮの入力側には、外部入力
端子Ｔ１〜ＴＮと基準電圧発生器３の出力端とが接続さ
れており、制御回路４からの切り換え信号に従って、外
部入力端子Ｔ１〜ＴＮから供給されるアナログ入力信号
Ｓ１〜ＳＮ、または基準電圧発生器３から供給される基
準電圧ＶｔをコンパレータＣ１〜ＣＮに出力する。
させるためのもので、この基準電圧ＶｔはＮ個のマルチ
プレクサＭＰＸ１〜ＭＰＸＮに共通に供給される。マル
チプレクサＭＰＸ１〜ＭＰＸＮの入力側には、外部入力
端子Ｔ１〜ＴＮと基準電圧発生器３の出力端とが接続さ
れており、制御回路４からの切り換え信号に従って、外
部入力端子Ｔ１〜ＴＮから供給されるアナログ入力信号
Ｓ１〜ＳＮ、または基準電圧発生器３から供給される基
準電圧ＶｔをコンパレータＣ１〜ＣＮに出力する。
【００４９】コンパレータＣ１〜ＣＮは、第１の入力端
子Ｃａおよび第２の入力端子Ｃｂを有しており、第１の
入力端子ＣａとマルチプレクサＭＰＸ１〜ＭＰＸＮの出
力端とが接続されていて、マルチプレクサＭＰＸ１〜Ｍ
ＰＸＮによって選択されたアナログ入力信号Ｓ１〜Ｓ
Ｎ、または基準電圧Ｖｔが供給される。
子Ｃａおよび第２の入力端子Ｃｂを有しており、第１の
入力端子ＣａとマルチプレクサＭＰＸ１〜ＭＰＸＮの出
力端とが接続されていて、マルチプレクサＭＰＸ１〜Ｍ
ＰＸＮによって選択されたアナログ入力信号Ｓ１〜Ｓ
Ｎ、または基準電圧Ｖｔが供給される。
【００５０】また、第２の入力端子Ｃｂとスィープ電圧
発生器２の出力端とが接続されていて、スィープ電圧発
生器２から出力されるアナログのスィープ電圧Ｖａが第
２の入力端子Ｃｂに共通に供給される。
発生器２の出力端とが接続されていて、スィープ電圧発
生器２から出力されるアナログのスィープ電圧Ｖａが第
２の入力端子Ｃｂに共通に供給される。
【００５１】そして、マルチプレクサＭＰＸ１〜ＭＰＸ
Ｎによって選択されたアナログ入力信号Ｓ１〜ＳＮ、ま
たは基準電圧Ｖｔとスィープ電圧Ｖａとの大きさを比較
し、両者が一致したときに一致検出信号Ｖｃをラッチ回
路Ｌ１〜ＬＮのトリガー入力端子Ｌａに出力する。
Ｎによって選択されたアナログ入力信号Ｓ１〜ＳＮ、ま
たは基準電圧Ｖｔとスィープ電圧Ｖａとの大きさを比較
し、両者が一致したときに一致検出信号Ｖｃをラッチ回
路Ｌ１〜ＬＮのトリガー入力端子Ｌａに出力する。
【００５２】ラッチ回路Ｌ１〜ＬＮはデータを一時的に
保持するためのものであり、トリガー入力端子Ｌａはコ
ンパレータＣ１〜ＣＮの出力に接続され、データ入力端
子Ｌｂはディジタルスィープデータ発生器１の出力に接
続されている。そして、トリガー入力端子Ｌａに一致検
出信号Ｖｃが入力された時に、データ入力端子Ｌｂから
ディジタルのスィープデータＶｄを取り込み、切換器Ｓ
Ｗ１１〜ＳＷ１Ｎに出力する。
保持するためのものであり、トリガー入力端子Ｌａはコ
ンパレータＣ１〜ＣＮの出力に接続され、データ入力端
子Ｌｂはディジタルスィープデータ発生器１の出力に接
続されている。そして、トリガー入力端子Ｌａに一致検
出信号Ｖｃが入力された時に、データ入力端子Ｌｂから
ディジタルのスィープデータＶｄを取り込み、切換器Ｓ
Ｗ１１〜ＳＷ１Ｎに出力する。
【００５３】切換器ＳＷ１１〜ＳＷ１Ｎの入力にはラッ
チ回路Ｌ１〜ＬＮの出力端が接続されており、制御回路
４からの切り換え信号に従って、ラッチ回路Ｌ１〜ＬＮ
から供給されるディジタルデータを切換器ＳＷ２１〜Ｓ
Ｗ２Ｎ、またはレジスタＲ１〜ＲＮに出力する。
チ回路Ｌ１〜ＬＮの出力端が接続されており、制御回路
４からの切り換え信号に従って、ラッチ回路Ｌ１〜ＬＮ
から供給されるディジタルデータを切換器ＳＷ２１〜Ｓ
Ｗ２Ｎ、またはレジスタＲ１〜ＲＮに出力する。
【００５４】このとき、切換器ＳＷ１１〜ＳＷ１Ｎの切
り換え動作はマルチプレクサＭＰＸ１〜ＭＰＸＮと同期
するようになっており、マルチプレクサＭＰＸ１〜ＭＰ
ＸＮによって基準電圧ＶｔがコンパレータＣ１〜ＣＮに
入力されたときは、切換器ＳＷ１１〜ＳＷ１Ｎはレジス
タＲ１〜ＲＮにラッチ回路Ｌ１〜ＬＮからのディジタル
データを供給する。
り換え動作はマルチプレクサＭＰＸ１〜ＭＰＸＮと同期
するようになっており、マルチプレクサＭＰＸ１〜ＭＰ
ＸＮによって基準電圧ＶｔがコンパレータＣ１〜ＣＮに
入力されたときは、切換器ＳＷ１１〜ＳＷ１Ｎはレジス
タＲ１〜ＲＮにラッチ回路Ｌ１〜ＬＮからのディジタル
データを供給する。
【００５５】また、マルチプレクサＭＰＸ１〜ＭＰＸＮ
によってアナログ入力信号Ｓ１〜ＳＮがコンパレータＣ
１〜ＣＮに入力されたときは、切換器ＳＷ１１〜ＳＷ１
Ｎはラッチ回路Ｌ１〜ＬＮからのディジタルデータを切
換器ＳＷ２１〜ＳＷ２Ｎに直接供給するようになってい
る。
によってアナログ入力信号Ｓ１〜ＳＮがコンパレータＣ
１〜ＣＮに入力されたときは、切換器ＳＷ１１〜ＳＷ１
Ｎはラッチ回路Ｌ１〜ＬＮからのディジタルデータを切
換器ＳＷ２１〜ＳＷ２Ｎに直接供給するようになってい
る。
【００５６】切換器ＳＷ２１〜ＳＷ２Ｎの入力側には、
切換器ＳＷ１１〜ＳＷ１Ｎの出力端とレジスタＲ１〜Ｒ
Ｎの出力端とが接続されており、制御回路５からの切り
換え信号に従って、切換器ＳＷ１１〜ＳＷ１Ｎから供給
されるアナログ入力信号Ｓ１〜ＳＮのＡ／Ｄ変換値、ま
たはレジスタＲ１〜ＲＮから供給される基準電圧Ｖｔの
Ａ／Ｄ変換値を出力端子ＯＵＴ１〜ＯＵＴＮに出力す
る。
切換器ＳＷ１１〜ＳＷ１Ｎの出力端とレジスタＲ１〜Ｒ
Ｎの出力端とが接続されており、制御回路５からの切り
換え信号に従って、切換器ＳＷ１１〜ＳＷ１Ｎから供給
されるアナログ入力信号Ｓ１〜ＳＮのＡ／Ｄ変換値、ま
たはレジスタＲ１〜ＲＮから供給される基準電圧Ｖｔの
Ａ／Ｄ変換値を出力端子ＯＵＴ１〜ＯＵＴＮに出力す
る。
【００５７】第２の実施例のＡ／Ｄコンバータは、以上
説明したような構成となっており、アナログ入力信号Ｓ
１〜ＳＮをＡ／Ｄ変換するときは、マルチプレクサＭＰ
Ｘ１〜ＭＰＸＮによってアナログ入力信号Ｓ１〜ＳＮが
コンパレータＣ１〜ＣＮに入力され、切換器ＳＷ１１〜
ＳＷ１Ｎと切換器ＳＷ２１〜ＳＷ２Ｎとによってラッチ
回路Ｌ１〜ＬＮからのディジタルデータが直接出力端子
ＯＵＴ１〜ＯＵＴＮに出力されるようにする。
説明したような構成となっており、アナログ入力信号Ｓ
１〜ＳＮをＡ／Ｄ変換するときは、マルチプレクサＭＰ
Ｘ１〜ＭＰＸＮによってアナログ入力信号Ｓ１〜ＳＮが
コンパレータＣ１〜ＣＮに入力され、切換器ＳＷ１１〜
ＳＷ１Ｎと切換器ＳＷ２１〜ＳＷ２Ｎとによってラッチ
回路Ｌ１〜ＬＮからのディジタルデータが直接出力端子
ＯＵＴ１〜ＯＵＴＮに出力されるようにする。
【００５８】そして、アナログ入力信号Ｓ１〜ＳＮのレ
ベルとアナログスィープ電圧Ｖａとの大小関係をコンパ
レータＣ１〜ＣＮで比較し、両者の電圧が一致したとき
に一致検出信号Ｖｃがラッチ回路Ｌ１〜ＬＮのトリガー
入力端子Ｌａに出力される。この時、各コンパレータＣ
１〜ＣＮ毎に、アナログスィープ電圧Ｖａに対応するデ
ジタルスィープデータＶｄがラッチ回路Ｌ１〜ＬＮのデ
ータ入力端子Ｌｂから取り込まれてラッチされる。この
ラッチされたディジタルスィープデータＶｄがＡ／Ｄ変
換された結果として、出力端子ＯＵＴ１〜ＯＵＴＮから
出力される。
ベルとアナログスィープ電圧Ｖａとの大小関係をコンパ
レータＣ１〜ＣＮで比較し、両者の電圧が一致したとき
に一致検出信号Ｖｃがラッチ回路Ｌ１〜ＬＮのトリガー
入力端子Ｌａに出力される。この時、各コンパレータＣ
１〜ＣＮ毎に、アナログスィープ電圧Ｖａに対応するデ
ジタルスィープデータＶｄがラッチ回路Ｌ１〜ＬＮのデ
ータ入力端子Ｌｂから取り込まれてラッチされる。この
ラッチされたディジタルスィープデータＶｄがＡ／Ｄ変
換された結果として、出力端子ＯＵＴ１〜ＯＵＴＮから
出力される。
【００５９】基準電圧ＶｔをＡ／Ｄ変換するときは、マ
ルチプレクサＭＰＸ１〜ＭＰＸＮによって基準電圧Ｖｔ
がコンパレータＣ１〜ＣＮに入力され、切換器ＳＷ１１
〜ＳＷ１Ｎによってラッチ回路Ｌ１〜ＬＮからのディジ
タルデータがレジスタＲ１〜ＲＮに出力されるようにす
る。
ルチプレクサＭＰＸ１〜ＭＰＸＮによって基準電圧Ｖｔ
がコンパレータＣ１〜ＣＮに入力され、切換器ＳＷ１１
〜ＳＷ１Ｎによってラッチ回路Ｌ１〜ＬＮからのディジ
タルデータがレジスタＲ１〜ＲＮに出力されるようにす
る。
【００６０】そして、基準電圧ＶｔをＡ／Ｄ変換した結
果のディジタルデータをレジスタＲ１〜ＲＮに記憶して
おき、切換器ＳＷ２１〜ＳＷ２Ｎを切り換えてレジスタ
Ｒ１〜ＲＮに記憶されたディジタルデータを読み出し、
演算処理を行うことによってコンパレータのオフセット
補正を行う。
果のディジタルデータをレジスタＲ１〜ＲＮに記憶して
おき、切換器ＳＷ２１〜ＳＷ２Ｎを切り換えてレジスタ
Ｒ１〜ＲＮに記憶されたディジタルデータを読み出し、
演算処理を行うことによってコンパレータのオフセット
補正を行う。
【００６１】以上説明したように、この第２の実施例に
よる並列型Ａ／Ｄコンバータでは多数のアナログ入力信
号Ｓ１〜ＳＮを同時にＡ／Ｄ変換することができるの
で、高速の処理が可能である。また、同時に入力される
アナログ信号をそのまま取り込むことができ、図６に示
すマルチプレクサＭＰＸのような余分な直列化手段が不
要である。
よる並列型Ａ／Ｄコンバータでは多数のアナログ入力信
号Ｓ１〜ＳＮを同時にＡ／Ｄ変換することができるの
で、高速の処理が可能である。また、同時に入力される
アナログ信号をそのまま取り込むことができ、図６に示
すマルチプレクサＭＰＸのような余分な直列化手段が不
要である。
【００６２】また、Ａ／Ｄ変換した後でディジタルデー
タ出力を並列に読み出すことができるので、後段の回路
で並列処理する場合には、読み出したデータを直接入力
することができ、余分な回路が不要であるとともに、高
速処理が可能となる。
タ出力を並列に読み出すことができるので、後段の回路
で並列処理する場合には、読み出したデータを直接入力
することができ、余分な回路が不要であるとともに、高
速処理が可能となる。
【００６３】さらに、Ａ／Ｄ変換を行うための回路とし
て、各入力信号毎にはコンパレータとラッチ回路しか必
要としないので、小さな回路規模で多数の入力信号を同
時に並列処理することができる。したがって、集積回路
化において非常に多くのアナログ信号をＡ／Ｄ変換する
場合でも、チップサイズを小さくすることができる。ま
た、消費電力を下げられる利点も得られる。
て、各入力信号毎にはコンパレータとラッチ回路しか必
要としないので、小さな回路規模で多数の入力信号を同
時に並列処理することができる。したがって、集積回路
化において非常に多くのアナログ信号をＡ／Ｄ変換する
場合でも、チップサイズを小さくすることができる。ま
た、消費電力を下げられる利点も得られる。
【００６４】そしてまた、センサアレイやプロセッサア
レイと１対１に結合したものを１つのＬＳＩチップの中
に実現することも可能となり、例えば、視覚センサ装置
のＬＳＩを実現する際に、グレイスケールの画像信号を
超高速に処理することを可能にする。
レイと１対１に結合したものを１つのＬＳＩチップの中
に実現することも可能となり、例えば、視覚センサ装置
のＬＳＩを実現する際に、グレイスケールの画像信号を
超高速に処理することを可能にする。
【００６５】次に、図４に従って本発明の第３の実施例
を説明する。図４の場合は、上述した第２の実施例のＡ
／Ｄコンバータにストレートバイナリグレイコード変換
器６を付加して、ラッチ回路Ｌ１〜ＬＮにデータがラッ
チされるときにミスしてエラーコードがラッチされるこ
とを防止するようにしたものである。
を説明する。図４の場合は、上述した第２の実施例のＡ
／Ｄコンバータにストレートバイナリグレイコード変換
器６を付加して、ラッチ回路Ｌ１〜ＬＮにデータがラッ
チされるときにミスしてエラーコードがラッチされるこ
とを防止するようにしたものである。
【００６６】すなわち、ディジタルスィープデータ発生
器１から出力されるディジタルのスィープデータＶｄ
は、ストレートバイナリグレイコード変換器３を通して
グレイ・コードＶｂに変換されてから各ラッチ回路Ｌ１
〜ＬＮに供給されるようになっている。
器１から出力されるディジタルのスィープデータＶｄ
は、ストレートバイナリグレイコード変換器３を通して
グレイ・コードＶｂに変換されてから各ラッチ回路Ｌ１
〜ＬＮに供給されるようになっている。
【００６７】グレイ・コードは、データの切り替わりに
おいての変化はデータの１ビットのみであるため、グレ
イ・コードを複数のラッチ回路に取り込む場合は、スト
レートバイナリグレイコード変換器３から出力されるグ
レイ・コードＶｂの各ビットの信号が各ラッチ回路Ｌ１
〜ＬＮに伝達される時間に差が生じても問題にならず、
簡単な回路で誤動作をしないようにできる。
おいての変化はデータの１ビットのみであるため、グレ
イ・コードを複数のラッチ回路に取り込む場合は、スト
レートバイナリグレイコード変換器３から出力されるグ
レイ・コードＶｂの各ビットの信号が各ラッチ回路Ｌ１
〜ＬＮに伝達される時間に差が生じても問題にならず、
簡単な回路で誤動作をしないようにできる。
【００６８】次に、図５に従って本発明の第４の実施例
を説明する。図５はＮ個のアナログ入力信号Ｓ１〜ＳＮ
を並列にＡ／Ｄ変換処理する並列型Ａ／Ｄコンバータを
構成した例を示している。
を説明する。図５はＮ個のアナログ入力信号Ｓ１〜ＳＮ
を並列にＡ／Ｄ変換処理する並列型Ａ／Ｄコンバータを
構成した例を示している。
【００６９】すなわち、この並列型Ａ／Ｄコンバータ
は、アナログスィープ電圧発生器２、基準電圧発生器
３、制御回路４、５、複数のアナログ入力信号Ｓ１〜Ｓ
Ｎを入力するためのＮ個の外部入力端子Ｔ１〜ＴＮ、各
外部入力端子Ｔ１〜ＴＮに対応したＮ個のマルチプレク
サＭＰＸ１〜ＭＰＸＮ、各マルチプレクサＭＰＸ１〜Ｍ
ＰＸＮに対応したＮ個のコンパレータＣ１〜ＣＮ、各コ
ンパレータＣ１〜ＣＮに対応したＮ個のゲート回路Ｇ１
〜ＧＮ、各ゲート回路Ｇ１〜ＧＮに対応したＮ個のカウ
ンタ回路Ｂ１〜ＢＮ、各カウンタ回路Ｂ１〜ＢＮに対応
したＮ個の切換器ＳＷ１１〜ＳＷ１Ｎ、切換器ＳＷ２１
〜ＳＷ２Ｎ、レジスタＲ１〜ＲＮが設けられている。
は、アナログスィープ電圧発生器２、基準電圧発生器
３、制御回路４、５、複数のアナログ入力信号Ｓ１〜Ｓ
Ｎを入力するためのＮ個の外部入力端子Ｔ１〜ＴＮ、各
外部入力端子Ｔ１〜ＴＮに対応したＮ個のマルチプレク
サＭＰＸ１〜ＭＰＸＮ、各マルチプレクサＭＰＸ１〜Ｍ
ＰＸＮに対応したＮ個のコンパレータＣ１〜ＣＮ、各コ
ンパレータＣ１〜ＣＮに対応したＮ個のゲート回路Ｇ１
〜ＧＮ、各ゲート回路Ｇ１〜ＧＮに対応したＮ個のカウ
ンタ回路Ｂ１〜ＢＮ、各カウンタ回路Ｂ１〜ＢＮに対応
したＮ個の切換器ＳＷ１１〜ＳＷ１Ｎ、切換器ＳＷ２１
〜ＳＷ２Ｎ、レジスタＲ１〜ＲＮが設けられている。
【００７０】アナログスィープ電圧発生器２は、鋸波形
状のアナログ電圧を発生させるためのもので、スタート
信号入力端子ＳＴから入力されるスタート信号の起動に
よって、クロック信号入力端子ＣＫから入力されるクロ
ック信号と同期したアナログのスィープ電圧Ｖａを、各
コンパレータＣ１〜ＣＮの第２の入力端子Ｃｂにそれぞ
れ供給する。
状のアナログ電圧を発生させるためのもので、スタート
信号入力端子ＳＴから入力されるスタート信号の起動に
よって、クロック信号入力端子ＣＫから入力されるクロ
ック信号と同期したアナログのスィープ電圧Ｖａを、各
コンパレータＣ１〜ＣＮの第２の入力端子Ｃｂにそれぞ
れ供給する。
【００７１】基準電圧発生器３は、基準電圧Ｖｔを発生
させるためのもので、この基準電圧ＶｔはＮ個のマルチ
プレクサＭＰＸ１〜ＭＰＸＮに供給される。マルチプレ
クサＭＰＸ１〜ＭＰＸＮの入力には外部入力端子Ｔ１〜
ＴＮと基準電圧発生器３の出力端とが接続されており、
制御回路４からの切り換え信号に従って、外部入力端子
Ｔ１〜ＴＮから供給されるアナログ入力信号Ｓ１〜Ｓ
Ｎ、または基準電圧発生器３から供給される基準電圧Ｖ
ｔをコンパレータＣ１〜ＣＮに出力する。
させるためのもので、この基準電圧ＶｔはＮ個のマルチ
プレクサＭＰＸ１〜ＭＰＸＮに供給される。マルチプレ
クサＭＰＸ１〜ＭＰＸＮの入力には外部入力端子Ｔ１〜
ＴＮと基準電圧発生器３の出力端とが接続されており、
制御回路４からの切り換え信号に従って、外部入力端子
Ｔ１〜ＴＮから供給されるアナログ入力信号Ｓ１〜Ｓ
Ｎ、または基準電圧発生器３から供給される基準電圧Ｖ
ｔをコンパレータＣ１〜ＣＮに出力する。
【００７２】コンパレータＣ１〜ＣＮは、第１の入力端
子Ｃａおよび第２の入力端子Ｃｂを有しており、第１の
入力端子ＣａとマルチプレクサＭＰＸ１〜ＭＰＸＮの出
力端とが接続されており、マルチプレクサＭＰＸ１〜Ｍ
ＰＸＮによって選択されたアナログ入力信号Ｓ１〜Ｓ
Ｎ、または基準電圧Ｖｔが第１の入力端子Ｃａに供給さ
れる。
子Ｃａおよび第２の入力端子Ｃｂを有しており、第１の
入力端子ＣａとマルチプレクサＭＰＸ１〜ＭＰＸＮの出
力端とが接続されており、マルチプレクサＭＰＸ１〜Ｍ
ＰＸＮによって選択されたアナログ入力信号Ｓ１〜Ｓ
Ｎ、または基準電圧Ｖｔが第１の入力端子Ｃａに供給さ
れる。
【００７３】また、第２の入力端子Ｃｂとスィープ電圧
発生器２の出力端とが接続されており、スィープ電圧発
生器２から出力されるアナログのスィープ電圧Ｖａが第
２の入力端子Ｃｂに共通に供給される。
発生器２の出力端とが接続されており、スィープ電圧発
生器２から出力されるアナログのスィープ電圧Ｖａが第
２の入力端子Ｃｂに共通に供給される。
【００７４】そして、マルチプレクサＭＰＸ１〜ＭＰＸ
Ｎによって選択されたアナログ入力信号Ｓ１〜ＳＮまた
は基準電圧Ｖｔとスィープ電圧Ｖａとの大きさを比較
し、両者が一致したときに一致検出信号を各ゲート回路
Ｇ１〜ＧＮのリセット端子Ｇａに出力する。
Ｎによって選択されたアナログ入力信号Ｓ１〜ＳＮまた
は基準電圧Ｖｔとスィープ電圧Ｖａとの大きさを比較
し、両者が一致したときに一致検出信号を各ゲート回路
Ｇ１〜ＧＮのリセット端子Ｇａに出力する。
【００７５】各ゲート回路Ｇ１〜ＧＮの信号入力端子Ｇ
ｂには、クロック信号入力端子ＣＫから入力されるクロ
ック信号が共通に供給され、各ゲート回路Ｇ１〜ＧＮの
セット端子Ｇｃには、スタート信号入力端子ＳＴから入
力されるスタート信号が共通に供給される。
ｂには、クロック信号入力端子ＣＫから入力されるクロ
ック信号が共通に供給され、各ゲート回路Ｇ１〜ＧＮの
セット端子Ｇｃには、スタート信号入力端子ＳＴから入
力されるスタート信号が共通に供給される。
【００７６】そして、スタート信号の入力によって、信
号入力端子Ｇｂに入力されるクロック信号をカウンタ回
路Ｂ１〜ＢＮのクロック信号入力端子Ｂａに出力し、コ
ンパレータＣ１〜ＣＮから出力される一致検出信号が入
力された時点で、クロック信号をカウンタ回路Ｂ１〜Ｂ
Ｎのクロック信号入力端子Ｂａに出力するのを遮断す
る。
号入力端子Ｇｂに入力されるクロック信号をカウンタ回
路Ｂ１〜ＢＮのクロック信号入力端子Ｂａに出力し、コ
ンパレータＣ１〜ＣＮから出力される一致検出信号が入
力された時点で、クロック信号をカウンタ回路Ｂ１〜Ｂ
Ｎのクロック信号入力端子Ｂａに出力するのを遮断す
る。
【００７７】各カウンタ回路Ｂ１〜ＢＮのリセット端子
Ｂｂには、スタート信号入力端子ＳＴから入力されるス
タート信号が共通に供給されており、スタート信号が入
力されることにより各カウンタ回路Ｂ１〜ＢＮがリセッ
トされ、クロック信号入力端子Ｂａに供給されるクロッ
ク信号のカウントを行う。そして、そのカウントした値
を各カウンタ回路Ｂ１〜ＢＮに対応して設けられている
切換器ＳＷ１１〜ＳＷ１Ｎに供給する。
Ｂｂには、スタート信号入力端子ＳＴから入力されるス
タート信号が共通に供給されており、スタート信号が入
力されることにより各カウンタ回路Ｂ１〜ＢＮがリセッ
トされ、クロック信号入力端子Ｂａに供給されるクロッ
ク信号のカウントを行う。そして、そのカウントした値
を各カウンタ回路Ｂ１〜ＢＮに対応して設けられている
切換器ＳＷ１１〜ＳＷ１Ｎに供給する。
【００７８】切換器ＳＷ１１〜ＳＷ１Ｎの入力側にはカ
ウンタ回路Ｂ１〜ＢＮの出力端が接続されており、制御
回路４からの切り換え信号に従って、カウンタ回路Ｂ１
〜ＢＮから供給されるディジタルデータを切換器ＳＷ２
１〜ＳＷ２Ｎ、またはレジスタＲ１〜ＲＮに出力する。
ウンタ回路Ｂ１〜ＢＮの出力端が接続されており、制御
回路４からの切り換え信号に従って、カウンタ回路Ｂ１
〜ＢＮから供給されるディジタルデータを切換器ＳＷ２
１〜ＳＷ２Ｎ、またはレジスタＲ１〜ＲＮに出力する。
【００７９】このとき、切換器ＳＷ１１〜ＳＷ１Ｎの切
り換え動作はマルチプレクサＭＰＸ１〜ＭＰＸＮと同期
するようになっており、マルチプレクサＭＰＸ１〜ＭＰ
ＸＮによって基準電圧ＶｔがコンパレータＣ１〜ＣＮに
入力されるときは、切換器ＳＷ１１〜ＳＷ１Ｎはレジス
タＲ１〜ＲＮにカウンタ回路Ｂ１〜ＢＮからのディジタ
ルデータを出力する。
り換え動作はマルチプレクサＭＰＸ１〜ＭＰＸＮと同期
するようになっており、マルチプレクサＭＰＸ１〜ＭＰ
ＸＮによって基準電圧ＶｔがコンパレータＣ１〜ＣＮに
入力されるときは、切換器ＳＷ１１〜ＳＷ１Ｎはレジス
タＲ１〜ＲＮにカウンタ回路Ｂ１〜ＢＮからのディジタ
ルデータを出力する。
【００８０】また、マルチプレクサＭＰＸ１〜ＭＰＸＮ
によってアナログ入力信号Ｓ１〜ＳＮがコンパレータＣ
１〜ＣＮに入力されるときは、切換器ＳＷ１１〜ＳＷ１
Ｎはカウンタ回路Ｂ１〜ＢＮからのディジタルデータを
直接切換器ＳＷ２１〜ＳＷ２Ｎに出力するようになって
いる。
によってアナログ入力信号Ｓ１〜ＳＮがコンパレータＣ
１〜ＣＮに入力されるときは、切換器ＳＷ１１〜ＳＷ１
Ｎはカウンタ回路Ｂ１〜ＢＮからのディジタルデータを
直接切換器ＳＷ２１〜ＳＷ２Ｎに出力するようになって
いる。
【００８１】切換器ＳＷ２１〜ＳＷ２Ｎの入力には、切
換器ＳＷ１１〜ＳＷ１Ｎの出力端とレジスタＲ１〜ＲＮ
の出力端とが接続されており、制御回路５からの切り換
え信号に従って、切換器ＳＷ１１〜ＳＷ１Ｎから供給さ
れるアナログ入力信号Ｓ１〜ＳＮのＡ／Ｄ変換値、また
はレジスタＲ１〜ＲＮから供給される基準電圧ＶｔのＡ
／Ｄ変換値を出力端子ＯＵＴ１〜ＯＵＴＮに出力する。
換器ＳＷ１１〜ＳＷ１Ｎの出力端とレジスタＲ１〜ＲＮ
の出力端とが接続されており、制御回路５からの切り換
え信号に従って、切換器ＳＷ１１〜ＳＷ１Ｎから供給さ
れるアナログ入力信号Ｓ１〜ＳＮのＡ／Ｄ変換値、また
はレジスタＲ１〜ＲＮから供給される基準電圧ＶｔのＡ
／Ｄ変換値を出力端子ＯＵＴ１〜ＯＵＴＮに出力する。
【００８２】第４の実施例のＡ／Ｄコンバータは、以上
説明したような構成となっており、アナログ入力信号Ｓ
１〜ＳＮをＡ／Ｄ変換するときは、マルチプレクサＭＰ
Ｘ１〜ＭＰＸＮによってアナログ入力信号Ｓ１〜ＳＮが
コンパレータＣ１〜ＣＮに入力されるようにする。ま
た、切換器ＳＷ１１〜ＳＷ１Ｎ、切換器ＳＷ２１〜ＳＷ
２Ｎによってカウンタ回路Ｂ１〜ＢＮからのディジタル
データが直接出力端子ＯＵＴ１〜ＯＵＴＮに出力される
ようにする。
説明したような構成となっており、アナログ入力信号Ｓ
１〜ＳＮをＡ／Ｄ変換するときは、マルチプレクサＭＰ
Ｘ１〜ＭＰＸＮによってアナログ入力信号Ｓ１〜ＳＮが
コンパレータＣ１〜ＣＮに入力されるようにする。ま
た、切換器ＳＷ１１〜ＳＷ１Ｎ、切換器ＳＷ２１〜ＳＷ
２Ｎによってカウンタ回路Ｂ１〜ＢＮからのディジタル
データが直接出力端子ＯＵＴ１〜ＯＵＴＮに出力される
ようにする。
【００８３】そして、アナログ入力信号Ｓ１〜ＳＮのレ
ベルとアナログスィープ電圧Ｖａとの大小関係をコンパ
レータＣ１〜ＣＮで比較し、両者の電圧が一致したとき
に一致検出信号がゲート回路Ｇ１〜ＧＮのリセット端子
Ｇａに出力される。この時、アナログスィープ電圧Ｖａ
に対応する各カウンタ回路Ｂ１〜ＢＮでのカウント値
が、アナログ入力信号Ｓ１〜ＳＮをＡ／Ｄ変換した結果
として出力端子ＯＵＴ１〜ＯＵＴＮから出力される。
ベルとアナログスィープ電圧Ｖａとの大小関係をコンパ
レータＣ１〜ＣＮで比較し、両者の電圧が一致したとき
に一致検出信号がゲート回路Ｇ１〜ＧＮのリセット端子
Ｇａに出力される。この時、アナログスィープ電圧Ｖａ
に対応する各カウンタ回路Ｂ１〜ＢＮでのカウント値
が、アナログ入力信号Ｓ１〜ＳＮをＡ／Ｄ変換した結果
として出力端子ＯＵＴ１〜ＯＵＴＮから出力される。
【００８４】一方、基準電圧ＶｔをＡ／Ｄ変換するとき
は、マルチプレクサＭＰＸ１〜ＭＰＸＮによって基準電
圧ＶｔがコンパレータＣ１〜ＣＮに入力され、切換器Ｓ
Ｗ１１〜ＳＷ１Ｎによってカウンタ回路Ｂ１〜ＢＮから
のディジタルデータがレジスタＲ１〜ＲＮに出力される
ようにする。
は、マルチプレクサＭＰＸ１〜ＭＰＸＮによって基準電
圧ＶｔがコンパレータＣ１〜ＣＮに入力され、切換器Ｓ
Ｗ１１〜ＳＷ１Ｎによってカウンタ回路Ｂ１〜ＢＮから
のディジタルデータがレジスタＲ１〜ＲＮに出力される
ようにする。
【００８５】そして、基準電圧ＶｔをＡ／Ｄ変換した結
果のディジタルデータをレジスタＲ１〜ＲＮに記憶して
おき、切換器ＳＷ２１〜ＳＷ２Ｎを切り換えてレジスタ
Ｒ１〜ＲＮに記憶されたディジタルデータを読み出し、
演算処理を行うことによってコンパレータのオフセット
補正を行う。
果のディジタルデータをレジスタＲ１〜ＲＮに記憶して
おき、切換器ＳＷ２１〜ＳＷ２Ｎを切り換えてレジスタ
Ｒ１〜ＲＮに記憶されたディジタルデータを読み出し、
演算処理を行うことによってコンパレータのオフセット
補正を行う。
【００８６】
【発明の効果】上述したように本発明によれば、Ａ／Ｄ
変換処理を高速に行うことが可能な回路を簡単で小規模
な回路構成で実現することができる。
変換処理を高速に行うことが可能な回路を簡単で小規模
な回路構成で実現することができる。
【００８７】また、アナログ入力信号をＡ／Ｄ変換処理
する回路として、１つのアナログ入力信号についてコン
パレータとラッチ回路とをそれぞれ設けるだけでよいの
で、多数のアナログ入力信号を同時にＡ／Ｄ変換処理す
る回路を構成する場合でも回路規模を小さくすることが
でき、製造コストが安価であるとともに高速処理が可能
な並列型Ａ／Ｄコンバータを実現することができる。
する回路として、１つのアナログ入力信号についてコン
パレータとラッチ回路とをそれぞれ設けるだけでよいの
で、多数のアナログ入力信号を同時にＡ／Ｄ変換処理す
る回路を構成する場合でも回路規模を小さくすることが
でき、製造コストが安価であるとともに高速処理が可能
な並列型Ａ／Ｄコンバータを実現することができる。
【００８８】また、基準信号を入力信号選択手段によっ
て選択してＡ／Ｄ変換を行い、そのＡ／Ｄ変換された結
果のディジタル値をレジスタに記憶するようにしたの
で、アナログ入力信号をＡ／Ｄ変換処理した結果の補正
を、上記基準信号のディジタル値を用いて行うことがで
きるようになり、コンパレータのオフセット補正を外部
回路によって行うようにすることができる。その結果、
コンパレータのオフセット補正を製造の途中工程で行う
必要がなく、製造コストを下げることができる。また、
温度変化や経時変化などによるコンパレータのオフセッ
トも補正することが可能となり、温度変化や経時変化等
による影響を排除してＡ／Ｄ変換処理を高精度に行うこ
とができる。
て選択してＡ／Ｄ変換を行い、そのＡ／Ｄ変換された結
果のディジタル値をレジスタに記憶するようにしたの
で、アナログ入力信号をＡ／Ｄ変換処理した結果の補正
を、上記基準信号のディジタル値を用いて行うことがで
きるようになり、コンパレータのオフセット補正を外部
回路によって行うようにすることができる。その結果、
コンパレータのオフセット補正を製造の途中工程で行う
必要がなく、製造コストを下げることができる。また、
温度変化や経時変化などによるコンパレータのオフセッ
トも補正することが可能となり、温度変化や経時変化等
による影響を排除してＡ／Ｄ変換処理を高精度に行うこ
とができる。
【図１】本発明のＡ／Ｄコンバータの一実施例を示すブ
ロック図である。
ロック図である。
【図２】アナログ入力信号とアナログのスィープ電圧と
の関係を示す特性図である。
の関係を示す特性図である。
【図３】本発明の第２の実施例を示し、並列型Ａ／Ｄコ
ンバータの一実施例を示すブロック図である。
ンバータの一実施例を示すブロック図である。
【図４】本発明の第３の実施例を示し、並列型Ａ／Ｄコ
ンバータの一実施例を示すブロック図である。
ンバータの一実施例を示すブロック図である。
【図５】本発明の第４の実施例を示し、並列型Ａ／Ｄコ
ンバータの一実施例を示すブロック図である。
ンバータの一実施例を示すブロック図である。
【図６】従来の並列型Ａ／Ｄコンバータの一例を示すブ
ロック図である。
ロック図である。
１ ディジタルスィープデータ発生器 ２ アナログスィープ電圧発生器 ３ 基準電圧発生器 ４、５ 制御回路 ６ ストレートバイナリグレイコード変換器 Ｒ、Ｒ１〜ＲＮ レジスタ Ｃ、Ｃ１〜ＣＮ コンパレータ Ｃａ 第１の入力端子 Ｃｂ 第２の入力端子 Ｌ、Ｌ１〜ＬＮ ラッチ回路 Ｌａ トリガー入力端子 Ｌｂ データ入力端子 Ｇ１〜ＧＮ ゲート回路 Ｇａ リセット端子 Ｇｂ 信号入力端子 Ｇｃ セット端子 Ｂ１〜ＢＮ カウンタ回路 Ｂａ クロック信号入力端子 Ｂｂ リセット端子 ＭＰＸ マルチプレクサ ＳＷ 切換器 ＴIN、Ｔ１〜ＴＮ 外部入力端子 ＳIN、Ｓ１〜ＳＮ アナログ入力信号 Ｖａ スィープ電圧 Ｖｂ グレイ・コード Ｖｄ スィープデータ Ｖｃ 一致検出信号 Ｖｔ 基準電圧 ＣＫ クロック信号入力端子 ＳＴ スタート信号入力端子
Claims (3)
- 【請求項１】 基準信号を発生させるための基準信号発
生手段と、 外部から与えられるアナログ入力信号と上記基準信号の
どちらか一方を選択するための入力信号選択手段と、 時間経過に応じてデータ値が変化するディジタルのスィ
ープデータを発生させるスィープデータ発生器と、 上記スィープデータ発生器から出力されるディジタルの
スィープデータの変化に対応してその大きさが連続的に
変化するアナログ電圧を発生させるスィープ電圧発生器
と、 上記入力信号選択手段によって選択された信号が与えら
れる第１の入力端子、および上記スィープ電圧発生器か
ら出力されたアナログ電圧が与えられる第２の入力端子
を有し、上記第１の入力端子および第２の入力端子に供
給される信号の大きさが一致したときに一致検出信号を
出力するコンパレータと、 上記コンパレータから出力される一致検出信号が与えら
れるトリガー入力端子、および上記スィープデータ発生
器から出力されるディジタルのスィープデータが与えら
れるデータ入力端子を有し、上記トリガー入力端子に一
致検出信号が与えられた時に、上記データ入力端子に与
えられているスィープデータをラッチして出力するラッ
チ回路と、 上記ラッチ回路から出力されたスィープデータを一時的
に記憶するためのレジスタと、 上記ラッチ回路から出力されたデータと上記レジスタに
記憶されたデータのどちらか一方を選択して出力する出
力信号選択手段とを備えたことを特徴とするＡ／Ｄコン
バータ。 - 【請求項２】 基準信号を発生させるための基準信号発
生手段と、 時間経過に応じてデータ値が変化するディジタルのスィ
ープデータを発生させるスィープデータ発生器と、 上記スィープデータ発生器から出力されるディジタルの
スィープデータの変化に対応してその大きさが連続的に
変化するアナログ電圧を発生させるスィープ電圧発生器
と、 外部から与えられる複数のアナログ入力信号に対応して
設けられた複数のアナログ信号入力端子と、 上記アナログ入力信号と上記基準信号のどちらか一方を
選択するための入力信号選択手段であって、上記複数の
アナログ信号入力端子に対応して設けられた複数の入力
信号選択手段と、 上記入力信号選択手段によって選択された信号が与えら
れる第１の入力端子、および上記スィープ電圧発生器か
ら出力されたアナログ電圧が与えられる第２の入力端子
を有し、上記第１の入力端子および第２の入力端子に供
給される信号の大きさが一致したときに一致検出信号を
出力するコンパレータであって、上記複数の入力信号選
択手段に対応して設けられた複数のコンパレータと、 上記コンパレータから出力される一致検出信号が与えら
れるトリガー入力端子、および上記スィープデータ発生
器から出力されるディジタルのスィープデータが与えら
れるデータ入力端子を有し、上記トリガー入力端子に一
致検出信号が与えられた時に、データ入力端子に与えら
れているスィープデータをラッチして出力するラッチ回
路であって、上記複数のコンパレータに対応して設けら
れている複数のラッチ回路と、 上記ラッチ回路から出力されたスィープデータを一時的
に記憶するためのレジスタであって、上記複数のラッチ
回路に対応して設けられている複数のレジスタと、 上記ラッチ回路から出力されたデータと上記レジスタに
記憶されたデータのどちらか一方を選択し出力する出力
信号選択手段であって、上記複数のラッチ回路に対応し
て設けられている複数の出力信号選択手段とを備えたこ
とを特徴とするＡ／Ｄコンバータ。 - 【請求項３】 上記基準信号発生手段は、複数種類の基
準電圧を発生するように構成されていることを特徴とす
る請求項１または請求項２記載のＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25241493A JPH0786937A (ja) | 1993-09-14 | 1993-09-14 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25241493A JPH0786937A (ja) | 1993-09-14 | 1993-09-14 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786937A true JPH0786937A (ja) | 1995-03-31 |
Family
ID=17237022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25241493A Withdrawn JPH0786937A (ja) | 1993-09-14 | 1993-09-14 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786937A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015220637A (ja) * | 2014-05-19 | 2015-12-07 | 株式会社デンソー | Ａｄ変換装置 |
| JP2021069107A (ja) * | 2019-10-18 | 2021-04-30 | シャープ株式会社 | 固体撮像素子 |
-
1993
- 1993-09-14 JP JP25241493A patent/JPH0786937A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015220637A (ja) * | 2014-05-19 | 2015-12-07 | 株式会社デンソー | Ａｄ変換装置 |
| JP2021069107A (ja) * | 2019-10-18 | 2021-04-30 | シャープ株式会社 | 固体撮像素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |