WO2022241698A1 - 模数转换电路、集成芯片、显示装置及模数转换方法 - Google Patents

模数转换电路、集成芯片、显示装置及模数转换方法 Download PDF

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WO2022241698A1
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analog signal
digital signal
signal
voltage dividing
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宋一帆
王鑫乐
韩文超
王鸣明
陈婉芝
刘静
林正日
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京东方科技集团股份有限公司
北京京东方光电科技有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Definitions

  • the present disclosure relates to the field of electronic technology, and in particular, to an analog-to-digital conversion circuit, an integrated chip, a display device, and an analog-to-digital conversion method.
  • ADC Analog-to-Digital Converter
  • the conversion accuracy and cost of the ADC mainly depend on the ADC bit width.
  • the purpose of the present disclosure is to provide an analog-to-digital conversion circuit, an integrated chip, a display device and an analog-to-digital conversion method.
  • an analog-to-digital conversion circuit includes:
  • the first conversion circuit is configured to convert the original analog signal to obtain a first digital signal with a first bit width
  • At least one voltage dividing circuit for each voltage dividing circuit, configured to divide the first-level analog signal to obtain a second-level analog signal, wherein the first-level analog signal is the original analog signal, or The second level analog signal output by the previous voltage dividing circuit adjacent to the voltage dividing circuit;
  • the second conversion circuit corresponding to the voltage divider circuit is configured to convert the received second-level analog signal according to a preset algorithm to obtain a second digital signal with a second bit width;
  • a control calculation circuit configured to obtain a target digital signal with a third bit width according to the first digital signal and the second digital signal
  • the third bit width is greater than the first bit width, and the third bit width is greater than the second bit width.
  • the voltage dividing circuit includes a plurality of voltage dividing resistors, and a first switch tube corresponding to each voltage dividing resistor;
  • the multiple voltage dividing resistors are connected in series;
  • each voltage dividing resistor is connected to the first end of the corresponding first switching tube;
  • each first switch tube is connected to each other, and is connected to the second conversion circuit corresponding to the voltage divider circuit, and the control end of each first switch tube is connected to the control calculation circuit;
  • the first terminal of the first voltage-dividing resistor is used to input the first-stage analog signal, and the second terminal of the last voltage-dividing resistor is grounded.
  • the number of voltage dividing circuits in the at least one voltage dividing circuit is one;
  • the first level analog signal is the original analog signal.
  • the number of voltage dividing circuits in the at least one voltage dividing circuit is multiple, and the multiple voltage dividing circuits are connected in series;
  • the first-stage analog signal is a second-stage analog signal output by a previous voltage-dividing circuit connected in series with the voltage-dividing circuit.
  • the number of voltage dividing circuits in the at least one voltage dividing circuit is multiple, and the multiple voltage dividing circuits are connected in parallel;
  • the first level analog signal is the original analog signal.
  • control computing circuit is specifically configured to control a first switch transistor of at least one of the voltage dividing circuits to turn on according to the first digital signal.
  • the first conversion circuit includes a first analog-to-digital converter with the first bit width and a second switch tube;
  • the first end of the second switch tube is configured to input the original analog signal
  • the second end of the second switch tube is electrically connected to the input end of the first analog-to-digital converter
  • the second switch The control terminal of the tube is electrically connected to the control calculation circuit, and the output terminal of the first analog-to-digital converter is electrically connected to the control calculation circuit;
  • the control calculation circuit is specifically configured to control the second switching tube to turn on at the first sampling moment, and control the second switching tube to turn off at the second sampling moment, wherein the first sampling moment is earlier than The second sampling moment.
  • the second conversion circuit includes a second analog-to-digital converter
  • the input end of the second analog-to-digital converter is electrically connected to the second end of each first switching tube in the corresponding voltage divider circuit, and the output end of the second analog-to-digital converter is connected to the control calculation circuit electrical connection;
  • the control calculation circuit is specifically configured to, if the first digital signal is within a first preset range, control the first one of the at least one voltage divider circuit in the voltage divider circuit at the second sampling moment.
  • the first switch tube corresponding to the voltage dividing resistor is turned on; if the first digital signal is within a second preset range, then according to the first digital signal, control the voltage dividing circuit in the second sampling moment A first switch tube of at least one voltage dividing circuit is turned on.
  • control computing circuit is specifically configured to:
  • the sum of the adjusted digital signal and the second digital signal is used as the target digital signal.
  • the bit width of the first analog-to-digital converter is equal to the bit width of the second analog-to-digital converter.
  • the preset algorithm is an A-law 13-fold algorithm.
  • an integrated chip including any one of the above-mentioned analog-to-digital conversion circuits.
  • a display device including the above-mentioned integrated chip.
  • an analog-to-digital conversion method applied to any one of the analog-to-digital conversion circuits described in the first aspect including:
  • the first-level analog signal is divided by one of the at least one voltage-dividing circuit to obtain a second-level analog signal, wherein the first-level analog signal is the original analog signal, or is the same as the original analog signal.
  • the second level analog signal obtained by the previous voltage dividing circuit adjacent to one voltage dividing circuit;
  • the third bit width is greater than the first bit width, and the third bit width is greater than the second bit width.
  • the number of voltage dividing circuits in the at least one voltage dividing circuit is one;
  • the step of dividing the first-level analog signal by one of the at least one voltage-dividing circuit to obtain the second-level analog signal includes:
  • the first-level analog signal is divided by controlling the conduction of a switch in the voltage dividing circuit to obtain the second-level analog signal, wherein the first-level analog
  • the signal is the original analog signal.
  • the number of voltage dividing circuits in the at least one voltage dividing circuit is multiple, and the multiple voltage dividing circuits are connected in series;
  • the step of dividing the first-level analog signal by one of the at least one voltage-dividing circuit to obtain the second-level analog signal includes:
  • the first digital signal by controlling the conduction of a switch in one of the at least one voltage dividing circuit to divide the first level of analog signal, the second level of analog signal, wherein the first-level analog signal is a second-level analog signal output by a previous voltage dividing circuit adjacent to the one voltage dividing circuit.
  • the number of voltage dividing circuits in the at least one voltage dividing circuit is multiple, and the multiple voltage dividing circuits are connected in parallel;
  • the step of dividing the first-level analog signal by one of the at least one voltage-dividing circuit to obtain the second-level analog signal includes:
  • the first digital signal by controlling the conduction of a switch in one of the at least one voltage dividing circuit to divide the first level of analog signal, the second level of analog signal, wherein the first level analog signal is the original analog signal.
  • the second stage if the first digital signal is within the first preset range, by controlling the conduction of a switch in one of the at least one voltage divider circuits, the second stage an analog signal equal to said original analog signal;
  • the first digital signal is within the second preset range, according to the first digital signal, by controlling the conduction of a switch tube in one of the at least one voltage dividing circuit to control the conduction of the The original analog signal is divided to obtain the second-level analog signal.
  • the obtaining the target digital signal of the third bit width according to the first digital signal and the second digital signal includes:
  • the sum of the adjusted digital signal and the second digital signal is used as the target digital signal.
  • FIG. 1 is a schematic structural diagram of an analog-to-digital conversion circuit provided by an embodiment of the present disclosure
  • FIG. 2 is a schematic structural diagram of another analog-to-digital conversion circuit provided by an embodiment of the present disclosure
  • Fig. 3 is the curve schematic diagram of A rate 13 fold line algorithm
  • FIG. 4 is a schematic structural diagram of another analog-to-digital conversion circuit provided by an embodiment of the present disclosure.
  • FIG. 5 is a schematic structural diagram of another analog-to-digital conversion circuit provided by an embodiment of the present disclosure.
  • FIG. 6 is a schematic structural diagram of an analog-to-digital conversion method provided by an embodiment of the present disclosure.
  • an analog-to-digital conversion circuit may include: a control calculation circuit 10, a first conversion circuit 20, at least one voltage divider circuit 30, and a second conversion circuit corresponding to the voltage divider circuit 40.
  • the first conversion circuit 20 is configured to convert the original analog signal to obtain a first digital signal with a first bit width
  • each voltage divider circuit 30 is configured to divide the first-level analog signal to obtain a second-level analog signal, wherein the first-level analog signal is the original analog signal, or combined with the divided The second level analog signal output by the previous voltage divider circuit adjacent to the voltage circuit;
  • the second conversion circuit 40 corresponding to the voltage divider circuit 30 is configured to convert the received second-level analog signal according to a preset algorithm to obtain a second digital signal with a second bit width;
  • the control calculation circuit 10 is configured to obtain a target digital signal with a third bit width according to the first digital signal and the second digital signal;
  • the third bit width is greater than the first bit width, and the third bit width is greater than the second bit width.
  • the first conversion circuit converts the original analog signal to obtain a digital signal with a first bit width
  • the voltage divider circuit divides the voltage of the first-level analog signal to obtain a second-level analog signal
  • the first-level analog signal is the original analog signal or the second-level analog signal output by the previous voltage-dividing circuit adjacent to the voltage-dividing circuit
  • the second conversion circuit performs the received second-level analog signal according to a preset algorithm Convert to obtain the second digital signal with the second bit width
  • control the calculation circuit to obtain the target digital signal with the third bit width according to the first digital signal and the second digital signal
  • the third bit width is greater than the first bit width
  • the third bit width is greater than the first bit width
  • the third bit width is greater than the second bit width
  • the bit width of the obtained target digital signal is greater than the bit width of the first digital signal obtained by the first conversion circuit, and also greater than the bit width of the second digital signal obtained by the second conversion circuit, so it is larger than the current In the prior art, the bit
  • the analog-to-digital conversion circuit provided by the embodiments of the present disclosure may include a voltage divider circuit and a second conversion circuit, or may include multiple voltage divider circuits and multiple second conversion circuits, which will be described respectively below.
  • the number of voltage divider circuits in at least one voltage divider circuit in the analog-to-digital conversion circuit is one, that is, the analog-to-digital conversion circuit includes a voltage divider circuit and a second conversion circuit:
  • FIG. 2 it is a schematic structural diagram of an analog-to-digital conversion circuit provided by an embodiment of the present disclosure. It can be seen from FIG. 2 that the voltage divider circuit 20 includes 2n voltage divider resistors and 2n first switch tubes, and the voltage divider resistors correspond to the first switch tubes one by one;
  • each first switching tube is connected to each other and is connected to the input end of the second conversion circuit, and the control end of each first switching tube is connected to the control calculation circuit 10 for receiving the control sent by the control calculation circuit 10 signal to control the conduction and disconnection of the first switch tube;
  • n is a positive integer.
  • the voltage dividing resistor has a first terminal and a second terminal
  • the first switch tube has a control terminal, a first terminal and a second terminal
  • the second switch tube has a control terminal, first end and second end.
  • the first-stage analog signal input to the voltage divider circuit 30 is the original analog signal, and the original analog signal is divided by 2 n voltage divider resistors, and the divided analog signal is input to the second conversion circuit 40 .
  • the first conversion circuit may include a second switch tube G0 and a first analog-to-digital converter ADC1 with a first bit width
  • the second conversion circuit may include a second analog-to-digital converter ADC2
  • the control calculation circuit 10 may It is MCU (Microcontroller Unit, micro control unit).
  • the specific connection between the circuits can be as follows: the first end of the second switch tube G0 is used to input the original analog signal, the second end of the second switch tube G0 is connected to the input end of ADC1, and the second switch tube G0
  • the control terminal of G0 is connected with the MCU, and is used to receive the control signal that controls the second switching tube G to be turned on and off;
  • the output terminal of ADC1 is connected to the MCU, and is used to input the first digital signal to the MCU;
  • the second end of (G1, G2, G3...G2 n ) is connected to the input end of ADC2;
  • the output end of ADC2 is connected to the MCU for inputting the second digital signal to the MCU.
  • the MCU controls the gate voltage of the switch tube G0 to turn on the switch tube G0, the original analog signal is input to ADC1, and the original analog signal is converted by ADC1 to obtain the first bit width
  • the first digital signal at the second sampling moment, the MCU controls the second switching tube G0 to turn off by controlling the gate voltage of the second switching tube G0, and determines to control one of the first digital signals in the voltage divider circuit 30 according to the first digital signal.
  • the switching tube is turned on, so that the original analog signal is divided by 2 n voltage dividing resistors, and the second-stage analog signal obtained by voltage division is input to the second conversion circuit 40 by controlling the determined conduction of the first switching tube.
  • the second conversion circuit 40 converts the received second-level analog signal according to a preset algorithm to obtain a second digital signal with a second bit width, and the MCU obtains a third bit width according to the first digital signal and the second digital signal target digital signal.
  • the first sampling moment is earlier than the second sampling moment, that is, the collected original analog signal is converted first, and then the collected original analog signal is divided into voltages.
  • the MCU determines to control a switch in the voltage divider circuit 20 to turn on according to the first digital signal, it can first judge the range where the original analog signal is located, and then determine whether to divide the voltage according to the range.
  • the specific method can be as follows: When the digital signal is within the first preset range, the original analog signal is directly input to ADC2; when the first digital signal is within the second preset range, the original analog signal is input to ADC2 after voltage division.
  • both end values of the second preset range are smaller than any value in the first preset range, for example, the first preset range is 0 and 1, and the second preset range is greater than 1.
  • the MCU controls the first switch tube G1 to be turned on; if it is determined that the original analog signal is input to ADC2 after voltage division, the MCU determines the first switch tube that needs to be turned on according to the first digital signal , specifically, the first switch tube that needs to be turned on can be determined by the following formula:
  • X is the bit number corresponding to the first switch to be turned on
  • n is the bit width of ADC2
  • adc1 is the first digital signal.
  • n 8
  • the first digital signal is 5.
  • X 255
  • the first switch tube G255 is turned on.
  • the original analog signal will be divided by 256 voltage dividing resistors. Since the 255th switching tube is turned on, the analog signal input to ADC2 is a signal obtained by dividing the voltage of the ground through two resistors (R255 and R256).
  • the MCU determines whether to perform voltage division processing on the original analog signal. If no voltage division processing is performed, the original analog signal is directly input to ADC2. If it is determined to perform voltage division, the original analog signal is divided. Voltage processing, and determine which first switching tube is turned on through calculation, so that the signal input to ADC2 is the ground voltage of the position of the first switching tube being turned on, and ADC2 performs the input analog signal according to the preset algorithm converted to obtain a second digital signal with a second bit width.
  • the analog signal is converted according to the preset algorithm, that is, the analog signal is first amplified according to the preset algorithm, and then the amplified analog signal is converted from analog to digital.
  • the analog signal can be converted in ADC2
  • the analog signal can also be amplified in the MCU, and the analog signal can also be amplified in other modules. If the conversion is performed in the MCU or other modules, the analog signal is first sent to the MCU or other modules, through The preset algorithm amplifies the analog signal in the MCU or other modules, and then sends the amplified analog signal to ADC2, and performs analog-to-digital conversion on the amplified analog signal through ADC2.
  • the preset algorithm in the embodiment of the present disclosure may be the A rate 13 broken line algorithm.
  • the A rate 13 broken line algorithm uses 1/4096 as the minimum quantization unit for uniform quantization of linear coding.
  • the non-uniform coding reduces the small-signal quantization step by 16 times, which is equivalent to improving the signal-to-noise ratio of the small signal by 20dB.
  • the small analog signal is amplified by 16 times through the A-rate 13-fold line algorithm, and then converted by ADC2 to obtain the second digital signal value of the second bit width.
  • bit width of ADC1 and the bit width of ADC2 may be the same, and both may be the first bit width, such as 8 bits.
  • the MCU can adjust the first digital signal based on the preset value, and use the sum of the adjusted digital signal and the second digital signal as the target digital signal.
  • the preset value may correspond to a preset algorithm, for example, if the preset algorithm is an A-law 13-fold algorithm, then the preset value is 16. If the preset algorithm is another algorithm, the preset value also needs to be changed.
  • two analog-to-digital converters with the same bit width can be used, for example, two 8-bit low-bit-width analog-to-digital converters ADC 1 and ADC 2 with the same reference voltage can be used, and the A-law 13-fold line algorithm can be used to analyze the first The secondary analog signal is converted.
  • the voltage dividing resistor and the same number of first switching tubes corresponding to it form a voltage dividing circuit;
  • the MCU controls to turn on the gate of the second switching tube G0, the original analog signal is input to ADC1, and ADC1 converts the original analog signal to obtain the first digital signal. Since an 8-bit analog-to-digital converter is used, the first The digital signal value adc1 is an integer between 0 and 255;
  • ADC 1 and ADC 2 are the same analog-to-digital conversion
  • the preset algorithm is the A-law 13 broken line algorithm, if the (0-1/64) interval of the algorithm is selected to amplify the signal input to ADC2, the second-stage analog signal input to the front end of ADC2 must be ADC2 within the range of (0 to 1/64) of the range.
  • each voltage dividing resistor in the embodiment of the present invention may be the same or different. If the resistance value of each voltage dividing resistor is the same, the obtained analog signal after voltage division is more accurate.
  • the second digital signal value adc2 output by ADC 2 at this time is the digital signal value obtained by converting the second-level analog signal through PCM encoding using the A-law 13-fold line, that is, without using the A-law 13-fold line 16 times the value of the digital signal output by the method;
  • ADC (adc1-1) ⁇ 16+adc2;
  • ADC is the target digital signal
  • adc1 is the first digital signal
  • adc2 is the second digital signal.
  • ADC adc2
  • the digital signal value of high bit width can be obtained by sampling with two low bit width analog-to-digital converters, thereby improving the conversion precision of the digital signal.
  • the number of voltage divider circuits in at least one voltage divider circuit in the analog-to-digital conversion circuit is multiple, that is, the analog-to-digital conversion circuit includes multiple voltage divider circuits and multiple second conversion circuits:
  • connection mode of the voltage divider circuits 20 can be serial connection, parallel connection, part series connection and part parallel connection, which can be set according to actual needs in specific implementation.
  • FIG. 1 it is an analog-to-digital conversion circuit provided by an embodiment of the present disclosure. It can be seen from Fig. 1 that a plurality of voltage dividing circuits 20 are connected in series, the first voltage dividing circuit divides the original analog signal, and the second voltage dividing circuit divides the analog signal after the second voltage dividing circuit Divide the pressure, and so on.
  • each voltage dividing circuit is as described above, and will not be repeated here.
  • the original analog signal is first input into the first conversion circuit, and the first conversion circuit converts the original analog signal to obtain the first digital signal, and the control calculation circuit determines to open the first voltage divider according to the first digital signal A switch tube in the circuit, after the original analog signal is divided by the voltage divider circuit, the first second-level analog signal is obtained, and the first second conversion circuit converts the first second-level analog signal according to the preset algorithm.
  • the control calculation unit perform conversion to obtain the first second digital signal, control the calculation circuit to control the first second conversion circuit to stop receiving the analog signal, and determine to turn on a switch tube in the second voltage divider circuit according to the first second digital signal , the second voltage divider circuit receives the second-level analog signal output by the first voltage-divider circuit, divides the received second-level analog signal, and obtains the second second-level analog signal, and the second second-level analog signal.
  • the conversion circuit converts the second second-level analog signal according to the preset algorithm to obtain the second second digital signal, and the control calculation unit determines to turn on one of the third voltage divider circuits according to the second second digital signal
  • the control calculation unit finally determines the target digital signal according to the received first digital signal and at least one second digital signal.
  • each second conversion circuit may be the same or different.
  • FIG. 4 it is another analog-to-digital conversion circuit provided by an embodiment of the present disclosure. As can be seen from Figure 4, it includes 4 voltage divider circuits and 4 second conversion circuits, wherein the 4 voltage divider circuits are connected in parallel, and all input the original analog signal, that is, they all divide the original analog signal, and then The divided analog signals are input to respective corresponding second conversion circuits for conversion.
  • the specific implementation method of this circuit can refer to the method in Figure 1, but the input of part of the voltage divider circuit in Figure 1 is the analog signal after the voltage division of the previous voltage divider circuit, and the input of each voltage divider circuit in Figure 4 is Raw analog signal.
  • FIG. 5 it is another analog-to-digital conversion circuit provided by an embodiment of the present disclosure.
  • the first voltage dividing circuit and the second voltage dividing circuit are connected in series, and the third voltage dividing circuit and the fourth voltage dividing circuit are connected in parallel.
  • the switch tube mentioned in the above embodiments of the present invention may be a thin film transistor (TFT, Thin Film Transistor), or a metal oxide semiconductor field effect transistor (MOS, Metal Oxide Semiconductor), which is not limited here.
  • TFT Thin Film Transistor
  • MOS Metal Oxide Semiconductor
  • the control terminals of the above-mentioned switching transistors are used as their gates, and depending on the type of transistor and the input signal, the first terminal can be used as a source, and the second terminal can be used as a drain; or the first terminal can be used as a drain pole, and the second end is used as the source, and no specific distinction is made here.
  • multiple voltage dividing circuits are connected in parallel, as shown in Figure 4 and Figure 5, the input terminals of multiple voltage dividing circuits are connected to each other, and the output terminals of multiple voltage dividing circuits are indirectly connected to MCU, for example, each The output end of each voltage dividing circuit is connected to the input end of a second conversion circuit corresponding to it, and the output end of the second conversion circuit corresponding to it is connected to the MCU.
  • this disclosure also provides an analog-to-digital conversion method, which is applied to any of the above-mentioned analog-to-digital conversion circuits.
  • the problem-solving principle of this method is similar to that of the aforementioned analog-to-digital conversion circuit.
  • the implementation of the digital conversion circuit will not be repeated here.
  • the analog-to-digital conversion method provided by the present disclosure includes the following steps:
  • the third bit width is greater than the first bit width, and the third bit width is greater than the second bit width.
  • the original analog signal is converted by the first conversion circuit to obtain a digital signal of the first bit width
  • the first-stage analog signal is divided by the voltage divider circuit to obtain the second-stage analog signal.
  • the first-level analog signal is the original analog signal or the second-level analog signal obtained by the previous voltage-dividing circuit adjacent to the voltage-dividing circuit
  • the second conversion circuit converts the received second-level analog signal according to a preset algorithm , to obtain the second digital signal with the second bit width, and finally according to the first digital signal and the second digital signal, obtain the target digital signal with the third bit width, the third bit width is greater than the first bit width, and the third bit width is greater than
  • the second bit width because the bit width of the obtained target digital signal is greater than the bit width of the first digital signal obtained by the first conversion circuit, and also greater than the bit width of the second digital signal obtained by the second conversion circuit, so it is wider than the prior art
  • the bit width of the output digital signal is large, so that the precision of the output digital signal can be improved.
  • the number of voltage dividing circuits in at least one voltage dividing circuit is one;
  • the step of dividing the first-level analog signal by one of the at least one voltage-dividing circuit to obtain the second-level analog signal includes:
  • the first-level analog signal is divided by controlling the conduction of a switch in the voltage dividing circuit to obtain the second-level analog signal, wherein the first-level analog
  • the signal is the original analog signal.
  • multiple voltage dividing circuits in at least one voltage dividing circuit, and the multiple voltage dividing circuits are connected in series;
  • the step of dividing the first-level analog signal by one of the at least one voltage-dividing circuit to obtain the second-level analog signal includes:
  • the first level analog signal is divided to obtain the second level analog signal , wherein the first-level analog signal is a second-level analog signal output by a previous voltage dividing circuit adjacent to the one voltage dividing circuit.
  • multiple voltage dividing circuits in at least one voltage dividing circuit, and the multiple voltage dividing circuits are connected in parallel;
  • the step of dividing the first-level analog signal by one of the at least one voltage-dividing circuit to obtain the second-level analog signal includes:
  • the first digital signal by controlling the conduction of a switch in one of the at least one voltage dividing circuit to divide the first level of analog signal, the second level of analog signal, wherein the first level analog signal is the original analog signal.
  • the second stage analog a signal equal to said original analog signal
  • the original analog signal is divided by controlling the conduction of a switch in the voltage dividing circuit to obtain the second stage analog signal.
  • the obtaining the target digital signal of the third bit width according to the first digital signal and the second digital signal includes:
  • the sum of the adjusted digital signal and the second digital signal is used as the target digital signal.
  • the preset algorithm is an A-law 13-fold algorithm.
  • an embodiment of the present disclosure further provides an integrated chip, where the integrated chip includes any one of the analog-to-digital conversion circuits described above.
  • the problem-solving principle of the integrated chip is similar to that of the aforementioned analog-to-digital conversion circuit, so the implementation of the integrated chip can refer to the implementation of the aforementioned analog-to-digital conversion circuit, and the repetitions will not be repeated here.
  • an embodiment of the present disclosure further provides a display device, which includes any one of the above integrated chips.
  • the problem-solving principle of the display device is similar to the aforementioned analog-to-digital conversion circuit in the integrated chip, so the implementation of the display device can refer to the implementation of the aforementioned analog-to-digital conversion circuit in the integrated chip, and the repetitions will not be repeated here.
  • the display device may be any product or component with a display function such as a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital photo frame, a navigator, and the like.
  • a display function such as a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital photo frame, a navigator, and the like.
  • Other essential components of the display device should be understood by those of ordinary skill in the art, and will not be repeated here, nor should they be used as limitations on the present disclosure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本公开实施例公开模数转换电路、集成芯片、显示装置及模数转换方法，第一转换电路对原始模拟信号进行转换，得到第一位宽的数字信号，分压电路对第一级模拟信号进行分压，得到第二级模拟信号，第一级模拟信号为原始模拟信号或与分压电路相邻的上一个分压电路得到的第二级模拟信号，第二转换电路根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号，控制计算电路根据第一数字信号和第二数字信号，得到第三位宽的目标数字信号，由于目标数字信号的位宽大于第一转换电路得到的第一数字信号的位宽，也大于第二转换电路得到的第二数字信号的位宽，因此比现有技术中输出的数字信号的位宽高，从而能够提高输出的数字信号的精度。

Description

模数转换电路、集成芯片、显示装置及模数转换方法 技术领域
本公开涉及电子技术领域，具体而言，涉及一种模数转换电路、集成芯片、显示装置及模数转换方法。
背景技术
模数转换器(Analog-to-Digital Converter，ADC)主要用于将模拟信号转换为数字信号，随着科学技术的发展，ADC被广泛应用到各种需要处理模拟传感器信号的测量系统中，比如测量压力、流量、速度和温度的数据采集系统。一般而言，这些信号属于时域签名，以脉冲或阶跃函数的形式出现。在任何设计中，理解这些类型应用的总系统精度始终都是非常重要的，尤其是那些需要对波形中极小的灵敏度和变化进行量化的系统。
当前，ADC的转换精度以及成本大小主要取决于ADC位宽的高低，ADC位宽越高，ADC的采样精度越高，由于ADC的成本随ADC位宽成指数增高，为了节省成本，通常使用低位宽的ADC对模拟信号进行转换，然而，低位宽的ADC会导致转换后的数字信号精确度低。
发明内容
本公开的目的在于提供一种模数转换电路、集成芯片、显示装置及模数转换方法。
根据本公开的第一个方面，一种模数转换电路，包括：
第一转换电路，被配置为对原始模拟信号进行转换，得到第一位宽的第一数字信号；
至少一个分压电路，针对每个分压电路，被配置为对第一级模拟信号进行分压，得到第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号，或与分压电路相邻的上一个分压电路输出的第二级模拟信号；
与分压电路对应的第二转换电路，被配置为根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号；
控制计算电路，被配置为根据所述第一数字信号和所述第二数字信号，得到第三位宽的目标数字信号；
其中，所述第三位宽大于所述第一位宽，且所述第三位宽大于所述第二位宽。
在一些示例中，所述分压电路包括多个分压电阻、与每个分压电阻对应的第一开关管；
所述多个分压电阻串联连接；
串联连接后的分压电阻中，每个分压电阻的第一端和与其对应的第一开关管的第一端连接；
每个第一开关管的第二端相互连接，且和与所述分压电路对应的第二转换电路连接，每个第一开关管的控制端与所述控制计算电路连接；
首个分压电阻的第一端用于输入所述第一级模拟信号，末个分压电阻的第二端接地。
在一些示例中，所述至少一个分压电路中分压电路的数量为一个；
所述第一级模拟信号为所述原始模拟信号。
在一些示例中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路串联连接；
所述第一级模拟信号为与所述分压电路串联的上一个分压电路输出的第二级模拟信号。
在一些示例中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路并联连接；
所述第一级模拟信号为所述原始模拟信号。
在一些示例中，所述控制计算电路，具体被配置为根据所述第一数字信号控制所述分压电路中至少一个分压电路的一个第一开关管导通。
在一些示例中，所述第一转换电路包括所述第一位宽的第一模数转换器 和第二开关管；
所述第二开关管的第一端被配置为输入所述原始模拟信号，所述第二开关管的第二端与所述第一模数转换器的输入端电连接，所述第二开关管的控制端与所述控制计算电路电连接，所述第一模数转换器的输出端与所述控制计算电路电连接；
所述控制计算电路具体被配置为，在第一采样时刻控制所述第二开关管导通，在第二采样时刻控制所述第二开关管断开，其中，所述第一采样时刻早于所述第二采样时刻。
在一些示例中，所述第二转换电路包括第二模数转换器；
所述第二模数转换器的输入端和与其对应的分压电路中的每个第一开关管的第二端电连接，所述第二模数转换器的输出端与所述控制计算电路电连接；
所述控制计算电路具体被配置为，若所述第一数字信号在第一预设范围内，则在所述第二采样时刻控制与所述分压电路中的至少一个分压电路的首个分压电阻对应的第一开关管导通；若所述第一数字信号在第二预设范围内，则根据所述第一数字信号，在所述第二采样时刻控制所述分压电路中的至少一个分压电路的一个第一开关管导通。
在一些示例中，所述控制计算电路具体被配置为：
基于预设值对所述第一数字信号进行调整；
将调整后的数字信号与所述第二数字信号的和作为所述目标数字信号。在一些示例中，所述第一模数转换器的位宽等于所述第二模数转换器的位宽。
在一些示例中，所述预设算法为A律13折线算法。
根据本公开第二方面，提供一种集成芯片，包括以上所述的任一一种模数转换电路。
根据本公开第三方面，提供一种显示装置，包括以上所述的集成芯片。
根据本公开的第四方面，提供一种模数转换方法，应用于第一方面中任一所述的模数转换电路，包括：
通过所述第一转换电路对接收到的原始模拟信号进行转换，得到第一位宽的第一数字信号；
通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号，或与所述一个分压电路相邻的上一个分压电路得到的第二级模拟信号；
通过所述第二转换电路根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号；
根据所述第一数字信号和所述第二数字信值，得到第三位宽的目标数字信号；
其中，所述第三位宽大于所述第一位宽，且，所述第三位宽大于所述第二位宽。
在一些示例中，所述至少一个分压电路中分压电路的数量为一个；
所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
根据所述第一数字信号，通过控制分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号。
在一些示例中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路串联连接；
所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为与所述一个分压电路相邻的上一个分压电路输出的第二级模拟信号。
在一些示例中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路并联连接；
所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号。
在一些示例中，若所述第一数字信号在第一预设范围内，则通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通使所述第二级模拟信号等于所述原始模拟信号；
若所述第一数字信号在第二预设范围内，则根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通对所述原始模拟信号进行分压，得到所述第二级模拟信号。
在一些示例中，述根据所述第一数字信号和所述第二数字信号，得到所述第三位宽的目标数字信号，包括：
基于预设值对所述第一数字信号进行调整；
将调整后的数字信号与所述第二数字信号的和作为所述目标数字信号。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
图1为本公开实施例提供的一种模数转换电路的结构示意图；
图2为本公开实施例提供的另一种模数转换电路的结构示意图；
图3为A率13折线算法的曲线示意图；
图4为本公开实施例提供的另一种模数转换电路的结构示意图；
图5为本公开实施例提供的另一种模数转换电路的结构示意图；
图6为本公开实施例提供的一种模数转换方法的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
如图1所示，本公开实施例提供的一种模数转换电路，可以包括：控制计算电路10、第一转换电路20、至少一个分压电路30、与分压电路对应的第二转换电路40。
第一转换电路20，被配置为对原始模拟信号进行转换，得到第一位宽的第一数字信号；
至少一个分压电路30，针对每个分压电路30被配置为对第一级模拟信号进行分压，得到第二级模拟信号，其中，第一级模拟信号为该原始模拟信号，或与分压电路相邻的上一个分压电路输出的第二级模拟信号；
与分压电路30对应的第二转换电路40，被配置为根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号；
控制计算电路10，被配置为根据第一数字信号和第二数字信号，得到第三位宽的目标数字信号；
其中，第三位宽大于第一位宽，且第三位宽大于第二位宽。
本公开实施例提供的模数转换电路，第一转换电路对原始模拟信号进行转换，得到第一位宽的数字信号，分压电路对第一级模拟信号进行分压，得到第二级模拟信号，该第一级模拟信号为原始模拟信号或与分压电路相邻的上一个分压电路输出的第二级模拟信号，第二转换电路根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号，控制计算电路根据第一数字信号和第二数字信号，得到第三位宽的目标数字信号，第三位宽大于第一位宽，第三位宽大于第二位宽，由于得到的目标数字信号的位宽大于第一转换电路得到的第一数字信号的位宽，也大于第二转换电路得到的第二数字信号的位宽，因此比现有技术中输出的数字信号的位宽高，从而能够提高输出的数字信号的精度。
需要说明的是，与分压电路相邻的上一个分压电路，即分压电路串联连接时，参见图1，针对一个分压电路，与该分压电路相邻的两个分压电路中，离输入原始模拟信号的端近的分压电压。
在具体实施中，本公开实施例提供的模数转换电路可以包括一个分压电路和一个第二转换电路，也可以包括多个分压电路和多个第二转换电路，下面分别进行说明。
在一些示例中，模数转换电路中至少一个分压电路中分压电路的数量为一个，即模数转换电路包括一个分压电路和一个第二转换电路：
如图2所示，为本公开实施例提供的一种模数转换电路的结构示意图。从图2中可以看出，分压电路20包括2 n个分压电阻和2 n个第一开关管，分压电阻和第一开关管一一对应；
2 n个分压电阻串联连接，串联后的电阻中，首个分压电阻R1的第一端用于输入该原始模拟信号，每个分压电阻的第二端和与其对应的第一开关管的第一端连接，且末个分压电阻R2 n的第二端接地；
每个第一开关管的第二端相互连接，并和第二转换电路的输入端连接，每个第一开关管的控制端与控制计算电路10连接，用于接收控制计算电路10发送的控制信号，控制第一开关管的导通和断开；
其中，n为正整数。
需要说明的是，本发明公开的实施例中，分压电阻具有第一端和第二端，，第一开关管具有控制端、第一端和第二端，第二开关管具有控制端、第一端和第二端。
输入到分压电路30的第一级模拟信号为原始模拟信号，原始模拟信号会经过2 n个分压电阻进行分压，将分压后的模拟信号输入到第二转换电路40。
本发明实施例中，第一转换电路可以包括第二开关管G0和第一位宽的第一模数转换器ADC1，第二转换电路可以包括第二模数转换器ADC2，控制计算电路10可以为MCU(Microcontroller Unit，微控制单元)。
在实施中，电路之间的具体连接方式可以为，第二开关管G0的第一端用于输入原始模拟信号，第二开关管G0的第二端与ADC1的输入端连接，第二开关管G0的控制端与MCU连接，用于接收MCU发送的控制第二开关管G导通和关闭的控制信号；ADC1的输出端与MCU连接，用于向MCU输入第一数字信号；第一开关管(G1、G2、G3……G2 n)的第二端与ADC2的输入端连接；ADC2的输出端与MCU连接，用于向MCU输入第二数字信号。
在具体实施时，在第一采样时刻，MCU通过控制开关管G0的栅极电压，控制开关管G0导通，原始模拟信号输入到ADC1，原始模拟信号经过ADC1的转换，得到第一位宽的第一数字信号；在第二采样时刻，MCU通过控制第二开关管G0的栅极电压，控制第二开关管G0断开，以及根据第一数字信号确定控制分压电路30中的一个第一开关管导通，使原始模拟信号经过2 n个分压电阻进行分压，并通过控制确定的第一开关管的导通，将分压得到的第二级模拟信号输入到第二转换电路40，第二转换电路40对接收到的第二级模拟信号根据预设算法进行转换，得到第二位宽的第二数字信号，MCU根据第一数字信号和第二数字信号，得到第三位宽的目标数字信号。
其中第一采样时刻早于第二采样时刻，也就是说，先对采集到的原始模拟信号进行转换，再对采集到的原始模拟信号进行分压。
MCU根据第一数字信号确定控制分压电路20中的一个开关管导通时，可以先判断原始模拟信号所在的范围，然后根据该范围确定是否进行分压，具体采用的方式可以为，第一数字信号在第一预设范围内，原始模拟信号直接输入到ADC2，第一数字信号在第二预设范围内，原始模拟信号经过分压后输入到ADC2。
需要说明的是，这里的第二预设范围的两个端值均小于第一预设范围内的任意值，例如，第一预设范围为0和1，第二预设范围大于1。
如果确定原始模拟信号直接输入到ADC2，则MCU控制第一开关管G1导通；如果确定原始模拟信号经过分压后输入到ADC2，则MCU根据第一数字信号确定需要导通的第一开关管，具体的，可以通过下列公式确定需要导通的第一开关管：
X＝[(2 n×(1-(1/adc1))+1]；
其中，X为需要开启的第一开关管对应的位号，n为ADC2的位宽，adc1为第一数字信号。
比如，n为8，第一数字信号为5，根据上式计算可得X＝255，则将第一开关管G255导通，此时，原始模拟信号会经过256个分压电阻进行分压，由于开启的是第255个开关管，因此，输入到ADC2的模拟信号为对地经过两个电阻(R255和R256)进行分压后得到的信号。
需要说明的是，根据上述公式计算需要开启的第一开关管时，如果计算结果为小数，则对计算结果取整。
MCU根据原始模拟信号所在的范围，确定对原始模拟信号是否进行分压处理，如果不进行分压处理，则将原始模拟信号直接输入到ADC2，如果确定进行分压，则将原始模拟信号进行分压处理，并通过计算确定导通第几个第一开关管，从而输入到ADC2的信号为被导通的第一开关管所在位置的对地电压，ADC2根据预设算法对输入的模拟信号进行转换，得到第二位宽的第二 数字信号。
本发明实施例中根据预设算法对模拟信号进行转换，也就是先根据预设算法对模拟信号进行放大，然后对放大后的模拟信号进行模数转换，具体的，可以在ADC2中对模拟信号进行放大，也可以在MCU中对模拟信号进行放大，还可以在其他模块中对模拟信号进行放大，如果在MCU或其他模块中进行转换，则先将模拟信号先发给MCU或其他模块，通过预设算法在MCU或其他模块中对模拟信号进行放大，再将放大后的模拟信号发送给ADC2，通过ADC2对放大后的模拟信号进行模数转换。
本公开实施例中的预设算法可以为A率13折线算法，A率13折线算法对于输入0～1的电平信号，以1/4096为最小量化单位，做线性编码的均匀量化时，量化间隔数目为4096＝2^12，所需的二进制位数12位，加符号位一共13位。
在现行的国际标准中A＝87.6，此时信号很小时，信号被放大了16倍。A律压缩表示式是一条连续的平滑曲线，用电子线路很难准确的实现。现在由于数字电路技术的发展，这种特性很容易用数字电路来近似实现，13折线特性就是近似于A压缩律的特性，曲线图如图3所示，把每段均匀划分为16等份，每一份表示一个量化级，显然8段共16×8＝128＝2^7个量化级，需要二进制7位编码表示。可以看出每个量化级是不均匀的。在小信号的量化台阶很小，使小信号时量化噪声减小。如果按均匀量化计算，以最小台阶(1/128)*(1/16)为单位，最大信号需用L＝128×16＝2048＝2^11个量化级表示，既需要11位编码。这样非均匀编码使小信号量化台阶缩小了16倍，相当于小信号信噪比改善了20dB。
也就是通过A率13折线算法将小的模拟信号放大16倍，然后经过ADC2进行转换，得到第二位宽的第二数字信号值。
本公开实施例中，ADC1的位宽和ADC2的位宽可以相同，都可以为第一位宽，比如8bit。
在具体计算第三位宽的目标数字信号值时，MCU可以基于预设值对第一 数字信号进行调整，将调整后的数字信号与第二数字信号的和作为目标数字信号。
该预设值可以与预设算法相对应，比如预设算法为A律13折线算法，则预设值为16。如果预设算法为其他算法，则预设值也需要变化。
为了便于理解，下面以一个具体的实施例进行说明。
在具体实施中，可以采用位宽相同的两个模数转换器，比如，采用两个8bit且参考电压一致的低位宽模数转换器ADC 1和ADC 2，同时采用A律13折线算法对第二级模拟信号进行转换。分压电阻的阻值相等，即R1＝R2＝R3＝……＝R2 n-1＝R2 n，本发明实施例以8bit的模数转换器为例进行阐述；那么一共会有256个等值的分压电阻以及与其对应的相同数量的第一开关管组成分压电路；
在第一采样时刻，MCU控制开启第二开关管G0的栅极，原始模拟信号输入到ADC1，ADC1对原始模拟信号进行转换得到第一数字信号，由于采用8bit的模数转换器，因此第一数字信号值adc1为0～255之间的整数；
在第二采样时刻，MCU控制开关管G0断开，并根据第一数字信号值开启第一开关管的栅极；假设adc1＝1，则MCU控制导通开关管G1，即直接将原始模拟信号输入到ADC2；假设adc1为172，那么我们便需要通过公式X＝[(2 n×(1-(1/adc1))+1]进行计算，得到X＝255(取整后的结果)，即通过控制G255的栅极电压，控制G255导通，分压电路30通过256个分压电阻对第一级模拟信号(即原始模拟信号)进行分压，由于G255导通，因此输入到ADC2的模拟信号为原始模拟信号对地经过分压后的信号，也即R255的第一端的对地电压。
由于分压电路中的所有分压电阻是等值的，根据戴维南定理，分压电阻两端的电压会平均分配到每一个分压电阻的两端；同时ADC 1与ADC 2是相同的模数转换器，当预设算法为A律13折线算法时，如选择该算法的(0-1/64)区间对输入ADC2的信号进行放大的话，此时ADC2前端输入的第二级模拟信号一定是ADC2的量程的(0～1/64)范围内。
需要说明的是，本发明实施例中的每个分压电阻的阻值可以相同，也可以不同，如果每个分压电阻的阻值相同，则得到的分压后的模拟信号更精确。
将ADC2利用A律13折线的方式进行PCM编码，其具体编码内容可参考如下：
Linear Input Code Compressed Code
------------------------ ---------------
0000000wxyza 000wxyz
0000001wxyza 001wxyz
000001wxyzab 010wxyz
00001wxyzabc 011wxyz
0001wxyzabcd 100wxyz
001wxyzabcde 101wxyz
01wxyzabcdef 110wxyz
1wxyzabcdefg 111wxyz
编码完成后，此时ADC 2输出的第二数字信号值adc2是采用A律13折线的方式进行PCM编码对第二级模拟信号进行转换得到的数字信号值，也即不采用A律13折线的方式输出的数字信号值的16倍；
由于ADC1输出的第一数字信号与原始模拟信号之间是线性对应关系的，因此为了将两部分信号值进行结合，在MCU中可以做如下计算：
ADC＝(adc1-1)×16+adc2；
上式中，ADC为目标数字信号，adc1为第一数字信号，adc2为第二数字信号。
特别的，当adc1不大于1，直接开启G1栅极，此时ADC 2输出的第二数字信号值adc2将是不采用A律13折线的方式对原始模拟信号进行转换得到的数字信号值的16倍，我们在MCU中可以做如下计算：
ADC＝adc2；
按照上述方案，便能通过两个低位宽模数转换器采样得到高位宽的数字信号值，提高数字信号的转换精度。
在一些示例中，模数转换电路中至少一个分压电路中分压电路的数量为多个，即模数转换电路包括多个分压电路和多个第二转换电路：
如果包括多个分压电路20，则分压电路20的连接方式可以为串联连接、也可以为并联连接，还可以为部分串联连接，部分并联连接，在具体实施中可以根据实际需要进行设置。
下面分别对这三种连接方式进行说明。
如图1所示，为本公开实施例提供的一种模数转换电路。从图1中可以看出，多个分压电路20串联连接，第一个分压电路对原始模拟信号进行分压，第二个分压电路对第二分压电路进行分压后的模拟信号进行分压，依次类推。
每个分压电路的具体结构如前所述，此处不再赘述。
在该电路中，首先将原始模拟信号输入第一转换电路，第一转换电路对原始模拟信号进行转换后，得到第一数字信号，控制计算电路根据第一数字信号，确定开启第一个分压电路中的一个开关管，使原始模拟信号经过分压电路进行分压后，得到第一个第二级模拟信号，第一个第二转换电路根据预设算法对第一个第二级模拟信号进行转换，得到第一个第二数字信号，控制计算电路控制第一个第二转换电路停止接收模拟信号，并根据第一个第二数字信号确定开启第二个分压电路中的一个开关管，第二个分压电路接收第一个分压电路输出的第二级模拟信号，对接收到的第二级模拟信号进行分压，得到第二个第二级模拟信号，第二个第二转换电路根据预设算法对第二个第二级模拟信号进行转换，得到第二个第二数字信号，控制计算单元再根据第二个第二数字信号确定开启第三个分压电路中的一个开关管，按照上述方法，控制计算单元最后根据接收到的第一数字信号和至少一个第二数字信号，确定目标数字信号。
需要说明的是，每个第二转换电路中的预设算法可以相同，也可以不同。
分压电路越多，得到的目标数字信号值转换精度越精确。
如图4所示，为本公开实施例提供的另一种模数转换电路。从图4中可以看出，包括4个分压电路和4个第二转换电路，其中，4个分压电路并联连 接，均输入原始模拟信号，也就是都对原始模拟信号进行分压，再将分压后的模拟信号输入至各自对应的第二转换电路中进行转换。
该电路的具体实现方法可以参照图1中的方法，只是图1中部分分压电路输入的是上一个分压电路分压后的模拟信号，而图4中每个分压电路输入的都是原始模拟信号。
如图5所示，为本公开实施例提供的另一种模数转换电路。图5中，第一个分压电路和第二个分压电路串联连接，与第三个分压电路、第四个分压电路并联连接。
该电路的实现方法可以参照图1中的方法，此处不再赘述。
需要说明的是本发明上述实施例中提到的开关管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，上述各开关晶体管的控制端作为其栅极，并且根据晶体管类型以及输入信号的不同，可以将第一端作为源极，第二端作为漏极；或者将第一端作为漏极，第二端作为源极，在此不做具体区分。
本发明实施例中多个分压电路并联连接，如图4和图5所示，多个分压电路的输入端都彼此连接，多个分压电路的输出端间接连接至MCU，比如，每个分压电路的输出端和与其对应的一个第二转换电路的输入端连接，与其对应的第二转换电路的输出端连接至MCU。
基于相同的构思，本公开还提供一种模数转换方法，应用于上述任一一种模数转换电路，该方法解决问题的原理与前述的模数转换电路相似，因此方法的实施可以参照模数转换电路的实施，重复之处不再赘述。
如图6所示，本公开提供的模数转换方法，包括如下步骤：
S601、通过第一转换电路对接收到的原始模拟信号进行转换，得到第一位宽的第一数字信号；
S602、通过至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信 号，或与所述一个分压电路相邻的上一个分压电路产生的第二级模拟信号；
S603、通过第二转换电路根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号；
S604、根据所述第一数字信号和所述第二数字信值，得到第三位宽的目标数字信号；
其中，所述第三位宽大于所述第一位宽，且，所述第三位宽大于所述第二位宽。
本公开实施例中，通过第一转换电路对原始模拟信号进行转换，得到第一位宽的数字信号，通过分压电路对第一级模拟信号进行分压，得到第二级模拟信号，该第一级模拟信号为原始模拟信号或与所述分压电路相邻的上一个分压电路得到的第二级模拟信号，第二转换电路根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号，最后根据第一数字信号和第二数字信号，得到第三位宽的目标数字信号，第三位宽大于第一位宽，且第三位宽大于第二位宽，由于得到的目标数字信号的位宽大于第一转换电路得到的第一数字信号的位宽，也大于第二转换电路得到的第二数字信号的位宽，因此比现有技术中输出的数字信号的位宽大，从而能够提高输出的数字信号的精度。
可选的，至少一个分压电路中分压电路的数量为一个；
所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
根据所述第一数字信号，通过控制分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号。
可选的，至少一个分压电路中分压电路的数量为多个，且多个分压电路串联连接；
所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为与所述一个分压电路相邻的上一个分压电路输出的第二级模拟信号。
可选的，至少一个分压电路中分压电路的数量为多个，且多个分压电路并联连接；
所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号。
可选的，若所述第一数字信号在第一预设范围内，则通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通使所述第二级模拟信号等于所述原始模拟信号；
若所述第一数字信号在第二预设范围内，则根据所述第一数字信号，通过控制所述分压电路中的一个开关管的导通对所述原始模拟信号进行分压，得到所述第二级模拟信号。
可选的，所述根据所述第一数字信号和所述第二数字信号，得到所述第三位宽的目标数字信号，包括：
基于预设值对所述第一数字信号进行调整；
将调整后的数字信号与所述第二数字信号的和作为所述目标数字信号。
可选的，所述预设算法为A律13折线算法。
基于相同的构思，本公开实施例还提供一种集成芯片，该集成芯片包括上述任一一种模数转换电路。该集成芯片解决问题的原理与前述模数转换电路相似，因此该集成芯片的实施可以参见前述模数转换电路的实施，重复之处在此不再赘述。
基于相同的构思，本公开实施例还提供一种显示装置，该显示装置包括 上述任一一种集成芯片。该显示装置解决问题的原理与前述的集成芯片中的模数转换电路相似，因此该显示装置的实施可以参见前述的集成芯片中的模数转换电路的实施，重复之处在此不再赘述。
在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (19)

  1. 一种模数转换电路，其中，包括：
    第一转换电路，被配置为对原始模拟信号进行转换，得到第一位宽的第一数字信号；
    至少一个分压电路，针对每个分压电路，被配置为对第一级模拟信号进行分压，得到第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号，或与分压电路相邻的上一个分压电路输出的第二级模拟信号；
    与分压电路对应的第二转换电路，被配置为根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号；
    控制计算电路，被配置为根据所述第一数字信号和所述第二数字信号，得到第三位宽的目标数字信号；
    其中，所述第三位宽大于所述第一位宽，且所述第三位宽大于所述第二位宽。
  2. 根据权利要求1所述的电路，其中，所述分压电路包括多个分压电阻、与每个分压电阻对应的第一开关管；
    所述多个分压电阻串联连接；
    串联连接后的分压电阻中，每个分压电阻的第一端和与其对应的第一开关管的第一端连接；
    每个第一开关管的第二端相互连接，且和与所述分压电路对应的第二转换电路连接，每个第一开关管的控制端与所述控制计算电路连接；
    首个分压电阻的第一端用于输入所述第一级模拟信号，末个分压电阻的第二端接地。
  3. 根据权利要求2所述的电路，其中，所述至少一个分压电路中分压电路的数量为一个；
    所述第一级模拟信号为所述原始模拟信号。
  4. 根据权利要求2所述的电路，其中，所述至少一个分压电路中分压电 路的数量为多个，且多个分压电路串联连接；
    所述第一级模拟信号为与所述分压电路串联的上一个分压电路输出的第二级模拟信号。
  5. 根据权利要求2所述的电路，其中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路并联连接；
    所述第一级模拟信号为所述原始模拟信号。
  6. 根据权利要求2所述的电路，其中，所述控制计算电路，具体被配置为根据所述第一数字信号控制所述分压电路中至少一个分压电路的一个第一开关管导通。
  7. 根据权利要求2所述的电路，其中，所述第一转换电路包括所述第一位宽的第一模数转换器和第二开关管；
    所述第二开关管的第一端被配置为输入所述原始模拟信号，所述第二开关管的第二端与所述第一模数转换器的输入端电连接，所述第二开关管的控制端与所述控制计算电路电连接，所述第一模数转换器的输出端与所述控制计算电路电连接；
    所述控制计算电路具体被配置为，在第一采样时刻控制所述第二开关管导通，在第二采样时刻控制所述第二开关管断开，其中，所述第一采样时刻早于所述第二采样时刻。
  8. 根据权利要求7所述的电路，其中，所述第二转换电路包括所述第二模数转换器；
    所述第二模数转换器的输入端和与其对应的分压电路中的每个第一开关管的第二端电连接，所述第二模数转换器的输出端与所述控制计算电路电连接；
    所述控制计算电路具体被配置为，若所述第一数字信号在第一预设范围内，则在所述第二采样时刻控制与所述分压电路中的至少一个分压电路的首个分压电阻对应的第一开关管导通；若所述第一数字信号在第二预设范围内，则根据所述第一数字信号，在所述第二采样时刻控制所述分压电压中的至少 一个分压电路的一个第一开关管导通。
  9. 根据权利要求1所述的电路，其中，所述控制计算电路具体被配置为：
    基于预设值对所述第一数字信号进行调整；
    将调整后的数字信号与所述第二数字信号的和作为所述目标数字信号。
  10. 根据权利要求7所述的电路，其中，所述第一模数转换器的位宽等于所述第二模数转换器的位宽。
  11. 根据权利要求10所述的电路，其中，所述预设算法为A律13折线算法。
  12. 一种集成芯片，其中，包括如权利要求1-11任一所述的模数转换电路。
  13. 一种显示装置，其特征在于，包括如权利要求12所述的集成芯片。
  14. 一种模数转换方法，应用于权利要求1-11任一所述的电路，其中，包括：
    通过所述第一转换电路对接收到的原始模拟信号进行转换，得到第一位宽的第一数字信号；
    通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号，或与所述一个分压电路相邻的上一个分压电路得到的第二级模拟信号；
    通过所述第二转换电路根据预设算法对接收到的第二级模拟信号进行转换，得到第二位宽的第二数字信号；
    根据所述第一数字信号和所述第二数字信号，得到第三位宽的目标数字信号；
    其中，所述第三位宽大于所述第一位宽，且，所述第三位宽大于所述第二位宽。
  15. 根据权利要求14所述的方法，其中，所述至少一个分压电路中分压电路的数量为一个；
    所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进 行分压，得到第二级模拟信号，包括：
    根据所述第一数字信号，通过控制分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号。
  16. 根据权利要求14所述的方法，其中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路串联连接；
    所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
    根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为与所述一个分压电路相邻的上一个分压电路输出的第二级模拟信号。
  17. 根据权利要求14所述的方法，其中，所述至少一个分压电路中分压电路的数量为多个，且多个分压电路并联连接；
    所述通过所述至少一个分压电路中的一个分压电路对第一级模拟信号进行分压，得到第二级模拟信号，包括：
    根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通对所述第一级模拟信号进行分压，得到所述第二级模拟信号，其中，所述第一级模拟信号为所述原始模拟信号。
  18. 根据权利要求14所述的方法，其中，若所述第一数字信号在第一预设范围内，则通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通使所述第二级模拟信号等于所述原始模拟信号；
    若所述第一数字信号在第二预设范围内，则根据所述第一数字信号，通过控制所述至少一个分压电路中的一个分压电路中的一个开关管的导通对所述原始模拟信号进行分压，得到所述第二级模拟信号。
  19. 根据权利要求14所述的方法，其中，所述根据所述第一数字信号和所述第二数字信号，得到所述第三位宽的目标数字信号，包括：
    基于预设值对所述第一数字信号进行调整；
    将调整后的数字信号与所述第二数字信号的和作为所述目标数字信号。
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