CN104300984A - 一种模数转换器和模数转换方法 - Google Patents

Abstract

本发明公开了一种模数转换器和模数转换方法，该转换器包括：第一转换电路和第二转换电路；所述第一转换电路用于接收采样信号并进行转换，以得到第一数字信号并输出至所述数字信号输出线，以及将所述第一数字信号转换为第一模拟信号并输出至所述第二转换电路，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；所述第二转换电路用于接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号，其中，所述第二数字信号为N-M位。本发明具有功耗低、芯片面积小、采样周期和采样速度均衡的优势。

Description

一种模数转换器和模数转换方法

技术领域

本发明涉及数字信号处理领域，尤其涉及一种模数转换器和模数转换方法。

背景技术

在信息数字化时代，对数字信号的处理是非常重要的。在现实世界中的信号，声音、位置、图像、光学和电信号等都是模拟的，而数字通信的信号形式和计算机所用信号一致，都是二进制代码，且便于计算机对数字信号进行存储、处理和交换等，因此，把模拟信号转换成数字信号是数字信号处理的基础，由此，模数转换器(Analog-to-Digital Converter，ADC)成为了现代信息数字化时代的基础，也是众多高速混合电路至关重要的模块，用于高度集成化的数字系统。常见的ADC包括快闪型模数转换器(Flash ADC)和逐次逼近寄存器型模数转换器(Successive Approximation Register ADC，SAR ADC)。

Flash ADC由大量的比较器构成，各个比较器并行工作，完成对模拟信号的数字量化，当Flash ADC是一个量化位数为A的模数转换器时，需要2^A-1个比较器。Flash ADC在快速、高速领域有着广泛应用，且通常用于低分辨率(≤8¹⁰位)、离速20-50Msps的应用场合。其缺陷在于，Flash ADC每增加一个量化位数，其中的比较器个数呈指数增加，相应的芯片面积和功耗也呈指数增加，限制了其在高精度领域的应用。

SAR ADC是采用逐次逼近模拟信号的方法，通过不断的重复，从量化码字的最高比特位逐次得到码字的最低有效位，因此SAR ADC仅需要1个比较器，相应的，SAR ADC的转换速率低于5Msps，分辨率不会高于16位，属于中高分辨率。SAR ADC具有的1个比较器使得该模数转换器具有功耗低、芯片尺寸小的优势，然而也导致SAR ADC的采样周期长，采样速度慢。

发明内容

本发明提供一种模数转换器和模数转换方法，以解决现有技术中模数转换器功耗过大、芯片面积大，以及采样周期长、采样速度慢等缺陷。

第一方面，本发明提供了一种模数转换器，包括：第一转换电路和第二转换电路；

所述第一转换电路的输入端与采样信号传输线连接、第一输出端与数字信号输出线连接、第二输出端与所述第二转换电路的第一输入端连接，用于接收采样信号并进行转换，以得到第一数字信号并输出至所述数字信号输出线，以及将所述第一数字信号转换为第一模拟信号并输出至所述第二转换电路，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；

所述第二转换电路的第二输入端与所述采样信号传输线连接、输出端与所述数字信号输出线连接，用于接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号，其中，所述第二数字信号为N-M位。

第二方面，本发明提供了一种模数转换方法，包括：

接收采样信号并进行转换，以得到第一数字信号并输出，以及将所述第一数字信号转换为第一模拟信号，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；

接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，其中，所述第二数字信号为N-M位。

本发明提供的一种模数转换器和模数转换方法，通过第一转换电路中的Flash ADC将采样信号转换为M位数字信号，以获取采样信号的前M位数字信号，第二转换电路获取采样信号和第一转换电路的第一模拟信号，以获取后N-M位数字信号，使模数转换器输出N位数字信号。本发明的模数转换器具有功耗低、占据芯片面积小，以及采样周期、采样速度均衡的优势，本发明提供的模数转换器的采样周期和采样速度介于现有的flash ADC和SAR ADC之间，并且可以通过需求设定M值，从而达到不同的需求，M≥N/2时，模数转换器采样周期短、采样速度快，M≤N/2时，模数转换器功耗低、芯片面积小。因此本发明在高速高功耗的Flash ADC与低速低功耗SAR ADC之间设计实现了中等速度低功耗混合型ADC，在功耗，速度，采样周期，芯片面积之间取得了最优平衡设计。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一提供的一种模数转换器的示意图；

图2是本发明实施例一提供的电阻串分压结构的示意图；

图3是本发明实施例一提供的模数转换器的时钟时序的示意图；

图4是本发明实施例一提供的运算电路和等比变换电路的综合示意图；

图5是本发明实施例二提供的一种模数转换方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

参考图1所示，为本发明实施例一提供的一种模数转换器的示意图，本实施例的技术方案适用于基于中等速度低功耗模数转换器对输入的采样信号进行转换以输出数字信号的情况，采样信号为任意的模拟信号，典型的如电压信号。在转换之前，可以设置参考电压，采样信号在参考电压范围内，该模数转换器可以采用硬件的方式实现。

该模数转换器包括：第一转换电路110和第二转换电路120。

其中，所述第一转换电路110的输入端与采样信号传输线连接、第一输出端与数字信号输出线连接、第二输出端与所述第二转换电路120的第一输入端连接，用于接收采样信号并进行转换，以得到第一数字信号并输出至所述数字信号输出线，以及将所述第一数字信号转换为第一模拟信号并输出至所述第二转换电路120，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；所述第二转换电路120的第二输入端与所述采样信号传输线连接、输出端与所述数字信号输出线连接，用于接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号，其中，所述第二数字信号为N-M位。

进一步地，所述采样信号传输线输入所述采样信号之后，断开与所述第一转换电路110的输入端和所述第二转换电路120的第二输入端的连接。

已知模拟信号(Analog signal)是指信息参数在给定范围内表现为连续的信号，或在一段连续的时间间隔内，其代表信息的特征量可以在任意瞬间呈现为任意数值的信号，数字信号(Digital signal)是人为抽象出来的在时间上的不连续、离散信号，因此连续的模拟信号和离散的数字信号相对。模拟信号在电学上主要是指振幅和相位都连续的电信号，可以进行各种运算，如放大、相加、相乘等，数字信号在计算机中主要用有限位的二进制数表示。

如上所述，已知模数转换器接收采样信号，以输出N位数字信号，并且模数转换器的功能在于将模拟信号转换为数字信号，因此采样信号是模拟信号，由于电压信号是连续变化的模拟信号，因此当前接收的采样信号可以是输入的电压信号，在此模数转换器用于将接收的采样信号转换为N位数字信号。已知任意模拟信号可以转换为二进制数表示的数字信号，其中，二进制数字信号的位数根据各自用户的情况发生改变，因此任意用户可以根据自身的转换器需求，设定将采样信号转换为不同位的数字信号，数字信号的位数必须为大于0的整数，因此N为大于0的整数，不同用户的数字信号的位数N可能不同。

如上所述，已知模数转换器由第一转换电路110和第二转换电路120组成，并且已知设定将采样信号转换为N位数字信号，也就是说，第一转换电路110和第二转换电路120需要结合以将同时接收的采样信号转换为N位数字信号，因此第一转换电路110的输入端与采样信号传输线连接，第二转换电路120的第二输入端也要与采样信号传输线连接。由上可知，第一转换电路110和第二转换电路120共同接收采样信号并转换为N位数字信号，在此情况下，设定通过第一转换电路110获取采样信号转换的前M位数字信号和通过第二转换电路120获取采样信号转换的后N-M数字信号，使模数转换器输出N位数字信号，因此第一转换电路110的第一输出端与数字信号输出线连接，用于输出M位数字信号，第二转换电路120的输出端还与数字信号输出线连接，用于输出N-M位数字信号，其中M为大于0的整数且M小于N。由于只有在采样信号去除前M位数字信号对应的模拟信号的前提下，第二转换电路120才能准确将剩余的采样信号转换为后N-M位的数字信号，因此第二转换电路120的第一输入端还需要与第一转换电路110的第二输出端连接，用于接收前M位数字信号转换的模拟信号，并通过将采样信号中前M位数字信号对应的模拟信号去除之后，再对剩余采样信号进行转换以获取后N-M位数字信号。

如上所述，第一转换电路110转换采样信号并获取前M位数字信号以输出，因此前M位数字信号为第一数字信号，即第一数字信号为M位，第一转换电路110还将前M位数字信号转换为模拟信号并传输到第二转换电路120，因此前M位数字信号转换的模拟信号为第一模拟信号。第二转换电路120接收采样信号和前M位数字信号转换的模拟信号，转换以获取后N-M位数字信号以输出，因此后N-M位数字信号为第二数字信号，综上所述，模数转换器将采样信号转换为N位数字信号。

采样信号传输线用于向模数转换器传输入采样信号，模数转换器的第一转换电路110的输入端、第二转换电路120的第二输入端均与采样信号传输线连接，因此采样信号传输线输入采样信号后，第一转换电路110和第二转换电路120同时接收到采样信号，由于第二转换电路120还需要接收第一转换电路110传输的第一模拟信号，因此当第二转换电路120接收到采样信号之后，并不需要进行处理，而是将采样信号保留，以使在接收到第一模拟信号之后，同时对采样信号和第一模拟信号进行处理。采样信号为连续变化的物理量，当模数转换器接收到待转换的采样信号之后，采样信号传输线将会断开与模数转换器的连接，使模数转换器对断开前接收的采样信号进行转换，因此也就是采用信号传输线同时断开与第一转换电路110的输入端的连接，以及断开与第二转换电路120的第二输入端的连接。

进一步地，所述第一转换电路110包括：快闪型模数转换电路111和第一数模转换电路112；

其中，所述快闪型模数转换电路111的输入端与所述采样信号传输线连接、第一输出端与所述数字信号输出线连接、第二输出端与所述第一数模转换电路112的输入端连接，用于对接收的所述采样信号进行数字量化，以得到所述第一数字信号并分别输出至所述数字信号输出线和所述第一数模转换电路112；所述第一数模转换电路112的输出端与所述第二转换电路120的第一输入端连接，用于对所述第一数字信号进行数模转换，以得到所述第一模拟信号并输出至所述第二转换电路120。

如上所述，已知第一转换电路110用于转换并获取采样信号的M位数字信号以输出，以及将M位数字信号转换为模拟信号，因此第一转换电路110由一个模数转换电路和一个数模转换电路组成，其中，设置模数转换电路为快闪型模数转换电路111(Flash ADC)，设置数模转换电路为第一数模转换电路112，则第一转换电路110由快闪型模数转换电路111和第一数模转换电路112组成，其中，快闪型模数转换电路111直接接收采样信号，并进行转换，以获取M位数字信号，并同时将M位数字信号传输至数字信号输出线和第一数模转换电路112，第一数模转换电路112则直接将数字信号转换为模拟信号。

如上所述，已知Flash ADC需要将接收的采样信号转换为M位数字信号，因此flash ADC能够分辨量化的最小信号的能力为M位，也就是flash ADC的分辨率为Mbits，即flash ADC的量化位数为M。Flash ADC的工作原理是，其具有M位分辨率，外接参考电压经电阻网络分压，分成每份都等于1LSB(LeastSignificant Bit，最低有效位)电压值的2^M-1等份，因此flash ADC采用电阻分压参考电压时，其电阻个数为2^M个，电阻两端具有电压差，相应的，其比较器个数为2^M-1个，每一个比较器的参考电压都比下一个比较器的参考电压高出1LSB所代表的电压值，因此，采样信号是同时输入到2^M-1个比较器中，各个比较器同时将输入的采样信号与各自的参考电压进行比较，以实现对采样信号的转换。当接收的采样信号同时出现并输入在2^M-1个比较器端口时，任意一个比较器的输入信号高于该比较器的参考电压时，对应的比较器输出为逻辑“1”，反之，对应的比较器输出为逻辑“0”，由此2^M-1个比较器同时输出逻辑信号“0”或“1”，则flash ADC获得2^M-1个逻辑数字，以实现对采样信号的判断，随后输出的逻辑数字经过编码器编写成输出所需的M位数字信号，每一数位为“0”或“1”，flash ADC完成对采样信号的转换。已知flash ADC是通过2^M个电阻组成的电阻串实现对外接参考电压的分压，以及Flash ADC是通过2^M-1个比较器同时对各个端口的采用信号进行判断，因此，flash ADC是全并行的电阻串分压结构，以及只需要至多一个时钟周期即可完成对采样信号的转换，具有采样周期短、采样速度快的优势。在相同的采样周期条件下，将采样信号转换为N位数字信号时，现有技术的快闪型模数转换器的比较器个数需要2^N-1个比较器，本发明模数转换器的快闪型模数转换电路111需要2^M-1个比较器，比较器个数少，相应的功耗低、芯片占据面积小。

如上所述，已知第一数模转换电路112的输入端与flash ADC的第二输出端连接，因此第一数模转换电路112需要将flash ADC输出的M位数字信号转换为模拟信号，也就是说，第一数模转换电路112的分辨率为1/(2^M-1)，具体为最小输出电压(对应的输入数字信号只有最低有效位为“1”)与最大输出电压(对应的输入数字信号所有有效位全为“1”)之比，因此，第一数模转换电路112中也需要将参考电压用电阻串进行分压，且每一个输出电压为最小输出电压，由于其分辨率为1/(2^M-1)，因此第一数模转换电路112同样由2^M个电阻组成电阻串分压，通过与分压的参考电压比较以获取输出电压，即模拟信号，在实际使用中，表示分辨率大小的方法也用输入数字信号的位数来表示，表示为第一数模转换电路112的分辨率为M。数模转换电路的作用就是把数字量转换成模拟量，数字量也就是按数位组合的数字信号，因此第一数模转换电路112就是将接收的M位数字信号转换为模拟信号。第一数模转换电路112的工作原理是，接收M位的数字信号，对数字信号进行译码，用译码后的数码的每一数位的数字分别控制该数位的模拟电子开关，使数字为“1”的数位在位权网络上产生与其位权成正比的电流值，由此使每一数位的数字按其位权的大小转换成相应的模拟量，已知电阻有2^M个，因此比较器有2^M-1个，则在对2^M-1个电流值进行处理转换为电压值，再将这些电压值相加，即可得到与数字信号成正比的电压信号，该电压信号即为M位数字信号转换的模拟信号，以实现数模转换。位权网络是第一数模转换电路112的其中一部分，并且位权网络是权电阻网络，每一个电阻的阻值都是与各数位的二进制数字的权值有关，当输入信号(接收的M位数字信号)的某一位为0时，开关断开，权电阻上无电流通过，当输入信号某一位为1时，开关接通，该权电阻上电流通过以获取电流值，因此第一数模转换电路112也是电阻串分压结构。

如上所述，flash ADC是2^M个电阻分压参考电压以通过2^M-1个比较器将采样信号转换为M位数字信号，第一数模转换电路112是将M位数字信号的数码译码并通过2^M个电阻分压以进行2^M-1个比较器比较以转换为模拟信号，因此，flash ADC是2^M个电阻组成的电阻串分压结构，第一数模转换电路112也是由2^M个电阻组成的电阻串分压结构，故而在模数转换器芯片中，可以设置一个2^M个电阻组成的电阻串分压结构，使flash ADC和第一数模转换电路112共享该2^M个电阻组成的电阻串分压结构，以减小芯片面积。

参考图2所示，为本发明实施例一提供的电阻串分压结构的示意图。该电阻串分压结构包括2^M个电阻组成的电阻串210、逻辑开关220、译码电路230。其工作原理是，电阻串210将参考电压V_REFP-V_REFN(其中，V_REFP>V_REFN，且通常设定V_REFN接地，故参考电压也为V_REFP)分成2^M个等级，其中2^M-1个等级的参考电压分别作为2^M-1个逻辑开关220D2^M-1～D1的参考电压，其数值分别为V_REFP/2^M-1、3V_REF/2^M-1、5V_REF/2^M-1、…、(2^M-3)V_REF/2^M-1，输入电压为Vi，它的大小决定各逻辑开关220的状态，当0≤Vi<V_REFP/2^M-1时，逻辑开关220中D2^M-1～D1全部断开，当V_REF/2^M-1≤Vi<5V_REF/2^M-1，逻辑开关220中D2^M-1和D2^M-2的开关导通，其余各逻辑开关220仍旧断开，依次类推，根据各逻辑开关220的状态，输出(OUTP和OUTN)逻辑状态。

进一步地，所述第二转换电路120为逐次逼近寄存器型模数转换电路。

进一步地，所述逐次逼近寄存器型模数转换电路包括：运算电路121、比较电路122、控制逻辑电路123和第二数模转换电路124，还包括等比变换电路125；

其中，所述运算电路121的第一输入端与所述第一转换电路110的第二输出端连接、第二输入端与所述采样信号传输线连接、第三输入端与所述等比变换电路125的输出端连接、输出端与所述比较电路122的输入端连接，用于对所述采样信号和所述第一模拟信号，以及和/或所述等比变换电路125传输的等比模拟信号，进行相减运算，以得到第二模拟信号并输出至所述比较电路122；所述比较电路122的输出端与所述控制逻辑电路123的输入端连接，用于比较预设的参考模拟信号和接收的所述第二模拟信号的大小，以输出比较结果；所述控制逻辑电路123的第一输出端与所述数字信号输出线连接、第二输出端与所述第二数模转换电路124的输入端连接，用于根据所述比较结果，逻辑输出第i位数字信号，并分别传输至所述数字信号输出线和所述第二数模转换电路124，其中，i＝N-M，N-M-1，…，2，1；所述第二数模转换电路124的输出端与所述等比变换电路125的输入端连接，用于将所述第i位数字信号转换为第三模拟信号，并输出至所述等比变换电路125；所述等比变换电路125的输出端与所述运算电路121的第三输入端连接，用于接收所述第三模拟信号，并进行等比变换，以得到所述等比模拟信号并输出至所述运算电路121。

如上所述，已知第一转换电路110接收采样信号，并对采样信号进行转换以获取了采样信号的前M位数字信号以及前M位数字信号对应的第一模拟信号，且第二转换电路120对接收的采样信号和随后接收的第一模拟信号进行处理以获取后N-M位数字信号，以及第一转换电路110和第二转换电路120同时接收采样信号，因此第二转换电路120接收到采样信号后进行保留，随后，当接收第一模拟信号之后，第二转换电路120对保留的采样信号和第一模拟信号进行处理以将获得后N-M位数字信号，即第二数字信号。

已知第一转换电路110已得出采样信号的前M位数字信号，那么第二转换电路120则是需要得出采样电路的后N-M位数字信号，将两种数字信号叠加，则可得到采样信号的N位数字信号，因此第二转换电路120在获取采样信号之后，需要将采样信号中前M位数字信号对应的模拟信号去除，才能够准确得出后N-M位数字信号。在此得出后N-M位数字信号的第二转换电路120是逐次逼近寄存器型模数转换电路，优选SAR ADC的原因在于，SAR ADC是逐次多个周期依次获取多位数字信号，其中只需要一个比较器即可，那么模数转换器的总比较器个数为(2^M-1)+1个，使得功耗和芯片面积远远小于现有的N位分辨率flash ADC的2^N-1个，而SAR ADC的采样周期为N-M，那么模数转换器的总采样周期为1+(N-M)，使得采样周期远远小于现有的N位分辨率SAR ADC的N个周期，采样速度远远大于现有的N位分辨率SAR ADC。

逐次逼近寄存器型模数转换电路是使用二进制搜索算法使数模转换电路(Digital-to-Analog Converter，DAC)的输出逐次逼近输入的模拟信号，对于H位SAR ADC至少需要H个转换周期，也就是一个转换周期可以得到一个有效位，依次从获取最高有效位经过H个转换周期后获取最低有效位，其大致工作过程如下：首先模拟输入信号Vin被采样保持，送入比较器的一端，然后数字控制部分将逐次逼近寄存器(Successive Approximation Register，SAR)最高有效位(Most Significant Bit，MSB)预置1，其他位全部清零，DAC在参考电压(Vref)和SAR的控制下输出1/2Vref送入比较器的另一端。如果Vin>1/2Vref，那么比较器输出1，SAR最高有效位定为1，否则，如果Vin<1/2Vref，那么比较器输出0，SAR最高位定为0，由此确定SAR ADC的最高有效位H位，下面再确定次高位H-1位，即先预置SAR次高位为1，如果前一个转换周期确定的MSB＝1，那么此时DAC输出3/4Vref，Vin与3/4Vref比较大小，从而确定SAR次高位，如果前一个转换周期确定的MSB＝0，那么此时DAC输出1/4Vref，Vin与1/4Vref比较大小，从而确定SAR次高位，依此类推，直到SAR的最低位确定为止。

上述过程为SAR ADC对任意输入电压的转换，在本发明中，由于输入信号由第一模拟信号和采样信号，并且SAR ADC将输入的模拟信号转换为N-M位数字信号，因此，需要由一个运算电路121，用于在第1个转换周期时，对采样信号和第一模拟信号进行相减运算，以及依次在第2～(N-M)个转换周期对采样信号、第一模拟信号和DAC传输的电压信号进行相减运算；其次，运算电路121之后得到的模拟信号才是SAR ADC确定的输入信号Vin，需要对输入信号Vin和参考电压进行比较，因此SAR ADC中还需要一个比较电路122；随后数字控制部分对比较电路122的比较结果进行处理，得到数字信号的其中一位，因此在本发明中使用控制逻辑电路123作为数字控制部分，用于逻辑输出数字信号中的一位；将该位对应的数字信号传输到DAC，当前使用第二数模转换电路124替代DAC，用于将一位数字信号转换为模拟信号，随后等比变换处理对第二数模转换电路124输出的模拟信号进行等比变换处理以传输到运算电路121，与采样信号和第一模拟信号进行运算处理，作为下一转换周期的输入信号，得到一位数字信号的有效位。

如上所述，第二模拟信号是指输入比较电路122的输入模拟信号，在第二转换电路120的第1个转换周期时，是指保留的采样信号和第一模拟信号的相减结果，第二模拟信号在第2个转换周期时，是指采样信号、第一模拟信号和等比变换电路125传输的第N-M位数字信号对应的等比模拟信号的相减结果，第二模拟信号在第3～N-M个转换周期时，是指是指采样信号、第一模拟信号和等比变换电路125传输的第j位数字信号对应的等比模拟信号的相减结果，其中，j＝N-M-1，N-M-2，…，2，1。参考模拟信号是指外接电路预设的参考电压信号，在比较电路122中的参考电压已经做了(1/2^M)的等比缩小，比较结果是指，当比较电路122比较为第二模拟信号小于参考电压信号时，比较结果输出为“1”，当比较电路122比较为第二模拟信号大于参考电压信号时，比较结果输出为“0”。控制逻辑电路123根据比较结果，逻辑输出当前转换周期对应的数字信号的有效位，以及向第二数模转换电路124传输该数字信号的有效位，控制逻辑电路123逻辑输出的有效位并不是直接输出，而是当N-M个转换周期完成之后，全部输出N-M位数字信号，与第一转换电路110输出的M位数字信号结合。第二数模转换电路124根据接收的数字信号的有效位转换为第三模拟信号，因此第三模拟信号在每一个转换周期均可能不同。等比模拟信号是指在等比变换电路125中对第三模拟信号进行处理之后的模拟信号，已知比较电路122中的参考电压做了(1/2^M)的缩小，因此对第三模拟信号的等比变换就是对其做(1/2^M)缩小，从而得出等比模拟信号。

进一步地，所述等比变换电路125具体执行过程为：

按照(1/2)^M的比例，将所述第三模拟信号等比缩小变换为所述等比模拟信号。

如上所述，第二数模转换电路124是将接收的任意数字信号的有效位进行数模转换，已知接收的数字信号的有效位小于等于N-M，因此第二数模转换电路124的分辨率为1/(2^N-M-1)，那么第二数模转换电路124需要将参考电压用电阻串进行分压为2^N-M等份电压，由此可知第二数模转换电路124需要2^N-M个电阻组成电阻串分压，其中的比较器个数为2^N-M-1个。由于上述第一数模转换电路112和第二数模转换电路124的工作原理相同，且第一数模转换电路112、快闪型模数转换电路111和第二数模转换电路124均为电阻串分压结果，因此为了减少电阻串占据的面积，可以使第一数模转换电路112、快闪型模数转换电路111和第二数模转换电路124共享电阻串分压结果，那么共享电阻串分压结果的电阻串个数必须满足第一数模转换电路112、快闪型模数转换电路111和第二数模转换电路124中任意一个所需的电阻个数，那么当M>N-M时，共享电阻串分压结构的电阻个数为2^M个即可满足三个电路所需，当M<N-M时，共享电阻串分压结构的电阻个数为2^N-M个即可满足三个电路所需，当M＝N-M时，共享电阻串分压结构的电阻个数为2^N/2个即可满足三个电路所需，因此电阻串分压结构的电阻个数可以设置为2^max(N-M，M)个，相应的比较器的个数为2^max(N-M，M)-1个。

进一步地，所述逐次逼近寄存器型模数转换电路的具体执行过程包括：

所述运算电路121仅接收到所述采样信号和所述第一模拟信号，以进行相减运算产生所述第二模拟信号时，所述比较电路122根据所述第二模拟信号进行比较并得出所述比较结果，所述控制逻辑电路123根据所述比较结果，逻辑输出第N-M位数字信号，并传输至所述数字信号输出线，所述第二数模转换电路124将所述第N-M位数字信号转换为所述第三模拟信号，所述等比变换电路125将所述第三模拟信号等比变换为所述等比模拟信号。

如上所述，在第一转换周期时，运算电路121接收的模拟信号只有保留的采样信号和第一模拟信号，因此第二模拟信号是采样信号和第一模拟信号的差值，并因此作为后续处理的模拟信号，在该转换周期结束时，获取了第N-M位数字信号和等比模拟信号。此时，SAR ADC的控制逻辑电路123完整保留了第N-M位的数字信号。

进一步地，所述逐次逼近寄存器型模数转换电路的具体执行过程还包括：

所述运算电路121接收到所述采样信号、所述第一模拟信号和所述第三模拟信号，以进行相减运算产生所述第二模拟信号时，所述比较电路122根据所述第二模拟信号进行比较并得出所述比较结果，所述控制逻辑电路123根据所述比较结果，逻辑输出所述第i位数字信号，并传输至所述数字信号输出线，所述第二数模转换电路124将所述第i位数字信号转换为所述第三模拟信号，其中，i＝N-M-1，N-M-2，…，2，所述等比变换电路125将所述第三模拟信号等比变换为所述等比模拟信号。

如上所述，在第二转换周期时，第二模拟信号是采样信号、第一模拟信号和第一转换周期获取的等比模拟信号的相减差值，以此作为后续处理的基础，则可以得到第二转换周期的有效数位第N-M-1位数字信号和该周期的等比模拟信号，以此类推，在第N-M-1转换周期，获取了该转换周期的有效位为第2位数字信号和该周期的等比模拟信号。此时，SAR ADC的控制逻辑电路123完整保留了第N-M-1、N-M-2、N-M-3、…、3、2位的数字信号。

进一步地，所述逐次逼近寄存器型模数转换电路的具体执行过程还包括：

所述运算电路121接收到所述采样信号、所述第一模拟信号和所述第三模拟信号，以进行相减运算产生所述第二模拟信号时，所述比较电路122根据所述第二模拟信号进行比较并得出所述比较结果，所述控制逻辑电路123根据所述比较结果，逻辑输出第1位数字信号，并传输至所述数字信号输出线。

如上所述，当前周期为第N-M转换周期，第二模拟信号是采样信号、第一模拟信号和第N-M-1转换周期获取的第2位数字信号对应的等比模拟信号的相减差值，以此作为后续处理的基础，则可以得到当前第N-M转换周期的第1位数字信号，第1位数字信号是最低有效位，于是控制逻辑电路123直接将第1位数字信号逻辑输出与其他有效位数字信号共同存储即可。此时第二转换电路120的转换周期结束。

上述过程为第二转换电路120的模拟信号和数字信号的转换过程，此时第二转换电路120获取了第N-M，N-M-1、N-M-2、N-M-3、…、3、2、1位的数字信号。已知第一转换电路110输出了前M位数字信号，则第一转换电路110和第二转换电路120的M位数字信号和(N-M)位数字信号结合，即可使采样信号转换为N位的数字信号。

已知模数转换器的采样信号同时输入，那么随后第一转换电路110即刻对采样信号进行处理，获取前M位数字信号，第二转换电路120根据保留的采样信号和第一转换电路110传输的第一模拟信号，获取后N-M位数字信号，并且第一转换电路110和第二转换电路120的操作过程严格按照时钟周期执行。

参考图3，为本发明实施例一提供的模数转换器的时钟时序的示意图，其中，下方的方波代表时钟时序，分别为时钟周期CLK1、CLK2、CLK3、…、CLKN-M、CLKN-M+1，上方的图形对应每一个时钟周期的电路状态，包括模数转换器的采样过程，flash ADC将采样信号转换为M位的数字信号过程，第二转换电路120获取第y位数字信号的过程(y＝N-M，N-M-1，…，2，1)。模数转换器随着时钟时序变换的具体过程为：设定输入采样信号为时钟时序的起始，那么在第一个时钟周期(CLK1)的前1/2个时钟周期内，模数转换器的第一转换电路110和第二转换电路120同时接收采样信号，第一个时钟周期(CLK1)的后1/2个时钟周期，第一转换电路110的Flash ADC进行数字量化得到M位数字信号，第一转换电路110的第一数模转换电路112将M位数字信号转换成模拟信号输出至第二转换电路120，得到输出的第一模拟信号；第2个时钟周期(CLK2)，第二转换电路120对保留的采样信号和第一转换电路110传输的第一模拟信号进行运算比较等处理，得到第N-M位数字信号；第3个时钟周期(CLK3)，第二转换电路120对采样信号、第一模拟信号和等比模拟信号进行运算比较等处理，得到第N-M-1位数字信号；第j个时钟周期，第二转换电路120循环比较，得到第i位数字量化，其中，j＝4，5，…，N-M-1，N-M，i＝N-M-2，N-M-3，…，3，2；在第N-M+1个时钟周期(CLKN-M+1)，第二转换电路120获取第1位数字信号，那么此时第一转换电路110已获取的M位数字信号，第二转换电路120获取的N-M位数字信号，则第N-M+1个时钟周期为最后一个时钟周期，并将转换的高M位数字信号与低N-M位数字信号组合在一起，得到N＝M+(N-M)位最终输出的数字信号。因此本发明提供的模数转换器将采样的一个模拟信号转换为N位数字信号一共需要(N-M+1)个时钟周期，即第一转换电路110是一个时钟周期完成，第二转换电路120根据数字信号的N-M个转换位数需要N-M个时钟周期，那么本发明的模数转换器的时钟采样频率FSam_ple＝F_clk/(1+N-M)。

参考图4，为本发明实施例一提供的运算电路121和等比变换电路125的综合示意图。结合上述的时钟时序示意图3和模数转换器的示意图1，则在第一个时钟周期的前1/2个时钟周期(CL1状态下)时，即逻辑开关K1～K5中仅K1、K4和K5闭合，第二转换电路120和第一转换电路110对采样信号Vi采样，采样信号电压存储在第一电容(Cap1)内为2^MC。，则第一转换电路110和第二转换电路120同时获取采样信号，第二电容(Cap2)在复位。在第一个时钟周期的后1/2个时钟周期～第N-M+1个时钟周期(CL2状态下)，K2-K3闭合，运算电路121获取DAC1(第一数模转换电路112)传输的第一模拟信号、获取等比变换电路125传输的1/2^M倍的DAC2(第二数模转换电路124)传输的第三模拟信号，则第二转换电路120的运算电路121进行算术运算，OUT为输出结果，其中，第二数模转换电路124(DAC2)的输出幅度为采样信号Vi与第一数模转换电路112(DAC1)之差的1/2^M倍。

其中，输出结果可以用公式(1)表示：

$\mathrm{OUT}=\frac{2^M(\mathrm{DAC}1-\mathrm{Vi})}{2^M+1}+\frac{\mathrm{DAC}2}{2^M+1}---\left(1\right)$

以一个低功耗RF系统为例，低中频信号带宽为1M至3M，本发明模数转换器采样频率为8M，N为6位。现有Flash ADC需要63个比较器，时钟频率也是8M。本发明的模数转换器只需要2³＝8个比较器(其中本发明模数转换器中包含的Flash ADC需要2³-1＝7个)，与现有Flash ADC相比功耗更小，时钟频率为32M，这个频率可以由晶振直接提供。现有SAR ADC只有一个比较器，功耗低，但需要约64M时钟周期。

本发明实施例一提供的一种模数转换器，通过第一转换电路110中的FlashADC将采样信号转换为M位数字信号，以获取采样信号的前M位数字信号，第二转换电路120获取采样信号和第一转换电路110的第一模拟信号，以获取后N-M位数字信号，使模数转换器输出N位数字信号。对于将采样信号转换为N位数字信号，本发明的模数转换器与现有技术的flash ADC相比，比较器个数仅有2^max(N-M，M)-1个，具有功耗低、占据芯片面积小的优势，与现有的SARADC相比，采样周期为(N-M+1)个，具有采样周期短、采样速度快的优势，本发明提供的模数转换器的采样速度和采样周期介于flash ADC和SAR ADC之间，并且可以通过需求设定M值，从而达到不同的需求，M≥N/2时，模数转换器采样周期短、采样速度快，M≤N/2时，模数转换器功耗低、芯片面积小。因此本发明在高速高功耗的Flash ADC与低速低功耗SAR ADC之间设计实现了中等速度低功耗混合型ADC，在功耗，速度，采样周期，芯片面积之间取得了最优平衡设计。

实施例二

参考图5，为本发明实施例二提供的一种模数转换方法的流程示意图。该模数转换方法，包括：

步骤310、接收采样信号并进行转换，以得到第一数字信号并输出，以及将所述第一数字信号转换为第一模拟信号，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；

步骤320、接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，其中，所述第二数字信号为N-M位。

进一步地，接收采样信号并进行转换，以得到第一数字信号并输出，以及将所述第一数字信号转换为第一模拟信号，包括：

对接收的所述采样信号进行数字量化，以得到所述第一数字信号并输出；

对所述第一数字信号进行数模转换，以得到所述第一模拟信号。

进一步地，接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，包括：

对所述采样信号和所述第一模拟信号，以及和/或等比模拟信号，进行相减运算，以得到第二模拟信号；

比较预设的参考模拟信号和所述第二模拟信号的大小，以获得比较结果；

根据所述比较结果，逻辑输出第i位数字信号，其中，i＝N-M，N-M-1，…，2，1；

将所述第i位数字信号转换为第三模拟信号；

对所述第三模拟信号进行等比变换，以得到所述等比模拟信号。

进一步地，所述等比变换具体执行过程为：按照(1/2)^M的比例，将所述第三模拟信号等比缩小变换为所述等比模拟信号。

进一步地，接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，具体执行过程包括：

仅接收到所述采样信号和所述第一模拟信号，以进行相减运算产生所述第二模拟信号时，根据所述第二模拟信号进行比较并得出所述比较结果，根据所述比较结果，逻辑输出第N-M位数字信号，将所述第N-M位数字信号转换为所述第三模拟信号，并将所述第三模拟信号等比变换为所述等比模拟信号。

进一步地，接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，具体执行过程包括：

接收到所述采样信号、所述第一模拟信号和所述第三模拟信号，以进行相减运算产生所述第二模拟信号时，根据所述第二模拟信号进行比较并得出所述比较结果，根据所述比较结果，逻辑输出所述第i位数字信号，将所述第i位数字信号转换为所述第三模拟信号，其中，i＝N-M-1，N-M-2，…，2，并将所述第三模拟信号等比变换为所述等比模拟信号。

进一步地，接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，具体执行过程包括：

接收到所述采样信号、所述第一模拟信号和所述第三模拟信号，以进行相减运算产生所述第二模拟信号时，根据所述第二模拟信号进行比较并得出所述比较结果，根据所述比较结果，逻辑输出第1位数字信号。

本发明实施例二提供的一种模数转换方法，通过将采样信号转换为M位数字信号，以获取采样信号的前M位数字信号，以及获取采样信号和第一模拟信号后转换为后N-M位数字信号，使输出N位数字信号。本发明具有功耗低、占据芯片面积小，以及采样周期、采样速度均衡的优势，本发明提供的模数转换方法的采样周期和采样速度介于现有的flash ADC和SAR ADC之间，并且可以通过需求设定M值，从而达到不同的需求，M≥N/2时，该方法采样周期短、采样速度快，M≤N/2时，该方法功耗低、芯片面积小。因此本发明在高速高功耗的Flash ADC与低速低功耗SAR ADC之间设计实现了中等速度低功耗混合型模数转换的方法，在功耗，速度，采样周期，芯片面积之间取得了最优平衡设计。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种模数转换器，其特征在于，包括：第一转换电路和第二转换电路；

所述第一转换电路的输入端与采样信号传输线连接、第一输出端与数字信号输出线连接、第二输出端与所述第二转换电路的第一输入端连接，用于接收采样信号并进行转换，以得到第一数字信号并输出至所述数字信号输出线，以及将所述第一数字信号转换为第一模拟信号并输出至所述第二转换电路，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；

所述第二转换电路的第二输入端与所述采样信号传输线连接、输出端与所述数字信号输出线连接，用于接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号，其中，所述第二数字信号为N-M位。

2.根据权利要求1所述的转换器，其特征在于，所述采样信号传输线输入所述采样信号之后，断开与所述第一转换电路的输入端和所述第二转换电路的第二输入端的连接。

3.根据权利要求1所述的转换器，其特征在于，所述第一转换电路包括：快闪型模数转换电路和第一数模转换电路；

所述快闪型模数转换电路的输入端与所述采样信号传输线连接、第一输出端与所述数字信号输出线连接、第二输出端与所述第一数模转换电路的输入端连接，用于对接收的所述采样信号进行数字量化，以得到所述第一数字信号并分别输出至所述数字信号输出线和所述第一数模转换电路；

所述第一数模转换电路的输出端与所述第二转换电路的第一输入端连接，用于对所述第一数字信号进行数模转换，以得到所述第一模拟信号并输出至所述第二转换电路。

4.根据权利要求1所述的转换器，其特征在于，所述第二转换电路为逐次逼近寄存器型模数转换电路。

5.根据权利要求4所述的转换器，其特征在于，所述逐次逼近寄存器型模数转换电路包括：运算电路、比较电路、控制逻辑电路和第二数模转换电路，还包括等比变换电路；

所述运算电路的第一输入端与所述第一转换电路的第二输出端连接、第二输入端与所述采样信号传输线连接、第三输入端与所述等比变换电路的输出端连接、输出端与所述比较电路的输入端连接，用于对所述采样信号和所述第一模拟信号，以及和/或所述等比变换电路传输的等比模拟信号，进行相减运算，以得到第二模拟信号并输出至所述比较电路；

所述比较电路的输出端与所述控制逻辑电路的输入端连接，用于比较预设的参考模拟信号和接收的所述第二模拟信号的大小，以输出比较结果；

所述控制逻辑电路的第一输出端与所述数字信号输出线连接、第二输出端与所述第二数模转换电路的输入端连接，用于根据所述比较结果，逻辑输出第i位数字信号，并分别传输至所述数字信号输出线和所述第二数模转换电路，其中，i＝N-M，N-M-1，…，2，1；

所述第二数模转换电路的输出端与所述等比变换电路的输入端连接，用于将所述第i位数字信号转换为第三模拟信号，并输出至所述等比变换电路；

所述等比变换电路的输出端与所述运算电路的第三输入端连接，用于接收所述第三模拟信号，并进行等比变换，以得到所述等比模拟信号并输出至所述运算电路。

6.根据权利要求5所述的转换器，其特征在于，所述等比变换电路具体执行过程为：

按照(1/2)^M的比例，将所述第三模拟信号等比缩小变换为所述等比模拟信号。

7.根据权利要求5所述的转换器，其特征在于，所述逐次逼近寄存器型模数转换电路的具体执行过程包括：

所述运算电路仅接收到所述采样信号和所述第一模拟信号，以进行相减运算产生所述第二模拟信号时，所述比较电路根据所述第二模拟信号进行比较并得出所述比较结果，所述控制逻辑电路根据所述比较结果，逻辑输出第N-M位数字信号，并传输至所述数字信号输出线，所述第二数模转换电路将所述第N-M位数字信号转换为所述第三模拟信号，所述等比变换电路将所述第三模拟信号等比变换为所述等比模拟信号。

8.根据权利要求7所述的转换器，其特征在于，所述逐次逼近寄存器型模数转换电路的具体执行过程还包括：

所述运算电路接收到所述采样信号、所述第一模拟信号和所述第三模拟信号，以进行相减运算产生所述第二模拟信号时，所述比较电路根据所述第二模拟信号进行比较并得出所述比较结果，所述控制逻辑电路根据所述比较结果，逻辑输出所述第i位数字信号，并传输至所述数字信号输出线，所述第二数模转换电路将所述第i位数字信号转换为所述第三模拟信号，其中，i＝N-M-1，N-M-2，…，2，所述等比变换电路将所述第三模拟信号等比变换为所述等比模拟信号。

9.根据权利要求8所述的转换器，其特征在于，所述逐次逼近寄存器型模数转换电路的具体执行过程还包括：

所述运算电路接收到所述采样信号、所述第一模拟信号和所述第三模拟信号，以进行相减运算产生所述第二模拟信号时，所述比较电路根据所述第二模拟信号进行比较并得出所述比较结果，所述控制逻辑电路根据所述比较结果，逻辑输出第1位数字信号，并传输至所述数字信号输出线。

10.一种模数转换方法，其特征在于，包括：

接收采样信号并进行转换，以得到第一数字信号并输出，以及将所述第一数字信号转换为第一模拟信号，其中，所述采样信号对应的数字信号为N位，所述第一模拟信号对应的数字信号和所述第一数字信号均为M位，N和M均为大于0的整数且N大于M；

接收所述采样信号和所述第一模拟信号，并进行转换，以得到第二数字信号并输出，其中，所述第二数字信号为N-M位。