JP2001352243A - Ａ／ｄ変換器及びａ／ｄ変換方法 - Google Patents
Ａ／ｄ変換器及びａ／ｄ変換方法Info
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- JP2001352243A JP2001352243A JP2000171734A JP2000171734A JP2001352243A JP 2001352243 A JP2001352243 A JP 2001352243A JP 2000171734 A JP2000171734 A JP 2000171734A JP 2000171734 A JP2000171734 A JP 2000171734A JP 2001352243 A JP2001352243 A JP 2001352243A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】高速動作が可能で消費電流の少ないＡ／Ｄ変換
器を提供すること。 【解決手段】第１演算回路５２は第１基準電圧Ｖref と
アナログ信号Ｖinを基に演算Ｖin−Ｖref を行って得た
第１電圧Ｖａを出力し、第２演算回路５３は第２基準電
圧ＧＮＤとアナログ信号Ｖinを基に演算Ｖin−０を行っ
て得た第２電圧Ｖｂを出力する。第３演算回路５５は、
第１及び第２電圧Ｖａ，Ｖｂを加算演算（Ｖａ＋Ｖｂ）
して得た信号ＯＵＴを出力する。この信号ＯＵＴは、従
来方式による出力信号（＝２（Ｖin− 1/2×Ｖref ））
と同じ値となる。即ち、従来のＤＡＣ及び２倍アンプ回
路を用いることなく同じ結果を得る。
器を提供すること。 【解決手段】第１演算回路５２は第１基準電圧Ｖref と
アナログ信号Ｖinを基に演算Ｖin−Ｖref を行って得た
第１電圧Ｖａを出力し、第２演算回路５３は第２基準電
圧ＧＮＤとアナログ信号Ｖinを基に演算Ｖin−０を行っ
て得た第２電圧Ｖｂを出力する。第３演算回路５５は、
第１及び第２電圧Ｖａ，Ｖｂを加算演算（Ｖａ＋Ｖｂ）
して得た信号ＯＵＴを出力する。この信号ＯＵＴは、従
来方式による出力信号（＝２（Ｖin− 1/2×Ｖref ））
と同じ値となる。即ち、従来のＤＡＣ及び２倍アンプ回
路を用いることなく同じ結果を得る。
Description
【０００１】
【発明の属する技術分野】本発明は逐次比較型、循環比
較型、パイプライン型等の直列型アナログディジタル
（Ａ／Ｄ）変換器及びＡ／Ｄ変換方法に関するものであ
る。
較型、パイプライン型等の直列型アナログディジタル
（Ａ／Ｄ）変換器及びＡ／Ｄ変換方法に関するものであ
る。
【０００２】近年、電子機器においてはアナログ装置に
おいてもデジタル化が進みそのためＡ／Ｄ変換器の普及
は著しい。又、電子機器は高速処理及び低消費電力化が
要求され、これらＡ／Ｄ変換器も同様により低消費電流
及び高速動作が求められている。
おいてもデジタル化が進みそのためＡ／Ｄ変換器の普及
は著しい。又、電子機器は高速処理及び低消費電力化が
要求され、これらＡ／Ｄ変換器も同様により低消費電流
及び高速動作が求められている。
【０００３】
【従来の技術】アナログ入力信号をｎビットのディジタ
ル出力信号に変換するＡ／Ｄ変換器は、一般にビットセ
ルと呼ばれるステージによる演算をｎ回実行するように
構成されたアナログブロックを備えている。
ル出力信号に変換するＡ／Ｄ変換器は、一般にビットセ
ルと呼ばれるステージによる演算をｎ回実行するように
構成されたアナログブロックを備えている。
【０００４】逐次比較型Ａ／Ｄ変換器は、アナログブロ
ックに１個のステージを備え、ステージの出力信号を入
力に帰還している。そして、ステージの演算をｎ回実行
するようにアナログブロックを動作させ、ｎビットのデ
ィジタル出力信号を得る。
ックに１個のステージを備え、ステージの出力信号を入
力に帰還している。そして、ステージの演算をｎ回実行
するようにアナログブロックを動作させ、ｎビットのデ
ィジタル出力信号を得る。
【０００５】循環型Ａ／Ｄ変換器は、アナログブロック
にｍ個（２≦ｍ＜ｎ）のステージを持ち、ｍ個目のステ
ージの出力を１個目のステージの入力に帰還している。
そして、これらステージの演算を（ｎ／ｍ）回実行する
ようにアナログブロックを動作させ、ｎビットのディジ
タル出力信号を得る。
にｍ個（２≦ｍ＜ｎ）のステージを持ち、ｍ個目のステ
ージの出力を１個目のステージの入力に帰還している。
そして、これらステージの演算を（ｎ／ｍ）回実行する
ようにアナログブロックを動作させ、ｎビットのディジ
タル出力信号を得る。
【０００６】パイプライン型Ａ／Ｄ変換器は、アナログ
ブロックにｎ個のステージを持ち、これらステージの演
算を１回実行することで、ｎビットのディジタル出力信
号を得る。
ブロックにｎ個のステージを持ち、これらステージの演
算を１回実行することで、ｎビットのディジタル出力信
号を得る。
【０００７】図９は、従来のビットセルのブロック図で
ある。ビットセル１０は、サンプルホールド（Ｓ／Ｈ）
回路１１、１ビットアナログディジタル変換器（ＡＤ
Ｃ）１２、１ビットディジタルアナログ変換器（ＤＡ
Ｃ）１３、減算回路１４、アンプ回路１５を備える。
ある。ビットセル１０は、サンプルホールド（Ｓ／Ｈ）
回路１１、１ビットアナログディジタル変換器（ＡＤ
Ｃ）１２、１ビットディジタルアナログ変換器（ＤＡ
Ｃ）１３、減算回路１４、アンプ回路１５を備える。
【０００８】Ｓ／Ｈ回路１１は入力信号ＩＮをサンプリ
ングし保持したアナログ信号ＶinをＡＤＣ１２及び減算
回路１４に出力する。ＡＤＣ１２は、変換域（入力レン
ジ）の中間電圧 1/2Ｖref を入力し、これとアナログ信
号Ｖinと比較して１ビットのディジタル信号Ｄout をＤ
ＡＣ１３に出力する。
ングし保持したアナログ信号ＶinをＡＤＣ１２及び減算
回路１４に出力する。ＡＤＣ１２は、変換域（入力レン
ジ）の中間電圧 1/2Ｖref を入力し、これとアナログ信
号Ｖinと比較して１ビットのディジタル信号Ｄout をＤ
ＡＣ１３に出力する。
【０００９】ＤＡＣ１３は、ディジタル信号Ｄoutに応
答して中間電圧 1/2Ｖref 又は０Ｖ（ボルト）の電位を
持つ信号Ｖ１を減算回路１４に出力する。減算回路１４
はアナログ信号Ｖinから信号Ｖ１を減算した信号をアン
プ回路１５に出力する。
答して中間電圧 1/2Ｖref 又は０Ｖ（ボルト）の電位を
持つ信号Ｖ１を減算回路１４に出力する。減算回路１４
はアナログ信号Ｖinから信号Ｖ１を減算した信号をアン
プ回路１５に出力する。
【００１０】アンプ回路１５は２倍の利得を持ち、減算
回路１４の信号を増幅した出力信号ＯＵＴを出力する。
図１０は、ビットセル１０のアルゴリズムを示し、図１
１はビットセルの処理内容の説明図である。図１２はビ
ットセルの伝達特性図である。また、図１３はＡ／Ｄ変
換器の動作タイミング図である。
回路１４の信号を増幅した出力信号ＯＵＴを出力する。
図１０は、ビットセル１０のアルゴリズムを示し、図１
１はビットセルの処理内容の説明図である。図１２はビ
ットセルの伝達特性図である。また、図１３はＡ／Ｄ変
換器の動作タイミング図である。
【００１１】アナログ信号Ｖinは外部又は前ステージか
ら入力され、これを変換域の中間電圧 1/2Ｖref と比較
し（ステップ２１：比較ステージ）、これにより「０」
又は「１」を持つ１ビットのディジタル信号Ｄout が得
られる。この比較結果に基づいて２（Ｖin− 1/2×Ｖre
f ）あるいは２×Ｖinの処理（ステップ２２，２３：演
算ステージ）を実行し、その処理結果を次のステージに
渡す。
ら入力され、これを変換域の中間電圧 1/2Ｖref と比較
し（ステップ２１：比較ステージ）、これにより「０」
又は「１」を持つ１ビットのディジタル信号Ｄout が得
られる。この比較結果に基づいて２（Ｖin− 1/2×Ｖre
f ）あるいは２×Ｖinの処理（ステップ２２，２３：演
算ステージ）を実行し、その処理結果を次のステージに
渡す。
【００１２】
【発明が解決しようとする課題】しかしながら、従来方
式では以下の問題点がある。 （ａ）絶対的な電位である中間電圧 1/2×Ｖref を発生
させる必要があり、演算及び比較ステージにおいてＤＡ
Ｃが必要である。
式では以下の問題点がある。 （ａ）絶対的な電位である中間電圧 1/2×Ｖref を発生
させる必要があり、演算及び比較ステージにおいてＤＡ
Ｃが必要である。
【００１３】（ｂ）２倍の増幅率を持つアンプ回路１５
が必要であるため、このアンプ回路１５の利得、オフセ
ット等が演算ステージにおける誤差要因となる。 （ｃ）減算回路１４が必要であるため、これのために０
ボルト又は中間電圧 1/2×Ｖref を持つ信号Ｖ１を生成
するＤＡＣ１３が必要である。このＤＡＣ１３のセトリ
ング特性等が演算ステージにおける誤差要因となる。
が必要であるため、このアンプ回路１５の利得、オフセ
ット等が演算ステージにおける誤差要因となる。 （ｃ）減算回路１４が必要であるため、これのために０
ボルト又は中間電圧 1/2×Ｖref を持つ信号Ｖ１を生成
するＤＡＣ１３が必要である。このＤＡＣ１３のセトリ
ング特性等が演算ステージにおける誤差要因となる。
【００１４】（ｄ）絶対的な電位の中間電圧 1/2×Ｖre
f とアナログ信号Ｖinを比較するため、高速動作時に比
較ステージにおいてサンプリング誤差によるエラーが発
生する。
f とアナログ信号Ｖinを比較するため、高速動作時に比
較ステージにおいてサンプリング誤差によるエラーが発
生する。
【００１５】（ｅ）演算ステージでは高速動作につれて
セトリング誤差が発生し、Ａ／Ｄ変換精度に影響を与え
る。尚、上記の詳細は、(J.Ingino Jr. and B.A.Wo 144
-145.oley,"A Continuously-calibrated 10Msample/s 1
2b 3.3V ADC," in ISSCC Dig.Tech.Papers,Feb.,1998,P
P.)(P1922-1923) に記載されている。
セトリング誤差が発生し、Ａ／Ｄ変換精度に影響を与え
る。尚、上記の詳細は、(J.Ingino Jr. and B.A.Wo 144
-145.oley,"A Continuously-calibrated 10Msample/s 1
2b 3.3V ADC," in ISSCC Dig.Tech.Papers,Feb.,1998,P
P.)(P1922-1923) に記載されている。
【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は高速動作が可能で消費電
流の少ないＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供する
ことにある。
れたものであって、その目的は高速動作が可能で消費電
流の少ないＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供する
ことにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、ビットセルは、高
電位側の第１基準電圧ＶRH、低電位側の第２基準電圧Ｖ
RLとアナログ入力電圧Ｖinを基に、演算（Ｖin−ＶRH）
＋（Ｖin−ＶRL）及び演算（ＶRH−Ｖin）＋（ＶRL−Ｖ
in）の少なくとも一方を行う演算ステージを持つ。これ
により、ＤＡＣ及び２倍アンプ回路が不要となる。
め、請求項１に記載の発明によれば、ビットセルは、高
電位側の第１基準電圧ＶRH、低電位側の第２基準電圧Ｖ
RLとアナログ入力電圧Ｖinを基に、演算（Ｖin−ＶRH）
＋（Ｖin−ＶRL）及び演算（ＶRH−Ｖin）＋（ＶRL−Ｖ
in）の少なくとも一方を行う演算ステージを持つ。これ
により、ＤＡＣ及び２倍アンプ回路が不要となる。
【００１８】請求項２に記載の発明によれば、ビットセ
ルは、高電位側の第１基準電圧ＶRH、低電位側の第２基
準電圧ＶRLとアナログ入力電圧Ｖinを基に、第１の演算
Ｖａ＝Ｖin−ＶRH（又はＶRH−Ｖin）と、第２の演算Ｖ
ｂ＝Ｖin−ＶRL（又はＶRL−Ｖin）と、第３の演算Ｖａ
＋Ｖｂを行う演算ステージを持つ。これにより、ＤＡＣ
及び２倍アンプ回路が不要となる。
ルは、高電位側の第１基準電圧ＶRH、低電位側の第２基
準電圧ＶRLとアナログ入力電圧Ｖinを基に、第１の演算
Ｖａ＝Ｖin−ＶRH（又はＶRH−Ｖin）と、第２の演算Ｖ
ｂ＝Ｖin−ＶRL（又はＶRL−Ｖin）と、第３の演算Ｖａ
＋Ｖｂを行う演算ステージを持つ。これにより、ＤＡＣ
及び２倍アンプ回路が不要となる。
【００１９】請求項３に記載の発明によれば、第１及び
第２の演算の少なくとも一方が第３の演算と同時に行行
われる。請求項４に記載の発明によれば、ビットセル
は、演算（Ｖin−ＶRH）＋（Ｖin−ＶRL）、演算（ＶRH
−Ｖin）＋（ＶRL−Ｖin）、又は第３の演算を電流モー
ドにて行う演算ステージを持つ。
第２の演算の少なくとも一方が第３の演算と同時に行行
われる。請求項４に記載の発明によれば、ビットセル
は、演算（Ｖin−ＶRH）＋（Ｖin−ＶRL）、演算（ＶRH
−Ｖin）＋（ＶRL−Ｖin）、又は第３の演算を電流モー
ドにて行う演算ステージを持つ。
【００２０】請求項５に記載の発明によれば、第１の演
算結果と第２の演算結果を比較し、その比較結果に応じ
てディジタル信号を出力する比較ステージを有する。請
求項６に記載の発明によれば、演算ステージは、ディジ
タル信号に基づいて、演算（Ｖin−ＶRH）＋（Ｖin−Ｖ
RL）、又は演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の結果
を次ステージに伝達する。
算結果と第２の演算結果を比較し、その比較結果に応じ
てディジタル信号を出力する比較ステージを有する。請
求項６に記載の発明によれば、演算ステージは、ディジ
タル信号に基づいて、演算（Ｖin−ＶRH）＋（Ｖin−Ｖ
RL）、又は演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の結果
を次ステージに伝達する。
【００２１】請求項７に記載の発明によれば、第３の演
算を行う演算ステージは、ディジタル信号に基づいて、
第３の演算結果又はその反転電位を持つ出力を次ステー
ジに伝達する。
算を行う演算ステージは、ディジタル信号に基づいて、
第３の演算結果又はその反転電位を持つ出力を次ステー
ジに伝達する。
【００２２】請求項８に記載の発明によれば、第１基準
電圧と第２基準電圧との間に設定した少なくとも１点以
上の電位とアナログ入力電圧とを比較することで、アナ
ログ入力信号にのるノイズがディジタル信号に影響を与
えるのを防ぐ。
電圧と第２基準電圧との間に設定した少なくとも１点以
上の電位とアナログ入力電圧とを比較することで、アナ
ログ入力信号にのるノイズがディジタル信号に影響を与
えるのを防ぐ。
【００２３】請求項９に記載の発明によれば、ビットセ
ルは、アナログ入力信号をサンプリングし保持したアナ
ログ信号を出力するサンプルホールド回路と、高電位側
の第１基準電圧とアナログ信号との差を演算して第１の
信号を出力する第１の演算回路と、低電位側の第２基準
電圧とアナログ信号との差を演算して第２の信号を出力
する第２の演算回路と、第１及び第２の信号を比較して
ディジタル信号を出力する比較回路と、第１の信号と第
２の信号を加算して相補な第３及び第４の信号を生成
し、ディジタル信号に基づいて第３又は第４の信号を出
力する第３の演算回路と、を備えてなる。
ルは、アナログ入力信号をサンプリングし保持したアナ
ログ信号を出力するサンプルホールド回路と、高電位側
の第１基準電圧とアナログ信号との差を演算して第１の
信号を出力する第１の演算回路と、低電位側の第２基準
電圧とアナログ信号との差を演算して第２の信号を出力
する第２の演算回路と、第１及び第２の信号を比較して
ディジタル信号を出力する比較回路と、第１の信号と第
２の信号を加算して相補な第３及び第４の信号を生成
し、ディジタル信号に基づいて第３又は第４の信号を出
力する第３の演算回路と、を備えてなる。
【００２４】請求項１０に記載の発明によれば、高電位
側の第１基準電圧とアナログ入力信号とを演算して第１
の演算結果を得るステップと、低電位側の第２基準電圧
とアナログ入力信号とを演算して第２の演算結果を得る
ステップと、第１及び第２の演算結果を加算して第３の
演算結果を得るステップと、第３の演算結果が正か否か
を判断するステップと、判断結果に基づいて、第１のデ
ィジタル信号を出力するステップ及び第１のディジタル
信号に基づいて第３の演算ステップの演算結果を出力す
るステップ、又は第２のディジタル信号を出力するステ
ップ及び第２のディジタル信号に基づいて第３の演算ス
テップの演算結果の反転結果を出力するステップ、とが
実行される。
側の第１基準電圧とアナログ入力信号とを演算して第１
の演算結果を得るステップと、低電位側の第２基準電圧
とアナログ入力信号とを演算して第２の演算結果を得る
ステップと、第１及び第２の演算結果を加算して第３の
演算結果を得るステップと、第３の演算結果が正か否か
を判断するステップと、判断結果に基づいて、第１のデ
ィジタル信号を出力するステップ及び第１のディジタル
信号に基づいて第３の演算ステップの演算結果を出力す
るステップ、又は第２のディジタル信号を出力するステ
ップ及び第２のディジタル信号に基づいて第３の演算ス
テップの演算結果の反転結果を出力するステップ、とが
実行される。
【００２５】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図８に従って説明する。図１は、パイプ
ライン型Ａ／Ｄ変換器３０のブロック図である。このＡ
／Ｄ変換器３０は、アナログ入力信号Ａinを８ビットの
ディジタル信号Ｄout に変換する。
の形態を図１〜図８に従って説明する。図１は、パイプ
ライン型Ａ／Ｄ変換器３０のブロック図である。このＡ
／Ｄ変換器３０は、アナログ入力信号Ａinを８ビットの
ディジタル信号Ｄout に変換する。
【００２６】Ａ／Ｄ変換器３０は、アナログブロック３
１とロジック回路３２を備えている。アナログブロック
３１はディジタル信号Ｄout のビット数に対応する複数
（本実施形態では８個）の第１〜第８ビットセル４１〜
４８から構成されている。第１〜第８ビットセル４１〜
４８は、それぞれが入力信号を１ビットのディジタル信
号に変換する変換ステージである。従って、Ａ／Ｄ変換
器３０は、第１〜第８ステージを持つ。
１とロジック回路３２を備えている。アナログブロック
３１はディジタル信号Ｄout のビット数に対応する複数
（本実施形態では８個）の第１〜第８ビットセル４１〜
４８から構成されている。第１〜第８ビットセル４１〜
４８は、それぞれが入力信号を１ビットのディジタル信
号に変換する変換ステージである。従って、Ａ／Ｄ変換
器３０は、第１〜第８ステージを持つ。
【００２７】第１〜第８ビットセル４１〜４８は直列に
接続されている。第１ビットセル４１にはアナログ入力
信号Ａinが入力され、第２〜第８ビットセル４２〜４８
には前段の第１〜第７ビットセル４１〜４７の出力信号
が入力されている。
接続されている。第１ビットセル４１にはアナログ入力
信号Ａinが入力され、第２〜第８ビットセル４２〜４８
には前段の第１〜第７ビットセル４１〜４７の出力信号
が入力されている。
【００２８】第１ビットセル４１はアナログ入力信号Ａ
inを演算処理してディジタル変換した１ビットのディジ
タル信号Ｄ７をロジック回路３２に出力するとともに、
演算処理結果に基づくアナログ信号を次段の第２ビット
セル４２に出力する。同様に、第２〜第７ビットセル４
２〜４７は、それぞれ前段の第１〜第６ビットセル４１
〜４６のアナログ出力信号を演算処理して１ビットのデ
ィジタル信号Ｄ６〜Ｄ１をロジック回路３２に出力する
とともに、演算処理結果に基づくアナログ出力信号を次
段の第３〜第８ビットセル４３〜４８に出力する。第８
ビットセル４８は前段の第７ビットセル４７のアナログ
出力信号を演算処理して１ビットのディジタル信号Ｄ０
をロジック回路３２に出力する。
inを演算処理してディジタル変換した１ビットのディジ
タル信号Ｄ７をロジック回路３２に出力するとともに、
演算処理結果に基づくアナログ信号を次段の第２ビット
セル４２に出力する。同様に、第２〜第７ビットセル４
２〜４７は、それぞれ前段の第１〜第６ビットセル４１
〜４６のアナログ出力信号を演算処理して１ビットのデ
ィジタル信号Ｄ６〜Ｄ１をロジック回路３２に出力する
とともに、演算処理結果に基づくアナログ出力信号を次
段の第３〜第８ビットセル４３〜４８に出力する。第８
ビットセル４８は前段の第７ビットセル４７のアナログ
出力信号を演算処理して１ビットのディジタル信号Ｄ０
をロジック回路３２に出力する。
【００２９】図２は、第１ビットセル４１のブロック図
である。尚、第２〜第８ビットセル４２〜４８の構成
は、第１ビットセル４１のそれと同じであるため、図面
及び説明を省略する。
である。尚、第２〜第８ビットセル４２〜４８の構成
は、第１ビットセル４１のそれと同じであるため、図面
及び説明を省略する。
【００３０】ビットセル４１は、サンプルホールド（Ｓ
／Ｈ）回路５１、第１及び第２演算ステージとしての第
１及び第２演算回路５２，５３、比較ステージとしての
比較回路５４、及び第３演算ステージとしての第３演算
回路５５を含む。
／Ｈ）回路５１、第１及び第２演算ステージとしての第
１及び第２演算回路５２，５３、比較ステージとしての
比較回路５４、及び第３演算ステージとしての第３演算
回路５５を含む。
【００３１】Ｓ／Ｈ回路５１は、図３に示すように、ス
イッチＳＷとコンデンサＣ１とから構成され、スイッチ
ＳＷの第１端子には入力信号ＩＮが供給され、第２端子
はコンデンサＣ１の第１端子に接続され、コンデンサＣ
１の第２端子はグランドＧＮＤに接続されている。そし
て、スイッチＳＷとコンデンサＣ１の間のノードが第１
及び第２演算回路５２，５３に接続され、アナログ信号
Ｖinを出力する。
イッチＳＷとコンデンサＣ１とから構成され、スイッチ
ＳＷの第１端子には入力信号ＩＮが供給され、第２端子
はコンデンサＣ１の第１端子に接続され、コンデンサＣ
１の第２端子はグランドＧＮＤに接続されている。そし
て、スイッチＳＷとコンデンサＣ１の間のノードが第１
及び第２演算回路５２，５３に接続され、アナログ信号
Ｖinを出力する。
【００３２】スイッチＳＷは例えばロジック回路３２か
ら供給されるサンプリングクロックＣＬＫに応答してオ
ン又はオフする。これにより、スイッチＳＷがオンして
いる間、入力信号ＩＮをコンデンサＣ１によりサンプリ
ング（sampling）し、スイッチＳＷがオフするとその時
の入力信号ＩＮのレベルをコンデンサＣ１により保持
（hold）する。そして、Ｓ／Ｈ回路５１は、保持したレ
ベルを持つアナログ信号Ｖinを第１及び第２演算回路５
２，５３に出力する。
ら供給されるサンプリングクロックＣＬＫに応答してオ
ン又はオフする。これにより、スイッチＳＷがオンして
いる間、入力信号ＩＮをコンデンサＣ１によりサンプリ
ング（sampling）し、スイッチＳＷがオフするとその時
の入力信号ＩＮのレベルをコンデンサＣ１により保持
（hold）する。そして、Ｓ／Ｈ回路５１は、保持したレ
ベルを持つアナログ信号Ｖinを第１及び第２演算回路５
２，５３に出力する。
【００３３】第１演算回路５２には高電位側比較基準電
圧ＶRHとアナログ信号Ｖinとが入力され、第２演算回路
５３にはアナログ信号Ｖinと低電位側比較基準電圧ＶRL
とが入力される。尚、本実施形態では、以下の説明を簡
単にするために、高電位側比較基準電圧ＶRHとして第１
比較電圧Ｖref 、低電位側比較基準電圧ＶRLとして第２
比較電圧ＧＮＤ（＝０Ｖ）を用い、必要に応じて併記す
ることにする。
圧ＶRHとアナログ信号Ｖinとが入力され、第２演算回路
５３にはアナログ信号Ｖinと低電位側比較基準電圧ＶRL
とが入力される。尚、本実施形態では、以下の説明を簡
単にするために、高電位側比較基準電圧ＶRHとして第１
比較電圧Ｖref 、低電位側比較基準電圧ＶRLとして第２
比較電圧ＧＮＤ（＝０Ｖ）を用い、必要に応じて併記す
ることにする。
【００３４】第１演算回路５２は、図４に示すように構
成された減算回路よりなる。即ち、第１演算回路５２は
トランジスタＴ１，Ｔ２、抵抗Ｒ１，Ｒ２及び定電流源
５２ａから構成されている。トランジスタＴ１，Ｔ２は
ＮチャネルＭＯＳトランジスタからなり、ソースが互い
に接続され、その接続点は定電流源５２ａを介して低電
位電源（本実施形態ではグランド）ＧＮＤに接続されて
いる。両トランジスタＴ１，Ｔ２のドレインはそれぞれ
抵抗Ｒ１，Ｒ２を介して高電位電源ＶDDに接続されてい
る。第１トランジスタＴ１のゲートにはアナログ信号Ｖ
inが印加され、第２トランジスタＴ２のゲートには第１
比較電圧Ｖref が印加されている。そして、第２トラン
ジスタＴ２と抵抗Ｒ２の間のノードから第１電圧Ｖａを
出力する。
成された減算回路よりなる。即ち、第１演算回路５２は
トランジスタＴ１，Ｔ２、抵抗Ｒ１，Ｒ２及び定電流源
５２ａから構成されている。トランジスタＴ１，Ｔ２は
ＮチャネルＭＯＳトランジスタからなり、ソースが互い
に接続され、その接続点は定電流源５２ａを介して低電
位電源（本実施形態ではグランド）ＧＮＤに接続されて
いる。両トランジスタＴ１，Ｔ２のドレインはそれぞれ
抵抗Ｒ１，Ｒ２を介して高電位電源ＶDDに接続されてい
る。第１トランジスタＴ１のゲートにはアナログ信号Ｖ
inが印加され、第２トランジスタＴ２のゲートには第１
比較電圧Ｖref が印加されている。そして、第２トラン
ジスタＴ２と抵抗Ｒ２の間のノードから第１電圧Ｖａを
出力する。
【００３５】このように構成された第１演算回路５２
は、アナログ信号Ｖinに対する第１比較電圧Ｖref の電
圧差を演算して第１電圧Ｖａを出力する。従って、第１
電圧Ｖａはアナログ信号Ｖinに対する第１比較電圧Ｖre
f の差電圧（＝Ｖin−Ｖref ＝Ｖin−ＶRH）を持つ。
は、アナログ信号Ｖinに対する第１比較電圧Ｖref の電
圧差を演算して第１電圧Ｖａを出力する。従って、第１
電圧Ｖａはアナログ信号Ｖinに対する第１比較電圧Ｖre
f の差電圧（＝Ｖin−Ｖref ＝Ｖin−ＶRH）を持つ。
【００３６】第２演算回路５３は、第１演算回路５２と
同様に構成された減算回路よりなるため、図面を省略す
る。第２演算回路５３は、アナログ信号Ｖinに対する第
２比較電圧ＧＮＤの電圧差を演算して第２電圧Ｖｂを出
力する。従って、第２電圧Ｖｂはアナログ信号Ｖinに対
する第２比較電圧ＧＮＤの差電圧（＝Ｖin−ＧＮＤ＝Ｖ
in−ＶRL）を持つ。
同様に構成された減算回路よりなるため、図面を省略す
る。第２演算回路５３は、アナログ信号Ｖinに対する第
２比較電圧ＧＮＤの電圧差を演算して第２電圧Ｖｂを出
力する。従って、第２電圧Ｖｂはアナログ信号Ｖinに対
する第２比較電圧ＧＮＤの差電圧（＝Ｖin−ＧＮＤ＝Ｖ
in−ＶRL）を持つ。
【００３７】尚、第１及び第２演算回路５２，５３は第
１及び第２比較電圧Ｖref ，ＧＮＤに対するアナログ信
号Ｖinの電圧差（Ｖref −Ｖin，ＧＮＤ−Ｖin）を演算
し、それらに基づく第１及び第２電圧Ｖａ（＝Ｖref −
Ｖin），Ｖｂ（＝ＧＮＤ−Ｖin）を出力するように構成
してもよい。
１及び第２比較電圧Ｖref ，ＧＮＤに対するアナログ信
号Ｖinの電圧差（Ｖref −Ｖin，ＧＮＤ−Ｖin）を演算
し、それらに基づく第１及び第２電圧Ｖａ（＝Ｖref −
Ｖin），Ｖｂ（＝ＧＮＤ−Ｖin）を出力するように構成
してもよい。
【００３８】比較回路５４は、第１及び第２電圧Ｖａ，
Ｖｂを入力し、それら電圧を比較する。そして、比較回
路５４は、比較結果に基づく論理を持つ１ビットのディ
ジタル信号Ｄout （図１におけるディジタル信号Ｄ７）
を出力する。例えば、比較回路５４は、第１電圧Ｖａが
第２電圧Ｖｂよりも大きい場合に論理「１」を持つ信号
Ｄout を出力し、第１電圧Ｖａが第２電圧Ｖｂよりも小
さい場合に論理「０」を持つ信号Ｄout を出力する。
Ｖｂを入力し、それら電圧を比較する。そして、比較回
路５４は、比較結果に基づく論理を持つ１ビットのディ
ジタル信号Ｄout （図１におけるディジタル信号Ｄ７）
を出力する。例えば、比較回路５４は、第１電圧Ｖａが
第２電圧Ｖｂよりも大きい場合に論理「１」を持つ信号
Ｄout を出力し、第１電圧Ｖａが第２電圧Ｖｂよりも小
さい場合に論理「０」を持つ信号Ｄout を出力する。
【００３９】第３演算回路５５は、第１及び第２電圧Ｖ
ａ，Ｖｂと、ディジタル信号Ｄoutを入力する。第３演
算回路５５は加算回路であり、第１及び第２電圧Ｖａ，
Ｖｂの電位を加算演算し、相補な第１及び第２電圧ＶＰ
（＝Ｖａ＋Ｖｂ），ＶＮ（＝−（Ｖａ＋Ｖｂ））を生成
する。そして、第３演算回路５５は、ディジタル信号Ｄ
out の論理に基づいて、信号Ｄout が「１」の場合には
第１電圧ＶＰを出力信号ＯＵＴとして出力し、信号Ｄou
t が「０」の場合には第２電圧ＶＮを信号ＯＵＴとして
出力する。
ａ，Ｖｂと、ディジタル信号Ｄoutを入力する。第３演
算回路５５は加算回路であり、第１及び第２電圧Ｖａ，
Ｖｂの電位を加算演算し、相補な第１及び第２電圧ＶＰ
（＝Ｖａ＋Ｖｂ），ＶＮ（＝−（Ｖａ＋Ｖｂ））を生成
する。そして、第３演算回路５５は、ディジタル信号Ｄ
out の論理に基づいて、信号Ｄout が「１」の場合には
第１電圧ＶＰを出力信号ＯＵＴとして出力し、信号Ｄou
t が「０」の場合には第２電圧ＶＮを信号ＯＵＴとして
出力する。
【００４０】次に、上記のように構成されたビットセル
４１の作用を図５〜図７に従って説明する。今、図５に
示すように、所定電位（図において 1/2Ｖref ＜Ｖin＜
Ｖref ）を持つアナログ信号ＶinがＳ／Ｈ回路５１を介
して第１及び第２演算回路５２，５３に入力される。
４１の作用を図５〜図７に従って説明する。今、図５に
示すように、所定電位（図において 1/2Ｖref ＜Ｖin＜
Ｖref ）を持つアナログ信号ＶinがＳ／Ｈ回路５１を介
して第１及び第２演算回路５２，５３に入力される。
【００４１】第１演算回路５２は、第１比較電圧Ｖref
とアナログ信号Ｖinの差電圧、即ち負の符号を持つ第１
電圧Ｖａを出力する。第２演算回路５３は、第２比較電
圧ＧＮＤとアナログ信号Ｖinの差電圧、即ち正の符号を
持つ第２電圧Ｖｂを出力する。
とアナログ信号Ｖinの差電圧、即ち負の符号を持つ第１
電圧Ｖａを出力する。第２演算回路５３は、第２比較電
圧ＧＮＤとアナログ信号Ｖinの差電圧、即ち正の符号を
持つ第２電圧Ｖｂを出力する。
【００４２】これら第１及び第２電圧Ｖａ，Ｖｂはサン
プリングの終了時点で確定している。従って、比較回路
５４は、サンプリングが終了すると直ちに比較処理を実
行し、論理「１」を持つ１ビットのディジタル信号Ｄou
t を出力する。
プリングの終了時点で確定している。従って、比較回路
５４は、サンプリングが終了すると直ちに比較処理を実
行し、論理「１」を持つ１ビットのディジタル信号Ｄou
t を出力する。
【００４３】そして、第１及び第２電圧Ｖａ，Ｖｂが確
定していることから、第３演算回路５５はサンプリング
が終了すると直ちに演算処理を実行する。即ち、第３演
算回路５５は、比較回路５４における比較処理と平行し
て演算処理を実行し、演算結果を持つ相補電圧ＶＰ（＝
Ｖａ＋Ｖｂ），ＶＮ（＝−（Ｖａ＋Ｖｂ））を生成す
る。そして、第３演算回路５５はディジタル信号Ｄout
に基づいて、第１電圧ＶＰを出力信号ＯＵＴとして出力
する。この出力信号ＯＵＴの電位Ｖout は、 Ｖout ＝Ｖａ＋Ｖｂ ＝（Ｖin−Ｖref ）＋（Ｖin−０） ＝２×Ｖin−Ｖref ＝２（Ｖin− 1/2×Ｖref ） となる。
定していることから、第３演算回路５５はサンプリング
が終了すると直ちに演算処理を実行する。即ち、第３演
算回路５５は、比較回路５４における比較処理と平行し
て演算処理を実行し、演算結果を持つ相補電圧ＶＰ（＝
Ｖａ＋Ｖｂ），ＶＮ（＝−（Ｖａ＋Ｖｂ））を生成す
る。そして、第３演算回路５５はディジタル信号Ｄout
に基づいて、第１電圧ＶＰを出力信号ＯＵＴとして出力
する。この出力信号ＯＵＴの電位Ｖout は、 Ｖout ＝Ｖａ＋Ｖｂ ＝（Ｖin−Ｖref ）＋（Ｖin−０） ＝２×Ｖin−Ｖref ＝２（Ｖin− 1/2×Ｖref ） となる。
【００４４】これは、従来方式によるもの、即ちアナロ
グ信号Ｖinと中間電位 1/2×Ｖrefを直接比較し、その
比較結果を２倍した値と同じ値である。従って、本実施
形態の方式は、第１比較電圧Ｖref と第２比較電圧ＧＮ
Ｄにより仮想的に中間電位 1/2×Ｖref を設定し、それ
とアナログ信号Ｖinを比較することによって１ビットの
ディジタル信号Ｄout と次段のビットセルに伝達する信
号を生成する。即ち、各ビットセル４１〜４８は、第１
比較電圧Ｖref と第２比較電圧ＧＮＤにより仮想的に設
定した中間電位 1/2×Ｖref とアナログ信号Ｖinを比較
する比較ステージとして動作する。
グ信号Ｖinと中間電位 1/2×Ｖrefを直接比較し、その
比較結果を２倍した値と同じ値である。従って、本実施
形態の方式は、第１比較電圧Ｖref と第２比較電圧ＧＮ
Ｄにより仮想的に中間電位 1/2×Ｖref を設定し、それ
とアナログ信号Ｖinを比較することによって１ビットの
ディジタル信号Ｄout と次段のビットセルに伝達する信
号を生成する。即ち、各ビットセル４１〜４８は、第１
比較電圧Ｖref と第２比較電圧ＧＮＤにより仮想的に設
定した中間電位 1/2×Ｖref とアナログ信号Ｖinを比較
する比較ステージとして動作する。
【００４５】ちなみに、アナログ信号Ｖinが中間電位 1
/2Ｖref よりも低い場合、第３演算回路５５から第２電
圧ＶＮ（＝−（Ｖａ＋Ｖｂ））を出力する。従って、ビ
ットセル４１の伝達特性は図６のように表される。
/2Ｖref よりも低い場合、第３演算回路５５から第２電
圧ＶＮ（＝−（Ｖａ＋Ｖｂ））を出力する。従って、ビ
ットセル４１の伝達特性は図６のように表される。
【００４６】図７は、ビットセルにおけるタイミング図
である。上記したように、サンプリング終了時点（サン
プリングクロックＣＬＫの立ち下がりエッジ）で第１及
び第２電圧Ｖａ，Ｖｂが確定している。このため、ディ
ジタル信号Ｄout 及び出力信号ＯＵＴの演算を従来に比
べて早く開始することができ、それらがホールド時間
（クロックＣＬＫがＬレベルである期間）内に確実に確
定する。
である。上記したように、サンプリング終了時点（サン
プリングクロックＣＬＫの立ち下がりエッジ）で第１及
び第２電圧Ｖａ，Ｖｂが確定している。このため、ディ
ジタル信号Ｄout 及び出力信号ＯＵＴの演算を従来に比
べて早く開始することができ、それらがホールド時間
（クロックＣＬＫがＬレベルである期間）内に確実に確
定する。
【００４７】図８は、ビットセル４１のアルゴリズムを
示す。アナログ信号Ｖinは外部からＳ／Ｈ回路５１を介
して入力され、これを第１及び第２比較電圧Ｖref ，０
（＝ＧＮＤ）と各々Ｖin−Ｖref ，Ｖin−０の演算処理
を行い（ステップ６１，６２）、それらの演算結果であ
る第１及び第２電圧Ｖａ，Ｖｂを加算演算する（ステッ
プ６３）。これにより、アナログ信号Ｖinを高電位側比
較電圧Ｖref と低電位側比較電圧ＧＮＤによる仮想比較
基準電位 1/2×Ｖref と比較する。
示す。アナログ信号Ｖinは外部からＳ／Ｈ回路５１を介
して入力され、これを第１及び第２比較電圧Ｖref ，０
（＝ＧＮＤ）と各々Ｖin−Ｖref ，Ｖin−０の演算処理
を行い（ステップ６１，６２）、それらの演算結果であ
る第１及び第２電圧Ｖａ，Ｖｂを加算演算する（ステッ
プ６３）。これにより、アナログ信号Ｖinを高電位側比
較電圧Ｖref と低電位側比較電圧ＧＮＤによる仮想比較
基準電位 1/2×Ｖref と比較する。
【００４８】次に、加算結果が正の値か否かを判定し
（ステップ６４）、正であれば論理「１」を持つディジ
タル信号Ｄout を出力し（ステップ６５）、加算結果を
持つ出力信号ＯＵＴ（＝Ｖａ＋Ｖｂ）を出力する（ステ
ップ６６）。
（ステップ６４）、正であれば論理「１」を持つディジ
タル信号Ｄout を出力し（ステップ６５）、加算結果を
持つ出力信号ＯＵＴ（＝Ｖａ＋Ｖｂ）を出力する（ステ
ップ６６）。
【００４９】一方、加算結果が負の場合、論理「０」を
持つディジタル信号Ｄout を出力し（ステップ６７）、
加算結果の反転電位を持つ出力信号ＯＵＴ（＝−（Ｖａ
＋Ｖｂ））を出力する（ステップ６８）。
持つディジタル信号Ｄout を出力し（ステップ６７）、
加算結果の反転電位を持つ出力信号ＯＵＴ（＝−（Ｖａ
＋Ｖｂ））を出力する（ステップ６８）。
【００５０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第１演算回路５２は第１基準電圧Ｖref とアナロ
グ信号Ｖinを基に演算Ｖin−Ｖref を行って得た第１電
圧Ｖａを出力し、第２演算回路５３は第２基準電圧ＧＮ
Ｄとアナログ信号Ｖinを基に演算Ｖin−０を行って得た
第２電圧Ｖｂを出力する。第３演算回路５５は、第１及
び第２電圧Ｖａ，Ｖｂを加算演算（Ｖａ＋Ｖｂ）して得
た信号ＯＵＴを出力する。この信号ＯＵＴは、従来方式
による出力信号（＝２（Ｖin− 1/2×Ｖref ））と同じ
値となる。即ち、従来のＤＡＣ及び２倍アンプ回路を用
いることなく同じ結果を得ることができる。従って、Ｄ
ＡＣ及び２倍アンプ回路の影響（セトリング時間、オフ
セット等）を受けないので、高速にＡ／Ｄ変換を行うと
ともに、消費電流を少なくすることができる。
ば、以下の効果を奏する。 （１）第１演算回路５２は第１基準電圧Ｖref とアナロ
グ信号Ｖinを基に演算Ｖin−Ｖref を行って得た第１電
圧Ｖａを出力し、第２演算回路５３は第２基準電圧ＧＮ
Ｄとアナログ信号Ｖinを基に演算Ｖin−０を行って得た
第２電圧Ｖｂを出力する。第３演算回路５５は、第１及
び第２電圧Ｖａ，Ｖｂを加算演算（Ｖａ＋Ｖｂ）して得
た信号ＯＵＴを出力する。この信号ＯＵＴは、従来方式
による出力信号（＝２（Ｖin− 1/2×Ｖref ））と同じ
値となる。即ち、従来のＤＡＣ及び２倍アンプ回路を用
いることなく同じ結果を得ることができる。従って、Ｄ
ＡＣ及び２倍アンプ回路の影響（セトリング時間、オフ
セット等）を受けないので、高速にＡ／Ｄ変換を行うと
ともに、消費電流を少なくすることができる。
【００５１】（２）第１及び第２演算回路５２，５３
は、Ｓ／Ｈ回路５１を介して入力するアナログ信号Ｖin
に基づいて演算を行う。従って、サンプリング終了時点
で、両演算回路５２，５３における演算結果が確定す
る。このため、ディジタル信号Ｄout 及び出力信号ＯＵ
Ｔの演算を従来に比べて早く開始することができ、それ
らがホールド時間（クロックＣＬＫがＬレベルである期
間）内に確実に確定し、Ａ／Ｄ変換を高速化することが
できる。
は、Ｓ／Ｈ回路５１を介して入力するアナログ信号Ｖin
に基づいて演算を行う。従って、サンプリング終了時点
で、両演算回路５２，５３における演算結果が確定す
る。このため、ディジタル信号Ｄout 及び出力信号ＯＵ
Ｔの演算を従来に比べて早く開始することができ、それ
らがホールド時間（クロックＣＬＫがＬレベルである期
間）内に確実に確定し、Ａ／Ｄ変換を高速化することが
できる。
【００５２】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態において、第１〜第８ビットセル４１〜
４８の構成（図２参照）は各ビットセル４１〜４８が持
つ機能を分割して示したものであり各機能を実現するス
テージ（演算ステージ又は比較ステージ）として回路を
示しているが、複数の機能を１つの回路に備える、又は
複数の回路により１つの機能を実現するように、回路構
成を適宜変更して実施してもよい。
てもよい。 ○上記実施形態において、第１〜第８ビットセル４１〜
４８の構成（図２参照）は各ビットセル４１〜４８が持
つ機能を分割して示したものであり各機能を実現するス
テージ（演算ステージ又は比較ステージ）として回路を
示しているが、複数の機能を１つの回路に備える、又は
複数の回路により１つの機能を実現するように、回路構
成を適宜変更して実施してもよい。
【００５３】例えば、第１〜第３演算ステージとして第
１〜第３演算回路５２，５３，５５を備える構成とした
が、第１及び第２演算回路５２，５３を一体化した演算
回路（演算ステージ）として構成する、第１及び第２演
算回路５２，５３のうちの少なくとも一方と第３演算回
路５５を一体化した演算回路（演算ステージ）を備える
構成として実施してもよい。即ち、図８のステップ６１
〜６３のうちの少なくともいずれか２つを１つのステッ
プとして実行するように構成する。
１〜第３演算回路５２，５３，５５を備える構成とした
が、第１及び第２演算回路５２，５３を一体化した演算
回路（演算ステージ）として構成する、第１及び第２演
算回路５２，５３のうちの少なくとも一方と第３演算回
路５５を一体化した演算回路（演算ステージ）を備える
構成として実施してもよい。即ち、図８のステップ６１
〜６３のうちの少なくともいずれか２つを１つのステッ
プとして実行するように構成する。
【００５４】また、第１及び第２演算回路５２，５３の
少なくとも一方と比較回路５４を一体化した回路（演算
比較ステージ）として構成してもよい。 ○上記実施形態において、第３演算回路５５における演
算を電流モードにて行うように構成して実施してもよ
い。この場合、第１及び第２演算回路５２，５３の演算
結果を電流に変換して演算を実施する、又は第１及び第
２比較電圧Ｖref，ＧＮＤのうちの少なくとも一方とア
ナログ信号Ｖinとを電流に変換して第１〜第３演算回路
５２，５３，５５における演算を実施する、など適宜演
算の順番・構成を変更して実施してもよい。
少なくとも一方と比較回路５４を一体化した回路（演算
比較ステージ）として構成してもよい。 ○上記実施形態において、第３演算回路５５における演
算を電流モードにて行うように構成して実施してもよ
い。この場合、第１及び第２演算回路５２，５３の演算
結果を電流に変換して演算を実施する、又は第１及び第
２比較電圧Ｖref，ＧＮＤのうちの少なくとも一方とア
ナログ信号Ｖinとを電流に変換して第１〜第３演算回路
５２，５３，５５における演算を実施する、など適宜演
算の順番・構成を変更して実施してもよい。
【００５５】○上記実施形態では、ビットセル４１をア
ナログ信号Ｖinを仮想的に設定した中間電位 1/2×Ｖre
f （＝ 1/2（ＶRH＋ＶRL））と比較する比較ステージを
持つように構成したが、第１比較電圧Ｖref と第２比較
電圧ＧＮＤ（第１比較基準電圧ＶRHと第２比較基準電圧
ＶRL）間の任意の電位を仮想比較電圧として設定する比
較ステージを持つように構成して実施してもよい。ま
た、第１比較電圧Ｖrefと第２比較電圧ＧＮＤ（第１比
較基準電圧ＶRHと第２比較基準電圧ＶRL）間の任意の２
点以上の電位を仮想比較電圧として設定する比較ステー
ジを持つように構成して実施してもよい。
ナログ信号Ｖinを仮想的に設定した中間電位 1/2×Ｖre
f （＝ 1/2（ＶRH＋ＶRL））と比較する比較ステージを
持つように構成したが、第１比較電圧Ｖref と第２比較
電圧ＧＮＤ（第１比較基準電圧ＶRHと第２比較基準電圧
ＶRL）間の任意の電位を仮想比較電圧として設定する比
較ステージを持つように構成して実施してもよい。ま
た、第１比較電圧Ｖrefと第２比較電圧ＧＮＤ（第１比
較基準電圧ＶRHと第２比較基準電圧ＶRL）間の任意の２
点以上の電位を仮想比較電圧として設定する比較ステー
ジを持つように構成して実施してもよい。
【００５６】この様に構成した場合、アナログ信号Ｖin
の電位が中間電位付近の場合に、そのアナログ信号Ｖin
に重畳したノイズにより誤動作するのを防ぐ。これは、
例えば中間電位より電位を持つアナログ信号Ｖinにノイ
ズが重畳すると中間電位よりも高くなってしまう場合が
あり、その判定結果に誤りが生じるからである。即ち、
任意に設定した仮想比較電圧によって確実に判定するこ
とが可能な範囲のアナログ信号Ｖinを判定し、それ以外
の範囲（判定が不確実な範囲）の判定を次のステージに
先送りする。
の電位が中間電位付近の場合に、そのアナログ信号Ｖin
に重畳したノイズにより誤動作するのを防ぐ。これは、
例えば中間電位より電位を持つアナログ信号Ｖinにノイ
ズが重畳すると中間電位よりも高くなってしまう場合が
あり、その判定結果に誤りが生じるからである。即ち、
任意に設定した仮想比較電圧によって確実に判定するこ
とが可能な範囲のアナログ信号Ｖinを判定し、それ以外
の範囲（判定が不確実な範囲）の判定を次のステージに
先送りする。
【００５７】○上記実施形態はパイプライン型Ａ／Ｄ変
換器に具体化したが、逐次比較型Ａ／Ｄ変換器、循環型
Ａ／Ｄ変換器に具体化して実施してもよい。逐次比較型
Ａ／Ｄ変換器の場合、アナログブロックにビットセル４
１のみを備え、このビットセル４１における演算及び比
較をｎ回（上記実施形態に対応させれば８回）実行する
ようにアナログブロックを動作させ、８ビットのディジ
タル出力信号を得る。また、循環型Ａ／Ｄ変換器の場
合、アナログブロックにｍ個（２≦ｍ＜ｎ）、例えば２
個のビットセル４１，４２を備え、第２ビットセル４２
の出力を第１ビットセル４１の入力に帰還させ、これら
ステージの演算を４回実行するようにアナログブロック
を動作させ、ｎビットのディジタル出力信号を得る。
換器に具体化したが、逐次比較型Ａ／Ｄ変換器、循環型
Ａ／Ｄ変換器に具体化して実施してもよい。逐次比較型
Ａ／Ｄ変換器の場合、アナログブロックにビットセル４
１のみを備え、このビットセル４１における演算及び比
較をｎ回（上記実施形態に対応させれば８回）実行する
ようにアナログブロックを動作させ、８ビットのディジ
タル出力信号を得る。また、循環型Ａ／Ｄ変換器の場
合、アナログブロックにｍ個（２≦ｍ＜ｎ）、例えば２
個のビットセル４１，４２を備え、第２ビットセル４２
の出力を第１ビットセル４１の入力に帰還させ、これら
ステージの演算を４回実行するようにアナログブロック
を動作させ、ｎビットのディジタル出力信号を得る。
【００５８】○上記実施形態では、アナログ入力信号Ａ
inを８ビットのディジタル信号Ｄout に変換するＡ／Ｄ
変換器３０に具体化したが、ディジタル信号Ｄout のビ
ット数を適宜変更して実施してもよい。もちろん、ディ
ジタル信号Ｄout のビット数に対応してビットセルの数
及びロジック回路の構成を変更することはいうまでもな
い。
inを８ビットのディジタル信号Ｄout に変換するＡ／Ｄ
変換器３０に具体化したが、ディジタル信号Ｄout のビ
ット数を適宜変更して実施してもよい。もちろん、ディ
ジタル信号Ｄout のビット数に対応してビットセルの数
及びロジック回路の構成を変更することはいうまでもな
い。
【００５９】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） アナログ入力信号を１ビットのディジタル
信号に変換して出力するビットセルを備えたＡ／Ｄ変換
器において、前記ビットセルは、高電位側の第１基準電
圧ＶRH、低電位側の第２基準電圧ＶRLと前記アナログ入
力電圧Ｖinを基に、演算（Ｖin−ＶRH）＋（Ｖin−ＶR
L）及び演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の少なく
とも一方を行う演算ステージを持つことを特徴とするＡ
／Ｄ変換器。 （付記２） アナログ入力信号を１ビットのディジタル
信号に変換して出力するビットセルを備えたＡ／Ｄ変換
器において、前記ビットセルは、高電位側の第１基準電
圧ＶRH、低電位側の第２基準電圧ＶRLと前記アナログ入
力電圧Ｖinを基に、第１の演算Ｖａ＝Ｖin−ＶRH（又は
ＶRH−Ｖin）と、第２の演算Ｖｂ＝Ｖin−ＶRL（又はＶ
RL−Ｖin）と、第３の演算Ｖａ＋Ｖｂを行う演算ステー
ジを持つことを特徴とするＡ／Ｄ変換器。 （付記３） 前記第１及び第２の演算の少なくとも一方
を第３の演算と同時に行うことを特徴とする付記２記載
のＡ／Ｄ変換器。 （付記４） 前記ビットセルは、前記演算（Ｖin−ＶR
H）＋（Ｖin−ＶRL）、演算（ＶRH−Ｖin）＋（ＶRL−
Ｖin）、又は前記第３の演算を電流モードにて行う演算
ステージを持つことを特徴とする付記１又は２記載のＡ
／Ｄ変換器。 （付記５） 前記第１の演算結果と前記第２の演算結果
を比較し、その比較結果に応じて前記ディジタル信号を
出力する比較ステージを有することを特徴とする付記２
〜４のうちの何れか一項に記載のＡ／Ｄ変換器。 （付記６） 前記演算ステージは、前記ディジタル信号
に基づいて、前記演算（Ｖin−ＶRH）＋（Ｖin−ＶR
L）、又は前記演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の
結果を次ステージに伝達することを特徴とする付記１記
載のＡ／Ｄ変換器。 （付記７） 前記第３の演算を行う演算ステージは、前
記ディジタル信号に基づいて、前記第３の演算結果又は
その反転電位を持つ出力を次ステージに伝達することを
特徴とする付記２記載のＡ／Ｄ変換器。 （付記８） 前記第１及び第２基準電圧によって仮想的
に第１基準電圧と第２基準電圧との間に設定した少なく
とも１点以上の電位と前記アナログ入力電圧との比較を
行う比較ステージを持つことを特徴とする付記１乃至７
のうちの何れか一項に記載のＡ／Ｄ変換器。 （付記９） 前記演算ステージが差動回路によって構成
されていることを特徴とする付記１乃至８のうちの何れ
か一項に記載のＡ／Ｄ変換器。 （付記１０） アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するビットセルを備えたＡ／Ｄ変
換器において、前記ビットセルは、前記アナログ入力信
号をサンプリングし保持したアナログ信号を出力するサ
ンプルホールド回路と、高電位側の第１基準電圧と前記
アナログ信号との差を演算して第１の信号を出力する第
１の演算回路と、低電位側の第２基準電圧と前記アナロ
グ信号との差を演算して第２の信号を出力する第２の演
算回路と、前記第１及び第２の信号を比較して前記ディ
ジタル信号を出力する比較回路と、前記第１の信号と前
記第２の信号を加算して相補な第３及び第４の信号を生
成し、前記ディジタル信号に基づいて前記第３又は第４
の信号を出力する第３の演算回路と、を備えたことを特
徴とするＡ／Ｄ変換器。 （付記１１） 前記ビットセルをディジタル信号のビッ
ト数分直列に配置し、パイプライン処理することを特徴
とする付記１乃至１０のうちの何れか一項に記載のＡ／
Ｄ変換器。 （付記１２） 前記ビットセルを少なくとも２以上循環
処理することを特徴とする付記１乃至１０のうちの何れ
か一項に記載のＡ／Ｄ変換器。 （付記１３） 前記ビットセルによって逐次比較処理す
ることを特徴とする付記１乃至１０のうちの何れか一項
に記載のＡ／Ｄ変換器。 （付記１４） アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するＡ／Ｄ変換方法において、高
電位側の第１基準電圧と前記アナログ入力信号との差を
演算して第１の演算結果を得るステップと、低電位側の
第２基準電圧と前記アナログ入力信号との差を演算して
第２の演算結果を得るステップと、前記第１及び第２の
演算結果を加算して第３の演算結果を得るステップと、
前記第３の演算結果が正か否かを判断するステップと、
前記前記判断結果に基づいて、第１のディジタル信号を
出力するステップ及び前記第１のディジタル信号に基づ
いて前記第３の演算ステップの演算結果を出力するステ
ップ、又は第２のディジタル信号を出力するステップ及
び前記第２のディジタル信号に基づいて前記第３の演算
ステップの演算結果の反転結果を出力するステップ、を
実行することを特徴とするＡ／Ｄ変換方法。
下のようになる。 （付記１） アナログ入力信号を１ビットのディジタル
信号に変換して出力するビットセルを備えたＡ／Ｄ変換
器において、前記ビットセルは、高電位側の第１基準電
圧ＶRH、低電位側の第２基準電圧ＶRLと前記アナログ入
力電圧Ｖinを基に、演算（Ｖin−ＶRH）＋（Ｖin−ＶR
L）及び演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の少なく
とも一方を行う演算ステージを持つことを特徴とするＡ
／Ｄ変換器。 （付記２） アナログ入力信号を１ビットのディジタル
信号に変換して出力するビットセルを備えたＡ／Ｄ変換
器において、前記ビットセルは、高電位側の第１基準電
圧ＶRH、低電位側の第２基準電圧ＶRLと前記アナログ入
力電圧Ｖinを基に、第１の演算Ｖａ＝Ｖin−ＶRH（又は
ＶRH−Ｖin）と、第２の演算Ｖｂ＝Ｖin−ＶRL（又はＶ
RL−Ｖin）と、第３の演算Ｖａ＋Ｖｂを行う演算ステー
ジを持つことを特徴とするＡ／Ｄ変換器。 （付記３） 前記第１及び第２の演算の少なくとも一方
を第３の演算と同時に行うことを特徴とする付記２記載
のＡ／Ｄ変換器。 （付記４） 前記ビットセルは、前記演算（Ｖin−ＶR
H）＋（Ｖin−ＶRL）、演算（ＶRH−Ｖin）＋（ＶRL−
Ｖin）、又は前記第３の演算を電流モードにて行う演算
ステージを持つことを特徴とする付記１又は２記載のＡ
／Ｄ変換器。 （付記５） 前記第１の演算結果と前記第２の演算結果
を比較し、その比較結果に応じて前記ディジタル信号を
出力する比較ステージを有することを特徴とする付記２
〜４のうちの何れか一項に記載のＡ／Ｄ変換器。 （付記６） 前記演算ステージは、前記ディジタル信号
に基づいて、前記演算（Ｖin−ＶRH）＋（Ｖin−ＶR
L）、又は前記演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の
結果を次ステージに伝達することを特徴とする付記１記
載のＡ／Ｄ変換器。 （付記７） 前記第３の演算を行う演算ステージは、前
記ディジタル信号に基づいて、前記第３の演算結果又は
その反転電位を持つ出力を次ステージに伝達することを
特徴とする付記２記載のＡ／Ｄ変換器。 （付記８） 前記第１及び第２基準電圧によって仮想的
に第１基準電圧と第２基準電圧との間に設定した少なく
とも１点以上の電位と前記アナログ入力電圧との比較を
行う比較ステージを持つことを特徴とする付記１乃至７
のうちの何れか一項に記載のＡ／Ｄ変換器。 （付記９） 前記演算ステージが差動回路によって構成
されていることを特徴とする付記１乃至８のうちの何れ
か一項に記載のＡ／Ｄ変換器。 （付記１０） アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するビットセルを備えたＡ／Ｄ変
換器において、前記ビットセルは、前記アナログ入力信
号をサンプリングし保持したアナログ信号を出力するサ
ンプルホールド回路と、高電位側の第１基準電圧と前記
アナログ信号との差を演算して第１の信号を出力する第
１の演算回路と、低電位側の第２基準電圧と前記アナロ
グ信号との差を演算して第２の信号を出力する第２の演
算回路と、前記第１及び第２の信号を比較して前記ディ
ジタル信号を出力する比較回路と、前記第１の信号と前
記第２の信号を加算して相補な第３及び第４の信号を生
成し、前記ディジタル信号に基づいて前記第３又は第４
の信号を出力する第３の演算回路と、を備えたことを特
徴とするＡ／Ｄ変換器。 （付記１１） 前記ビットセルをディジタル信号のビッ
ト数分直列に配置し、パイプライン処理することを特徴
とする付記１乃至１０のうちの何れか一項に記載のＡ／
Ｄ変換器。 （付記１２） 前記ビットセルを少なくとも２以上循環
処理することを特徴とする付記１乃至１０のうちの何れ
か一項に記載のＡ／Ｄ変換器。 （付記１３） 前記ビットセルによって逐次比較処理す
ることを特徴とする付記１乃至１０のうちの何れか一項
に記載のＡ／Ｄ変換器。 （付記１４） アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するＡ／Ｄ変換方法において、高
電位側の第１基準電圧と前記アナログ入力信号との差を
演算して第１の演算結果を得るステップと、低電位側の
第２基準電圧と前記アナログ入力信号との差を演算して
第２の演算結果を得るステップと、前記第１及び第２の
演算結果を加算して第３の演算結果を得るステップと、
前記第３の演算結果が正か否かを判断するステップと、
前記前記判断結果に基づいて、第１のディジタル信号を
出力するステップ及び前記第１のディジタル信号に基づ
いて前記第３の演算ステップの演算結果を出力するステ
ップ、又は第２のディジタル信号を出力するステップ及
び前記第２のディジタル信号に基づいて前記第３の演算
ステップの演算結果の反転結果を出力するステップ、を
実行することを特徴とするＡ／Ｄ変換方法。
【００６０】
【発明の効果】以上詳述したように、本発明によれば、
高速動作が可能で消費電流の少ないＡ／Ｄ変換器及びＡ
／Ｄ変換方法を提供することができる。
高速動作が可能で消費電流の少ないＡ／Ｄ変換器及びＡ
／Ｄ変換方法を提供することができる。
【図１】 パイプライン型Ａ／Ｄ変換器のブロック図で
ある。
ある。
【図２】 ビットセルのブロック図である。
【図３】 Ｓ／Ｈ回路の回路図である。
【図４】 演算ブロックの回路図である。
【図５】 ビットセルにおける処理内容の説明図であ
る。
る。
【図６】 ビットセルの伝達特性図である。
【図７】 ビットセルにおけるタイミング図である。
【図８】 Ａ／Ｄ変換器のアルゴリズムの説明図であ
る。
る。
【図９】 従来のビットセルのブロック図である。
【図１０】 従来のＡ／Ｄ変換器のアルゴリズムの説明
図である。
図である。
【図１１】 従来のビットセルの処理内容の説明図であ
る。
る。
【図１２】 従来のビットセルの伝達特性図である。
【図１３】 従来のビットセルにおけるタイミング図で
ある。
ある。
４１〜４８ ビットセル ５２，５３ 第１及び第２演算回路（演算ステージ） ５４ 比較回路（比較ステージ） ５５ 第３演算回路（演算ステージ、比較ステージ） Ａin アナログ入力信号 Ｖin アナログ信号 Ｄout ディジタル信号 Ｖａ，Ｖｂ 第１及び第２電圧 ＯＵＴ 出力信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA02 AA04 AA05 AA15 BA05 BA06 CA10 CB06 CF01 CF02 CF04 CF07
Claims (10)
- 【請求項１】 アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するビットセルを備えたＡ／Ｄ変
換器において、 前記ビットセルは、 高電位側の第１基準電圧ＶRH、低電位側の第２基準電圧
ＶRLと前記アナログ入力電圧Ｖinを基に、 演算（Ｖin−ＶRH）＋（Ｖin−ＶRL） 及び 演算（ＶRH−Ｖin）＋（ＶRL−Ｖin） の少なくとも一方を行う演算ステージを持つことを特徴
とするＡ／Ｄ変換器。 - 【請求項２】 アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するビットセルを備えたＡ／Ｄ変
換器において、 前記ビットセルは、 高電位側の第１基準電圧ＶRH、低電位側の第２基準電圧
ＶRLと前記アナログ入力電圧Ｖinを基に、 第１の演算Ｖａ＝Ｖin−ＶRH（又はＶRH−Ｖin）と、 第２の演算Ｖｂ＝Ｖin−ＶRL（又はＶRL−Ｖin）と、 第３の演算Ｖａ＋Ｖｂ を行う演算ステージを持つことを特徴とするＡ／Ｄ変換
器。 - 【請求項３】 前記第１及び第２の演算の少なくとも一
方を第３の演算と同時に行うことを特徴とする請求項２
記載のＡ／Ｄ変換器。 - 【請求項４】 前記ビットセルは、 前記演算（Ｖin−ＶRH）＋（Ｖin−ＶRL）、演算（ＶRH
−Ｖin）＋（ＶRL−Ｖin）、又は前記第３の演算を電流
モードにて行う演算ステージを持つことを特徴とする請
求項１又は２記載のＡ／Ｄ変換器。 - 【請求項５】 前記第１の演算結果と前記第２の演算結
果を比較し、その比較結果に応じて前記ディジタル信号
を出力する比較ステージを有することを特徴とする請求
項２〜４のうちの何れか一項に記載のＡ／Ｄ変換器。 - 【請求項６】 前記演算ステージは、前記ディジタル信
号に基づいて、前記演算（Ｖin−ＶRH）＋（Ｖin−ＶR
L）、又は前記演算（ＶRH−Ｖin）＋（ＶRL−Ｖin）の
結果を次ステージに伝達することを特徴とする請求項１
記載のＡ／Ｄ変換器。 - 【請求項７】 前記第３の演算を行う演算ステージは、
前記ディジタル信号に基づいて、前記第３の演算結果又
はその反転電位を持つ出力を次ステージに伝達すること
を特徴とする請求項２記載のＡ／Ｄ変換器。 - 【請求項８】 前記第１及び第２基準電圧によって仮想
的に第１基準電圧と第２基準電圧との間に設定した少な
くとも１点以上の電位と前記アナログ入力電圧との比較
を行う比較ステージを持つことを特徴とする請求項１乃
至７のうちの何れか一項に記載のＡ／Ｄ変換器。 - 【請求項９】 アナログ入力信号を１ビットのディジタ
ル信号に変換して出力するビットセルを備えたＡ／Ｄ変
換器において、 前記ビットセルは、 前記アナログ入力信号をサンプリングし保持したアナロ
グ信号を出力するサンプルホールド回路と、 高電位側の第１基準電圧と前記アナログ信号との差を演
算して第１の信号を出力する第１の演算回路と、 低電位側の第２基準電圧と前記アナログ信号との差を演
算して第２の信号を出力する第２の演算回路と、 前記第１及び第２の信号を比較して前記ディジタル信号
を出力する比較回路と、 前記第１の信号と前記第２の信号を加算して相補な第３
及び第４の信号を生成し、前記ディジタル信号に基づい
て前記第３又は第４の信号を出力する第３の演算回路
と、を備えたことを特徴とするＡ／Ｄ変換器。 - 【請求項１０】 アナログ入力信号を１ビットのディジ
タル信号に変換して出力するＡ／Ｄ変換方法において、 高電位側の第１基準電圧と前記アナログ入力信号との差
を演算して第１の演算結果を得るステップと、 低電位側の第２基準電圧と前記アナログ入力信号との差
を演算して第２の演算結果を得るステップと、 前記第１及び第２の演算結果を加算して第３の演算結果
を得るステップと、 前記第３の演算結果が正か否かを判断するステップと、 前記判断結果に基づいて、第１のディジタル信号を出力
するステップ及び前記第１のディジタル信号に基づいて
前記第３の演算ステップの演算結果を出力するステッ
プ、又は第２のディジタル信号を出力するステップ及び
前記第２のディジタル信号に基づいて前記第３の演算ス
テップの演算結果の反転結果を出力するステップ、を実
行することを特徴とするＡ／Ｄ変換方法。
Priority Applications (4)
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| JP2000171734A JP2001352243A (ja) | 2000-06-08 | 2000-06-08 | Ａ／ｄ変換器及びａ／ｄ変換方法 |
Publications (1)
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