JPH04371025A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH04371025A JPH04371025A JP3174640A JP17464091A JPH04371025A JP H04371025 A JPH04371025 A JP H04371025A JP 3174640 A JP3174640 A JP 3174640A JP 17464091 A JP17464091 A JP 17464091A JP H04371025 A JPH04371025 A JP H04371025A
- Authority
- JP
- Japan
- Prior art keywords
- output
- bit
- reference voltage
- latch
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 43
- 238000005070 sampling Methods 0.000 claims abstract description 10
- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はＡ／Ｄ変換回に関し、特にアナロ
グ信号をディジタル信号に高速に変換するＡ／Ｄ変換回
路に関するものである。
グ信号をディジタル信号に高速に変換するＡ／Ｄ変換回
路に関するものである。
【０００２】
【従来技術】従来、Ａ／Ｄ変換回路の構成法として、逐
次比較方式、フラッシュＡ／Ｄ変換方式等がある。
次比較方式、フラッシュＡ／Ｄ変換方式等がある。
【０００３】このうち、逐次比較方式は、サンプリング
レートに対してその何倍もの速度で回路を駆動する必要
があり、高速のサンプリングレートが必要な分野には不
向きである。従って、１ＭＨｚ 以上のサンプリング速
度が必要な場合は通常、フラッシュＡ／Ｄ変換方式が使
われる。
レートに対してその何倍もの速度で回路を駆動する必要
があり、高速のサンプリングレートが必要な分野には不
向きである。従って、１ＭＨｚ 以上のサンプリング速
度が必要な場合は通常、フラッシュＡ／Ｄ変換方式が使
われる。
【０００４】図３にフラッシュＡ／Ｄ変換回路の例をブ
ロック図に示す。図中の抵抗５２〜５９は、基準電圧Ｖ
１ と基準電圧Ｖ２ との間の電位差を分圧し、２Ｎ
−１個の比較電圧を発生している。コンパレータ４２〜
４９は、アナログ入力端子６１から入力されたアナログ
信号を２Ｎ −１個の比較電圧と大小を比較し、その結
果６６を組合わせ論理回路５０に入力する。
ロック図に示す。図中の抵抗５２〜５９は、基準電圧Ｖ
１ と基準電圧Ｖ２ との間の電位差を分圧し、２Ｎ
−１個の比較電圧を発生している。コンパレータ４２〜
４９は、アナログ入力端子６１から入力されたアナログ
信号を２Ｎ −１個の比較電圧と大小を比較し、その結
果６６を組合わせ論理回路５０に入力する。
【０００５】組合わせ論理回路５０では、入力された比
較結果６６からアナログ信号がどの比較電圧の間に有る
かを演算及び判定し、その結果に対応したＮビットのデ
ィジタル信号６４を出力する。レジスタ５１はこのディ
ジタル信号６４をクロック６３に同期して保持し、Ｎビ
ットのＡ／Ｄ変換結果６５として出力する。
較結果６６からアナログ信号がどの比較電圧の間に有る
かを演算及び判定し、その結果に対応したＮビットのデ
ィジタル信号６４を出力する。レジスタ５１はこのディ
ジタル信号６４をクロック６３に同期して保持し、Ｎビ
ットのＡ／Ｄ変換結果６５として出力する。
【０００６】以上からわかるように、フラッシュＡ／Ｄ
変換器は完全な並列処理を行っているため、高速サンプ
リングレートにおいても構成回路素子にそれほどの高速
性が要求されない。従って、ＣＭＯＳなどの通常の回路
素子を用いて高速のＡ／Ｄ変換器が構成できる。
変換器は完全な並列処理を行っているため、高速サンプ
リングレートにおいても構成回路素子にそれほどの高速
性が要求されない。従って、ＣＭＯＳなどの通常の回路
素子を用いて高速のＡ／Ｄ変換器が構成できる。
【０００７】しかしながら、フラッシュＡ／Ｄ変換方式
には次の様な欠点がある。先ず、大量のコンパレータが
必要であるために回路規模が膨大になる。例えば、８ビ
ットＡ／Ｄ変換回路の場合、２８ −１＝２５５ 個の
コンパレータが必要となる。従って、ＬＳＩ内部に多く
のＡ／Ｄ変換回路を集積化する場合、チップサイズが大
となってコストアップの要因となる。
には次の様な欠点がある。先ず、大量のコンパレータが
必要であるために回路規模が膨大になる。例えば、８ビ
ットＡ／Ｄ変換回路の場合、２８ −１＝２５５ 個の
コンパレータが必要となる。従って、ＬＳＩ内部に多く
のＡ／Ｄ変換回路を集積化する場合、チップサイズが大
となってコストアップの要因となる。
【０００８】また、大量のコンパレータを用いるために
、消費電力が極めて大きくなる。そのために、電池駆動
の携帯装置への応用が困難となる。
、消費電力が極めて大きくなる。そのために、電池駆動
の携帯装置への応用が困難となる。
【０００９】
【発明の目的】本発明の目的は、回路規模を抑えること
により小型でかつ低消費電力の高速Ａ／Ｄ変換回路を提
供することである。
により小型でかつ低消費電力の高速Ａ／Ｄ変換回路を提
供することである。
【００１０】
【発明の構成】本発明によるＡ／Ｄ変換回路は、アナロ
グ入力信号をクロック信号に同期してサンプルホールド
するサンプルホールド手段と、このホールド出力を第１
の基準電圧と比較する比較手段と、この比較結果と前記
クロック信号に同期してラッチするラッチ手段と、第２
の基準電圧を入力として前記ラッチ手段のラッチ内容に
応じてこの第２の基準電圧の極性を正転または反転して
出力する極性切替え手段と、前記ホールド出力と前記極
性切替え手段の出力との差を発生する減算手段と、この
差出力電圧を２倍する増幅手段とを含み、前記ラッチ内
容を１ビット変換出力とすると共に前記増幅手段の出力
を次段へのアナログ情報としたことを特徴とする。
グ入力信号をクロック信号に同期してサンプルホールド
するサンプルホールド手段と、このホールド出力を第１
の基準電圧と比較する比較手段と、この比較結果と前記
クロック信号に同期してラッチするラッチ手段と、第２
の基準電圧を入力として前記ラッチ手段のラッチ内容に
応じてこの第２の基準電圧の極性を正転または反転して
出力する極性切替え手段と、前記ホールド出力と前記極
性切替え手段の出力との差を発生する減算手段と、この
差出力電圧を２倍する増幅手段とを含み、前記ラッチ内
容を１ビット変換出力とすると共に前記増幅手段の出力
を次段へのアナログ情報としたことを特徴とする。
【００１１】本発明による他のＡ／Ｄ変換回路は、前段
らのアナログ情報をクロック信号に同期してサンプルホ
ールドするサンプルホールド手段、このホールド出力を
第１の基準電圧と比較する比較手段、この比較結果と前
記クロック信号に同期してラッチするラッチ手段、第２
の基準電圧を入力として前記ラッチ手段のラッチ内容に
応じてこの第２の基準電圧の極性を正転または反転して
出力する極性切替え手段、前記ホールド出力と前記極性
切替え手段の出力との差を発生する減算手段、この差出
力電圧を２倍する増幅手段からなり、前記ラッチ内容を
１ビット変換出力とすると共に前記増幅手段の出力を次
段へのアナログ情報とし、互いに縦続接続されたＮ個の
（Ｎは２以上の整数）１ビットＡ／Ｄ変換回路と、最前
段の１ビットＡ／Ｄ変換回路のアナログ情報入力へアナ
ログ入力信号を印加する手段と、前記１ビットＡ／Ｄ変
換回路の各クロック信号を１回路毎に反転して供給する
手段と、前記１ビットＡ／Ｄ変換回路の各ラッチ出力で
ある１ビット変換出力を全て同一タイミングにて導出し
てＮビットディジタル信号とする手段と、を含むことを
特徴とする。
らのアナログ情報をクロック信号に同期してサンプルホ
ールドするサンプルホールド手段、このホールド出力を
第１の基準電圧と比較する比較手段、この比較結果と前
記クロック信号に同期してラッチするラッチ手段、第２
の基準電圧を入力として前記ラッチ手段のラッチ内容に
応じてこの第２の基準電圧の極性を正転または反転して
出力する極性切替え手段、前記ホールド出力と前記極性
切替え手段の出力との差を発生する減算手段、この差出
力電圧を２倍する増幅手段からなり、前記ラッチ内容を
１ビット変換出力とすると共に前記増幅手段の出力を次
段へのアナログ情報とし、互いに縦続接続されたＮ個の
（Ｎは２以上の整数）１ビットＡ／Ｄ変換回路と、最前
段の１ビットＡ／Ｄ変換回路のアナログ情報入力へアナ
ログ入力信号を印加する手段と、前記１ビットＡ／Ｄ変
換回路の各クロック信号を１回路毎に反転して供給する
手段と、前記１ビットＡ／Ｄ変換回路の各ラッチ出力で
ある１ビット変換出力を全て同一タイミングにて導出し
てＮビットディジタル信号とする手段と、を含むことを
特徴とする。
【００１２】
【実施例】以下、図面を参照しつつ本発明の実施例につ
いて詳細に説明する。
いて詳細に説明する。
【００１３】図１は本発明の一実施例の回路図であり、
１ビットＡ／Ｄ変換器構成の例である。図２はこの図１
に示した１ビットＡ／Ｄ変換器をＮ個縦続接続して、Ｎ
ビットＡ／Ｄ変換器を構成した場合のブロック図である
。
１ビットＡ／Ｄ変換器構成の例である。図２はこの図１
に示した１ビットＡ／Ｄ変換器をＮ個縦続接続して、Ｎ
ビットＡ／Ｄ変換器を構成した場合のブロック図である
。
【００１４】アナログ入力信号７はサンプルホールド回
路１において駆動クロツク信号８に同期してサンプリン
グ及びホールドされる。このホールド結果は即座にコン
パレータ２にて第１の基準電圧（本例ではグランド電位
＝０ｖ）９とレベル比較される。
路１において駆動クロツク信号８に同期してサンプリン
グ及びホールドされる。このホールド結果は即座にコン
パレータ２にて第１の基準電圧（本例ではグランド電位
＝０ｖ）９とレベル比較される。
【００１５】この比較結果はＦＦ（フリップフロップ）
３により駆動クロック８に同期してラッチされる。本例
においては、アナログ入力信号７が０ｖよりも大きいと
きには“１”がラッチされ、小さいときには“０”がラ
ッチされる。このラッチ出力１０が１ビットＡ／Ｄ変換
結果Ｄとして導出される。
３により駆動クロック８に同期してラッチされる。本例
においては、アナログ入力信号７が０ｖよりも大きいと
きには“１”がラッチされ、小さいときには“０”がラ
ッチされる。このラッチ出力１０が１ビットＡ／Ｄ変換
結果Ｄとして導出される。
【００１６】極性切替え器４は第２の基準電圧Ｖｒ を
入力とし、ラッチ回路３の出力Ｄが“１”のときには−
Ｖｒ を、Ｄが“０”のときにはＶｒを出力するように
なっている。
入力とし、ラッチ回路３の出力Ｄが“１”のときには−
Ｖｒ を、Ｄが“０”のときにはＶｒを出力するように
なっている。
【００１７】電圧加算器５は極性切替え器４の出力から
サンプルホールド回路１のホールド出力を減算する様動
作し、その出力は更に２倍増幅器６にて２倍され、図示
せぬ次段へのアナログ情報９として導出される。
サンプルホールド回路１のホールド出力を減算する様動
作し、その出力は更に２倍増幅器６にて２倍され、図示
せぬ次段へのアナログ情報９として導出される。
【００１８】いま、アナログ入力信号７の電圧をＶｉ
とし、アナログ情報出力９の電圧をＶｏ とすると、Ｆ
Ｆ３のラッチ出力１０である１ビットディジタル信号Ｄ
は、Ｖｉ ＞０のときＤ＝１，Ｖｉ ＜０のときＤ＝０
となる。
とし、アナログ情報出力９の電圧をＶｏ とすると、Ｆ
Ｆ３のラッチ出力１０である１ビットディジタル信号Ｄ
は、Ｖｉ ＞０のときＤ＝１，Ｖｉ ＜０のときＤ＝０
となる。
【００１９】極性切替え器４は基準電圧Ｖｒ を入力と
し、Ｄ＝０のときＶｒ ，Ｄ＝１のとき−Ｖｒ を出力
するので、極性切替え器４の出力Ｖａ は、Ｖａ ＝Ｖ
ｒ ・（２Ｄ−１） と表わされる。
し、Ｄ＝０のときＶｒ ，Ｄ＝１のとき−Ｖｒ を出力
するので、極性切替え器４の出力Ｖａ は、Ｖａ ＝Ｖ
ｒ ・（２Ｄ−１） と表わされる。
【００２０】従って、出力電圧Ｖｏ は、 Ｖｏ
＝２（Ｖｉ −Ｖａ ）＝２｛Ｖｉ −Ｖｒ ・（２
Ｄ−１）｝…（１）となり、よってＶｉ は、 Ｖｉ ＝Ｖｏ ／２＋Ｖｒ ・（２Ｄ−１）
…（２）なる
入出力の関係式が得られることになる。
＝２（Ｖｉ −Ｖａ ）＝２｛Ｖｉ −Ｖｒ ・（２
Ｄ−１）｝…（１）となり、よってＶｉ は、 Ｖｉ ＝Ｖｏ ／２＋Ｖｒ ・（２Ｄ−１）
…（２）なる
入出力の関係式が得られることになる。
【００２１】この図１の回路は、入力Ｖｉ の正負に応
じた論理出力Ｄを発生する１ビットＡ／Ｄ変換回路とみ
なすことができる。この１ビットＡ／Ｄ変換回路をＮ個
縦続接続して、ＮビットのＡ／Ｄ変換回路を構成したの
が図２に示した回路である。
じた論理出力Ｄを発生する１ビットＡ／Ｄ変換回路とみ
なすことができる。この１ビットＡ／Ｄ変換回路をＮ個
縦続接続して、ＮビットのＡ／Ｄ変換回路を構成したの
が図２に示した回路である。
【００２２】図２において、アナログ入力信号２３は、
縦続接続されたＮ個の１ビットＡ／Ｄ変換回路（以下、
ユニットと略す）１２〜１９の最前段のアナログ入力端
子に印加される。各ユニット１２〜１９は、前段ユニッ
トのアナログ情報出力端子が次段ユニットのアナログ入
力端子に接続されるように配列されている。
縦続接続されたＮ個の１ビットＡ／Ｄ変換回路（以下、
ユニットと略す）１２〜１９の最前段のアナログ入力端
子に印加される。各ユニット１２〜１９は、前段ユニッ
トのアナログ情報出力端子が次段ユニットのアナログ入
力端子に接続されるように配列されている。
【００２３】奇数番目の各ユニットは駆動クロック２４
で直接駆動され、偶数番目の各ユニットはインバータ２
１による駆動クロック２４の反転クロック２５にて駆動
される。これは、各ユニットの前段でホールドされたア
ナログ情報出力信号が次段で丁度サンプリングされる様
にタイミングを合せるためである。
で直接駆動され、偶数番目の各ユニットはインバータ２
１による駆動クロック２４の反転クロック２５にて駆動
される。これは、各ユニットの前段でホールドされたア
ナログ情報出力信号が次段で丁度サンプリングされる様
にタイミングを合せるためである。
【００２４】ここで、各ユニットのアナログ入力電圧、
アナログ情報出力電圧、ディジタル出力を、夫々最後段
ユニットから順にＶｉｊ，Ｖｏｊ，Ｄｊ （ｊ＝０〜Ｎ
−１）とすると、（２）式から、 Ｖｉｊ＝Ｖｏｊ／２＋Ｖｒ ・（２Ｄｊ −１
） …（３）
が得られる。
アナログ情報出力電圧、ディジタル出力を、夫々最後段
ユニットから順にＶｉｊ，Ｖｏｊ，Ｄｊ （ｊ＝０〜Ｎ
−１）とすると、（２）式から、 Ｖｉｊ＝Ｖｏｊ／２＋Ｖｒ ・（２Ｄｊ −１
） …（３）
が得られる。
【００２５】（３）式の各等式（ｊ＝０〜Ｎ−１のＮ個
の等式）の両辺に夫々２−（Ｎ−１−ｊ）をかけて、左
辺及び右辺を夫々全て加算した等式を作り、Ｖｉ （＝
ＶｉＮ−１）について解けば次の（４）式が得られる。
の等式）の両辺に夫々２−（Ｎ−１−ｊ）をかけて、左
辺及び右辺を夫々全て加算した等式を作り、Ｖｉ （＝
ＶｉＮ−１）について解けば次の（４）式が得られる。
【００２６】
Ｖｉ ＝Ｖｏ０／２Ｎ −２Ｖｒ ・（２Ｎ
−１）／２Ｎ ＋２Ｖｒ ・２−Ｎ＋
１・ΣＤｊ ・２ｊ
…（４）尚、Ｖｉｊ＝Ｖｏｊ＋１なる関
係を利用している。（３）式のΣはｊ＝０からＮ−１の
加算を示している。
−１）／２Ｎ ＋２Ｖｒ ・２−Ｎ＋
１・ΣＤｊ ・２ｊ
…（４）尚、Ｖｉｊ＝Ｖｏｊ＋１なる関
係を利用している。（３）式のΣはｊ＝０からＮ−１の
加算を示している。
【００２７】ここで、入力電圧Ｖｉ の範囲を−Ｖｍａ
ｘ ＝−２Ｖｒ ＜Ｖｉ ＜２Ｖｒ ＝Ｖｍａｘとする
と、０＜Ｖｉ ＜２Ｖｒ のときＤ＝１であるから、（
１）式よりＶｏ ＝２（Ｖｉ −Ｖｒ ）となり、０＞
Ｖｉ ＞−２Ｖｒ のときＤ＝０であるから、（１）式
よりＶｏ ＝２（Ｖｉ ＋Ｖｒ ）となる。
ｘ ＝−２Ｖｒ ＜Ｖｉ ＜２Ｖｒ ＝Ｖｍａｘとする
と、０＜Ｖｉ ＜２Ｖｒ のときＤ＝１であるから、（
１）式よりＶｏ ＝２（Ｖｉ −Ｖｒ ）となり、０＞
Ｖｉ ＞−２Ｖｒ のときＤ＝０であるから、（１）式
よりＶｏ ＝２（Ｖｉ ＋Ｖｒ ）となる。
【００２８】これより、明らかにＶｏ も、−Ｖｍａｘ
＝−２Ｖｒ ＜Ｖｏ ＜２Ｖｒ ＝Ｖｍａｘとなり、
従って、各ユニットの全ての入出力電圧も±Ｖｍａｘ
＝±２Ｖｒ の範囲に存在することになる。この関係を
用いて（４）式を書直すと、（５）式に示す不等式が得
られる。
＝−２Ｖｒ ＜Ｖｏ ＜２Ｖｒ ＝Ｖｍａｘとなり、
従って、各ユニットの全ての入出力電圧も±Ｖｍａｘ
＝±２Ｖｒ の範囲に存在することになる。この関係を
用いて（４）式を書直すと、（５）式に示す不等式が得
られる。
【００２９】
−Ｖｍａｘ ＋２Ｖｍａｘ ・２−Ｎ・ΣＤｊ ・
２ｊ ＜Ｖｉ ＜−Ｖｍａｘ ＋Ｖｍａｘ ／２Ｎ−
１ ＋２Ｖｍａｘ ・２−Ｎ・ΣＤｊ ・２ｊ
…（５）すなわち，−Ｖｍａｘ から＋Ｖｍａｘ ま
でを２Ｎ 段階に分けてＮビットＡ／Ｄ変換したことに
なる。
２ｊ ＜Ｖｉ ＜−Ｖｍａｘ ＋Ｖｍａｘ ／２Ｎ−
１ ＋２Ｖｍａｘ ・２−Ｎ・ΣＤｊ ・２ｊ
…（５）すなわち，−Ｖｍａｘ から＋Ｖｍａｘ ま
でを２Ｎ 段階に分けてＮビットＡ／Ｄ変換したことに
なる。
【００３０】各ユニットのディジタル出力３４〜４１の
Ｄｊ は、各ユニット毎のサンプルホールド時間が異な
るために出力タイミングが異なっている。そこで、遅延
回路２０を用いて各ディジタル出力Ｄｊ を同一タイミ
ングになるよう夫々遅延させ、Ｎビットの並列データ３
４〜４１として取出す。
Ｄｊ は、各ユニット毎のサンプルホールド時間が異な
るために出力タイミングが異なっている。そこで、遅延
回路２０を用いて各ディジタル出力Ｄｊ を同一タイミ
ングになるよう夫々遅延させ、Ｎビットの並列データ３
４〜４１として取出す。
【００３１】この遅延回路２０としては、例えばシフト
レジスタにより構成することができる。最終段のユニッ
トのディジタル出力Ｄｏ をタイミングの基準とすれば
、Ｄｊはｊ段のシフトレジスタを介することにより、出
力Ｄｏのタイミングと合致させることができるものであ
る。
レジスタにより構成することができる。最終段のユニッ
トのディジタル出力Ｄｏ をタイミングの基準とすれば
、Ｄｊはｊ段のシフトレジスタを介することにより、出
力Ｄｏのタイミングと合致させることができるものであ
る。
【００３２】
【発明の効果】以上述べた如く、本発明によれば、簡単
な構成の１ビットＡ／Ｄ変換器をＮ個縦続接続すること
により、ＮビットのＡ／Ｄ変換回路を構成しているので
、回路規模及び消費電力が極めて小となり、また、各構
成素子はサンプリング速度と同じ周波数のクロックで動
作するので、フラッシュＡ／Ｄ変換回路と同程度の変換
速度が達成できるという効果がある。
な構成の１ビットＡ／Ｄ変換器をＮ個縦続接続すること
により、ＮビットのＡ／Ｄ変換回路を構成しているので
、回路規模及び消費電力が極めて小となり、また、各構
成素子はサンプリング速度と同じ周波数のクロックで動
作するので、フラッシュＡ／Ｄ変換回路と同程度の変換
速度が達成できるという効果がある。
【図１】本発明による１ビットＡ／Ｄ変換回路の構成図
である。
である。
【図２】本発明によるＮビットＡ／Ｄ変換回路の構成図
である。
である。
【図３】従来のフラッシュＡ／Ｄ変換回路の構成図であ
る。
る。
１ サンプルホールド回路
２ コンパレータ
３ ＦＦ
４ 極性切替え器
５ 加算器
６ 増幅器
１２〜１９ １ビットＡ／Ｄ変換回路２０ 遅延回
路 ２１ インバータ
路 ２１ インバータ
Claims (2)
- 【請求項１】 アナログ入力信号をクロック信号に同
期してサンプルホールドするサンプルホールド手段と、
このホールド出力を第１の基準電圧と比較する比較手段
と、この比較結果と前記クロック信号に同期してラッチ
するラッチ手段と、第２の基準電圧を入力として前記ラ
ッチ手段のラッチ内容に応じてこの第２の基準電圧の極
性を正転または反転して出力する極性切替え手段と、前
記ホールド出力と前記極性切替え手段の出力との差を発
生する減算手段と、この差出力電圧を２倍する増幅手段
とを含み、前記ラッチ内容を１ビット変換出力とすると
共に前記増幅手段の出力を次段へのアナログ情報とした
ことを特徴とする１ビットＡ／Ｄ変換回路。 - 【請求項２】 前段からのアナログ情報をクロック信
号に同期してサンプルホールドするサンプルホールド手
段、このホールド出力を第１の基準電圧と比較する比較
手段、この比較結果と前記クロック信号に同期してラッ
チするラッチ手段、第２の基準電圧を入力として前記ラ
ッチ手段のラッチ内容に応じてこの第２の基準電圧の極
性を正転または反転して出力する極性切替え手段、前記
ホールド出力と前記極性切替え手段の出力との差を発生
する減算手段、この差出力電圧を２倍する増幅手段から
なり、前記ラッチ内容を１ビット変換出力とすると共に
前記増幅手段の出力を次段へのアナログ情報とし、互い
に縦続接続されたＮ個の（Ｎは２以上の整数）１ビット
Ａ／Ｄ変換回路と、最前段の１ビットＡ／Ｄ変換回路の
アナログ情報入力へアナログ入力信号を印加する手段と
、前記１ビットＡ／Ｄ変換回路の各クロック信号を１回
路毎に反転して供給する手段と、前記１ビットＡ／Ｄ変
換回路の各ラッチ出力である１ビット変換出力を全て同
一タイミングにて導出してＮビットディジタル信号とす
る手段と、を含むことを特徴とするＮビットＡ／Ｄ変換
回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174640A JPH04371025A (ja) | 1991-06-19 | 1991-06-19 | Ａ／ｄ変換回路 |
| ES92110307T ES2121801T3 (es) | 1991-06-19 | 1992-06-17 | Conversion analogica-digital de alta velocidad que emplea una serie de etapas de un bit. |
| CA002071394A CA2071394C (en) | 1991-06-19 | 1992-06-17 | High-speed a/d conversion using a series of one-bit conversion stages |
| DE69227339T DE69227339T2 (de) | 1991-06-19 | 1992-06-17 | Hochgeschwindigkeits-AD-Wandler mit einer Reihe von Ein-Bit-Wandlungsstufen |
| EP92110307A EP0521349B1 (en) | 1991-06-19 | 1992-06-17 | High-speed a/d conversion using a series of one-bit conversion stages |
| US07/901,020 US5283583A (en) | 1991-06-19 | 1992-06-19 | High-speed A/D conversion using a series of one-bit conversion stages |
| AU18446/92A AU654456B2 (en) | 1991-06-19 | 1992-06-19 | High-speed A/D conversion using a series of one-bit conversion stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174640A JPH04371025A (ja) | 1991-06-19 | 1991-06-19 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04371025A true JPH04371025A (ja) | 1992-12-24 |
Family
ID=15982130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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