DE69227339T2 - Hochgeschwindigkeits-AD-Wandler mit einer Reihe von Ein-Bit-Wandlungsstufen - Google Patents

Description

Hochgeschwindigkeit-A/D-Wandler mit einer Reihe von Ein-Bit- Wandlungsstufen
• Die vorliegende Erfindung betrifft allgemein Analog- Digital-Wandler und insbesondere einen A/D-Wandler, der in der Geschwindigkeit mit Parallel-A/D-Wandlern vergleichbar ist.
• Zwei Methoden stehen für die Analog-Digital-Wandlung zur Verfügung. Eine besteht in einem seriellen Verfahren, das A/D- Algorithmus der schrittweisen Annäherung genannt wird, bei dem eine Baumsuche durch alle möglichen Quantisierungsstufen grundlegend ist, wobei jeder Wandlungsschritt auf der Grundlage des Ergebnisses der vorhergehenden Schätzung den nachfolgenden Zweig auswählt. Obwohl er lediglich einen Komparator erfordert, ist der A/D-Wandlungsprozeß einige Male schneller als die Abtastrate. Die zweite Methode besteht im Aufbau einer parallelen A/D-Wandlung, die im allgemeinen als Parallel-A/D-Wandlung bezeichnet wird und die Hochgeschwindigkeitsmethode darstellt, um ein analoges Signal zu quantisieren. Dieser Aufbau stützt sich auf eine Technik, bei der alle der möglichen Quantisierungsstufen gleichzeitig mit dem analogen Eingangssignal verglichen werden. Um alle Quantisierungsstufen einer N-Bit-A/D-Struktur zu vergleichen, sind 2N - 1 Komparatoren erforderlich. Folglich bestehen Nachteile, die dem herkömmlichen Parallel-A/D-Wandler eigen sind, darin, daß ein beträchtlicher Teil der Chipgröße für die Schaltungsintegration erforderlich ist und ein wesentlicher Energiebetrag verloren geht.
• DE-A-30 15 195 beschreibt einen A/D-Wandler aus einer Reihe von Stufen, von denen jede aufweist: einen Verstärker mit einem Verstärkungsfaktor von "2", einen Komparator, der die Eingangsspannung der Stufe mit einer ersten Vergleichsspannung vergleicht und ein Ausgangssignal mit einem ersten Wert erzeugt, wenn die Eingangsspannung die erste Vergleichsspannung übersteigt, und einen Subtrahierer, der eine zweite Vergleichs spannung, die gleich der maximalen Eingangsspannung bezüglich der Ausgangsspannung des Komparators ist, subtrahiert, und wobei die Ausgangsspannung des Subtrahierers die Eingangsspannung der nachfolgenden Stufe ist. Um einen A/D-Wandler mit einer hohen Abtastrate des Eingangssignals bereitzustellen, ist die Reihe der Wandlungsstufen in einzelne Abschnitte eingeteilt, wobei jeder Abschnitt eine Abtast-Halteschaltung mit zwei Signalanschlüssen und einem Steueranschluß aufweist, wobei den Steueranschlüssen der nachfolgenden Abschnitte abwechselnd zwei Taktsignale zugeführt werden, die sich nicht überlagern. Der Ausgang jedes Komparators ist mit dem Eingang eines zugehörigen Schieberegisters verbunden. Jedes Schieberegister empfängt nach dem Taktsignal der zugehörigen Abtast-Halteschaltung einen Verschiebetaktpuls, wobei die Verzögerungszeit der Einschwingzeit aller Stufen des zugehörigen Abschnitts entspricht.
• Es ist deshalb eine Aufgabe der vorliegenden Erfindung, einen Hochgeschwindigkeit-Analog-Digital-Wandler bereitzustellen, der eine geringe Chipgröße erfordert und weniger Energie verschwendet. Diese Aufgabe wird mit den Merkmalen der Patentansprüche gelöst.
• Gemäß der vorliegenden Erfindung weist der Analog-Digital- Wandler dieser Erfindung mehrere Ein-Bit-Analog-Digital-(A/D)- Wandlungsstufen auf, die zu einem analogen Eingangsanschluß, dem ein analoges Signal zugeführt wird, in Reihe geschaltet sind. Jede der A/D-Wandlungsstufen weist eine Abtast-Halteschaltung zum Abtasten eines analogen Signals aus einer vorhergehenden Stufe und einen Komparator zum Vergleichen des abgetasteten Signals mit einem bestimmten Spannungspegel auf, um ein logisches Signal auf einem der beiden diskreten Pegel zu erzeugen, abhängig davon, ob das aus der vorhergehenden Stufe empfangene Signal höher oder niedriger ist als der bestimmte Pegel. Das aus dar vorhergehenden Stufe empfangene Signal wird in jeder Stufe abhängig von dem diskreten Pegel des logischen Signals mit einer vorgeschriebenen Vergleichsspannung aus entgegengesetzten Polaritäten addiert, um ein analoges Ausgangssignal zu erzeugen. Die Abtast-Halteschaltungen der Ein-Bit- A/D-Wandlungsstufen werden nacheinander betrieben, so daß das analoge Ausgangssignal von einer Wandlungsstufe zu der nächsten in einer von dem Eingangsanschluß weg gerichteten Richtung übertragen wird, und die von den Ein-Bit-A/D-Wandlungsstufen erzeugten logischen Signale werden verzögert, so daß sie an mehreren digitalen Ausgangsanschlüssen gleichzeitig auftreten.
• Die vorliegende Erfindung wird mit Bezug auf die angehängten Zeichnungen detaillierter beschrieben werden; es zeigen:
• Fig. 1 ein Schaltbild eines Ein-Bit-A/D-Wandlers, der als ein Grundbaustein bei der vorliegenden Erfindung verwendet wird, um einen N-Bit-Analog-Digital-Wandler auszuführen;
• Fig. 2 ein Blockdiagramm des A/D-Wandlers der vorliegenden Erfindung; und
• Fig. 3 ein Ablaufdiagramm, das zur Beschreibung des Betriebs der vorliegenden Erfindung nützlich ist.
• In Fig. 1 ist ein Schaltbild eines Ein-Bit-A/D-Wandlers 10-i der vorliegenden Erfindung für einen N-Bit-A/D-Wandler gezeigt (wobei i die signifikante Bit-Position des Ein-Bit-A/D- Wandlers für den N-Bit-A/D-Wandlungsprozeß anzeigt). Der Ein- Bit-A/D-Wandler weist eine Abtast-Halteschaltung 11 zum Empfangen eines analogen Eingangssignals Xi durch einen Eingangsanschluß 1 auf, um als Antwort auf einen durch einen Taktanschluß 3 zugeführten Taktpuls abzutasten und den abgetasteten Wert bis zum nächsten Taktpuls zu halten. Der Ausgang der Abtast-Halteschaltung 11 ist mit dem positiven Eingang eines Komparators 12 verbunden, der den analogen Abtastwert mit einer Nullvergleichsspannung vergleicht und eine logische 1 erzeugt, wenn er gleich der Vergleichsspannung oder höher als sie ist, und andernfalls eine logische 0. Somit ist das Ausgangssignal des Komparators 12 eine 1, wenn das analoge Eingangssignal Null oder positiv ist, und eine 0, wenn es negativ ist. Der Ausgang des Komparators 12 ist mit dem Dateneingang eines Verzögerungs- Flip-Flops 13 verbunden, das mit der Abtast-Halteschaltung 11 gleichzeitig getaktet ist. Das Q-Ausgangssignal des Flip-Flops 13 wird durch einen digitalen Ausgangsanschluß 4 als ein digitales Ein-Bit-Signal Di übergeben und ferner einer Auswahleinrichtung 14, der durch die Anschlüsse 5a, 5b Vergleichsspannungen +Vr und -Vr zugeführt werden, als ein Steuersignal zugeführt. Wenn das digitale Ausgangssignal Di gleich Eins ist, wird -Vr ausgewählt, und wenn es gleich Null ist, wird +Vr ausgewählt. Die ausgewählte Vergleichsspannung wird einem Addierer 15 als Va zugeführt, bei dem sie mit dem Ausgangssignal der Abtast-Halteschaltung 11 arithmetisch addiert wird. Eine Schaltung 16, die mit 2 multipliziert, ist mit dem Ausgang des Addierers 15 verbunden, um eine analoge Ausgangsspannung Yi zu erzeugen, die gleich 2(Xi + Va) ist.
• Da Va gleich -Vr(2Di - 1) ist, gelten die folgenden Beziehungen:
• Yi = 2{Xi - Vr(2Di - 1)} (1)
• Xi = (Yi/2) + Vr(2Di - 1). (2)
• Deshalb kann es so betrachtet werden, daß der A/D-Wandler 10 einen Ein-Bit-A/D-Wandler bildet, der ein logisches Ausgangssignal Di erzeugt, das von der Polarität der analogen Eingangsspannung Xi abhängt.
• Da es veranlaßt wird, daß sich das analoge Ausgangssignal Yi schrittweise um einen Betrag ändert, der der Vergleichsspannung Vr in einem der von dem digitalen Ausgangssignal Di abhängigen entgegengesetzten Sinne entspricht, ist es ersichtlich, daß, indem derartige Ein-Bit-A/D-Wandler in N aufeinanderfolgenden Stufen in Reihe geschaltet werden und sie nacheinander die analogen Ausgangssignale der vorhergehenden Stufen mit der Nullvergleichsspannung verglichen haben, N digitale Ausgangssignale aus derartigen Stufen ein digitales Äquivalent des analogen Eingangssignals an der ersten der N Stufen bilden werden, wobei die erste Stufe ein Vorzeichenbit erzeugt.
• Fig. 2 ist ein Blockdiagramm eines 8-Bit-A/D-Wandlers. Ein-Bit-A/D-Wandler 10-0 bis 10-7 sind derart verbunden, daß das analoge Ausgangssignal Yi am Anschluß 2 jeder Stufe das analoge Eingangssignal Xi+1 an dem Anschluß 1 der nächsten Stufe ist, und der Ein-Bit-A/D-Wandler 10-7 die erste Stufe darstellt, um ein Vorzeichenbit zu erzeugen, und der Wandler 10-0 die letzte Stufe darstellt, um ein geringstwertiges Bit zu erzeugen. Eine Taktquelle 21 führt Taktpulse mit entgegengesetzten Phasen φ1 und φ2 zu. Ungeradzahlige A/D- Wandler 10 werden durch einen Taktpuls der Phase φ1 betrieben und geradzahlige A/D-Wandler werden durch einen Taktpuls der Phase φ2 betrieben, so daß die analogen Signale mit der Taktrate entlang aufeinanderfolgender Ein-Bit-Wandlerstufen bewegt werden. Eine Spannungsquelle 22 führt allen Ein-Bit-A/D- Wandlern 10 Vergleichsspannungen +Vr und -Vr zu. Das digitale Ausgangssignal D&sub0; der Ein-Bit-Wandlerstufe 10-0 wird direkt mit einem Ausgangsanschluß DD&sub0; verbunden, während die digitalen Ausgangssignale Di der anderen Stufen 10-1 bis 10-7 jeweils in Schieberegister 20-1 bis 20-7, die jeweils eine bis sieben Stufen besitzen, eingekoppelt werden.
• Multiplizieren der Gleichung (2) mit einem Wert 2-(N-1-i) ergibt die folgenden Ausgangssignale der aufeinanderfolgenden Stufen 10-7 - 10-0:
• Da die Beziehung Xi = Yi+1 gilt, ist die folgende Beziehung gegeben:
• Die Gleichung (4) wird deshalb für einen N-Bit-A/D-Wandler wie folgt verallgemeinert:
• Wenn das analoge Eingangssignal Xi jeder Stufe in dem Bereich zwischen -2Vr und +2Vr liegt, kann die Gleichung (1) umgeschrieben werden:
• Yi = 2(Xi - Vr), falls 0 < Xi < 2Vr (6-1)
• Yi = 2(Xi + Vr), falls 0 > Xi > -2Vr (6-1)
• Es ist ersichtlich, daß das analoge Ausgangssignal Yi jeder Stufe ebenfalls in den Bereich zwischen -2Vr und +2Vr fällt.
• Deshalb kann die Gleichung (5) umgeschrieben werden:
• wobei Vmax gleich 2Vr ist und die maximale Amplitude der analogen Eingangsspannung darstellt. Es ist aus Gleichung (7) ersichtlich, daß der N-Bit-A/D-Wandler den Bereich zwischen -Vmax und +Vmax in 2N aufeinanderfolgende Spannungsintervalle einteilt und jede Stufe ein Ausgangssignal der Stufe logisch 1 erzeugt, wenn ihr analoges Eingangssignal dem 2i-ten Intervall entspricht. Eine in dem Bereich der Werte +128 und -128 sich verändernde Eingangsspannung kann unter Verwendung einer Vergleichsspannung Vr, die gleich einem Wert "64" ist, in 2&sup8; Intervalle aufgelöst werden.
• Der Betrieb des N-Bit-A/D-Wandlers wird vollständig mit Bezug auf Fig. 3 verstanden werden. Wenn das analoge Eingangssignal am Anschluß 23 einen positiven Wert +98 besitzt, dann ist das analoge Ausgangssignal Y&sub7; der Wandlungsstufe 10-7 aus Gleichung (1) gleich +68 gegeben und sein digitales Ausgangssignal D&sub7; ist ein positives Vorzeichenbit 1. Unter Verwendung des analogen Ausgangssignals Y&sub7; als ein analoges Eingangssignal erzeugt die nächste Stufe 10-6 eine logische 1 als ein digitales Ausgangssignal D&sub6; und einen Spannungswert +8 als ein analo ges Ausgangssignal Y&sub6;. In der gleichen Weise erzeugen nachfolgende Stufen 10-5 - 10-0 der Reihe nach Y&sub5; = -112 (D&sub5; = 1), Y&sub4; = -96 (D&sub4; = 0), Y&sub3; = -64 (D&sub3; = 0), Y&sub2; = 0 (D&sub2; = 0), Y&sub1; = -128 (D&sub1; = 1) und Y&sub0; = -128 (D&sub0; = 0). Schieberegister 20-0 - 20-7 werden durch die gleichen Taktphasen wie ihre entsprechenden A/D-Wandlerstufen 10-0 - 10-7 getaktet und sind mit verschiedenen Stufen versehen, so daß es bewirkt wird, daß die gespeicherten digitalen Werte "11100010" an ihren Ausgangsanschlüssen DD&sub7;-DD&sub0; gleichzeitig auftreten.
• Aufgrund der bedeutenden Verminderung der Komparatoren und der zugehörigen Schaltelemente stellt die vorliegende Erfindung eine geringe Schaltungskomplexität mit einer damit verbundenen Verringerung der Chipgröße und des Leistungsverbrauchs sicher. Außerdem erreicht der N-Bit-A/D-Wandler der vorliegenden Erfindung, da jede Ein-Bit-Wandlerstufe mit der Abtasttaktrate arbeitet, im wesentlichen die gleiche A/D- Wandlungsgeschwindigkeit wie die herkömmlichen Parallel-A/D- Wandler.

Claims (4)

1. Analog-Digital-Wandler mit:

mehreren Ein-Bit-Analog-Digital-(A/D)-Wandlungsstufen (10), die zu einem analogen Eingangsanschluß (23) in Reihe geschaltet sind, dem ein analoges Signal (X&sub7;) zugeführt wird, wobei jede der A/D-Wandlungsstufen eine Abtasteinrichtung (11) zum Abtasten eines analogen Signals aus einer vorhergehenden Stufe, einen Komparator (12) zum Vergleichen des abgetasteten Signals mit einem bestimmten Spannungspegel und zum Erzeugen eines logischen Signals auf einem der beiden diskreten Pegel, abhängig davon, ob das aus der vorhergehenden Stufe empfangene Signal höher oder niedriger ist als der bestimmte Pegel, und eine Einrichtung (15) zum Erzeugen eines analogen Ausgangssignals aufweist, das die Summe aus dem aus der vorhergehenden Stufe empfangenen Signal und einer vorgeschriebenen Vergleichsspannung aus entgegengesetzten Polaritäten ist, die von dem diskreten Pegel des logischen Signals abhängen;

einer Einrichtung (21) zum Erzeugen eines Taktsignals, um nacheinander die Abtasteinrichtung (11) der Ein-Bit-A/D-Wandlungsstufen (10) zu betreiben, so daß das analoge Ausgangssignal zwischen aufeinanderfolgenden Stufen der A/D-Wandlungsstufen in einer von dem Eingangsanschluß (23) weg gerichteten Richtung übertragen wird; und

einer Einrichtung (20), um die logischen Signale von den Ein-Bit-A/D-Wandlungsstufen (10) hintereinander zu empfangen und die empfangenen logischen Signale zu verzögern, so daß die verzögerten logischen Signale an mehreren digitalen Ausgangsanschlüssen (DDi) gleichzeitig auftreten.

2. Analog-Digital-Wandler nach Anspruch 1 mit:

einer Speichereinrichtung (13) zum Festhalten des logischen Signals von dem Komparator (12) als Antwort auf das Taktsignal; und

einer Einrichtung (16) zum Verdoppeln der Größe des analogen Ausgangssignals und zum Zuführen des verdoppelten Signals an eine nachfolgende A/D-Wandlungsstufe.

3. Analog-Digital-Wandler nach Anspruch 1 oder 2, wobei der bestimmte Spannungspegel ein Nullspannungspegel ist, und die vorgeschriebene Vergleichsspannung gleich der Hälfte eines Maximalwerts der dem analogen Eingangsanschluß zugeführten analogen Eingangsspannung ist.

4. Verfahren zum Umwandeln eines analogen Signals in ein digitales Signal, das die Schritte aufweist:

a) Abtasten eines analogen Signals von einem Eingangsanschluß (23);

b) Vergleichen des durch Schritt (a) abgetasteten Signals mit einem bestimmten Spannungspegel und Erzeugen eines ersten logischen Signals auf einem der beiden diskreten Pegel, abhängig davon, ob das verglichene Signal höher oder niedriger ist als der bestimmte Pegel:

c) Erzeugen eines ersten analogen Ausgangssignals, das eine Summe des abgetasteten Signals und einer vorgegebenen Bezugsspannung einer der entgegengesetzten Polaritäten abhängig von dem diskreten Pegel des logischen Signals ist;

d) Verdoppeln der Größe des analogen Ausgangssignals;

e) Abtasten des durch den Schritt (d) verdoppelten analogen Ausgangssignals:

f) Vergleichen des durch Schritt (e) abgetasteten Signals mit einem bestimmten Spannungspegel und Erzeugen eines zweiten logischen Signals auf einem der beiden diskreten Pegel, abhängig davon, ob das verglichene Signal höher oder niedriger ist als der bestimmte Pegel:

g) Erzeugen eines zweiten analogen Ausgangssignals, das eine Summe des durch den Schritt (e) abgetasteten Signals und der vorgegebenen Bezugsspannung einer der entgegengesetzten Polaritäten abhängig von dem diskreten Pegel des zweiten logischen Signals ist; und

h) Verzögern des ersten und zweiten logischen Signals, die nacheinander durch die Schritte (b) und (f) erzeugt werden, so daß die verzögerten logischen Signale an mehreren digitalen Ausgangsanschlüssen gleichzeitig auftreten.