DE3685836T2 - Interpolativer da-wandler. - Google Patents

Description

HINTERGRUND DER ERFINDUNG: (1) Gebiet der Erfindung:
• Die vorliegende Erfindung betrifft einen interpolativen Digital/Analog-(D/A-)-Wandler und genauer einen D/A-Wandler, bei dem das digitale Signal von Signalen, die mit einer Abtastfrequenz abgetastet werden, die um ein Mehrfaches höher liegt als die Nyquistgrenze der Signale, in ein analoges Signal umgewandelt wird. Insbesondere betrifft sie einen D/A-Wandler für ein Stimmfrequenzbandsignal usw., der zur Ausführung als integrierte Halbleiterschaltung gut geeignet ist.
(2) Beschreibung des Standes der Technik:
• Als ein System für einen D/A-Wandler mit hoher Genauigkeit zur Behandlung von Stimmsignalen ist der D/A-Wandler des Überabtasttyps bekannt, der im Prinzip in der Lage ist, die Anzahl an analogen Schaltungselementen zu verringern und die bei den Bauelementen erforderliche Genauigkeit herabzusetzen, und der gut dafür geeignet ist, als integrierte Halbleiterschaltung ausgeführt zu werden. Wie im "Report of the Institute of Electronics and Communication Engineering in Japan (CS83-198), National Conference Record No. 659, 1984 Communications' etc." beschrieben ist, benötigt der bekannte D/A-Wandler des Überabtasttyps jedoch eine Abtastfrequenz, die höher als mehrere MHz ist, um gewünschte Rauschabstandseigenschaften (z.B. 90 dB für ein Bewertungsband von 4 kHz) zu erhalten, so daß die Operationsverstärker, Analogschalter usw. für einen Hochgeschwindigkeitsbetrieb geeignet sein müssen. Darüberhinaus ist am D/A-Wandler ausgangsseitig ein Analog-Integrator erforderlich, da als das digitale Signal, das für den D/A-Wandler das Eingangssignal ist, ein PCM-(Pulskodemodulations-)-Differenzsignal verwendet wird, wobei der Analog-Integrator Nadelrauschen und eine Offsetspannung verursacht und den Rauschabstand verschlechtert, so daß ein Ergebnis erhalten wird, das dem ursprünglichen Zweck der Verbesserung des Rauschabstandes entgegengesetzt ist.
ZUSAMMENFASSUNG DER ERFINDUNG:
• Hauptaufgabe der vorliegenden Erfindung ist es, einen interpolativen Digital/Analog-Wandler zu schaffen, der trotz einer relativ niedrigen Abtastfrequenz einen hohen Rauschabstand aufweist. Insbesondere soll ein Digital/Analog-Wandler geschaffen werden, der trotz einer niedrigen Abtastfrequenz wenig Rauschen entwickelt, das einer Gradienten-Überlast zuzuschreiben ist.
• Um diese Aufgabe zu lösen, wird erfindungsgemäß das Quantenrauschen aufgrund der Herabsetzung der Bitgenauigkeit durch Verwendung einer Rauschformtechnik (ein Verfahren, bei dem die Frequenzkomponenten des Quantenrauschen in einem Hochfrequenzbereich umverteilt werden) verringert, die in einem A/D-Wandler des Überabtasttyps angewendet wird, und es wird durch Ändern der Variationsbreite eines Rückkoppelsignales auf der Basis der Summe der Differenz zwischen einem zuletzt aufgenommenen Eingangssignal und dem Rückkoppelsignal und dem integrierten Ergebnis einer solchen Differenz das Auftreten einer Gradienten-Überlast verhindert.
• Die erwähnten und weitere Merkmale und Ziele dieser Erfindung gehen aus der folgenden Beschreibung in Verbindung mit der beiliegenden Zeichnung näher hervor.
KURZE BESCHREIBUNG DER ZEICHNUNG:
• Die Fig. 1 ist ein Blockschaltbild einer Ausführungsform eines erfindungsgemäßen D/A-Wandlers;
• die Fig. 2 zeigt die Anordnung bei einer anderen Ausführungsform des erfindungsgemäßen D/A-Wandlers;
• die Fig. 3 ein zeitliches Ablaufdiagramm zur Erläuterung der Betriebsweise der Ausführungsform nach Fig. 2;
• die Fig. 4 die Anordnung bei einer Ausführungsform des Komparators 3 in der Fig. 2;
• die Fig. 5 eine Wahrheitstabelle für die Signale im Komparator 3;
• die Fig. 6 die Anordnung einer Ausführungsform des D/A-Wandlers 4 in der Fig. 1;
• die Fig. 7 die Darstellung einer Abtast- und Halteschaltung und einer Filterschaltung, die bei einer Ausführungsform der vorliegenden Erfindung verwendet werden; und
• die Fig. 8 die Darstellung der Rauscheigenschaften bei einer Ausführungsform des erfindungsgemäßen D/A-Wandlers.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN:
• Die Fig. 1 zeigt die Anordnung bei einer Ausführungsform eines erfindungsgemäßen interpolativen D/A-Wandlers. Gemäß der Darstellung wird von einer arithmetischen Schaltung 1-1 die Differenz δ zwischen einem digitalen Eingangssignal xn, das aus einer großen Anzahl von über-abgetasteten Bits zusammengesetzt ist, und einem digitalen Rückkoppelsignal qn ermittelt. Diese Differenzen δ werden durch eine arithmetische Schaltung 1-2 integriert. Das Integral-Ausgangssignal ε der Schaltung 1-2 und die erwähnte Differenz δ werden in einer arithmetischen Schaltung 1-3 addiert. Das addierte Ausgangssignal ε + δ wird durch einen Komparator 3 quantisiert, und das sich ergebende Signal wird zu einer arithmetischen Schaltung 1-4 geführt und dort integriert. Das Rückkoppelsignal qn wird durch einen D/A-Wandler 4 in ein analoges Signal umgewandelt. Das analoge Signal, das das Ausgangssignal des D/A-Wandlers ist, wird zu einer Filterschaltung 5 geführt, und die auf der Abtastung beruhenden Oberwellenkomponenten davon werden vom Filter entfernt. Die Symbole 2-1 und 2-2 bezeichnen Register.
• Ein Merkmal dieser Ausführungsform ist es, daß das Ausgangssignal der arithmetischen Schaltung oder Integratorschaltung 1-2 durch den Komparator 3 quantisiert wird. Die Anzahl der Quantisierungspegel ist in diesem Falle kleiner als diejenige des Eingangssignales xn, und sowohl die Minus- als auch die Plusrichtung weist mindestens zwei Quantisierungspegel auf.
• Es ist entsprechend möglich, das Problem einer Gradienten- Überlast zu vermeiden, das entsteht, wenn die Abtastfrequenz für das Eingangssignal xn niedrig ist. Der Grund dafür wird später erläutert.
• Es wird nun die Anordnung und der Betrieb der Ausführungsform nach Fig. 1 genauer beschrieben.
• Der Betrieb der Ausführungsform wird der Kürze halber unter der Annahme erläutert, daß das Eingangssignal xn ein digitales Signal ist, dessen Abtastfrequenz 512 kHz ist und von dem ein Abtastwert aus 16 Bit besteht, und daß das Rückkoppelsignal qn ein digitales Signal mit 9 Bit ist.
• Die Fig. 2 zeigt eine praktische Anordnung für den interpolativen D/A-Wandler der Fig. 1, bei dem ein einziger Addierer 1 im Time-Sharing für die Addierer verwendet wird, die die arithmetischen Schaltungen 1-1 bis 1-4 der Fig. 1 bilden. Die zeitlichen Abläufe der Zeitsignale φ&sub1; - φ&sub4; und ψ&sub1;, ψ&sub2; bei der Anwendung der Ausführungsform der Fig. 2 sind in der Fig. 3 gezeigt. Die Signale φ&sub1; - φ&sub4; werden durch Aufteilen der Taktimpulse für 512 kHz in vier Teile erhalten, und ψ&sub1; und ψ&sub2; sind Taktimpulse für 512 kHz, die einander nicht überlappen. In der Fig. 2 ist jeder der Selektoren 6-1 bis 6-3 aus 16 Bit aufgebaut, und sie werden so betrieben, daß, wenn das an einem Anschluß S anliegende Zeitsignal auf dem logischen Pegel "1" liegt, das Eingangssignal an einem Anschluß B ausgewählt und zu einem Anschluß Y geführt wird, während, wenn das Zeitsignal auf dem logischen Pegel "0" liegt, das Eingangssignal an einem Anschluß A angenommen und zu dem Anschluß Y geführt wird. Zusätzlich ist jedes der Register 2-1 und 2-3 aus 16 Bit aufgebaut und das Register 2-2 aus 9 Bit. Die Ausgangssignale aller dieser Register ändern sich mit der abfallenden Flanke der Taktimpulse φ&sub1; - φ&sub4; und halten den Status des Ausgangssignales. Während die Register 2-1 und 2-2 denen in der Fig. 1 entsprechen, dient das Register 2-3 dazu, es zu ermöglichen, den Addierer 1 im Time-Sharing zu verwenden.
• Es wird nun der Betrieb der vorliegenden Ausführungsform erläutert. Das Signalformat der internen Berechnungen basiert dabei auf zwei Komplementen.
• Zuerst wird zum Zeitpunkt φ&sub1; die Differenz δ = (xn - qn) zwischen dem abgetasteten Eingangssignal xn und dem Rückkoppelsignal qn ermittelt, das durch Berechnung bis zum zuletzt abgetasteten Signal xn-1 erhalten wird. Das heißt, daß das abgetastete Eingangssignal xn über die Selektoren 6-1 und 6-2 zum Zeitpunkt φ&sub1; zu dem Anschluß A des Addierers 1 geführt wird, während über den Selektor 6-3 zum Zeitpunkt φ&sub1; das Rückkoppelsignal qn zu dem Anschluß B des Addierers 1 geführt wird.
• Zum Zeitpunkt φ&sub2; wählen die Selektoren 6-2 und 6-3 die Eingangssignale an ihren Anschlüssen A aus. Der Anschluß A des Addierers 1 wird daher mit dem Ausgangssignal des Registers 2-3 und der Anschluß B davon mit dem Ausgangssignal des Registers 2-1 versorgt, das heißt dem Integralwert der Differenzen δ bis zum zuletzt abgetasteten Eingangssignal xn-1 (Ausführung der Funktion des Addierers 1-3 in der Fig. 1).
• Der so erhaltene Wert ε + δ wird erneut im Register 2-1 gespeichert. Im Ergebnis wurde das Integral der Differenzen bis zum Eingangs-Abtastwert xn ausgeführt. Daraufhin wählen zum Zeitpunkt φ&sub3; die Selektoren 6-2 und 6-3 die Eingangssignale an ihren Anschlüssen A aus. Die Inhalte der Register 2-3 und 2-1 werden daher addiert, und das Ergebnis wird erneut im Register 2-3 gespeichert. Folglich ist im Register 2-3 die Summe ε + δ zwischen dem Integralsignal ε entsprechend dem Eingangssignal xn und dem Differenzsignal δ gespeichert. Der Wert ( ε + δ ) wird deshalb zur Erneuerung des Rückkoppelsignales qn verwendet, um den Effekt des Abschätzens eines Rückkoppelsignales qn+1 zu erhalten, das einem Eingangssignal xn+1 entspricht, das in der Folge abgetastet wird. Damit kann die Folgeeigenschaft des Rückkoppelsignales qn zum Eingangssignal xn verbessert werden, und die Gradienten-Überlast kann wirksam unterbunden werden.
• Daraufhin wird der Wert des Registers 2-3 wie in der Fig. 4 gezeigt vom Komparator 3 festgelegt, und es wird davon ein Koeffizient zum Erneuern des Rückkoppelsignales qn ausgegeben.
• Die Fig. 4 zeigt ein Beispiel der Anordnung des Komparators 3. Obwohl das Eingangssignal ( ε + δ ) ein 16-Bit-Signal ist, werden die letzten Bits D&sub9; - D&sub1;&sub5; nicht berücksichtigt, da der Vergleichsvorgang mit anderen Worten ein D/A-Umwandlungsvorgang ist. Im Ergebnis wird bezüglich einer Dezimalzahl mit einem beim neunten Bit angenommenen Dezimalkomma ein positiver Wert, der wenigstens gleich 0 und kleiner als 1 ist, zu 0, und ein positiver Wert, der wenigstens gleich 1 und kleiner als 2 ist, wird zu 1. Negative Werte werden jeweils in der Richtung zunehmender Absolutwerte gerundet. Dann werden alle Bits D&sub0; - D&sub8; invertiert, um die Berechnung der Differenz δ zu vereinfachen, wie es bereits erwähnt wurde, und ein Übertrag Ci wird auf 1 gesetzt, wenn ( ε + δ ) negativ ist. Der Übertrag Ci wird als das Übertragsignal des neunten Bits des Volladdierers verwendet. Auf diese Weise werden 0, 1, 2, 3, ... zu -1, -2, -3, ..., und -1, -2, -3, ... werden zu 1, 2, 3, 4, ....
• Um die obigen Vorgänge zusammenzufassen: Das Ausgangssignal des Komparators 3 ist derart bestimmt, daß der Absolutwert von (ε + δ ) genommen und aufgerundet wird, woraufhin das Vorzeichen umgekehrt wird. Das Ausgangssignal der integrierenden arithmetischen Schaltung 1-4 der Fig. 1 ändert sich unter der Bedingung, daß das Eingangssignal von niedriger Frequenz ist und das Rückkoppelsignal diesem gut folgt, allerhöchstens im niedrigstwertigen Bit. Der Absolutwert von ( ε + δ ) ist daher nicht größer als 1. Mit diesen Vorgängen wird, auch wenn das Eingangssignal zu einem mit einer vergleichsweise hohen Frequenz wird und sich die Folgeeigenschaften des Rückkoppelsignales verschlechtert haben, um ( ε + δ ) auf N zu bringen, das Ausgangssignal des Komparators 3 zu -N, um eine schnelle Folgereaktion zu ermöglichen. Die Fig. 5 ist eine Wahrheitstabelle, die die obigen Betriebsarten des Komparators zeigt.
• Daraufhin wählt zum Zeitpunkt φ&sub4; der Selektor 6-1 das Eingangssignal am Anschluß A aus, und die Selektoren 6-2 und 6-3 wählen die Eingangssignale an den Anschlüssen B aus. Der Addierer 1 addiert daher das Ausgangssignal des Komparators 3 und den Inhalt des Registers 2-2 und speichert die Summe erneut im Register 2-2. Aufgrund dieses Vorganges wird die Integralberechnung der arithmetischen Schaltung 1-4 der Fig. 1 vervollständigt.
• Die Fig. 6 zeigt ein Beispiel einer Anordnung für den in den Fig. 1 und 2 gezeigten D/A-Wandler 4. Zuerst wird das Signal in den beiden komplementären Formaten in ein Signal mit einem Vorzeichen und einem Absolutwert umgewandelt. Als Umwandlungsverfahren ist es üblich, das exklusive ODER zwischen allen Bits Q&sub1; - Q&sub8; ohne dem Vorzeichenbit Q&sub0; und dem Vorzeichen zu nehmen und 1 hinzuzuaddieren, wenn das Ergebnis negativ ist. Um die Schaltungsanordnung zu vereinfachen, wird der Vorgang des Addierens von 1 für die negative Summe hier durch die Maßnahme ersetzt, daß für die positive Summe an den D/A-Wandler eine einem halben niedrigstwertigen Bit entsprechende positive Offsetspannung angelegt wird, und daß bei einer negativen Summe eine einem halben niedrigstwertigen Bit entsprechende negative Offsetspannung daran angelegt wird, wie es später noch erläutert wird.
• Der D/A-Wandler der vorliegenden Ausführungsform ist vom Ladungs-Umverteilungstyp, bei dem eine Kombination von Kondensatoren und Widerständen (C-Arrays 11-1 bis 11-6 und R-Reihen 12-1, ... 12-9) verwendet wird. Davon entsprechen die Kapazitanzen der C-Arrays den oberen 5 Bits Q&sub1; - Q&sub5; der Eingangssignalbits Qn (n = 1 - 8) und werden jeweils durch die Potenzen von 2 (1, 2, 4, 8, 16) gewichtet. Die R-Reihen werden entsprechend den niedrigeren 3 Bits Q&sub6; - Q&sub8; in acht Teile aufgeteilt, und durch Analogschalter 13-1 ... und 13-9 werden Abgriffsspannungen ausgewählt und über separat vorgesehene Einheitskapazitanzen mit den C-Arrays verbunden. Hinsichtlich des Verfahrens des Aufteilens der R-Reihen werden Widerstände von R/2 zwischen Masse und einem Bezugspotential Vref eingesetzt, wodurch die oben erwähnten Offsetspannungen überlagert werden können.
• Die Betriebsweise des D/A-Wandlers wird nun für den Fall erläutert, daß das Vorzeichensignal positiv ist. Zum Zeitpunkt ψ&sub1; der Fig. 3 werden die oberen und unteren Elektroden aller C-Arrays durch Schalter 15-1, 15-3, 15-5, ... und 15-13 über Selektoren 14-1 und 14-2 gleichzeitig geerdet, um die Ladungen in allen Kondensatoren C zu entfernen. Daraufhin werden, nachdem die Integralberechnung 1-4 der Fig. 1 und 2 beendet ist, die oberen Elektroden der Kondensatoren zum Zeitpunkt ψ&sub4; auf freies Potential gesetzt, während gleichzeitig die unteren Elektroden der Kondensatoren, die den Bits entsprechen, die von den Bits Q&sub1; - Q&sub5; zu "1" werden, über den Selektor 14-2 und Gatter 10-1, ... und 10-6, 16-1, ... und 16-5 und 17-1, ... und 17-5 auf die Bezugsspannung Vref gebracht werden. Hinsichtlich der den Bits Q&sub6; - Q&sub8; entsprechenden Potentiale werden diese 3 Bits durch logische Schaltungen mit Gattern 10-6, ... und 10-8 und 18-1, ... und 18-8 dekodiert, die den dekodierten Ergebnissen entsprechenden Analogschalter 13-1, ... und 13-9 werden eingeschaltet, und Potentiale, die auf den Aufteilungsverhältnissen der Bezugsspannung Vref durch die R-Reihen basieren, werden mit den unteren Elektroden der Einheitskapazitanzkondensatoren verbunden. Wenn die jeweiligen Bits mit q&sub1; - q&sub8; bezeichnet werden, wird das Ausgangssignal Vo des D/A-Wandlers zu diesem Zeitpunkt zu
• Andererseits werden im Falle eines negativen Vorzeichens die oberen Elektroden der Kondensatoren zum Zeitpunkt ψ&sub1; geerdet, und die unteren Elektroden der Kondensatoren, die den Bits entsprechen, die von den Bits q&sub1; - q&sub8; zu "1" werden, werden mit der Bezugsspannung Vref verbunden, während die unteren Elektroden der Kondensatoren, die den Bits entsprechen, die zu "0" werden, geerdet werden, wodurch in den C-Arrays Ladungen gespeichert werden, die den Bits q&sub1; - q&sub8; entsprechen. Daraufhin werden zum Zeitpunkt ψ&sub2; die oberen Elektroden der Kondensatoren auf freies Potential freigegeben, und gleichzeitig werden die unteren Elektroden aller Kondensatoren, die mit der Bezugsspannung Vref verbunden sind, auf Masse geschaltet.
• Aufgrund der obigen Vorgänge können die Plus-Minus-D/A-Umwandlungen mit nur einer einzigen Bezugsspannung ausgeführt werden.
• Das Ausgangssignal der D/A-Umwandlung wird durch eine Abtast- und Halteschaltung und eine Filterschaltung, die in der Fig. 7 gezeigt sind, als geglättete D/A-Umwandlungs-Wellenform abgegeben.
• In der Fig. 8 ist das Signal-(1 kHz)-zu-Rausch-(0 - 4 kHz)-Leistungsverhältnis eines interpolativen D/A-Wandlers gezeigt, der in Übereinstimmung mit dem System und der Anordnung gemäß der insoweit beschriebenen Erfindung hergestellt wurde.
• Wie oben erläutert, wird erfindungsgemäß eine günstige D/A-Umwandlungseigenschaft erhalten, auch wenn Signale mit einer Frequenz von 1/4 von der beim Stand der Technik verwendeten Frequenz abgetastet werden. Es können daher die Eigenschaften von analogen Schaltungselementen stark herabgesetzt werden. Insbesondere kann leicht eine D/A-Wandlerschaltung realisiert werden, die auf dem gleichen Chip wie eine logische LSI-Schaltung zur digitalen Signalverarbeitung integriert werden kann.

Claims (4)

1. Interpolativer Digital/Analog-Wandler, umfassend eine erste Binär-Addierstufe (1-1) , die entsprechend einem Taktsignal bei Phasen φ&sub1; die arithmetische Differenz zwischen einem digitalen Eingangssignal (xn) mit M Bits und einem aus einem digitalen Rückkopplungssignal (qn) mit m Bits durch Verlängerung umgesetzten Signal mit M Bits bildet, wobei m kleiner ist als M,

eine zweite Binär-Addierstufe (1-2), die entsprechend dem Taktsignal bei späteren Phasen φ&sub2; das Ausgangssignal (δ) der ersten Addierstufe (1-1) arithmetisch integriert,

eine dritte Binär-Addierstufe (1-3), die entsprechend dem Taktsignal bei Phasen φ&sub3;, im Anschluß an Phasen φ&sub2;, die arithmetische Summe (ε+δ) der Ausgangssignale der ersten (1-1) und der zweiten (1-2) Addierstufe bildet,

eine Komparatorstufe (3), die ein logisches Signal mit m Bits erzeugt, dessen höchstes Bit das Vorzeichen angibt und das gleich ist dem gerundeten und invertierten Wert des Ausgangssignals (ε+δ) der dritten Addierstufe (1-3),

eine vierte Binär-Addierstufe (1-4), die entsprechend dem Taktsignal bei Phasen φ&sub4;, die später liegen als die Phasen φ&sub3;, das Ausgangssignal der Komparatorstufe (3) zur Bildung des Rückkopplungssignals (qn) je nach dem Vorzeichenbit inkrementell oder dekrementell arithmetisch integriert,

eine Digital/Analog-Wandlerstufe (4), die das Rückkopplungssignal (qn) in ein Analogsignal umsetzt, und

ein Tiefpaßfilter (5), das Oberwellenkomponenten aus dem Ausgangssignal der Digital/Analog-Wandlerstufe (4) entfernt.

2. Interpolativer Digital/Analog-Wandler nach Anspruch 8, wobei der Absolutwert des Ausgangssignals der Komparatorstufe (3) aufgerundet wird, so daß er größer ist als das Ausgangssignal der dritten Addierstufe (1-3).

3. Interpolativer Digital/Analog-Wandler nach Anspruch 1 oder 2, wobei die Digital/Analog-Wandlerstufe (4) eine Einrichtung zur Zuführung einer Versetzungsspannung umfaßt, die der Hälfte des niedrigsten Bits des Rückkopplungssignals (qn) entspricht.

4. Interpolativer Digital/Analog-Wandler nach einem der Ansprüche 1 bis 3, wobei die erste, die zweite, die dritte und die vierte Addierstufe (1-1, 1-2, 1-3, 1-4) durch einen einzigen, im time-sharing verwendeten Addierer (1) verwirklicht sind. (Figur 2)