JPS61239723A - オ−バサンプル形ｄ／ａ変換器 - Google Patents
オ−バサンプル形ｄ／ａ変換器Info
- Publication number
- JPS61239723A JPS61239723A JP60080131A JP8013185A JPS61239723A JP S61239723 A JPS61239723 A JP S61239723A JP 60080131 A JP60080131 A JP 60080131A JP 8013185 A JP8013185 A JP 8013185A JP S61239723 A JPS61239723 A JP S61239723A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- converter
- arithmetic circuit
- feedback signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はオーバーサンプル形ディジタルアナログ（Ｄ／
Ａ ）変換器更に詳しく言えば信号のナイキストレート
の数倍の標本化周波数で本化された信号のディジタル信
号をアナログ信号に変換するＤ／Ａ変換器に係り、特に
半導体集積回路で実現するのに好適な音声帯域信号等の
Ｄ／Ａ変換器に関する。
Ａ ）変換器更に詳しく言えば信号のナイキストレート
の数倍の標本化周波数で本化された信号のディジタル信
号をアナログ信号に変換するＤ／Ａ変換器に係り、特に
半導体集積回路で実現するのに好適な音声帯域信号等の
Ｄ／Ａ変換器に関する。
音声信号を取扱う精度の高いＤ／Ａ変換器の一方式とし
て、原理上アナログ回路素子の削減と構成素子に要求さ
れる精度の緩和が可能でしかも半導体集積回路で実現す
るに好適なオーバサンプル形Ｄ／Ａ変換器が知られてい
る。しかし、従来のこのＤ／Ａ変換器は信学会研究会報
告（Ｃ８８３−１９８）、昭５９年度信学会通信部門全
国大会講演１６５９等に記載のように所望の８／Ｎ比特
性（例えば、評価帯域４ Ｋ Ｈｚにおいて９０ｄＢ）
を得るためには数ＭＨｚ以上のサンプリング周波数が必
要とされ、演算増幅器やアナログスイッチ等に高速動作
が要求され、又、Ｄ／Ａ変換器の入力であるディジタル
信号は差分ＰＣＭ信号が使用されるため、そのＤ／Ａ変
換器の出力側にアナログ積分器を必要とし、そのアナロ
グ積分器がスパイクノイズやオフセットの原因とな９８
／Ｎを悪１ 化させるため本来０８／Ｎを改
善するとり目的と矛盾した結果を生じていた。
て、原理上アナログ回路素子の削減と構成素子に要求さ
れる精度の緩和が可能でしかも半導体集積回路で実現す
るに好適なオーバサンプル形Ｄ／Ａ変換器が知られてい
る。しかし、従来のこのＤ／Ａ変換器は信学会研究会報
告（Ｃ８８３−１９８）、昭５９年度信学会通信部門全
国大会講演１６５９等に記載のように所望の８／Ｎ比特
性（例えば、評価帯域４ Ｋ Ｈｚにおいて９０ｄＢ）
を得るためには数ＭＨｚ以上のサンプリング周波数が必
要とされ、演算増幅器やアナログスイッチ等に高速動作
が要求され、又、Ｄ／Ａ変換器の入力であるディジタル
信号は差分ＰＣＭ信号が使用されるため、そのＤ／Ａ変
換器の出力側にアナログ積分器を必要とし、そのアナロ
グ積分器がスパイクノイズやオフセットの原因とな９８
／Ｎを悪１ 化させるため本来０８／Ｎを改
善するとり目的と矛盾した結果を生じていた。
本発明の目的は、オーバサンプル形り／Ａ変換回路にお
いて、その本来の特長、すなわちアナログ回路素子に必
要な性能を緩和するという特徴を生かし、しかも音声帯
域等で十分な８／Ｎ比特性を有するＤ／Ａ変換器を提供
することに６る。
いて、その本来の特長、すなわちアナログ回路素子に必
要な性能を緩和するという特徴を生かし、しかも音声帯
域等で十分な８／Ｎ比特性を有するＤ／Ａ変換器を提供
することに６る。
上記目的を達成するため、本発明ではオーバサンプル形
Ａ／Ｄ変換器において用いられているノイズシェービン
グ（量子化ノイズの周波数成分を高周波領域に分布させ
る方法）手法を利用してビット精度緩和による量子化雑
音の低減とともに、帰還信号の変化幅が前回サンプルの
入力信号と帰還信号との差分と、その差分の積分結果と
の和をもとく変化するようにして、勾配過負荷を生じな
いようにした。
Ａ／Ｄ変換器において用いられているノイズシェービン
グ（量子化ノイズの周波数成分を高周波領域に分布させ
る方法）手法を利用してビット精度緩和による量子化雑
音の低減とともに、帰還信号の変化幅が前回サンプルの
入力信号と帰還信号との差分と、その差分の積分結果と
の和をもとく変化するようにして、勾配過負荷を生じな
いようにした。
以下、本発明を実施例により詳細に説明する。
第１図は本発明によるオーバサンプル形Ｄ／Ａ変換器の
一実施例の構成を示す図であって、同図において、オー
バサンプルされた多数のビットからなるディジタル入力
信号Ｘ、とディジタル帰還信その差分δは演算回路１−
２によって積分される。
一実施例の構成を示す図であって、同図において、オー
バサンプルされた多数のビットからなるディジタル入力
信号Ｘ、とディジタル帰還信その差分δは演算回路１−
２によって積分される。
その出力である積分信号ｅと前述した差分δとは演算回
路“１−３で加算される。その加−出力信号ｇ 十ａは
比較回路３で量子化され、演算回路１−４に加えられ、
上記帰還信号ｑ１はＤ／Ａ変換器４によって積分され上
記ディジタル帰還信号’ｑａＫ変換される。上記Ｄ／Ａ
変換器出力のアナログ信号はフィルタ回路５に加えられ
、サンプリングによる高調波信号成分を除去される。な
お、２−１および２−２はレジスタである。
路“１−３で加算される。その加−出力信号ｇ 十ａは
比較回路３で量子化され、演算回路１−４に加えられ、
上記帰還信号ｑ１はＤ／Ａ変換器４によって積分され上
記ディジタル帰還信号’ｑａＫ変換される。上記Ｄ／Ａ
変換器出力のアナログ信号はフィルタ回路５に加えられ
、サンプリングによる高調波信号成分を除去される。な
お、２−１および２−２はレジスタである。
説明を簡単にするため入力信号Ｘ、を標本化周波数５１
２ＫＨｚ 、１サンプルのビット数１６ビツトのディジ
タル信号とし、帰還信号ｑ’ａを９ビツトのディジタル
信号として上記実施例の動作を説明する。
２ＫＨｚ 、１サンプルのビット数１６ビツトのディジ
タル信号とし、帰還信号ｑ’ａを９ビツトのディジタル
信号として上記実施例の動作を説明する。
第２因は、第１図のオーバサンプル形ＤＡ変換器の具体
的構成を示し、第１図の演算回路１−１〜１−４゛を構
成する加算器を１個の加算器を時分割使用するようにし
たものである。第一２゛図の実施例に使用されるタイミ
ングチャートを第３図に示す。φｌ〜φ４は５１２ＫＨ
ｚのクロックを４分割したものであり、’ｌとｖｌは互
いにノンオーバーラツプとな″る５１２ＫＨｚのり四ツ
クである。
的構成を示し、第１図の演算回路１−１〜１−４゛を構
成する加算器を１個の加算器を時分割使用するようにし
たものである。第一２゛図の実施例に使用されるタイミ
ングチャートを第３図に示す。φｌ〜φ４は５１２ＫＨ
ｚのクロックを４分割したものであり、’ｌとｖｌは互
いにノンオーバーラツプとな″る５１２ＫＨｚのり四ツ
クである。
第２図において、セレクタ６−１〜６−３は１６ビツト
で構成され、Ｓ端子に加えられる信号が論理レベル１１
”のときＳ端子゛の入力が選択されＹに出力され、論理
レベルが１０”のときＡ端子の入力が選択されＹ端子に
出力される。またレジメ 。
で構成され、Ｓ端子に加えられる信号が論理レベル１１
”のときＳ端子゛の入力が選択されＹに出力され、論理
レベルが１０”のときＡ端子の入力が選択されＹ端子に
出力される。またレジメ 。
り２−１．２−３は１６ビツト構成、レジスタ２−２は
９ビツト構成である。これらのレジスタはすべてクロッ
クφ１〜φ４の立下がりで出力が遷移し、保持される。
９ビツト構成である。これらのレジスタはすべてクロッ
クφ１〜φ４の立下がりで出力が遷移し、保持される。
レジスタ２−１．２−２は第 。
１図のレジスタ２−１．２−２に対応したものであるが
、レジスタ２−３は加算器１を時分割使用
□゛゛□ 可能とするためのものである。
′０・９パ 以下に本実施例の動作を説明する。ここで内部
□、６′・□）゛、ｆ、’：に 演算の信号形式は２の補数である。
・。
、レジスタ２−３は加算器１を時分割使用
□゛゛□ 可能とするためのものである。
′０・９パ 以下に本実施例の動作を説明する。ここで内部
□、６′・□）゛、ｆ、’：に 演算の信号形式は２の補数である。
・。
ダｊ
まず、タイミングφ１で、入力サンプル信号Ｘ、と前サ
ンプル信号Ｘ ａ−１までの演算で得られた帰還信号ｑ
、との差分をとる。この場合、差分は帰還信号がレジス
タ２−２に後述する方法でまえもって負の形（−ｑａ）
で蓄えられているから巣に入力信号Ｘ、へ加算すること
で実現できる。
ンプル信号Ｘ ａ−１までの演算で得られた帰還信号ｑ
、との差分をとる。この場合、差分は帰還信号がレジス
タ２−２に後述する方法でまえもって負の形（−ｑａ）
で蓄えられているから巣に入力信号Ｘ、へ加算すること
で実現できる。
この差分信号δはタイミングφ亀の立下がりエツジでレ
ジスタ２−３へ蓄えられる。次に、タイミングφ３でレ
ジスタ２−３と前入力サンプルＸ Ｂ＋１までの差分の
積分値εを蓄えているレジスタ２−１との加算を行い、
その結果を再びレジスタ２−１へ蓄える。この結果、入
力サンプルＸ、までの差分の積分が行われたことになる
。次にタイミングφ３でレジスタ２−３とレジスタ２−
１との加算を行いその結果を再びレジスタ２−３へ蓄え
る。
ジスタ２−３へ蓄えられる。次に、タイミングφ３でレ
ジスタ２−３と前入力サンプルＸ Ｂ＋１までの差分の
積分値εを蓄えているレジスタ２−１との加算を行い、
その結果を再びレジスタ２−１へ蓄える。この結果、入
力サンプルＸ、までの差分の積分が行われたことになる
。次にタイミングφ３でレジスタ２−３とレジスタ２−
１との加算を行いその結果を再びレジスタ２−３へ蓄え
る。
この結果、レジスタ２−３には積分信号εと差分信号δ
との和６＋δが蓄えられる。帰還信号ｑ。
との和６＋δが蓄えられる。帰還信号ｑ。
の更新を行うために８＋δの値を用いるのは、内（入力
サンプル信号Ｘ、やＩＫ対する帰還信号ｑ ｍｏｌの予
測効果を得るためであり、帰還信号ｑ１の入力信号Ｘ、
に対する追従性を向上させることができ、勾配過負荷を
効果的に抑えることができる。
サンプル信号Ｘ、やＩＫ対する帰還信号ｑ ｍｏｌの予
測効果を得るためであり、帰還信号ｑ１の入力信号Ｘ、
に対する追従性を向上させることができ、勾配過負荷を
効果的に抑えることができる。
次に、レジスタ２−３の値を比較回路３によって判定し
、帰還信号ｑ、を更新するための係数を出力する。
、帰還信号ｑ、を更新するための係数を出力する。
第４図に比較回路３の構成例を示す。まず入力ｅ＋δは
１６ビツトの信号であるが比較操作は換言すると量子化
操作であるから％ＤＩ〜ＤＩＮまでは切りすてる。この
結果、９ビツトのところに小数点を仮定し１０進数で考
えたとき、正の値で０以上１未満はＯＫ、１以上２未満
は１となる。また負の値については、それぞれ絶対値が
大きくなる方向にまるめられる。次に、前述したように
差分δ演算を簡単にするためにＤｏ＝Ｄｓの全ビットを
反転させ、８＋δが負のときキャリーＣ＋をｌとする。
１６ビツトの信号であるが比較操作は換言すると量子化
操作であるから％ＤＩ〜ＤＩＮまでは切りすてる。この
結果、９ビツトのところに小数点を仮定し１０進数で考
えたとき、正の値で０以上１未満はＯＫ、１以上２未満
は１となる。また負の値については、それぞれ絶対値が
大きくなる方向にまるめられる。次に、前述したように
差分δ演算を簡単にするためにＤｏ＝Ｄｓの全ビットを
反転させ、８＋δが負のときキャリーＣ＋をｌとする。
キャリーＣＩは全加算器の９ビツトめのキャリー信号と
して用いる。この操作により、０．１，２，３．・・・
は、−１，−２，−３，・・・に、−１，−２，−３，
・・・は１． ２． ３． ４．・・・となる。
して用いる。この操作により、０．１，２，３．・・・
は、−１，−２，−３，・・・に、−１，−２，−３，
・・・は１． ２． ３． ４．・・・となる。
以上の操作をまとめると、比較回路３の出力はｅ＋δの
絶対値をとり、切り上げを行い、極性を反転したものと
なる。入力信号が低周波で帰還信号が良好に追従してい
る状態の第１因における積分演算回路１−４の出力は、
たかだかＬ８Ｂのみが変化するだけであるから、ε＋δ
の絶対値は１以下であるが、この操作を行えば入力信号
が比較的高周波となり帰還信号の追従性が悪化してε＋
δがＮ倍となったときでも比較回路３の出力が−Ｎ倍と
なり、速やかな追従応答が可能となる。
絶対値をとり、切り上げを行い、極性を反転したものと
なる。入力信号が低周波で帰還信号が良好に追従してい
る状態の第１因における積分演算回路１−４の出力は、
たかだかＬ８Ｂのみが変化するだけであるから、ε＋δ
の絶対値は１以下であるが、この操作を行えば入力信号
が比較的高周波となり帰還信号の追従性が悪化してε＋
δがＮ倍となったときでも比較回路３の出力が−Ｎ倍と
なり、速やかな追従応答が可能となる。
第５図は、上記した比較回路の動作を示す真理値表であ
る。
る。
次に、タイミングφ４で上記した比較回路３の出力とレ
ジスタ２−２の加算を行い再びレジスタ２−２に蓄える
。この操作により第１９の１−４の積分演算が実行され
たことになる。
ジスタ２−２の加算を行い再びレジスタ２−２に蓄える
。この操作により第１９の１−４の積分演算が実行され
たことになる。
第６図は第１図および第２因に示したＤ／Ａ変換器４の
構成例を示したものである。まず、２の補数形式の信号
から極性と絶対値の形の信号に変換する。変換方法は極
性ピッ１ｌＱｏを除く全ピッ）Ｑ＋−Ｑｓと極性との排
他的論理和をと９、負のときは１を加えることが一般的
であるが、ここでは回路構成を簡単化するために負のと
きの１を加える操作の代りに後述するように、Ｄ／Ａ変
換変換圧電圧負のと′きは一！−ＬＳＢに相当する負の
第フセットを与えておくことで対応している。
構成例を示したものである。まず、２の補数形式の信号
から極性と絶対値の形の信号に変換する。変換方法は極
性ピッ１ｌＱｏを除く全ピッ）Ｑ＋−Ｑｓと極性との排
他的論理和をと９、負のときは１を加えることが一般的
であるが、ここでは回路構成を簡単化するために負のと
きの１を加える操作の代りに後述するように、Ｄ／Ａ変
換変換圧電圧負のと′きは一！−ＬＳＢに相当する負の
第フセットを与えておくことで対応している。
本例のＤ／Ａ変換器は、容量素子の組合せ（Ｃアレイ１
１−１〜１１−６ ）と（Ｒ，ストリング１２−１・・
・１２−９）を用いた電荷再配分形で構成されている。
１−１〜１１−６ ）と（Ｒ，ストリング１２−１・・
・１２−９）を用いた電荷再配分形で構成されている。
このうちＣアレイの各容量は、入力信号Ｑ、（ｎ＝−ｔ
〜８）の上位５ビツトＱ＋〜Ｑｓに対応し、２のべき乗
（１，２，４，８゜１６）の重みづけがなされている。
〜８）の上位５ビツトＱ＋〜Ｑｓに対応し、２のべき乗
（１，２，４，８゜１６）の重みづけがなされている。
几ストリングは下位３ピツ）Ｑｓ〜Ｑ８に対応して８分
割され、タップ電圧をアナログスイッチ１３−１・・・
１３−９で選択し別途設けた単位容量を介して、上記Ｃ
アレイに接続されている。几ストリングの分割力するこ
とで前述したオフセット電圧を重畳することができる。
割され、タップ電圧をアナログスイッチ１３−１・・・
１３−９で選択し別途設けた単位容量を介して、上記Ｃ
アレイに接続されている。几ストリングの分割力するこ
とで前述したオフセット電圧を重畳することができる。
以下に、Ｄ／Ａ変換器の動作を極性信号が正の場合につ
いて述べる。第３因のＦｔのタイミングで同時にセレク
タ１４−１．１４−２によってスイッチ１５−１．１５
−３．１５−５．・・・１５−１３を介して全てのＣア
レイの上部および下部電極をアースへ接続しすべてのＣ
の電荷を放電する。
いて述べる。第３因のＦｔのタイミングで同時にセレク
タ１４−１．１４−２によってスイッチ１５−１．１５
−３．１５−５．・・・１５−１３を介して全てのＣア
レイの上部および下部電極をアースへ接続しすべてのＣ
の電荷を放電する。
次に、第１図および第２図の積分演算１−４が終了した
後、タイミングｖ４でキャパシタ上部電極を自由電位に
するとともにＱｓ〜Ｑｓで１となるピッ）Ｋ対応するキ
ャパシタの下部電極をセレクタ１４−２．ゲート１０−
１． ・・・１０−６％ １６−１・・・１６−５．１
７−１・・・１７−５を介して基準電位Ｖ−ｓＫする。
後、タイミングｖ４でキャパシタ上部電極を自由電位に
するとともにＱｓ〜Ｑｓで１となるピッ）Ｋ対応するキ
ャパシタの下部電極をセレクタ１４−２．ゲート１０−
１． ・・・１０−６％ １６−１・・・１６−５．１
７−１・・・１７−５を介して基準電位Ｖ−ｓＫする。
またＱ６〜Ｑｓ Ｋ相当する電位については、その３ビ
ツトをゲー）１Ｇ−６・・・１０８．１８−１・・・１
８−８を含むロジック回路によってデコードしそれに対
応するアナログスイッチ１３−１・・・１３−９を導通
状態くし、基準電ｊ 位Ｖ、−ｚＯＦ？−ス
トリングによる分割比の電位を単位容量キャパシタの下
部電極に接続する。このときのＤ／Ａ変換器の出力Ｖ、
は各ビットをＱｓ〜ｑ口で表わすと、 となる。
ツトをゲー）１Ｇ−６・・・１０８．１８−１・・・１
８−８を含むロジック回路によってデコードしそれに対
応するアナログスイッチ１３−１・・・１３−９を導通
状態くし、基準電ｊ 位Ｖ、−ｚＯＦ？−ス
トリングによる分割比の電位を単位容量キャパシタの下
部電極に接続する。このときのＤ／Ａ変換器の出力Ｖ、
は各ビットをＱｓ〜ｑ口で表わすと、 となる。
一方、極性が負の場合はｖｌのタイミングでキャパシタ
上部電極をアースに接続し％ ｑｌ〜ｑｓでｌとなるビ
ットに対応するキャパシタの下部電極を基準電位Ｖ ｙ
＠ ｆに接続し、＠０”となるビットに対応するキャ
パシタの下部電極をアースへ接続することによってｑ１
〜ｑｓ Ｋ対応した電荷をＣアレイに充電する。次ＫＦ
ｓのタイミングで、キャパシタ上部電極を自由電位に開
放すると同時に基準電位ｖｔ、ｆＫ接続されているキャ
パシタの下部電極をすべてアースへ切換え接続する。
上部電極をアースに接続し％ ｑｌ〜ｑｓでｌとなるビ
ットに対応するキャパシタの下部電極を基準電位Ｖ ｙ
＠ ｆに接続し、＠０”となるビットに対応するキャ
パシタの下部電極をアースへ接続することによってｑ１
〜ｑｓ Ｋ対応した電荷をＣアレイに充電する。次ＫＦ
ｓのタイミングで、キャパシタ上部電極を自由電位に開
放すると同時に基準電位ｖｔ、ｆＫ接続されているキャ
パシタの下部電極をすべてアースへ切換え接続する。
以上の操作で正負のＤ／Ａ変換がひとつの基準電位だけ
で行える。
で行える。
上記Ｄ／Ａ変換出力信号は、第７図に示す一例のサンプ
ルホールド回路とフィルタ回路を通してオーバサンプル
形Ｄ／Ａ変換器の信号（ＩＫＨｚ） ＋、。
ルホールド回路とフィルタ回路を通してオーバサンプル
形Ｄ／Ａ変換器の信号（ＩＫＨｚ） ＋、。
スムージングされたＤ／Ａ変換波形と出力される。
以上の本発明による方式構成によって得られた対雑音（
０−４ＫＨｚ）電力比特性を第８図に示す。
０−４ＫＨｚ）電力比特性を第８図に示す。
以上詳細に説明した如く、本発明によれば従来に比して
１／４以下の低周波サンプリングを用いても良好なり／
Ａ変換特性が得られるからアナログ回路素子の特性を大
幅に緩和することができ、特にディジタル信号処理を行
う論理ＬＳＩなどと同・−チップに集積可能なり／Ａ変
換回路が容易に実現できる。
１／４以下の低周波サンプリングを用いても良好なり／
Ａ変換特性が得られるからアナログ回路素子の特性を大
幅に緩和することができ、特にディジタル信号処理を行
う論理ＬＳＩなどと同・−チップに集積可能なり／Ａ変
換回路が容易に実現できる。
第１図は本発明のブロック購成因、第２図は加算器を多
重使用するときの本発明によるＤ／Ａ変換器の一実施例
の構成図、第３図は！２図の動作説明のためのタイムチ
ャート、第４図は第２図の比較回路３の一実施例の構成
図、第５図は比較回路３の中の信号の真理値表図、第６
図は第１図のＤ／Ａ変換器４の一実施例の構成図、第７
図は本発明の実施例に使用されるサンプルホールド回路
とフィルタ回路図、第８図は本発明によるＤ／Ａ変換器
［Ｆ）−１Ｅ＊１ｆｆＫ Ｊ：、６°′ゞ０２°パ−′
−１，１、ジョン結果を示す特性図である。 ｌ・・・加算器、１−１．１−３・・・加算回路、１−
２゜１−４・・・積分回路、２−１〜２−３・・・レジ
スタ、３・・・比較回路、４・・・Ｄ／Ａ変換器、５・
・・フィルタ回路。 第 １ 回 ＄２日 冶 第４区 躬Ｓ図
重使用するときの本発明によるＤ／Ａ変換器の一実施例
の構成図、第３図は！２図の動作説明のためのタイムチ
ャート、第４図は第２図の比較回路３の一実施例の構成
図、第５図は比較回路３の中の信号の真理値表図、第６
図は第１図のＤ／Ａ変換器４の一実施例の構成図、第７
図は本発明の実施例に使用されるサンプルホールド回路
とフィルタ回路図、第８図は本発明によるＤ／Ａ変換器
［Ｆ）−１Ｅ＊１ｆｆＫ Ｊ：、６°′ゞ０２°パ−′
−１，１、ジョン結果を示す特性図である。 ｌ・・・加算器、１−１．１−３・・・加算回路、１−
２゜１−４・・・積分回路、２−１〜２−３・・・レジ
スタ、３・・・比較回路、４・・・Ｄ／Ａ変換器、５・
・・フィルタ回路。 第 １ 回 ＄２日 冶 第４区 躬Ｓ図
Claims (1)
- 【特許請求の範囲】 １、ディジタル信号をアナログ信号に変換するＤ／Ａ変
換器において、ディジタル入力信号とそれよりもビット
精度が粗い帰還信号との差分をとる第一の演算回路と、
その差分を積分する第二の演算回路と、第一の演算回路
と第二の演算回路の出力の和をとる第三の演算回路と、
第三の演算回路の出力を量子化する比較回路と、その比
較回路の出力を積分し上記帰還信号を発生する第四の演
算回路と上記帰還信号をアナログ信号に変換するＤ／Ａ
変換器とその出力から高調波信号成分を除去するための
低域フィルタとから構成されたことを特徴とするオーバ
サンプル形Ｄ／Ａ変換器。 ２、第１項のＤ／Ａ変換器において、比較回路の出力が
第三の演算回路の出力よりも絶対値が常に大なるよう構
成されたことを特徴とするオーバサンプル形Ｄ／Ａ変換
器。 ３、第１項または第２項のＤ／Ａ変換器において、帰還
信号をアナログ信号に変換するＤ／Ａ変換器に１／２Ｌ
ＳＢに相当するオフセット電圧を与えることを特徴とす
るオーバサンプル形Ｄ／Ａ変換器。 ４、第１項、第２項または第３項のＤ／Ａ変換器におい
て、第一、第二、第三、第四の演算回路を構成する加算
器が１つの加算器を時分割使用によつて共用された構成
であることを特徴とするオーバサンプル形Ｄ／Ａ変換器
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080131A JPH0697743B2 (ja) | 1985-04-17 | 1985-04-17 | オ−バサンプル形ｄ／ａ変換器 |
| DE8686105283T DE3685836T2 (de) | 1985-04-17 | 1986-04-16 | Interpolativer da-wandler. |
| US06/852,749 US4652858A (en) | 1985-04-17 | 1986-04-16 | Interpolative D/A converter |
| EP86105283A EP0199282B1 (en) | 1985-04-17 | 1986-04-16 | Interpolative d/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080131A JPH0697743B2 (ja) | 1985-04-17 | 1985-04-17 | オ−バサンプル形ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239723A true JPS61239723A (ja) | 1986-10-25 |
| JPH0697743B2 JPH0697743B2 (ja) | 1994-11-30 |
Family
ID=13709674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080131A Expired - Lifetime JPH0697743B2 (ja) | 1985-04-17 | 1985-04-17 | オ−バサンプル形ｄ／ａ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4652858A (ja) |
| EP (1) | EP0199282B1 (ja) |
| JP (1) | JPH0697743B2 (ja) |
| DE (1) | DE3685836T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112822A (ja) * | 1987-10-26 | 1989-05-01 | Nippon Telegr & Teleph Corp <Ntt> | ノイズシェーピング形ｄ／ａ変換器 |
| JPH03502864A (ja) * | 1988-02-17 | 1991-06-27 | データ・コンバージョン・システムズ・リミテッド | ディジタル・アナログ変換機 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105724B2 (ja) * | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| US5754597A (en) * | 1994-12-29 | 1998-05-19 | Motorola, Inc. | Method and apparatus for routing a digitized RF signal to a plurality of paths |
| US5748683A (en) * | 1994-12-29 | 1998-05-05 | Motorola, Inc. | Multi-channel transceiver having an adaptive antenna array and method |
| WO1996021292A1 (en) * | 1994-12-29 | 1996-07-11 | Motorola Inc. | Wideband frequency signal digitizer and method |
| US5854813A (en) * | 1994-12-29 | 1998-12-29 | Motorola, Inc. | Multiple access up converter/modulator and method |
| US5579341A (en) * | 1994-12-29 | 1996-11-26 | Motorola, Inc. | Multi-channel digital transceiver and method |
| US5668836A (en) * | 1994-12-29 | 1997-09-16 | Motorola, Inc. | Split frequency band signal digitizer and method |
| US5602874A (en) * | 1994-12-29 | 1997-02-11 | Motorola, Inc. | Method and apparatus for reducing quantization noise |
| US5710763A (en) * | 1995-07-31 | 1998-01-20 | Motorola, Inc. | Filtered fast Fourier transmultiplexer and method |
| DE19741356C2 (de) * | 1997-09-19 | 2001-02-15 | Cognis Deutschland Gmbh | Verwendung von Glucoprotaminen |
| TW527782B (en) * | 2002-05-22 | 2003-04-11 | Ind Tech Res Inst | Improved capacitor selection method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4109110A (en) * | 1975-02-20 | 1978-08-22 | International Standard Electric Corporation | Digital-to-analog converter |
| GB1580447A (en) * | 1976-12-01 | 1980-12-03 | Post Office | Code converters |
| FR2462062A1 (fr) * | 1979-07-20 | 1981-02-06 | Petit Jean P | Codeur delta sigma a double integration analogique et codeur delta sigma a double integration numerique |
| US4528551A (en) * | 1979-11-28 | 1985-07-09 | International Telephone And Telegraph Corporation | Digital to analog converter employing sigma-delta modulation for use in telephone systems |
| DE3021012C2 (de) * | 1980-06-03 | 1985-08-22 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verallgemeinertes interpolativers Verfahren zur Digital-Analog-Umsetzung von PCM Signalen |
| JPS6039926A (ja) * | 1983-08-12 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | デイジタル・アナログ変換器 |
-
1985
- 1985-04-17 JP JP60080131A patent/JPH0697743B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-16 DE DE8686105283T patent/DE3685836T2/de not_active Expired - Fee Related
- 1986-04-16 EP EP86105283A patent/EP0199282B1/en not_active Expired
- 1986-04-16 US US06/852,749 patent/US4652858A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112822A (ja) * | 1987-10-26 | 1989-05-01 | Nippon Telegr & Teleph Corp <Ntt> | ノイズシェーピング形ｄ／ａ変換器 |
| JPH03502864A (ja) * | 1988-02-17 | 1991-06-27 | データ・コンバージョン・システムズ・リミテッド | ディジタル・アナログ変換機 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3685836D1 (de) | 1992-08-06 |
| DE3685836T2 (de) | 1993-02-04 |
| US4652858A (en) | 1987-03-24 |
| EP0199282A3 (en) | 1989-04-26 |
| JPH0697743B2 (ja) | 1994-11-30 |
| EP0199282B1 (en) | 1992-07-01 |
| EP0199282A2 (en) | 1986-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3983247B2 (ja) | 改善された雑音特性を有するデルタ‐シグマ変調器 | |
| US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
| US4588981A (en) | Double integration, delta-sigma, analog-digital coder | |
| KR0181953B1 (ko) | 단일 비트 및 다중 비트 양자화를 이용하는 복수차 시그마-델타 아날로그-디지탈 변환기 | |
| JP3143567B2 (ja) | デルタシグマ変調器 | |
| US6570519B1 (en) | Switched-capacitor summer circuits and methods and systems using the same | |
| US7167119B1 (en) | Delta-sigma modulators with double sampling input networks and systems using the same | |
| JPS61239723A (ja) | オ−バサンプル形ｄ／ａ変換器 | |
| JPS6035830A (ja) | スイツチ付きコンデンサ回路アナログ‐デジタル変換器 | |
| EP0981205A2 (en) | Delta-sigma modulator with improved full-scale accuracy | |
| JP2998551B2 (ja) | 回路領域の少ないディジタル積分器およびそれを用いたアナログ・ディジタル変換器 | |
| JPS6031315A (ja) | ２次デルタ・シグマ変調器 | |
| JP3019753B2 (ja) | アナログ／デジタル変換器 | |
| JPH114166A (ja) | 逐次比較型ａ／ｄ変換器 | |
| JPS6243205A (ja) | 間引きフイルタ | |
| JP3226660B2 (ja) | ディジタルδς変調器 | |
| JPH0224410B2 (ja) | ||
| JPH06318872A (ja) | Δςモジュレータ | |
| JP2856117B2 (ja) | アナログ／デジタル変換器 | |
| JPS60217732A (ja) | Ｄ／ａコンバ−タ装置 | |
| JP2562716B2 (ja) | Ａ／ｄ変換器 | |
| JPS59153324A (ja) | Ａ／ｄ変換器 | |
| JP3123466B2 (ja) | ディジタル制御回路 | |
| JPS5938768B2 (ja) | 復号化回路 | |
| JPS6029057A (ja) | ディジタル・アナログ変換器 |