JPS6243205A - 間引きフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速標本化ディジタル信号を低速標本化ディジ
タル信・号に変換する際に用いられるディジタルフィル
タ（間引きフィルタ）に係り、特にハード量の少ない間
引きフィルタに関する０〔発明の背景〕 オーバーサンプリング等の変調手段により創生された高
速ディジタル信号を低速ディジタル信号に変換する際、
間引きフィルタと称されるディジタルフィルタが用いら
れる。これは標本の間引きという操作によって発生する
おりかえし雑音にそなえて、あらかじめ所要帯域の雑音
を除去しておくために設置されるものである０代表的な
伝達関数として、μ対重量引き用の−１−ｊｖ？ ここに、Ｚ−ｅニー標本遅延子 ｗ：２πｆ角周波数 Ｔ：標本化周期 Ｚｌ：μ標本遅延子（μは正整数） のごとき関数がある。（１）式の周波数特性は第３図に
示される様になっており、間引きフィルタの機能が周波
数領域上で了解される。第３図においては、直流利得を
ＯｄＢに規格化して示している。

この伝達関数の実現法としては、アイ・イー・イー・イ
ー　ジャーナル　オブ　ソリッド　ステート　サーキッ
ト　Ｖｏｌ、５Ｃ−１４、Ｎｏ、ｌ５Ｆｅｂ。

１９７９の「ア　シングル　チャネル　ＰＣＭ　　コー
デックＪ　（−Ａ　　Ｓｉｎｇｌｅ　−Ｃｈａｎｎｅｌ
　ＰＣＭ　Ｃｏｄｅｃ’ＩＥＥＥ　　ＪＯＵＲＮＡＬ　
　ＯＦ　　５ＯＬＩＤ−８ＴＡＴＥＣＩＲＣＵＩＴＳ、
ＶＯＬＳＣ−１４、Ｎｏ、　Ｉ　　Ｆｅｂ。

１９７９）と題する論文に示されているような巧妙な回
路が知られている。その概要は以下の通りである。（１
）式を変形して（２）式を得る。

＝（１＋Ｚ−１＋Ｚ−”＋−−−−十Ｚ−（”〉）”＝
１＋２２．”＋３Ｚ−”＋−−−−＋（μｍ１）Ｚ−ｃ
′−”十μＺ−（−１）　＋　（μｍ　）ｚ−＃＋　、
・・、、　十Ｚ　−（２１−４）十〇、　ｚ　−（２−
一”　　　　　　　　　　　　＜２）（２）式は（１，
２，３、・・・・・、（μｍ１）、μ、（μｍ１）、・
・・・・、２．１、Ｏ）をそのインパルス応答列とする
タップ数２μの非巡回形ディジタルフィルタであること
を示している。これがμ対重量引きの前置フィルタとし
て用いられることを考えれば原理的に第４図に示す様な
２面のたたみこみ回路構成で実現されうる。第４図にお
いて、１は周期Ｔで標本化されたディジタル信号Ｘ（Ｚ
）の入力端子である。２．３は乗算器、５．６は積分回
路である。係数発生器４からは前記インパルス応答が出
力され、乗算器２．３と積分回路５．６により長さ２μ
のたたみこみ演算が行なわれる。

２組のたたみこみ演算は長さμＴ分だけ位相がずれてお
り、きりかえスイッチ７により周期μＴＫて信号がサン
プルされ、間引きされた信号Ｙ（２勺が出力端子８に得
られる。

入力信号Ｘ（Ｚ）が１〜２ビツトのオーバーサンプル信
号である場合、実際には乗算器２．３が簡略化され、更
に係数発生器は簡単なアップダウンカウンタで構成可能
なることが前記文献に記述されている。

しかし、一般的には入力信号が数ビットの長さであるこ
ともありうる。この様な場合、乗算器の簡略化は固層で
ある。更に のごとき高次の伝達関数を実現しなければならない場合
、前述のごときアプローチの回路構成は多くのハード量
を必要とする欠点をもつ。

〔発明の目的〕

本発明の目的は、少ないハード量で構成でき、しかもよ
り一般的な高次の伝達関数を実現する間引きフィルタを
提供することにある。

〔発明の概要〕

一般的に前記（３）式のごとき伝達関数を実現するにあ
たり、伝達関数の変形とその接続順序を考察し、入力信
号が多ビツト構成でも容易に対応可能な様に、乗算器を
用いない構成とする。

そこで、本発明では、レート１／Ｔで動作するＭ−１段
の完全積分器と、レート１／Ｔで動作し周期μＴでリセ
ットされるリセット付積分器と、レート１／μＴで動作
するＭ−１段の微分器とを縦続接続すると共に、演算語
長の長さを入力信号の最大振幅のμｍ倍の値を収容でき
る長さに設定し、伝達関数 の間引きフィルタを構成する。

〔発明の実施例〕

以下、本発明の一実施例を第１図及び第２図を参照して
説明する。尚、前記（３）式の伝達関数の場合でＭ＝３
の場合について説明するが、他の場合にも容易に類推適
用できる。

伝達関数を次の様に変形する。

・（１−Ｚ−’）”　　　　　　　　　　　＜４）上記
第１項は２段の完全積分器で実現できる。

第２項、第３項は非巡回形ディジタルフィルタの構成で
ある。このフィルタに間引きの標本化スイッチを配置し
た構成を第１図忙示す。第１図において、１は信号入力
端子であり、１０．２０３０はそれぞれ（４）大筒１項
、第２項、第３項に対応する。４０は間引き用スイッチ
であり、端子８に間引き出力が得られる。ところで、出
力信号Ｙ（２勺は、周期μτ毎必要とされるから、非巡
回形フィルタ（１−２″″勺はレート１／ＪＩＴで動作
させればよく、間引きスイッチ４０を１段内部つまり２
０と３０の間へ移動してもよい。更に、非巡回形フィル
タ（１＋Ｚ−’＋・・・・・＋ｚ−（，５−１））の出
力もμＴ毎必要とされるから、この部分の構成を巡回形
たたみこみ構成とすることができる。

第２図は本実施例の間引きフィルタの詳細ブロック構成
図である。尚、第２図はおいては、間引きスイッチ４０
を第１図のものに比べ１段前に移動して設けである。第
２図において、加算６１０−１　、　ｖシｘｌ　１０−
３　ｆｔａｌｔ分ｉ１／（１−Ｚ−’）を構成する。加
算器１０−２、レジスタ１０−４も同様である。加算器
２０−１、レジスタ２０−２はリセット付積分器を構成
しく　１　＋Ｚ−’　＋−＋Ｚ”＝’）を実現している
。この部分まではレート１／Ｔ、　　で動作するが、間
引きスイッチ４０以後はレート１／μＴで動作する。加
算器３０−１、レジスタ３０−３　ハ微分（１−Ｚ−’
）Ｋ対応すル。加算器３０−２、レジスタ３０−４も同
様である。出力端子８ＫＰｆｒ望の出力Ｙ（２勺が得ら
れる。

第２図に示した回路構成の演算語長は次の様、　　Ｋし
て決定することができる。即ち、入力信号のダイナミッ
クレンジに対して伝達関数のもつ利得を考慮し、最終的
に得られるｙ（ｚ”）を収容可能な語長としておけばよ
い。逆にこの様に設計しておくことＫより、第２図の演
算を２の補数表示のフォーマットで行えば、演算の各所
で局部的に発生するであろうオーバーフロー、アンダー
フローは良く知られた２の補数符号の性質によって相殺
され、最終的に正しい値が得られるのである。何となれ
ば第２図の演算は、１個の出力値を算出するＫあたって
有限回の加減算のみ行っているからである。

具体例を示すと、介入力信号が１ビツトのオーバーサン
プル信号であるとし±１が入力されるとする。前記（３
）式は直流利得としてμ３倍のゲインをもつ。例えばμ
＝３２とするとμ”＝３２７６８であるから演算語長と
して１６ビツトとすれば良いＯ 〔発明の効果〕 本発明によれば、加減算のみで高次の間引きフィルタが
構成でき、乗算器を使用する必要がない。したがって、
少ないノ１−ド量で高次の伝達関数を有する間引きフィ
ルタが実現できると〜・５効来がある。

【図面の簡単な説明】 第１図は本発明の間引きフィルタの一実施例を示す概略
ブロック構成図、第２図は間引きフィルタの詳細ブロッ
ク構成図、第３図は間引きフィルタの周波数特性図、第
４図は従来の間引きフィルタのブロック構成図である。 １・・・・・入力端子、８・・・・・出力端子、２．３
・・・・・乗算器、４・・・・・係数発生器、５．６・
・・・・積分器、７・・…標本化スイッチ、１０−１．
１０−２．２Ｏ−Ｌ３０−１．３Ｑ−２−・…加算器、
１０−３．１０−４．３０−３．３０−４・・・・・レ
ジスタ、２〇−２曲・リセット付レジスタ、４ｏ・曲標
本化スイッチ。 茶　ｌ　記 第３ＥＪ メ４　回

Claims (1)

1. 【特許請求の範囲】 高速ディジタル信号を低速ディジタル信号に変換する際
   に用いられる伝達関数 Ｈ（Ｚ）＝［（１−Ｚ＾−＾μ）／（１−Ｚ＾−＾１）
   ］＾Ｍここに、Ｚ＝ｅ＾ｊ＾ｗ＾Ｔ Ｔ：１標本遅延量 μ：間引き比（正整数） Ｍ：２以上の整正数 をもつフィルタならびに間引きスイッチを有する間引き
   フィルタにおいて、レート１／Ｔで動作するＭ−１段の
   完全積分器と、レート１／Ｔで動作し周期μＴでリセッ
   トされるリセット付積分器と、レート１／μＴで動作す
   るＭ−１段の微分器とを縦続接続し、その演算語長を、
   入力信号の最大振幅のμ＾Ｍ倍の値を収容可能な長さに
   設定したことを特徴とする間引きフィルタ。