JPH02140009A - デジタルデシメーションフィルタ - Google Patents
デジタルデシメーションフィルタInfo
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- JPH02140009A JPH02140009A JP63312135A JP31213588A JPH02140009A JP H02140009 A JPH02140009 A JP H02140009A JP 63312135 A JP63312135 A JP 63312135A JP 31213588 A JP31213588 A JP 31213588A JP H02140009 A JPH02140009 A JP H02140009A
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- Japan
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- delay
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- 238000005070 sampling Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101100443249 Caenorhabditis elegans dig-1 gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0671—Cascaded integrator-comb [CIC] filters
-
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- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
-
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- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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- Synchronisation In Digital Transmission Systems (AREA)
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデジタルデシメーションフィルタに関する。
［従来の技術］
デジタルシステムにおいて、処理されるデジタルデータ
が発生する予め決められたサンプル周波数からもっと低
い出力サンプル周波数へ変化させることがしばしば必要
とされる。文献において、これは“デシメーション“と
呼ばれる。それは以下の２つのステップ、即ちフィルタ
リングとそれに続くダウンサンプリングから成る。ダウ
ンサンプリングのためデシメーションフィルタの出力デ
ータの各々が必要とされないという事実はフィルタ構造
を簡単化する。多数のデジタルシステムにおいて、特に
いわゆるオーバーサンプリングアナログ−デジタル変換
器（ここではサンプリング周波数はサンプリング定理に
従っていなければならないものより高い）との接続にお
いて、いくつかの移動時間平均装置のカスケードはデシ
メーションフィルタとして使用される。デシメーション
フィルタの伝達関数は、 Ｈ（ｚ） ＝ｂ（１＋ｚ’＋・・・＋ｚ−１＋′）ｆｆｉ−ｂ （
１−ｚ−’） ” ／ （１−ｚ−’） ｍであり、式
中、ｎは入力データの入力サンプリング周波数ｒおよび
出力データの出力サンプリング周波数ｄの整数比であり
、２は複素周波数変数である。
が発生する予め決められたサンプル周波数からもっと低
い出力サンプル周波数へ変化させることがしばしば必要
とされる。文献において、これは“デシメーション“と
呼ばれる。それは以下の２つのステップ、即ちフィルタ
リングとそれに続くダウンサンプリングから成る。ダウ
ンサンプリングのためデシメーションフィルタの出力デ
ータの各々が必要とされないという事実はフィルタ構造
を簡単化する。多数のデジタルシステムにおいて、特に
いわゆるオーバーサンプリングアナログ−デジタル変換
器（ここではサンプリング周波数はサンプリング定理に
従っていなければならないものより高い）との接続にお
いて、いくつかの移動時間平均装置のカスケードはデシ
メーションフィルタとして使用される。デシメーション
フィルタの伝達関数は、 Ｈ（ｚ） ＝ｂ（１＋ｚ’＋・・・＋ｚ−１＋′）ｆｆｉ−ｂ （
１−ｚ−’） ” ／ （１−ｚ−’） ｍであり、式
中、ｎは入力データの入力サンプリング周波数ｒおよび
出力データの出力サンプリング周波数ｄの整数比であり
、２は複素周波数変数である。
１以上の整数パラメータｋによって一般化されるデシメ
ーションフィルタはｋの関数として帯域幅を変えること
を可能にし、伝達関数は、Ｈ（ｚ）＝ｂ （１＋ｚ−’
＋−＋ｚ−”” ）＜ １ ＋ｚ−’＋−−−＋ｚ−
”’） −−’−ｂ （１−ｚ −” ） （１−
ｚ −”） −−’／（１−ｚ−１）”１ この伝達関数は整数倍数ｄ／にである周波数では少なく
ともただのゼロ（無限減衰に対応）を有し、倍数ｄでは
ｍ倍のゼロを有する。２進数の２つの補数表記が後者の
伝達関数によるデシマルフィルタの実現化において使用
されるなら、２進数が−１と＋１との間の範囲の数のみ
であるという解釈から一般化の制限はない。デシメーシ
ョンフィルタは、もし１ ／ ｋ ｎ ｍ以下の条件す
が満足されるなら確実に過負荷ではない。
ーションフィルタはｋの関数として帯域幅を変えること
を可能にし、伝達関数は、Ｈ（ｚ）＝ｂ （１＋ｚ−’
＋−＋ｚ−”” ）＜ １ ＋ｚ−’＋−−−＋ｚ−
”’） −−’−ｂ （１−ｚ −” ） （１−
ｚ −”） −−’／（１−ｚ−１）”１ この伝達関数は整数倍数ｄ／にである周波数では少なく
ともただのゼロ（無限減衰に対応）を有し、倍数ｄでは
ｍ倍のゼロを有する。２進数の２つの補数表記が後者の
伝達関数によるデシマルフィルタの実現化において使用
されるなら、２進数が−１と＋１との間の範囲の数のみ
であるという解釈から一般化の制限はない。デシメーシ
ョンフィルタは、もし１ ／ ｋ ｎ ｍ以下の条件す
が満足されるなら確実に過負荷ではない。
伝達関数Ｈ（ｚ）が２以上の因子の積として書かれるか
ら、伝達関数の実現のための異なるデシメーションフィ
ルタ回路の多様性は因子の順序に従って得られる。最少
回路を必要とする、即ちフィルタ回路がモノリシック集
積回路として実施されるなら可能な限り小さいチップ領
域を要することの実現は特に重要である。
ら、伝達関数の実現のための異なるデシメーションフィ
ルタ回路の多様性は因子の順序に従って得られる。最少
回路を必要とする、即ちフィルタ回路がモノリシック集
積回路として実施されるなら可能な限り小さいチップ領
域を要することの実現は特に重要である。
［発明の解決すべき課題］
従って、本発明の目的は上述の観点から特に重要な上記
２つの伝達関数の後者のための回路装置を提供すること
である。
２つの伝達関数の後者のための回路装置を提供すること
である。
［課題解決のための手段および作用］
この目的は、本発明による因子２１によって乗算するた
めの乗算器と、各々がその入力とその出力との間の加算
器と、その出力と加算器との間の遅延素子とを包含し、
この遅延素子が入力サンプル周波数の期間に等しい遅延
を導入するｍ−１個の積分器と、出力サンプリングクロ
ックによってリセットされるｍ番目の積分器と、出力サ
ンプリングクロックのパルス反復速度でスイッチされた
サンプリング装置と、各々が出力サンプリングクロック
の期間に等しい遅延を導入する遅延素子を包含するｍ−
２個の微分器と、各々が出力サンプリングクロックの期
間に等しい遅延を導くに個の遅延素子を包含する（ｍ−
１）番目の微分器とのカスケード配列を含むデジタルフ
ィルタ回路によって達成される。
めの乗算器と、各々がその入力とその出力との間の加算
器と、その出力と加算器との間の遅延素子とを包含し、
この遅延素子が入力サンプル周波数の期間に等しい遅延
を導入するｍ−１個の積分器と、出力サンプリングクロ
ックによってリセットされるｍ番目の積分器と、出力サ
ンプリングクロックのパルス反復速度でスイッチされた
サンプリング装置と、各々が出力サンプリングクロック
の期間に等しい遅延を導入する遅延素子を包含するｍ−
２個の微分器と、各々が出力サンプリングクロックの期
間に等しい遅延を導くに個の遅延素子を包含する（ｍ−
１）番目の微分器とのカスケード配列を含むデジタルフ
ィルタ回路によって達成される。
［実施例］
本発明を添付図面を参照して更に詳細に説明する。
本発明において、上述の非過負荷状態は係数１／ ｋ
ｎ ｍに等しい（後者が２のベキ乗であるなら）か、あ
るいはこの四散に最も近い２の小さいベキ乗であるよう
なりのための２−嗜のそのパワーを選択することによっ
て実施される。
ｎ ｍに等しい（後者が２のベキ乗であるなら）か、あ
るいはこの四散に最も近い２の小さいベキ乗であるよう
なりのための２−嗜のそのパワーを選択することによっ
て実施される。
従って、第１図において、デジタルフィルタ回路の第１
の素子は乗算器ｌａｐであり、その一方の入力はデシメ
ートされる人力データｅｄを供給され、その他方の入力
は２のベキ乗すなわち２−＠を表わすデジタルワード、
即ちデジタルワード″２−ｑ＃を供給される。乗算器ｍ
ｐの出力に後続してｍ−１個の積分器が配置され、その
積分器１１．１厘−１が図に示されている。これらの積
分器の各々は、積分器の入力と出力との間に接続された
加算器ａｄと、積分器の出力と加算器との間に接続され
た遅延素子Ｖとを含み、遅延索子Ｖは入力データｃｄの
入力サンプリング周波数ｒの期間に等しい遅延を導入す
る。加算器ａｄは従って、２つの入力を有し、その一方
は乗算器Ｉｍｐの出力（積分器１１の場合）へ、あるい
は先行する積分器の出力（後続する積分器の場合）へ接
続され、その他方は各遅延素子Ｖの出力へ接続される。
の素子は乗算器ｌａｐであり、その一方の入力はデシメ
ートされる人力データｅｄを供給され、その他方の入力
は２のベキ乗すなわち２−＠を表わすデジタルワード、
即ちデジタルワード″２−ｑ＃を供給される。乗算器ｍ
ｐの出力に後続してｍ−１個の積分器が配置され、その
積分器１１．１厘−１が図に示されている。これらの積
分器の各々は、積分器の入力と出力との間に接続された
加算器ａｄと、積分器の出力と加算器との間に接続され
た遅延素子Ｖとを含み、遅延索子Ｖは入力データｃｄの
入力サンプリング周波数ｒの期間に等しい遅延を導入す
る。加算器ａｄは従って、２つの入力を有し、その一方
は乗算器Ｉｍｐの出力（積分器１１の場合）へ、あるい
は先行する積分器の出力（後続する積分器の場合）へ接
続され、その他方は各遅延素子Ｖの出力へ接続される。
最後から２番目の積分器１ｍ−１は最後の積分器ｉｍに
後続され、この最後の積分器１１の内部回路は他の積分
器のそれと基本的に等しいが、遅延素子ｖｇは出力サン
プルクロックｄｔによってリセットされる。従って、そ
の合計は出力サンプルクロックｄｉの各期間中１回、好
ましくは各期間の開始において一旦リセットされる。
後続され、この最後の積分器１１の内部回路は他の積分
器のそれと基本的に等しいが、遅延素子ｖｇは出力サン
プルクロックｄｔによってリセットされる。従って、そ
の合計は出力サンプルクロックｄｉの各期間中１回、好
ましくは各期間の開始において一旦リセットされる。
積分器１ｍの出力に後続してサンプル装置ｓ１１が配置
され、出力サンプルクロックｄｉによって制御され、従
って、データ速度のデシメーションを生じる。サンプル
装置ｓ１こ後続して一連のｍ−１個の微分器ｄｌ、 ｄ
ａ−２，ｄｉｇ−１が配置され、その最初のｍ−２は構
造において同じである。減算器ｓｂの被減数−人力−出
力路はこれらの微分器の各々の入力と出力との間に挿入
され、その減数入力は遅延素子νの出力へ接続され、こ
の遅延索子Ｖは出力サンプルクロックｄｔの期間に等し
い遅延を与える。
され、出力サンプルクロックｄｉによって制御され、従
って、データ速度のデシメーションを生じる。サンプル
装置ｓ１こ後続して一連のｍ−１個の微分器ｄｌ、 ｄ
ａ−２，ｄｉｇ−１が配置され、その最初のｍ−２は構
造において同じである。減算器ｓｂの被減数−人力−出
力路はこれらの微分器の各々の入力と出力との間に挿入
され、その減数入力は遅延素子νの出力へ接続され、こ
の遅延索子Ｖは出力サンプルクロックｄｔの期間に等し
い遅延を与える。
遅延素子Ｖの入力は微分器の入力へ接続される。
出力がデシメートされた出力データａｄを供給する最終
段の微分器ｄｌｌ−１はｍ−２個の最初の微分器ｄＩ、
ｄｍ−２における単一遅延素子Ｖの代わりにに個の遅
延素子ｗｌ、 ｖｋの直列配列を含む。遅延素子ｗｌ。
段の微分器ｄｌｌ−１はｍ−２個の最初の微分器ｄＩ、
ｄｍ−２における単一遅延素子Ｖの代わりにに個の遅
延素子ｗｌ、 ｖｋの直列配列を含む。遅延素子ｗｌ。
ｗｋの各々は出力サンプルクロックｄＬの期間に等しい
遅延を導入する。
遅延を導入する。
２のベキ乗２−’による上述の乗算から、デジタルフィ
ルタ回路において処理される信号はり＋Ｑビットを包含
することとなり、ここではｐは入力データｅｄにおける
ビット数である。
ルタ回路において処理される信号はり＋Ｑビットを包含
することとなり、ここではｐは入力データｅｄにおける
ビット数である。
−見したところ、デシメーションフィルタ回路の入力に
デジタル積分器のカスケードが存在するので本発明は実
際的ではなく、そのため人力での任意の小さいＤＣ信号
は積分器のオーバーフローを生じる。しかしながら、こ
れは本発明において許容されなければならず、意外なほ
ど故障を発生しないが、それは積分器のオーバーフロー
が微分器における減算器のオーバーフローによって完全
に保証されるからである。それ故、オーバーフローは抑
制されてはならない。
デジタル積分器のカスケードが存在するので本発明は実
際的ではなく、そのため人力での任意の小さいＤＣ信号
は積分器のオーバーフローを生じる。しかしながら、こ
れは本発明において許容されなければならず、意外なほ
ど故障を発生しないが、それは積分器のオーバーフロー
が微分器における減算器のオーバーフローによって完全
に保証されるからである。それ故、オーバーフローは抑
制されてはならない。
第２図は第１図の配列の修正または発展を示すものであ
るが、人力周波数および出力周波数の各々の同じ期間の
終わりの前に、加算器および減算器からの出力信号が後
続する加算器および減算器において各々必要とされると
いう事実から生じる時間または速度の問題が解決される
。この問題は適切な点に付加的遅延素子を設けることに
よって解決される。
るが、人力周波数および出力周波数の各々の同じ期間の
終わりの前に、加算器および減算器からの出力信号が後
続する加算器および減算器において各々必要とされると
いう事実から生じる時間または速度の問題が解決される
。この問題は適切な点に付加的遅延素子を設けることに
よって解決される。
第２図の配列において、それ故、微分器ｄ１′ｄａ−２
’ 、 ｄＩｌ−１’の各々は付加的遅延素子ｙを含み
、それは出力サンプリングクロックｄｔの期間に等しい
遅延を導入し、減算器ｓｂの出力と各微分器の出力端子
との間に接続される。
’ 、 ｄＩｌ−１’の各々は付加的遅延素子ｙを含み
、それは出力サンプリングクロックｄｔの期間に等しい
遅延を導入し、減算器ｓｂの出力と各微分器の出力端子
との間に接続される。
第１図の積分器ｉｆ、 １ｍ−１の各々の出力の前に接
続されなければならない付加的遅延素子は、加算器ａｄ
および遅延素子ｖ′の順序が第２図に示されるように選
択されるなら現存する遅延素子■と合体される。加算器
ａｄと遅延素子Ｖ°は直列に接続されており、そのため
加算器の出力が遅延される加算器へフィードバックされ
る第１図の積分器と異なり、遅延素子Ｖ゛の出力は加算
器ａｄへフィードバックされる。最終積分器１１はリセ
ット可能な遅延素子ｖｇ′を含み、加算器ａｄおよび遅
延素子ｖ ｇ ／は直列に接続され、遅延素子ｖ ｇ
／の出力は加算器ａｄヘフィードバックされる。
続されなければならない付加的遅延素子は、加算器ａｄ
および遅延素子ｖ′の順序が第２図に示されるように選
択されるなら現存する遅延素子■と合体される。加算器
ａｄと遅延素子Ｖ°は直列に接続されており、そのため
加算器の出力が遅延される加算器へフィードバックされ
る第１図の積分器と異なり、遅延素子Ｖ゛の出力は加算
器ａｄへフィードバックされる。最終積分器１１はリセ
ット可能な遅延素子ｖｇ′を含み、加算器ａｄおよび遅
延素子ｖ ｇ ／は直列に接続され、遅延素子ｖ ｇ
／の出力は加算器ａｄヘフィードバックされる。
第２図の配列において、各加算器および減算器が各々出
力信号を生じるため入力データクロックおよび出力デー
タクロックの完全な１期間を有することを確実にされる
。
力信号を生じるため入力データクロックおよび出力デー
タクロックの完全な１期間を有することを確実にされる
。
第１図は本発明によるデシメーションフィルタ回路の非
常に概略的なブロック図である。 第２図は第１図の配列を修正または発展させた非常に概
略的なブロック図である。 ＩＩｐ・・・乗算器、１［・・積分器、ａｄ・・・加算
器、ｒ・・・入力サンプル周波数、ａｄ・・・入力デー
タ、ｄＬ・・・出力サンプルクロック、ｓｌ・・サンプ
ル装置、ｓｂ・・・減算器、ｄ・・・微分器。 出願人代理人 弁理士 鈴江武彦
常に概略的なブロック図である。 第２図は第１図の配列を修正または発展させた非常に概
略的なブロック図である。 ＩＩｐ・・・乗算器、１［・・積分器、ａｄ・・・加算
器、ｒ・・・入力サンプル周波数、ａｄ・・・入力デー
タ、ｄＬ・・・出力サンプルクロック、ｓｌ・・サンプ
ル装置、ｓｂ・・・減算器、ｄ・・・微分器。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）ｚは複素周波数変数であり、ｋはデジタルフィル
タ回路の帯域幅を調整するための整数パラメータであり
、ｍはいくつのフィルタ部分がカスケードされるかを特
定する数であり、ｎは入力データの入力サンプリング周
波数および出力データの出力サンプリング周波数の積分
係数であり、ｂは１／ｋｎ＾ｍ以下の最も近い２のベキ
乗２＾−＾ｑであり、微分器と呼ばれる形態（１−ｚ＾
−・・・）の項、および積分器と呼ばれる形態１／（１
−ｚ＾−・・・）の項を具備する以下の伝達関数 Ｈ（ｚ）＝ｂ（１−２＾−＾ｋ＾ａ）（１−ｚ＾−＾ａ
）＾ｍ＾−＾１（１−ｚ＾−＾１）＾ｍ を有するデシメーションフィルタを構成するためのデジ
タルフィルタ回路において、 因子２＾−＾ｑによって乗算するための乗算器と、各々
がその入力とその出力との間の加算器と、その出力と加
算器との間の遅延素子とを包含し、この遅延素子が入力
サンプル周波数の期間に等しい遅延を導入するｍ−１個
の積分器と、 出力サンプリングクロックによってリセットされるｍ番
目の積分器と、 出力サンプリングクロックのパルス反復速度でスイッチ
されたサンプリング装置と、 各々が出力サンプリングクロックの期間に等しい遅延を
導入する遅延素子を包含するｍ−２個の微分器と、 各々が出力サンプリングクロックの期間に等しい遅延を
導くに個の遅延素子を包含する（ｍ−１）番目の微分器
とのカスケード配列を含むデジタルフィルタ回路。 - （２）各微分器の出力の前に接続され、出力サンプリン
グクロックの期間に等しい遅延を導入する各微分器中の
付加的遅延素子と、 加算器および遅延素子が入力と出力との間に直列に接続
され、遅延素子の出力が加算器へフィードバックされる
ｍ−１個の積分器と、 加算器およびリセット可能な遅延素子が入力と出力との
間に直列に接続され、リセット可能な遅延素子の出力が
加算器へフィードバックされるｍ番目の積分器とを含む
請求項１記載のデジタルフィルタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP87118434.7 | 1987-12-12 | ||
| EP87118434A EP0320517B1 (de) | 1987-12-12 | 1987-12-12 | Digitales Dezimationsfilter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140009A true JPH02140009A (ja) | 1990-05-29 |
| JPH0773184B2 JPH0773184B2 (ja) | 1995-08-02 |
Family
ID=8197510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312135A Expired - Fee Related JPH0773184B2 (ja) | 1987-12-12 | 1988-12-12 | デジタルデシメーションフィルタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4872129A (ja) |
| EP (1) | EP0320517B1 (ja) |
| JP (1) | JPH0773184B2 (ja) |
| CN (1) | CN1014760B (ja) |
| DE (1) | DE3781159D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259813A (ja) * | 1992-03-03 | 1993-10-08 | Nec Corp | ディジタルフィルタ |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3781159D1 (de) | 1987-12-12 | 1992-09-17 | Itt Ind Gmbh Deutsche | Digitales dezimationsfilter. |
| US5043932A (en) * | 1989-10-30 | 1991-08-27 | Advanced Micro Devices, Inc. | Apparatus having modular interpolation architecture |
| US4999798A (en) * | 1990-03-01 | 1991-03-12 | Motorola, Inc. | Transient free interpolating decimator |
| US5079734A (en) * | 1990-04-30 | 1992-01-07 | Harris Corporation | Digital decimation filter |
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