JP6333390B2

JP6333390B2 - デジタルフィルタ

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Publication number: JP6333390B2
Application number: JP2016540138A
Authority: JP
Inventors: 徹矢梶田
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 2014-08-04
Filing date: 2015-07-15
Publication date: 2018-05-30
Anticipated expiration: 2035-07-15
Also published as: US10243540B2; CN106575959B; US20170222627A1; CN106575959A; JPWO2016021382A1; WO2016021382A1

Description

本発明は、デジタルフィルタに係り、特に複数の入力チャンネルのデータに対応することができるデジタルフィルタに関するものである。

高精度ＡＤ変換器の中でも産業用途のＡＤ変換器としてΔΣＡＤ変換器が近年好まれている。ＡＤ変換器においては、例えばセンサ信号をＡＤ変換する際に、複数のセンサの入力変換が必要になる場合がある。例えば圧力センサでは差圧、静圧、温度をそれぞれ測定して内部演算によってセンサの特性を補正する用途などがある。このとき望ましくはそれぞれのセンサ出力が同時に取得したものであることが求められる。そこで従来は、図８に示すようにΔΣ変調器１００とデジタルフィルタ１０１とからなるΔΣＡＤ変換器を複数設けることによって複数のセンサ出力に対応している。図８の構成は、通常一つのシリコンチップ上に形成されている。

ΔΣＡＤ変換器で用いられるデジタルフィルタ１０１（ＬＰＦ：Low Pass Filter）は、デシメーションフィルタという名前でも知られている。デシメーションフィルタとしては内部構成が簡単なＳＩＮＣフィルタが好んで用いられる。ＳＩＮＣフィルタは、（１−ｚ^-N）／（１−ｚ^-1）という伝達関数で表すことができる。ΔΣＡＤ変換器内で用いるΔΣ変調器の次数を高くすることで、よりノイズシェーピングの効果を得ることができるが、後段のデシメーションフィルタ（ＳＩＮＣフィルタ）の次数をΔΣ変調器の次数よりも高くする必要があることはよく知られている。

例えばここで２次のΔΣ変調器を用いたＡＤ変換器を考える。ＳＩＮＣフィルタとしては、図９に示すように３次のフィルタが必要になる。このＳＩＮＣフィルタを伝達関数で表現するならば、｛（１−ｚ^-N）／（１−ｚ^-1）｝＾３になる。ここで、伝達関数の分母部分を構成する積算計算部と伝達関数の分子部分を構成する差分計算部とを分離し、１／Ｎの周波数でダウンサンプリングさせた後に差分計算部を置くことも良く知られている。図９の例では、ＳＩＮＣフィルタは、積算計算部２００を３段縦続接続したものと差分計算部２０１を３段縦続接続したものとを周波数変換部２０２で接続した構成からなる。周波数変換部２０２は、図１０に示すようにフリップフロップ２０３からなる。積算計算部２００はサンプリング周波数ｆ_Sで動作し、差分計算部２０１と周波数変換部２０２とはサンプリング周波数ｆ_D＝ｆ_S／Ｎで動作する。

ところで、図９の構成では、積算計算部も差分計算部もデジタル回路で構成するため、信号線は複数ビット幅を持つ。ビット幅は内部飽和を起こさないように、選択する必要がある。ビット幅はダウンサンプリングする周波数比Ｎに依存し、Ｋ×ｌｏｇ２（Ｎ）＋１［ｂｉｔ］が必要になる（文献「J.C.Candy and G.C.Temes，“Oversampling Delta-Sigma Data Converters”，IEEE Press，p.1-29，1991」参照）。ここで、Ｋはフィルタの段数であり、図９のようにＳＩＮＣフィルタが３次のフィルタであれば、Ｋ＝３になる。例えば、Ｎ＝２５６の時に１６ビット精度が欲しい場合は、２５ビット必要になる。よって、そのビット幅に応じたレジスタが必要になる。

このように、デジタルフィルタでは、データのビット幅に応じたレジスタが必要になるが、レジスタ内のデータとの加算回路および減算回路もビット幅が増えるに従って回路規模が大きくなる。産業用途では高ビット分解能や高精度要求が強いため、デジタルフィルタの出力は１６ビット〜２４ビットになることが多い。このため、回路規模が増加する。さらに、図８のように複数入力に対して複数のＡＤ変換器を用意すると、ΔΣ変調器１００とデジタルフィルタ１０１とを入力毎に設ける必要があるので、回路規模の増加は著しくなる。
複数入力に対応する多入力ΔΣ変調器については、回路規模およびコストを削減する構成が特許第４１７１２２２号公報で提案されているが、多入力のデジタルフィルタについては回路規模およびコストを削減する方法は知られていなかった。

複数入力に対して複数のＡＤ変換器を用意することは、コストの面でも基板サイズの面でも望ましい姿ではない。複数のＡＤ変換器を１つのシリコンチップ上に形成する場合、チップ面積が増大し、チップ単価の上昇を招くため、回路規模およびコストの削減が望まれていた。上記のとおり、多入力ΔΣ変調器については、回路規模およびコストを削減する構成が特許第４１７１２２２号公報で提案されているが、多入力のデジタルフィルタについては回路規模およびコストを削減する方法は知られていなかった。なお、回路規模およびコストの削減という課題は、ＡＤ変換器に限らず、多入力のデジタルフィルタを用いる分野であれば同様に発生する。

本発明は、上記課題を解決するためになされたもので、複数の入力チャンネルのデータに対応することができるデジタルフィルタの回路規模およびコストを削減することを目的とする。

本発明のデジタルフィルタは、Ｍチャンネル（Ｍは２以上の整数）のデータが時分割多重され、各々のチャンネルのデータがサンプリング周波数ｆ_Sの速度で更新される時分割多重データを入力として縦続接続され、周波数ｆ_S×Ｍのクロックで動作し前記時分割多重データをＭサンプル毎に積算する複数個の積算計算部と、各々のチャンネルをサンプリング周波数ｆ_D＝ｆ_S／Ｎ（Ｎは２以上の整数）の周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、最終段の前記積算計算部から入力されるサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引き、間引いた後のデータを（Ｍ−１）サンプル遅延させる周波数変換部と、各々のチャンネルをサンプリング周波数ｆ_Dの周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、前記周波数変換部の出力に縦続接続され、各々が入力データからＭサンプル前のデータを減算する複数個の差分計算部とを備えることを特徴とするものである。

また、本発明のデジタルフィルタは、サンプリング周波数ｆ_SのＭチャンネル（Ｍは２以上の整数）のデータを入力とし、Ｍチャンネルのデータが時分割多重され、各々のチャンネルのデータがサンプリング周波数ｆ_Sの速度で更新される時分割多重データを生成するマルチプレクサと、このマルチプレクサの出力に縦続接続され、周波数ｆ_S×Ｍのクロックで動作し前記時分割多重データをＭサンプル毎に積算する複数個の積算計算部と、各々のチャンネルをサンプリング周波数ｆ_D＝ｆ_S／Ｎ（Ｎは２以上の整数）の周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、最終段の前記積算計算部から入力されるサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引き、間引いた後のデータを（Ｍ−１）サンプル遅延させる周波数変換部と、各々のチャンネルをサンプリング周波数ｆ_Dの周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、前記周波数変換部の出力に縦続接続され、各々が入力データからＭサンプル前のデータを減算する複数個の差分計算部とを備えることを特徴とするものである。

本発明によれば、Ｍチャンネルのデータが時分割多重された時分割多重データの入力に対応して、各積算計算部で入力データをＭサンプル毎に積算し、周波数変換部でサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引いて、間引いた後のデータを（Ｍ−１）サンプル遅延させ、各差分計算部で入力データからＭサンプル前のデータを減算するようにしたので、従来のようなＭ個のデジタルフィルタを用意することなく、Ｍチャンネル入力に対応することができ、デジタルフィルタの回路規模およびコストを削減することができる。

また、本発明では、デジタルフィルタの入力にマルチプレクサを設けることにより、Ｍチャンネルのデータが同時に入力される場合に対応することができる。

図１は、本発明の第１実施例に係るデジタルフィルタの構成を示すブロック図である。図２は、本発明の第１実施例に係るデジタルフィルタに入力される時分割多重データについて説明する図である。図３は、本発明の第１実施例に係るデジタルフィルタの積算計算部の構成を示すブロック図である。図４は、本発明の第１実施例に係るデジタルフィルタの周波数変換部の構成を示すブロック図である。図５は、本発明の第１実施例に係るデジタルフィルタの周波数変換部から出力される時分割多重データについて説明する図である。図６は、本発明の第１実施例に係るデジタルフィルタの差分計算部の構成を示すブロック図である。図７は、本発明の第２実施例に係るデジタルフィルタの構成を示すブロック図である。図８は、多入力に対応する従来の従来のΔΣＡＤ変換器の構成を示すブロック図である。図９は、従来のＳＩＮＣフィルタの構成を示すブロック図である。図１０は、従来のＳＩＮＣフィルタの周波数変換部の構成を示すブロック図である。

［第１実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１実施例に係るデジタルフィルタの構成を示すブロック図である。本実施例のデジタルフィルタは、Ｍチャンネル（Ｍは２以上の整数）のデータが時分割多重され、各々のチャンネルのデータがサンプリング周波数ｆ_Sの速度で更新される時分割多重データを入力として縦続接続され、周波数ｆ_S×Ｍのクロックで動作し時分割多重データをＭサンプル毎に積算する複数個の積算計算部１０と、各々のチャンネルをサンプリング周波数ｆ_D＝ｆ_S／Ｎ（Ｎは２以上の整数）の周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、最終段の積算計算部１０から入力されるサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引き、間引いた後のデータを（Ｍ−１）サンプル遅延させる周波数変換部１１と、各々のチャンネルをサンプリング周波数ｆ_Dの周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、周波数変換部１１の出力に縦続接続され、各々が入力データからＭサンプル前のデータを減算する複数個の差分計算部１２とを備えている。

本実施例のデジタルフィルタでは、図２に示すように、Ｍチャンネルのデータが時分割多重されたデータを入力としている。図２の例では、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４の４チャンネル（Ｍ＝４）のデータが時分割多重された例を示している。各々のチャンネルのデータは、サンプリング周波数ｆ_Sの速度で更新される。

図３は積算計算部１０の構成を示すブロック図である。各積算計算部１０は、積算計算部１０に入力されるサンプリング周波数ｆ_Sのデータと１サンプル前の積算結果とを加算する加算部１３と、加算部１３から出力される積算結果をそれぞれ周波数ｆ_S×Ｍのクロックの周期分遅延させて最終段のデータを加算部１３に入力するＭ個の縦続接続された遅延部１４とから構成される。こうして、各積算計算部１０は、積算計算部１０に入力されるデータをＭクロック毎（Ｍサンプル毎）に積算する。積算計算部１０の段数Ｋ（すなわち、デジタルフィルタの次数、Ｋは２以上の整数で、本実施例ではＫ＝３）は、例えば本実施例のデジタルフィルタをΔΣ変調器の後段のデシメーションフィルタとして用いる場合、ΔΣ変調器の次数よりも高くする必要がある。

周波数変換部１１は、各々のチャンネルをサンプリング周波数ｆ_D＝ｆ_S／Ｎ（ダウンサンプリングする周波数比Ｎは２以上の整数）の周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、最終段の積算計算部１０から入力されるサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引き、間引いた後のサンプリング周波数ｆ_Dのデータを（Ｍ−１）サンプル分遅延させる。

図４は周波数変換部１１の構成を示すブロック図である。周波数変換部１１は、入力データを周波数ｆ_D×Ｍのクロック毎に保持して出力するＭ個の縦続接続されたフリップフロップ１７から構成される。
初段のフリップフロップ１７は、積算計算部１０から入力されるサンプリング周波数ｆ_Sのデータを周波数ｆ_D×Ｍのクロック毎に保持して出力する。この初段のフリップフロップ１７は、周波数ｆ_D×Ｍのクロックで動作するが、各々のチャンネルのデータについて見れば、サンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引いていることになる。

一方、初段以外のフリップフロップ１７は、前段のフリップフロップ１７から入力されるサンプリング周波数ｆ_D×Ｍのデータを周波数ｆ_D×Ｍのクロック毎に保持して出力することにより、入力データを１サンプル分（周波数ｆ_D×Ｍのクロックの周期分）遅延させる。周波数変換部１１から出力される時分割多重データは図５に示すようになる。

図６は差分計算部１２の構成を示すブロック図である。各差分計算部１２は、差分計算部１２に入力されるサンプリング周波数ｆ_Dのデータをそれぞれ周波数ｆ_D×Ｍのクロックの周期分遅延させるＭ個の縦続接続された遅延部１５と、差分計算部１２に入力されるデータから最終段の遅延部１５の出力データを減算する減算部１６とから構成される。こうして、各差分計算部１２は、差分計算部１２に入力されるサンプリング周波数ｆ_Dのデータから１サンプル前のデータを減算する。差分計算部１２の段数も積算計算部１０の段数と同じくＫである。

以上のように、本実施例では、Ｍチャンネルのデータが時分割多重された時分割多重データの入力に対応して、デジタルフィルタを構成する積算計算部１０と差分計算部１２の中でチャンネル数Ｍに応じたＭ個の遅延部１４，１５を用意し、また１個のフリップフロップで実現していた従来の周波数変換部２０２に対し、チャンネル数Ｍに応じたＭ個のフリップフロップ１７で周波数変換部１１を構成することにより、従来のようなＭ個のデジタルフィルタを用意することなく、Ｍチャンネル入力に対応することができ、デジタルフィルタの回路規模およびコストを削減することができる。

図８に示した従来技術のようにデジタルフィルタ１０１を複数用意する場合、入力チャンネル数に応じた加算部および減算部が必要になる。これに対して、本実施例では、遅延部１４，１５およびフリップフロップ１７の使用個数は従来と変わらないが、加算部１３および減算部１６を各入力チャンネルで共用することになるので、回路規模の大きな削減ができる。

表１に、従来技術と本実施例の回路規模（ＦＰＧＡ（Field Programmable Gate Array）の合成結果）の１例を示す。表１の例では、入力チャンネル数を４チャンネルとしている。つまり、従来技術の場合には、デジタルフィルタを４個設けることになる。本実施例によれば、従来に比べて、回路規模の大幅な削減ができることが分かる。

なお、本実施例は、特許第４１７１２２２号公報の多入力ΔΣ変調器の後段に設けられるデシメーションフィルタに限らず、デジタルフィルタに時分割多重データが入力される場合であれば適用することができる。

［第２実施例］
第１実施例では、デジタルフィルタに時分割多重データが入力されることを前提としているが、デジタルフィルタの内部で時分割多重データを生成するようにしてもよい。図７は本発明の第２実施例に係るデジタルフィルタの構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施例のデジタルフィルタは、図１に示した第１実施例のデジタルフィルタの入力にマルチプレクサ１８を追加したものである。

マルチプレクサ１８は、サンプリング周波数ｆ_SのＭチャンネルのデータを入力とし、周波数ｆ_S×Ｍのクロックと同期してＭチャンネルのデータを１チャンネルずつ順番に選択して出力することにより、Ｍチャンネルのデータが時分割多重された時分割多重データを生成する。第１実施例で説明したとおり、各々のチャンネルのデータは、サンプリング周波数ｆ_Sの速度で更新される。
その他の構成は第１実施例で説明したとおりである。

こうして、本実施例では、時分割多重データをデジタルフィルタの積算計算部１０に入力することができるので、Ｍチャンネルのデータが同時に入力される場合においても第１実施例と同様の効果を得ることができる。

なお、第１実施例および第２実施例では、図１、図７のデジタルフィルタの入力から出力までの各信号線のビット幅について言及していないが、各信号線のビット幅は例えば１６ビット〜２４ビットである。

本発明は、デジタルフィルタに適用することができる。

１０…積算計算部、１１…周波数変換部、１２…差分計算部、１３…加算部、１４，１５…遅延部、１６…減算部、１７…フリップフロップ、１８…マルチプレクサ。

Claims

Ｍチャンネル（Ｍは２以上の整数）のデータが時分割多重され、各々のチャンネルのデータがサンプリング周波数ｆ_Sの速度で更新される時分割多重データを入力として縦続接続され、周波数ｆ_S×Ｍのクロックで動作し前記時分割多重データをＭサンプル毎に積算する複数個の積算計算部と、
各々のチャンネルをサンプリング周波数ｆ_D＝ｆ_S／Ｎ（Ｎは２以上の整数）の周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、最終段の前記積算計算部から入力されるサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引き、間引いた後のデータを（Ｍ−１）サンプル遅延させる周波数変換部と、
各々のチャンネルをサンプリング周波数ｆ_Dの周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、前記周波数変換部の出力に縦続接続され、各々が入力データからＭサンプル前のデータを減算する複数個の差分計算部とを備えることを特徴とするデジタルフィルタ。
請求項１記載のデジタルフィルタにおいて、
各積算計算部は、
入力される時分割多重データと１サンプル前の積算結果とを加算する加算部と、
この加算部から入力される積算結果をそれぞれ周波数ｆ_S×Ｍのクロックの周期分遅延させて最終段のデータを前記加算部に入力するＭ個の縦続接続された第１の遅延部とから構成され、
前記周波数変換部は、最終段の前記積算計算部から入力されるデータを周波数ｆ_D×Ｍのクロック毎に保持して出力するＭ個の縦続接続されたフリップフロップから構成され、
各差分計算部は、
前記周波数変換部から入力されるデータをそれぞれ周波数ｆ_D×Ｍのクロックの周期分遅延させるＭ個の縦続接続された第２の遅延部と、
前記周波数変換部から入力されるデータから最終段の第２の遅延部の出力データを減算する減算部とから構成されることを特徴とするデジタルフィルタ。
サンプリング周波数ｆ_SのＭチャンネル（Ｍは２以上の整数）のデータを入力とし、Ｍチャンネルのデータが時分割多重され、各々のチャンネルのデータがサンプリング周波数ｆ_Sの速度で更新される時分割多重データを生成するマルチプレクサと、
このマルチプレクサの出力に縦続接続され、周波数ｆ_S×Ｍのクロックで動作し前記時分割多重データをＭサンプル毎に積算する複数個の積算計算部と、
各々のチャンネルをサンプリング周波数ｆ_D＝ｆ_S／Ｎ（Ｎは２以上の整数）の周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、最終段の前記積算計算部から入力されるサンプリング周波数ｆ_Sのデータをサンプリング周波数ｆ_Dで間引き、間引いた後のデータを（Ｍ−１）サンプル遅延させる周波数変換部と、
各々のチャンネルをサンプリング周波数ｆ_Dの周波数でサンプリングするために周波数ｆ_D×Ｍのクロックで動作し、前記周波数変換部の出力に縦続接続され、各々が入力データからＭサンプル前のデータを減算する複数個の差分計算部とを備えることを特徴とするデジタルフィルタ。
請求項３記載のデジタルフィルタにおいて、
各積算計算部は、
入力される時分割多重データと１サンプル前の積算結果とを加算する加算部と、
この加算部から入力される積算結果をそれぞれ周波数ｆ_S×Ｍのクロックの周期分遅延させて最終段のデータを前記加算部に入力するＭ個の縦続接続された第１の遅延部とから構成され、
前記周波数変換部は、最終段の前記積算計算部から入力されるデータを周波数ｆ_D×Ｍのクロック毎に保持して出力するＭ個の縦続接続されたフリップフロップから構成され、
各差分計算部は、
前記周波数変換部から入力されるデータをそれぞれ周波数ｆ_D×Ｍのクロックの周期分遅延させるＭ個の縦続接続された第２の遅延部と、
前記周波数変換部から入力されるデータから最終段の第２の遅延部の出力データを減算する減算部とから構成されることを特徴とするデジタルフィルタ。