JPH0789607B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPH0789607B2 JPH0789607B2 JP61124429A JP12442986A JPH0789607B2 JP H0789607 B2 JPH0789607 B2 JP H0789607B2 JP 61124429 A JP61124429 A JP 61124429A JP 12442986 A JP12442986 A JP 12442986A JP H0789607 B2 JPH0789607 B2 JP H0789607B2
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- Japan
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- adder
- output
- coefficient
- register
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はディジタルデータに対してフィルタ処理を施す
ディジタルフィルタに関する。
ディジタルフィルタに関する。
B.発明の概要 本発明はディジタルデータに対してフィルタ処理を施す
ディジタルフィルタにおいて、データの種類数又はフィ
ルタ係数の数に応じて時分割多重処理を行うことによ
り、ハードウェアの規模を縮小することができ、コスト
ダウンを図ることができるようにしたものである。
ディジタルフィルタにおいて、データの種類数又はフィ
ルタ係数の数に応じて時分割多重処理を行うことによ
り、ハードウェアの規模を縮小することができ、コスト
ダウンを図ることができるようにしたものである。
C.従来の技術 たとえば、いわゆるディジタルテレビジョン受像機に
は、APC（Automatic Phase Control）,AFC（Automatic
Frequuency Control）,ACC（Automatic Chroma Contro
l）等のためのラインごとに動作するフィルタ（ディジ
タルフィルタ）が多数必要である。また、フィルタの次
数が２次以上となり扱うフィルタ係数の数が多くなる場
合がある。
は、APC（Automatic Phase Control）,AFC（Automatic
Frequuency Control）,ACC（Automatic Chroma Contro
l）等のためのラインごとに動作するフィルタ（ディジ
タルフィルタ）が多数必要である。また、フィルタの次
数が２次以上となり扱うフィルタ係数の数が多くなる場
合がある。
D.発明が解決しようとする問題点 上述したようなデータの種類別に多数のフィルタをその
まま実現しようとすると、通常、ハードウェアの規模が
大きくなり、コストアップの原因となっていた。また、
フィルタ係数の数の多いフィルタを実現しようとする
と、やはり通常はハードウェアの規模が大きくなってし
まう。
まま実現しようとすると、通常、ハードウェアの規模が
大きくなり、コストアップの原因となっていた。また、
フィルタ係数の数の多いフィルタを実現しようとする
と、やはり通常はハードウェアの規模が大きくなってし
まう。
そこで、本発明は上述した従来の問題点に鑑みて提案さ
れたものであり、フィルタ処理するデータの種類数又は
フィルタ係数の数が多い場合に、ハードウェアの規模を
縮小することができ、コストダウンを図ることができる
ようなディジタルフィルタを提供することを目的とす
る。
れたものであり、フィルタ処理するデータの種類数又は
フィルタ係数の数が多い場合に、ハードウェアの規模を
縮小することができ、コストダウンを図ることができる
ようなディジタルフィルタを提供することを目的とす
る。
E.問題点を解決するための手段 本発明に係るディジタルフィルタは、上述した目的を達
成するために、Ｎ種類の入力データがシリアル化されて
供給される第１の加算器と、この第１の加算器からの出
力が供給され、上記入力データレートのＮ倍の周波数の
クロックで動作するＮ個の直列接続レジスタと、この直
列接続レジスタからの出力に第１の係数を乗算する第１
の係数乗算器と、この第１の係数乗算器からの出力を上
記第１の加算器からのデータと加算して出力する第２の
加算器と、上記直列接続レジスタからの出力に第２の係
数を乗算して上記第１の加算器に送る第２の係数乗算器
とを有し、上記入力データの種類数Ｎに応じて時分割多
重処理することを特徴としている。
成するために、Ｎ種類の入力データがシリアル化されて
供給される第１の加算器と、この第１の加算器からの出
力が供給され、上記入力データレートのＮ倍の周波数の
クロックで動作するＮ個の直列接続レジスタと、この直
列接続レジスタからの出力に第１の係数を乗算する第１
の係数乗算器と、この第１の係数乗算器からの出力を上
記第１の加算器からのデータと加算して出力する第２の
加算器と、上記直列接続レジスタからの出力に第２の係
数を乗算して上記第１の加算器に送る第２の係数乗算器
とを有し、上記入力データの種類数Ｎに応じて時分割多
重処理することを特徴としている。
F.作用 本発明によれば、データの種類数Ｎに応じたＮ個の直列
接続レジスタを用いて時分割多重化処理しているため、
ハードウェア構成が簡略化できる。また、第１、第２の
加算器では、シリアルデータ中の同一種類のデータ同士
の演算がそれぞれ行われる。
接続レジスタを用いて時分割多重化処理しているため、
ハードウェア構成が簡略化できる。また、第１、第２の
加算器では、シリアルデータ中の同一種類のデータ同士
の演算がそれぞれ行われる。
G.実施例 以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
G-1.第１の実施例 第１図に示す第１の実施例のディジタルフィルタは本発
明の基本的構成を示している。入力端子1,1,…とレジス
タ2,2,…および後述するラッチ8,8,…と出力端子9,9,…
はそれぞれフィルタ処理するデータの種類数に対応した
数だけ設けられている。上記入力端子1,1,…には、たと
えばAPCのためのデータ、AFCのためのデータ等が入力デ
ータとしてそれぞれ供給され、これらのデータはデータ
保持用の上記レジスタ2,2,…にそれぞれ送られる。上記
レジスタ2,2,…は、たとえば１ライン分のデータを保持
するものである。上記レジスタ2,2,…からの各データは
P/S（パラレル／シリアル）変換器３に送られシリアル
データに変換された後、フィルタリングプロセッサ４に
送られる。上記フィルタリングプロセッサ４には、フィ
ルタ係数の記憶された係数RAM（Random Access Memor
y）５（あるいはROM:Read Only Memory）および遅延デ
ータを保持するためのデータRAM6が接続されており、た
とえばラグリードフィルタの特性を得るための各データ
に対するフィルタ処理（演算処理）が時分割多重処理に
より行われる。上記フィルタリングプロセッサ４からの
データはS/P（シリアル／パラレル）変換器７に送られ
元のパラレルデータの形態に変換された後、ラッチ8,8,
…を介して出力端子9,9,…から各出力データとして出力
される。なお、上記P/S変換器3,フィルタリングプロセ
ッサ4,係数RAM5,データRAM6,およびS/P変換器７にはシ
ステムコントローラ10より制御信号が送られている。
明の基本的構成を示している。入力端子1,1,…とレジス
タ2,2,…および後述するラッチ8,8,…と出力端子9,9,…
はそれぞれフィルタ処理するデータの種類数に対応した
数だけ設けられている。上記入力端子1,1,…には、たと
えばAPCのためのデータ、AFCのためのデータ等が入力デ
ータとしてそれぞれ供給され、これらのデータはデータ
保持用の上記レジスタ2,2,…にそれぞれ送られる。上記
レジスタ2,2,…は、たとえば１ライン分のデータを保持
するものである。上記レジスタ2,2,…からの各データは
P/S（パラレル／シリアル）変換器３に送られシリアル
データに変換された後、フィルタリングプロセッサ４に
送られる。上記フィルタリングプロセッサ４には、フィ
ルタ係数の記憶された係数RAM（Random Access Memor
y）５（あるいはROM:Read Only Memory）および遅延デ
ータを保持するためのデータRAM6が接続されており、た
とえばラグリードフィルタの特性を得るための各データ
に対するフィルタ処理（演算処理）が時分割多重処理に
より行われる。上記フィルタリングプロセッサ４からの
データはS/P（シリアル／パラレル）変換器７に送られ
元のパラレルデータの形態に変換された後、ラッチ8,8,
…を介して出力端子9,9,…から各出力データとして出力
される。なお、上記P/S変換器3,フィルタリングプロセ
ッサ4,係数RAM5,データRAM6,およびS/P変換器７にはシ
ステムコントローラ10より制御信号が送られている。
このように、フィルタ処理を時分割多重処理によって行
うことによりハードウェアを兼用することができ、ハー
ドウェアの規模の縮小化を図ることができる。また、フ
ィルタの次数が２次以上となりフィルタ係数の数が多く
なる場合には、フィルタ係数を切換えて演算途中のデー
タを再び同じ回路で演算するような時分割多重処理を行
うことによりハードウェアの規模の縮小化が図れる。
うことによりハードウェアを兼用することができ、ハー
ドウェアの規模の縮小化を図ることができる。また、フ
ィルタの次数が２次以上となりフィルタ係数の数が多く
なる場合には、フィルタ係数を切換えて演算途中のデー
タを再び同じ回路で演算するような時分割多重処理を行
うことによりハードウェアの規模の縮小化が図れる。
G-2.第２の実施例 第２図に示す第２の実施例のディジタルフィルタは、フ
ィルタ係数は一定であるがフィルタ処理するデータの種
類数が多い場合の具体的構成例であり、いわゆる１次の
ARMAフィルタとなっている。入力端子11,11,…11とラッ
チ12,12,…12および後述するレジスタ16,16,…16とラッ
チ20,20,…20と出力端子21,21,…21はフィルタ処理する
データの種類数（本実施例においてはＮ種類）に対応し
てそれぞれＮ個ずつ設けられている。上記入力端子11,1
1,…11には、同一のデータレート（本実施例においては
水平走査周波数H）を有するＮ種類のデータが供給さ
れ、これらのデータはデータ保持用の上記ラッチ12,12,
…12にそれぞれ送られる。このラッチ12,12,…12および
後述するP/S変換器13,レジスタ16,16,…16,S/P変換器1
9,ラッチ20,20,…20には、コントロールカウンタ22から
それぞれクロックパルスが供給されている。上記ラッチ
12,12,…12からの各データはP/S変換器13に送られシリ
アルデータに変換された後、加算器14に送られる。この
加算器14による加算出力は加算器15に送られると共に、
１ライン分の遅延要素かつデータメモリとなっているＮ
個のシリアル接続されたレジスタ16,16,…16に送られ
る。これらのレジスタ16,16,…16には、上記入力のデー
タレートのＮ倍のクロックパルス（ＮH）が供給され
ている。上記レジスタ16,16,…16のうち出力側のレジス
タからの出力すなわち１ライン前のデータは係数乗算器
17を介して上記加算器15に送られると共に、係数乗算器
18を介して上記加算器14に送られる。上記加算器14,15
では、シリアルデータ中の同一種類のデータ同士の演算
がそれぞれ行われる。上記加算器15からの出力はS/P変
換器19に送られパラレルデータに変換された後、ラッチ
20,20,…20を介して出力端子21,21,…21から各出力デー
タとしてそれぞれ出力される。
ィルタ係数は一定であるがフィルタ処理するデータの種
類数が多い場合の具体的構成例であり、いわゆる１次の
ARMAフィルタとなっている。入力端子11,11,…11とラッ
チ12,12,…12および後述するレジスタ16,16,…16とラッ
チ20,20,…20と出力端子21,21,…21はフィルタ処理する
データの種類数（本実施例においてはＮ種類）に対応し
てそれぞれＮ個ずつ設けられている。上記入力端子11,1
1,…11には、同一のデータレート（本実施例においては
水平走査周波数H）を有するＮ種類のデータが供給さ
れ、これらのデータはデータ保持用の上記ラッチ12,12,
…12にそれぞれ送られる。このラッチ12,12,…12および
後述するP/S変換器13,レジスタ16,16,…16,S/P変換器1
9,ラッチ20,20,…20には、コントロールカウンタ22から
それぞれクロックパルスが供給されている。上記ラッチ
12,12,…12からの各データはP/S変換器13に送られシリ
アルデータに変換された後、加算器14に送られる。この
加算器14による加算出力は加算器15に送られると共に、
１ライン分の遅延要素かつデータメモリとなっているＮ
個のシリアル接続されたレジスタ16,16,…16に送られ
る。これらのレジスタ16,16,…16には、上記入力のデー
タレートのＮ倍のクロックパルス（ＮH）が供給され
ている。上記レジスタ16,16,…16のうち出力側のレジス
タからの出力すなわち１ライン前のデータは係数乗算器
17を介して上記加算器15に送られると共に、係数乗算器
18を介して上記加算器14に送られる。上記加算器14,15
では、シリアルデータ中の同一種類のデータ同士の演算
がそれぞれ行われる。上記加算器15からの出力はS/P変
換器19に送られパラレルデータに変換された後、ラッチ
20,20,…20を介して出力端子21,21,…21から各出力デー
タとしてそれぞれ出力される。
このように、遅延要素にＮ個のシリアル接続されたレジ
スタ16,16,…16を用い、入力のデータレートのＮ倍のク
ロックで駆動させて時分割多重処理を行っており、ハー
ドウェアの規模の縮小化が図られている。
スタ16,16,…16を用い、入力のデータレートのＮ倍のク
ロックで駆動させて時分割多重処理を行っており、ハー
ドウェアの規模の縮小化が図られている。
G-3.第３の実施例 第３の実施例のディジタルフィルタは、フィルタ処理す
るデータは一種類であるがフィルタ係数の数が多い場合
の具体的構成例であり、いわゆる２次のARMAフィルタと
なっている。
るデータは一種類であるがフィルタ係数の数が多い場合
の具体的構成例であり、いわゆる２次のARMAフィルタと
なっている。
一般に、次式 で与えられるような伝達関数で表現される特性のフィル
タを構成すると、通常、第３図に示すように、４個の加
算器31,32,33,34と４個の乗算器35,36,37,38が必要にな
り、ハードウェアの規模が大きくなってしまう。以下に
述べる第３の実施例のディジタルフィルタによれば、ハ
ードウェアの規模を縮小することができる。
タを構成すると、通常、第３図に示すように、４個の加
算器31,32,33,34と４個の乗算器35,36,37,38が必要にな
り、ハードウェアの規模が大きくなってしまう。以下に
述べる第３の実施例のディジタルフィルタによれば、ハ
ードウェアの規模を縮小することができる。
第４図において、入力端子41に供給されたデータはデー
タ保持用のレジスタ42を介してデータセレクタ43に送ら
れる。このデータセレクタ43には、上記レジスタ42から
のデータの他に、後述するレジスタ52からのデータや、
該データをレジスタ44で遅延させて得られたデータや、
更にこのデータをレジスタ45で遅延させて得られたデー
タが供給される。これらのデータが順次巡回的に選択さ
れて上記データセレクタ43から出力され、乗算器46に送
られる。係数レジスタ47は複数（本実施例においては６
個）のフィルタ係数を有しており、各フィルタ係数が順
次巡回的に選択されて上記乗算器46に送られる。ここ
で、選択されるフィタ係数は上記データセレクタ43によ
って選択されるデータと対応している。上記乗算器46か
らの出力は、加算器48とレジスタ49から成る累積加算器
50に送られ、伝達関数の分母および分子の演算が行われ
る。上記レジスタ49は、システムコントロールカウンタ
51からのリセットパレスにより伝達関数の分母／分子の
演算ごとにリセットされる。上記累積加算器50による伝
達関数の分母の累積結果はフードバック用のレジスタ52
を介して上記データセレクタ43および遅延要素としての
上記レジスタ44に送られる。また、上記累積加算器50に
よる伝達関数の分子の累積結果はレジスタ53を介して出
力端子54より出力データとして出力される。なお、上記
レジスタ49およびシステムコントロールカウンタ51には
端子55よりクロックパルスが供給されており、他の各レ
ジスタおよびデータセレクタ43、係数レジスタ47には上
記システムコントロールカウンタ51からクロックパルス
が供給されている。
タ保持用のレジスタ42を介してデータセレクタ43に送ら
れる。このデータセレクタ43には、上記レジスタ42から
のデータの他に、後述するレジスタ52からのデータや、
該データをレジスタ44で遅延させて得られたデータや、
更にこのデータをレジスタ45で遅延させて得られたデー
タが供給される。これらのデータが順次巡回的に選択さ
れて上記データセレクタ43から出力され、乗算器46に送
られる。係数レジスタ47は複数（本実施例においては６
個）のフィルタ係数を有しており、各フィルタ係数が順
次巡回的に選択されて上記乗算器46に送られる。ここ
で、選択されるフィタ係数は上記データセレクタ43によ
って選択されるデータと対応している。上記乗算器46か
らの出力は、加算器48とレジスタ49から成る累積加算器
50に送られ、伝達関数の分母および分子の演算が行われ
る。上記レジスタ49は、システムコントロールカウンタ
51からのリセットパレスにより伝達関数の分母／分子の
演算ごとにリセットされる。上記累積加算器50による伝
達関数の分母の累積結果はフードバック用のレジスタ52
を介して上記データセレクタ43および遅延要素としての
上記レジスタ44に送られる。また、上記累積加算器50に
よる伝達関数の分子の累積結果はレジスタ53を介して出
力端子54より出力データとして出力される。なお、上記
レジスタ49およびシステムコントロールカウンタ51には
端子55よりクロックパルスが供給されており、他の各レ
ジスタおよびデータセレクタ43、係数レジスタ47には上
記システムコントロールカウンタ51からクロックパルス
が供給されている。
次に、第５図のタイムチャートを参照しながら各部のデ
ータについて具体的に説明する。レジスタ42からは、第
５図（Ａ）に示すように、最初の１サインプル期間にデ
ータＸが出力され、次の１サンプル期間にデータXZが出
力される。データセレクタ43からは第５図（Ｂ）に示す
ようなシリアルデータが出力され、係数レジスタ47から
は第５図（Ｃ）に示すようなシリアル係数データが出力
される。この結果、乗算器46からは第５図（Ｄ）に示す
ような乗算出力データが出力される。上記乗算出力デー
タは累積加算器50に送られ、加算器48から第５図（Ｅ）
に示すような加算出力データが出力され、レジスタ49を
介して該加算器48に第５図（Ｆ）に示すようなデータが
帰還される。ここで、データが“φ”となるのは、第５
図（Ｉ）に示すようなリセットパルスによりレジスタ49
がリセットされるからであり、１サンプル期間の前半で
伝達関数の分母の演算がなされ、後半で分子の演算がな
される。レジスタ52からの出力すなわち上記伝達関数の
分母の演算結果は第５図（Ｇ）に示すようになり、フィ
ードバックデータＷを示す式 Ｗ＝Ｘ−a1WZ-1−a2WZ-2 ……… が得られる。また、レジスタ53からの出力すなわち上記
伝達関数の分子の演算結果は第５図（Ｈ）に示すように
なり、出力データＹを示す式 Ｙ＝Ｗ＋b1WZ-1＋b2WZ-2 ……… が得られる。上記式および式より前述した式を導
出することができ、第４図に示したフィルタが第３図に
示したフィルタと同一特性であることが明らかであろ
う。
ータについて具体的に説明する。レジスタ42からは、第
５図（Ａ）に示すように、最初の１サインプル期間にデ
ータＸが出力され、次の１サンプル期間にデータXZが出
力される。データセレクタ43からは第５図（Ｂ）に示す
ようなシリアルデータが出力され、係数レジスタ47から
は第５図（Ｃ）に示すようなシリアル係数データが出力
される。この結果、乗算器46からは第５図（Ｄ）に示す
ような乗算出力データが出力される。上記乗算出力デー
タは累積加算器50に送られ、加算器48から第５図（Ｅ）
に示すような加算出力データが出力され、レジスタ49を
介して該加算器48に第５図（Ｆ）に示すようなデータが
帰還される。ここで、データが“φ”となるのは、第５
図（Ｉ）に示すようなリセットパルスによりレジスタ49
がリセットされるからであり、１サンプル期間の前半で
伝達関数の分母の演算がなされ、後半で分子の演算がな
される。レジスタ52からの出力すなわち上記伝達関数の
分母の演算結果は第５図（Ｇ）に示すようになり、フィ
ードバックデータＷを示す式 Ｗ＝Ｘ−a1WZ-1−a2WZ-2 ……… が得られる。また、レジスタ53からの出力すなわち上記
伝達関数の分子の演算結果は第５図（Ｈ）に示すように
なり、出力データＹを示す式 Ｙ＝Ｗ＋b1WZ-1＋b2WZ-2 ……… が得られる。上記式および式より前述した式を導
出することができ、第４図に示したフィルタが第３図に
示したフィルタと同一特性であることが明らかであろ
う。
このように、時分割多重処理によって演算を行うことに
より用いる加算器および乗算器は各々１個ずつで済み、
ハードウェアの規模は縮小されている。
より用いる加算器および乗算器は各々１個ずつで済み、
ハードウェアの規模は縮小されている。
H.発明の効果 上述した実施例の説明からも明らかなように、本発明に
係るディジタルフィルタによれば、Ｎ種類の入力データ
がシリアル化されて供給される第１の加算器と、この第
１の加算器からの出力が供給され、上記入力データレー
トのＮ倍の周波数のクロックで動作するＮ個の直列接続
レジスタと、この直列接続レジスタからの出力に第１の
係数を乗算する第１の係数乗算器と、この第１の係数乗
算器からの出力を上記第１の加算器からのデータと加算
して出力する第２の加算器と、上記直列接続レジスタか
らの出力に第２の係数を乗算して上記第１の加算器に送
る第２の係数乗算器とを有し、上記入力データの種類数
Ｎに応じて時分割多重処理しているため、ハードウェア
構成を簡略化して規模を縮小することができ、コストダ
ウンを図ることができ、また、第１、第２の加算器で
は、シリアルデータ中の同一種類のデータ同士の演算が
それぞれ行われる。
係るディジタルフィルタによれば、Ｎ種類の入力データ
がシリアル化されて供給される第１の加算器と、この第
１の加算器からの出力が供給され、上記入力データレー
トのＮ倍の周波数のクロックで動作するＮ個の直列接続
レジスタと、この直列接続レジスタからの出力に第１の
係数を乗算する第１の係数乗算器と、この第１の係数乗
算器からの出力を上記第１の加算器からのデータと加算
して出力する第２の加算器と、上記直列接続レジスタか
らの出力に第２の係数を乗算して上記第１の加算器に送
る第２の係数乗算器とを有し、上記入力データの種類数
Ｎに応じて時分割多重処理しているため、ハードウェア
構成を簡略化して規模を縮小することができ、コストダ
ウンを図ることができ、また、第１、第２の加算器で
は、シリアルデータ中の同一種類のデータ同士の演算が
それぞれ行われる。
第１図は本発明のディジタルフィルタの第１の実施例を
示すブロック回路図、第２図は同じく第２の実施例を示
すブロック回路図、第３図は２次のARMAフィルタの通常
の構成例を示すブロック回路図、第４図は本発明のディ
ジタルフィルタの第３の実施例を示すブロック回路図、
第５図は上記第３の実施例を説明するためのタイムチャ
ートである。 3,13……P/S変換器 ４……フィルタリングプロセッサ ５……係数RAM ６……データRAM 7,19……S/P変換器 10……システムコントローラ 14,15,48……加算器 16,49……レジスタ 17,18……係数乗算器 22……コントロールカウンタ 43……データセレクタ 46……乗算器 47……係数レジスタ 51……システムコントロールカウンタ
示すブロック回路図、第２図は同じく第２の実施例を示
すブロック回路図、第３図は２次のARMAフィルタの通常
の構成例を示すブロック回路図、第４図は本発明のディ
ジタルフィルタの第３の実施例を示すブロック回路図、
第５図は上記第３の実施例を説明するためのタイムチャ
ートである。 3,13……P/S変換器 ４……フィルタリングプロセッサ ５……係数RAM ６……データRAM 7,19……S/P変換器 10……システムコントローラ 14,15,48……加算器 16,49……レジスタ 17,18……係数乗算器 22……コントロールカウンタ 43……データセレクタ 46……乗算器 47……係数レジスタ 51……システムコントロールカウンタ
Claims (1)
- 【請求項１】Ｎ種類の入力データがシリアル化されて供
給される第１の加算器と、 この第１の加算器からの出力が供給され、上記入力デー
タレートのＮ倍の周波数のクロックで動作するＮ個の直
列接続レジスタと、 この直列接続レジスタからの出力に第１の係数を乗算す
る第１の係数乗算器と、 この第１の係数乗算器からの出力を上記第１の加算器か
らのデータと加算して出力する第２の加算器と、 上記直列接続レジスタからの出力に第２の係数を乗算し
て上記第１の加算器に送る第２の係数乗算器と を有し、上記入力データの種類数Ｎに応じて時分割多重
処理することを特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124429A JPH0789607B2 (ja) | 1986-05-29 | 1986-05-29 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124429A JPH0789607B2 (ja) | 1986-05-29 | 1986-05-29 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281507A JPS62281507A (ja) | 1987-12-07 |
| JPH0789607B2 true JPH0789607B2 (ja) | 1995-09-27 |
Family
ID=14885267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124429A Expired - Lifetime JPH0789607B2 (ja) | 1986-05-29 | 1986-05-29 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789607B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1986
- 1986-05-29 JP JP61124429A patent/JPH0789607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281507A (ja) | 1987-12-07 |
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