JPS5944097A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電子楽器のディジタルフィルタ装置に関する
。

ディジクルフィルタによって実現される振幅周波数特性
は、そのフィルタ型式及び係数の与え方もさることなが
ら、段数（次数）によっても大きな影響を受ける。一般
に、段数が多いほど、多くの極（及び零点）を実現する
ことができ、複雑な振幅周波数特性制御が可能となる。

従って、電子楽器の音色回路としてディジタルフにルタ
を使用する場合、豊かな音色制御を可能にするためには
、ディジタルフィルタの段′数、を出来るだけ多くする
のが好ましい。反面、フィルタ段数を多くすることは、
コストを増大させると共に回路構成規模の拡大を余儀な
くさせるという不利をもたらす。

この発明は」二連の点に舘、１みて力されたもので、少
ない段数のディジタルフィルタ回路を用いてそれよりも
多い段数のディジタルフィルタと同等の機能を実現する
ことのできる電子楽器のディジタルフィルタ装置を提供
しようとするものである。

このディジタルフィルタ装置は、所定数の（好ましくは
１乃至少数の）フィルタ演算段を含むディジタルフィル
タ基礎回路を含み、各サンプル点のティジタル楽音信号
をこの基礎回路において所定回繰返し巡回させると共に
、この巡回に対応して、前記基礎回路の各演算段に対し
て複数のフィルタ係数を時分割的に夫々供給し、−これ
に」：す基礎回路を演算段の数Ｊ：りも多段のディジタ
ルフィルタと・して時分割動作さぜるようにしたことを
特徴とする。詳しくは、前記基礎回路を時分割動作させ
るための所定の演算タイミングに対応して、前記基礎回
路の谷演算段に対して複数のフィルタ係数を時分割的に
供給する係数供給手段と、人力楽音信号及びｌ″Ｉｉ前
記基礎回路の出力楽音信号の一方を該基礎回路における
前記演算タイミングに対応して選択的に該基礎回路に入
力する入力選択手段と、前記基礎回路の１」」力楽音信
号を所定のタイミングでサンプリングしで出力するゲー
ト手段とを具え、各サンプル虐の楽音信号を入力選択手
段を介して基礎回路で繰返し巡回させることにより各フ
ィルタ係数との時分割演算を行ない、例えば成るザンプ
ル店の楽音信号に関して全フィルタ係数との演算が終了
したときその楽音信号をゲート手段を介してサンプリン
グして出力する。各サンプル点、に対応する入力楽音信
号は、基礎回路の出力楽音信号の巡回を可能にするため
に、間欠的に与えられる。

以下添付図面を参照してこの発明の一実施例を詳細に説
明しよう。

第１図において、鍵盤部１０は例えば上鍵盤、下鍵盤及
びペダル鍵盤を含んでいる。楽音信号発生部１１は鍵盤
部１０で押工された鍵に対応する楽音信号を発生するも
ので、鍵盤種類及び音色等に応じて楽音信号を発生し得
るものである。音色選択装置１２は各鍵盤毎の音色及び
各種効果等を選択するための多数のスイッチを含んでい
る。音色選択装置１２の出力のうち所定の出力が楽音信
号発生部１１に、りえられており、該発生部１１におけ
る楽音信号発生動作を制御する。楽音信号発生部１１は
鍵盤種類及び音色等に応じた複数系列の楽音（＋ｊ”５
を谷系列旬に並列的にかつディジタル形式で出力する。

勿論、各系列の楽音信号は音色選択装置１２における音
色選択に応じて楽音信号発生部１１で所定の１、章色が
付与されるが、系列によっては音色伺鳥が完了していな
いものもあり、それらは後段のディジタルフィルタ部１
４で音色制御が力伍される。例えば、音高にかかわりな
く常に同しスペクトル分布をもつ音色（いわば移動フォ
ルマント型の音色）は楽音信号発生部１１で付与し、し
１定フオルマント型の音色はディジタルフィルタ部１４
で付与する。同、移動フォルマント楯の音色にあっても
、例えばプラス系の低域特性やストリング糸の複雑な特
性など、固定フォルマント型のフィルタ制御を更に施す
ことによってスペクトル補正を行なうのが好ましいもの
があり、これらの音色に関してもディジタルフィルタ部
１４が利用される。

楽音信号発生部１１から出力されたディジタル楽音信号
は、楽音信号振分は及び累算及びシリアル変換制御回路
１６に与えられる。この制御回路１６には音色選択装置
１２の出力のうち所定の出力が与えられている。制御回
路１３は、音色選択装置１２から与えられる音色選択情
報に応じて、ディジタルフィルタ部１４を通すべきもの
とそうでないものとを振分け、フィルタ部１４に通さな
いものはそれらの楽音信号を累算（ミックス）してライ
ン１５に出力し、ディジタルフィルタ部１４を通すべき
ものはその並列ディジタル楽音信号を夫々シリアル化し
更にそのシリアルディジタル楽音信号を１本の信号ライ
ン１６に出力する。ディジタル楽音信号をシリアル化し
た上でディジタルフィルタ部１４に与えることは、該フ
ィルタ部１４内部の演算回路をンリアル演算回路とする
ことかで紙該フィルタ部１４の構成縮小に寄与する。

ライン１５の楽音信号は混合回路１７に与えられ、ライ
ン１６のシリアル楽音信号はディジタルフィルタ部１４
を経由して混合回路１７に与えられる。混合回路１７は
ディジタルフィルタ部１４でフィルタ制御された楽音信
号とフィルタ制御されなかったライン１５の楽音信号と
をミキシング（ディジタル加算）するためのもので、フ
ィルタ制御された楽音信号はシリアル化されているため
、これらのシリアル楽音信号を谷系列毎にパラレル化し
た後上記ミキシングを行なうようになっている。同、制
ｉ１１回路１５における「振分け」及び「累算」及び「
シリアル変換」の動作、並びに混合回路１７における「
シリアル／パラレル変換」の動作は、公知のディジタル
技術によって容易に実ＭＩ＋シ得るので、その詳細説明
は省略する。混合回路１７から出力されたディジタル楽
音信号はディジタル／アナログ変換器１８でアナログ信
号に変換され、サウンドシステム１９に与エラれる。

尚、制御回路１６は、ライン１６に対する楽音信号のシ
リアル送出の基準タイミングに対応して同期パルスＳ　
Ｙ　Ｎ’　Ｃを出力するようになっている。

この同期パルス５ＹＮＣは、ディジタルフィルタ部１４
に与えられ、シリアル演算タイミングの同期制御のため
、に利用される。

ディジタルフィルタ部１４の一例を第２図に示す。ディ
ジタルフィルタ部１４は、ディジタルフィルタ基礎回路
２０と、この基礎回路２０にフィルタ係数Ｋを供給する
だめの係数供給回路２１と、このディジタルフィルタ部
１４における演算その他動作を制御するためのタイミン
グ信号を発生するタイミング信号発生回路２２と、ディ
ジタルフィルタ基礎回路２０の入出力側に設けられたセ
レクタ２６及びゲート２４とを含んでいる。基礎回路２
０ｔｒｉ、、比較的少ない段数のディジタルフィルタ回
路から成るものであり、ライン１６を介してこのディジ
タルフィルタ部１４に入力されたディジタル楽音信号が
セレクタ２３を介して該回路２゜に入力される。また、
基礎回路２ｏの出力信号がセレクタ２３を介して入力仰
ｉ　Ｋ　５！：されるようＫなっている。タイミング信
号発生回路２２から発生された選択制御信号ＳＥＬによ
ってセレクタ２６の２つの人力のどちらか一方が所定の
時間関係で選択される。成るザンプル臓のディジタル楽
音信号を処理する場合、初め、セレクタ２６はライン１
６を介して入力される該サンプル点のディジタル楽音信
号を選択してディジタルフィルタ基礎回路２０に入力し
、次に、この入力楽音信号に対応する基礎回路２０の出
力信号をセレクタ２ろで選択して基礎回路２０の入力側
に戻す。こうしてライン１６を介して入力されたディジ
タル楽音信号（それに対応する信号）をディジタルフィ
ルタ基礎回路２０で何度か巡回させ、これによりノ（礎
回路２０に実際に設けられているフィルタ段数の何倍か
の段数をもつディジタルフィルタ回路で処理したのと同
等の機能を実現させる。

成るサンプル点に対応するディジタル楽音信号に関して
所定回数の巡回を終了すると、ゲート制御信号ＧＥがタ
イミング信号発生回路２２がらゲート２４に力えられ、
フィルタ処理が完了した該楽音信号を該ゲート２４で選
択して出力する。

タイミング信号発生回路２２は、更に、係数供給回路２
１における各係数の供給タイミングを４ｊ１］御するた
めの信号に一８ＹＮＣと、ディジタルフィルタ基礎回路
２０における各段への係数分配を制御するための信号Ｋ
Ｌ及びＬ’Ｄとを発生する。このタイミング信号発生回
路２２における各信号の発生タイミングは、同期パルス
５ＹＮｃにもとつキ、ライン１６のディジタル楽音信号
の供給タイミングに同期して制御される。

上述の通り、ディジタルフィルタ基礎回路２０は実際に
設けられているフィルタ段数の何倍かの段数をもつディ
ジタルフィルタとして実質的に機能するが、これは言い
換えれば、基礎回路２０における各段の機能が時間的に
切換わることを意味する。係数供給回路２１では、時間
的な機能切換わりに応じて夫々の機能」二のフィルタ段
に対応するｇＦ数を基礎回路２０に供給する。例えば、
基礎回路２０の１段目が１段目として機能している時間
では１段目に対応するフィルタ係数を供給し、１１段目
として機能している時間ではｎ段目に対応するフィルタ
係数を供給する。このように、係数供給回路２１は、機
能」二の各フィルタ段に対応する１組の係数における各
係数を所定の時間関係で出力する。同、音色選択装置１
２（第１図）から与えられた音色選択情報が係数供給回
路２１に加えられており、選択された音色に対応する１
組の係数が該回路２１から出力されるようになっている
。

ディジクルフィルタ基礎回路２０として用いるディジタ
ルフィルタの型式は如何なるものでもよい。ディジタル
フィルタの基本型式を大別すると、有限インパルス応答
フィルタ（以下ＦＩＲフィルタという）と無限インパル
ス応答フィルタ（以下ＩＩＲフィルタという）が有るが
、中でもＩＩＲフィルタの−・柚であるラティス型フィ
ルタは音声合成に適したフィルタであることが知られて
いる。

しかも、このラティス型フィルタは、イｌｔ２の型式に
比べて乗算器の数が少なくて済み、ハードウェアを小型
化できるという利点があると共に、フィルタ係数のビッ
ト数が少なてて済み、かつ望みのフィルタ特性に対して
係数の設定の仕方が確立されているという利点がある。

そこで、この実施例では好ましい一例として、ディジタ
ルフィルタ基礎回Ｗ！２０にラティス型フィルタを使用
するものとする。

ラティス型フィルタの基本型式は第３図（ａ）に示すよ
うであり、同図（ｂ）、　（（りはその基本型式を等何
曲に変換した型式を夫々示すものである。同図において
、符号２８乃至６４は加算器または引算器であり、６５
乃至４１は乗算器であり、４２ノー７主４７ぽ遅延回路
である。図では１つのフィルタユニットが示されており
、これらのユニットを適宜個数縦続接続してフィルタ回
路を構成する。Ｋｎｌ −に、、１−Ｋｎ、ｌ＋Ｋｎは各乗算器で乗算されるべ
きフィルタ係数であり、添字ｎはｎ段目のフィルタユニ
ットの係数であることを示す。同、出力側に設けられた
遅延回路４３，４５．４７は最終段のフィルタユニット
の出力とその逆向入力との間に楽音信号の１サンプリン
グ時間に相当する時間遅れを設定するものである。各フ
ィルタユニソＩ・内の遅延回路４２，４４．４６も１サ
ンプリング時間に相当する時間遅れを設定するものであ
る。この遅延回路４２，４４．４６は、ｌサンプリング
時間前の信号を前段のフィルタユニットにフィードバッ
クするだめのものであるので、実際回路においては１サ
ンプリング時間から演算回路における時間遅れ分を引い
た時間がその遅延時間として設定されることになる。第
３図に示すラティス型フィルタにおいて、（Ｃ）に示す
型式が乗算器第２図のフィルタ基礎回路２ｏを第３図（
Ｃ）に示す型式によって２段ラティス型フィルタとして
構成した一例を第４図に示す。以下述べる実施例では、
この２段ラティス型フィルタから成るディジタルフィル
タ基礎回路２０が、２段うティス仰フィルタを４個縦続
接続したのと同等の機能を果たすようになっている。つ
まり、ライン１６からセレクタ２６を介して取入れられ
た入力信号に対応する（Ａ号が基礎回路２ｏを４巡する
ことによりフィルタ処理が完了するように々っている。

第４図において、ディジタルフィルタ基礎回路２０は第
１のラティス型フィルタユニッｌ−Ｌ　１　ト第２のラ
ティス型フィルタユニットＬ２とを縁続に接続して成る
もので、第１のユニソ）Ｌｌの順向入力端子Ｆｌ□には
セレクタ２３の出力が与えられ、第２のユニットＬ２の
順向出力端子Ｆｏ２がケート２４に接続されている。谷
ユニットＬ１゜Ｌ２では夫々１段分のフィルタ演算を行
なう。第１のユニットＬ１において、加算器４８（機能
としては引算器）は、順向入力端子Ｉｉ’　Ｉ　１から
入力された楽音信号を、逆向入力端子Ｂ１１及び遅延回
路５６を介して次段のユニットＬ２から戻された楽音信
号から引算する。この加算器４８の出力が乗算器５３に
入力され、フィルタ、係数Ｋｉが乗算される。係数Ｋｉ
の添字ｉは１段目（ｉ次）の係数であることを示す。乗
算器５３の出力は加算器４９に与えられ、入力端子Ｆ■
１から入力された楽音信号を遅延回路５５で所定時間遅
延したものと加算される。この遅延回路５５に相当する
ものは第３図（Ｃ）には示されていないが、これは乗算
器４１に演算時間遅れが存在しないと仮定したためであ
る。実際回路においてはティジタル乗算器に演算時間遅
れが存在するため、第４図では乗算器５６の時間遅れに
合わせるために遅延回路５５が設けられている。第２の
ユニソ）Ｌ２の遅延回路５７も同じ理由による。

遅延回路５５〜６０のブロック内に記てれた数字は遅延
時間を示すもので、ｒ３２ＤＪは３２タイムスロツト遅
延、ｒ５６ＤＪは５６タイムスロソト遅Ｉリニ、ｒ８Ｄ
Ｊは８タイムスロツト遅延を夫々示す。−例として、乗
算器５３．５４の演算時間遅れが３２タイムスロツトと
なるように設計されており、この遅れに合わせるために
遅Ｉ■９回路５！シ。

５７では３２タイムスロツト分の遅延を行なうのである
。同、１タイムスロツトはディジタルデータの最小時間
単位である。

加算器４９の出力は順向出力端子ＦＯ１を介して第２の
フィルタユニソ）Ｌ２の顔向入力端子Ｆ■２に加わる。

第２のユニノ［・Ｌ２は、前述の’ｉ　ｄ　＋　’！　
９　＋　ｂ　６　＋　ｂ　５と同恒に接続された加算器
００１５１、乗算器５４、遅延回路５７を含んでいる。

乗算器５４に加わる係数ＫＩ＋１の添字ｉ＋１は１＋１
段目（ｉ＋１次）の係数であることを示す。加ｍ嘗訝５
１の出力はｊ脈向出力瑞子ＦＯ７を介してゲート２４に
人力されると共に遅延回路６０を弁１〜で自らの逆向入
力端子Ｂ■２に入力される。逆向入力貸１１・子Ｂ■２
に与えられた信号は遅延回路５８を弁して加算器５０に
入力されると共に１−に遅延回路５９を介して加算器５
２に入力される。加算器５２の他の入力には兜算器５４
の出力が与えられる。加算器５２の出力は逆向出力端子
ＢＯ２を介して第１のユニットＬ１の逆向入力端子ＢＩ
、°に与えられ、それから遅延回路５６を介して加算器
４８に与えられる。

この実施例では、ライン１６を介して人力されるディジ
タル楽音信号（これをＦ　Ｓで示す）の１サンプリング
時間が９６タイムスロツトであるとしており、それ故に
、逆向信号を遅延する谷遅延回路５６，５８，５９．６
０の遅延時間が図示のように設定されている。すなわち
ｄ’ｔ　ｌのユニットＬ１の加算器４８に対して次段の
ユニノ）Ｌ２がら逆向端子ＢＯ２，Ｂｘｔ及び遅延回路
５６を介してフィードバックされる信号は、ル１４＋向
入力嬬子Ｆ■１から与えられる信号に対してｌサンプリ
ング時間の遅れがなけれはならないわけであるが、この
目的のために遅延回路５６の遅延時間が３２タイムスロ
ツトに設定されている。加算器４８の出力が乗算器ｂ　
Ｏｌ　ｂ　４、加算器４９，５．０．５２、遅延回路５
６を経由する間に、円り算器５１−１１５４、で夫々３
２タイムスロツト遅延され、遅延回路５６で３２タイム
スロツト遅延されて合計９６タイムスロツトすなわちｌ
サンプリング時間の遅延が得られる。第２のユニノ）Ｌ
２の加算器５ｏには遅延回路６０．５８を介して自己の
順向出力端子ＦＯ２の出力信号が与えられる１、このル
ープで１サンプリング時出Ｊの遅延を確保するために、
遅延回路６０と５８で合計６４タイムスロツトの遅延が
設定されており、乗算器５４の時間遅れ分３２タイムス
ロットと合わせて９６タイムスロソｌ−（１サンプリン
グ時間）の遅延が得られる。

加算器５２は乗算器５４の出力と遅延回路５８゜５９を
介して逆向出力端子Ｂ■２がら与えられる逆向人力（ｉ
ｊ号とを加算し、その出力を逆向出力端子ＢＯ２に与え
るためのものである。遅延回路５８の出力に対応する乗
算器５４の出力は遅延回路５８の出力タイミングよりも
３２タイムスロット遅れでいる。この遅れに見合った時
間遅れを設定するために遅延回路５９が設けられている
。

ディジタルフィルタ基礎回路２ｏの出力すなゎち第２の
ユニソ）　Ｌ　２の、１１１１向出力４４子ＦＯ２の出
力を巡回させるためのルートに遅延回路６ｏが挿入され
ており、ここで８タイムスロツト遅延されるようになっ
ている。これは巡回タイミングの同期をとるために設け
られたものである。この遅延回路６０の出力信号（これ
をＢＳで示す）がセレクタ２６０入力Ｂに与えられる。

セレクタ２６０入力Ａにはライン１６から入力楽音信号
ＦＳが与えられる。

詳しい動作説明の前に、ディジタル楽音信号ＦＳのデー
タ形式について説明する。−例として、■サンプル点の
楽音信号は２４ビットのディジタルデータから成る。ラ
イン１６のシリアル楽音信号ＦＳにおいては、この２４
ビツトのデータが２４タイムスロツトを使用してシリア
ル化されており、かつｌサンプリング時間が９６タイム
スロツトトなっている。このｌサンプリング時間内の順
次タイムスロットに１乃至９６０査号を付けて図示した
ものが第５図（ａ）であり、同図（ｂ）に示すようにラ
イン１６のシリアル楽音信号ＦＳは第１乃至第２４タイ
ムスロツトにおいて供給される。シリアル楽音信号Ｆｓ
ＬＤ惧給タイムスロットにおいて最初のタイムスロット
（第１タイムスロツト）には最下イムスロットになるほ
ど重みが増し、第２３タイｌ、ヌロソトに最上位ピッ）
ＭＳＢが割１当てられ、第２４′タイムスロツトにはサ
インビットＳＢが割当てられる。

タイムスケールを縮小してシリアル楽音信号ＦＳのタイ
ミングを示すと第６図（ａ）のようになる。

選択匍１？１ｆｌ１１Ａ号ＳＥＬは同図（ｂ）に示すよ
うにライン１６に楽音信号Ｆ　Ｓが現われるタイミング
に一致して、つまり第１乃至第２４タイムスロツト毎に
、信号“°１″となり、それ以外の第２５乃至第９６タ
イムスロツトでは”θ″である。ゲート割部ｊ信号ＧＥ
は同図（ｃ）に示すように、成るサンプリング時間の第
８９タイムスロツトから次のサンプリング時間の第１６
タイムスロツトまでの２４タイムスロットの間”１　”
となり、それ以外の第１７乃至第８８タイムスロツトで
は“０″である。伺、第６図において信号波形の上側に
邦人した数字は、信号の立上りま−たは立下りのタイミ
ングに対応するタイムスロットの番号を示すものである
。

次に第６図を参照して第４図の動作につき説明する。第
６図（ｄ）には、第１のフィルタユニッ）Ｌｌの順向出
力端子ＦＯ１から出力される信号のタイミングが示され
ており、同図（ｅ）には第２′のフィルタユニノ）　Ｌ
　２の順向出力端子ＦＯ２から出力される信号のタイミ
ングが示されている。同図（ｆ）には第２のフィルタユ
ニッ）Ｌ２のＩｌｆｆｇ向出力信号を遅延回路６０で８
タイムスロツト遅延した信号、つ１リセレクタ２３の入
力Ｂに加わる信号ＢＳ、のタイミングが示されている。

第１サンプリング時間において初めて楽音信号ＦＳが入
力されたと仮定して第６図が描かれている。第６図（ａ
）の信号発生タイミング内に記入された丸印で囲んだ数
字■。

■、■、■・・・は、夫々、第１サンプル点、第２サン
プル点、第３サンプル点、第４サンプル点・・・の楽音
信号ＦＳが与えられるタイミングであることを示してい
る。第６図（ｄ）、（ｅ）、（ｆ）の信号発生タイミン
ク内に記入された丸印で囲んだ数字とそれにハイフォン
で結ばれた数字は、前記谷サンプル点の楽音信号に対し
て何段目の機能上のフィルタ段の処理が施されたかを示
すものである。丸印で囲んだ数字がサンプル点を特定す
るもので、第６図（ａ）に記入されたものに対応してお
り、ハイフォンで結ばれた数字が機能上のフィルタ段を
示す。例えば［■−３」は、第１サンプル点の楽音信号
ＦＳ　Ｋ　ＩＰｆ　して３段目の機能上のフィルタ段の
処理が施されたことを示す。

選択制御（Ｍ−号ｓＥＬはセレクタ２３のＡ選択制御人
力ＳＡに人力され、これをインバータ６１で反転した信
号がＢ選択制御入力ＳＢに入力される。

従って、ライン１６に新しいサンプル麿のシリアル楽音
信号ＦＳが与えられる毎にセレクタ２６は入力Ａを選択
し、この楽音信号ＦＳを第１のフィルタユニットＬ１に
入力する。それ以外のとき、セレクタ２６は入力Ｂを選
択し、ディジタルフィルタ基礎回路２０の出力信号ＢＳ
を巡回させる。

第１す・ンプル点■の楽音信号ＦＳがライン１６に与え
られると、この信号ＦＳは信号ＳＥＬによってセレクタ
２６で選択され、第１のフィルタユニットＬ１に入力さ
れる。ユニットＬ１ではこの入力信号を３２タイムスロ
ツトの時間をかけて処理するので、信号ＦＳのタイミン
グの３２タイムスロツト後の第３３乃至第５６タイムス
ロツト区間において第１サンプル点に関する１段目のフ
ィルタ処理を終えた信号がユニットＬ１の順向出力端子
ＦＯ０から出力される（第６図（ｄ）の■−１参照）。

第２のフィルタユニットＬ２は第１のユニッ）Ｌｌの出
力信号を３２タイムスロツトの時間をかけて処理するの
で、第６５乃至第８８タイムスロツト区間において第１
サンプル点に関する２段目のフィルタ処理を終えた信号
がユニットＬ２のｊ順向出力端子ＦＯ２から出力される
（第６図（ｅ）の■−２参照）。この第２のユニッ）Ｌ
２の出力信号を遅延回路６０で８タイムスロツト遅延し
たものが信号Ｂ　Ｓとしてセレクタ２３に戻される。従
って、第１サンプル点に関する２段目のフィルタ処理を
終えた信号が信号ＢＳとしてセレクタ２３に入力される
のＦｉ第７３乃至第９６タイムスロツト区間においでで
ある（第６図（ｆ）の■−２参照）。

この■−２に相当する信号ＢＳがセレクタ２６に入力さ
れるとき、選択制御信号ＳＥＬは”０′″であるので、
１号ＢＳがセレクタ２６で選択され、ｉｔのフィルタユ
ニットＬ１に与えられる。

■−２に相当する信号ＢＳをセレクタ２３で選択した直
後の第２サンプリング時間の第１乃至第２４タイムスロ
ツトにおいて選択制御信号ＳＥＬが”１　”となり、ラ
イン１６に与えられた第２ザンプル点■の楽音信号ＦＳ
をセレクタ２６で選択する。こうして、第１のユニット
Ｌ１には、第１サンプリング時間の第７３乃至第９６タ
イムスロツト区間と第２サンプリング時間の第１乃至第
２４タイムスロツトにおいて、第１サンプル点の２段目
のフィルタ処理を終えた信号ＢＳとまだ何のフィルタ処
理もしていない信号ＦＳとが相次いで入力される。第１
のフィルタユニットＬ１は、前者の信号ＢＳを処理して
いるときは３段目のフィルタ段として機能し、後者の信
号ＦＳを処理してぃるときは１段目のフィルタ段として
機能する。後者の信号ＦＳが第１のユニットＬ１の加算
器４８に人力されるとき（第１乃至第２４タイムスロツ
ト）、第６図（ｅ）の■−２と同じタイミングで第２の
ユニットし２０乗算器５４から出力された第１ザンプル
点に関する信号が、加算器５２及び遅延回路５６を介し
て３２タイムスロツト遅延されて丁度同じ第１乃至第２
４タイムスロツトで該加算器４８に入力される。従って
、第２サンプル点の楽音信号とその１ザンプリング時間
前の第１サンプル点に対応する信号とが加算器４８で確
実に演算される。入力タイミングから３２タイムスロツ
ト後の第２サンプリング時間の第９乃至第３２及び第３
３乃至第５６タイムスロソトにおいて、第１サンプル点
に関する３段目のフィルり処理を終えた信号及び第２サ
ンプル点に関する１段目のフィルタ処理を終えた信号が
相次いで第１のユニットＬ１から出力され（第６図（ｄ
）の■−３及び■−１参照）、第２のユニツ）Ｌ２に入
力される。

第２のユニットＬ２は、■−３に相当する信号を入力し
てこれを処理しているときは４段目のフｄ。

イルタ段として機能し、■＝１に相当する信号を入力し
てこれを処理しているときは２段目のフィルタ段として
（力と能する。後者の信号（？）−１が加算器５０に人
力されるとき（第３３乃至第５６タイムヌロノト）、第
６図（ｅ）の■−２のタイミングで第２のユニッ）　１
．、２から出力された第】サンプル点に関する信号が、
遅延回路６０及び５８を介して６４タイツ・ヌロノト遅
延されて丁度同じ第３３乃至第５６タイムスロノトで該
加算器５０に入力される。従って、第２サンプル点に対
応する楽音信号とそのｌサンプリング時間前の第１ザン
プル廣に対応する楽音信号とが加算器５０で確実に演算
される３、第２サンプリング時間の第４１乃至第６４及
び第６５乃至第８８タイムスロツトにおいて、第１ザン
プル点に関する４段目のフィルタ処理を終えた信号と第
２ザンゾル店に関する２段目のフィルタ処理を終えた信
号が相次いで第２のユニットＬ２から出力され（第６図
（ｅ）の■−４及び■−２参照）、その８タイムスロツ
ト後に信号ＢＳとしてセレクタ２６に入力される（第６
図（ｆ）の■−４．■−２参照）。

第２ザンプリング時間の第４９乃至第７２及び第７３乃
至第９６タイムスロントにおいて、■−４に相当する信
号ＢＳと＠、ｔ−２に相当する信号ＢＳとが相次いでセ
レクタ２５で匙択され、第１のユニットＬ１に入力され
る。、その直後の第３サンプリング時間の第１乃至第２
４タイムスロー、／トに」。・いて新たな第３サンプル
点６．）の信号ＦＳがセレクタ２′Ｊ、で選択されて第
１のユニノｌ−Ｌ　１に入力される。、これらの相次ぐ
信号入力にもとづき、第１のフィルタユニ、トＬ１＆よ
、ｕｌ’４’　１サンプル点に＋９ｊしては５段目、第
２ザンプル点に関しては３段口、４λ３サンプル 段として夫々時分割的にＩｉＫ　ｆ！ｔ：を切長えてｉ
スｙ：能する。

しかして、谷々の入力タイミングから３２タイムスｌ」
シト１裳に、第１＠）ンブルハに］刀する５段目の々１
１．理を終えた信号及び第２ザンプル点にしりする３段
目の処理を終えた信号及び第３サンプル点に関する１段
目の処理を終えた伯−弓がシ１つ１のユニットＬ　１か
らＪ：次出力され（第６図（ｄ）の■ー５，■−３、■
−ｌ＜＝ｉｉｉ．ｉ　）、第２のユニットＬ　２に人力
される。勿β１，、加算器４８において夫々のｌサンプ
リング時ｌＨＩ前のザンプル小の信−号との演算がイ１
（（−実に行なわれるのは前述から明らかである。

ε「；２のユニットＬ２では、■−５，（２）　−３，
（（１）−１に相当する信号の相次ぐ入力に応答しで、
εｇｌゲンプル７山に関しては６段目、第２ザンプル点
にし、１してｉｆｉ４段目、第３サンプル段目のフィル
タ段として時分割に機能する。しかして、６々の人力タ
イミングから３２タイムスロノトケ・に、第１サンプル
点に関する６　１ｊ，；目の６ｒ，ｉ理を終えた信号、
第２サンプル声に関する４段目の処理を糾えた伯錦、第
３サンプル虞にじＩＪする２段目の処理′８！ｌ−Ａ”
”、えた４３号が第２のユニーノ！・■７２から）：：
次出力され（　ｉＸ　６図（ｅ）の■−６　、　ＣＩ−
”　、ｉ’　、■−２を照）、その８タイムスロット仲
に信号Ｂ　Ｓとしてセレクタ２３に入力される（第６図
（ｆ）の■−も，（２フー４，■−２参照）。

第３ルーンプリンク時間の第２５乃至第４８、６に４９
乃至第７２及び第７３乃至第９６タイムヌロツトにおい
て、■−６“、■−４．■−２に相当する信号Ｂ　Ｓが
相次いでセレクタ２６で選択されて第１のユニットＬ１
に入力される。その直後の第４サンプリング時間の第１
乃至第２４タイムスロツトにおいて新たな第４サンプル
点■の信号ＦＳがセレクタ２３で選択されて第１のユニ
ッ）Ｌｌに入力される。これらの相次ぐ信号入力にもと
づき、第１のユニッ）　Ｌ　１は、第１ザンプル７Ｑに
関しては７段目、第２サンプル点に関しては５段目、第
３ザンプル点に関しては３段目、第４サンプル点に関し
ては１段目のフィルタ段として時分割的に（幾能する。

しかして、各々の入力タイミングから３２タイムスロツ
ト後に、第１サンプル点に関する７段目の処理を終えた
信号、第２サンプル点に関する５段目の処理を終えた信
号、第３サンプル点に関する３段目の処理を終えた信号
、第４サンプルに関する１段目の処理を終えた信号が第
１のユニッ）Ｌｌから順次出力され（第６図（ｄ）の■
−７．■−５．■−３．■−１参照）、第２のユニット
Ｌ２に人力される。

第２のユニットＬ２では、■−７．■−５．■−３．■
−１に相当する信号の相次ぐ入力に応じて、第１ザンプ
ル、壱に関しては８段目、第２ザンプル小に関しては６
段目、第３ザンゾル点に関しては４段目、第４ザンプル
点にじ１１シては２段目のフィルタ段として時分割的に
機能する。しかして、各々の人力タイミングから３２タ
イムスロツト後に、第１ザンプル点に関する８段目の処
理を終えた信号、第２サンプル小に関する６段目の処理
を終えた信号、第３サンプル虞に関する４段目の処理を
終えた信号、第４サンプル点に関する２段目の処理を終
えた信号、が第２のユニノ）Ｌ２から順次出力される（
第６図（ｅ）の■−８．■−６．■−４．■−２参照）
。

ε１′３１サンプル、〜に関する８段目の処理を終えた
信号が第２のユニットＬ２から出力される第８９乃至第
１６タイムスロツトにおいて、第６図（ｃ）のようにケ
ート制御信号ＧＥが”１　”となり、ゲート２４が開放
される。これにより、８段目の処理を終えた信号（■−
８参照）がゲート２４を通過し、ディジタルフィルタ部
１４の出力信号として出力される。他方、８段目の処理
を終えた信号（■−゛８参照）が遅延回路６０を介して
信号ＢＳとしてセレクタ２３に入力されるのは丁度第１
乃至第２４タイムスロツトであり、セレクタ２３は入プ
月３を禁」１ルて入力Ａン加わる新たなサンプル点の信
号ＦＳを選択する。従って、ゲート２４を介して出力さ
れる最終段の出力信号はセレクタ２３で阻止され、巡回
が終了する。

以下同様に、時分割的なフィルタ処理が繰返され、８段
目の処理を終えた各サンプル点の信号が、そのサンプリ
ング順序に従って、所定のサンプリング周期（９６タイ
ムスロツト）毎につ丑り第８９乃至第１６タイムスロノ
ト区間毎に、ゲート２４を介してｌｌｌｆｆｉ次出力さ
れる。各段の時分割的な演算処理の繰返しにおいて、各
段の演算タイミングは次のように割当てられてい乙こと
が」二連及び第６図から理解されよう。すなわち、第１
のフィルタユニットＬ１においては、第３３乃至第５６
タイムスロツトにおいて最も新しいサンプル点に関する
１段目の演算出力が生じ、その直前の第９乃至第３２タ
イムスロツトにおいて２番目に新しいサンプル別に１３
’−、］する３段目の演算出力が生じ、その直前の第８
１乃至第８タイムスロツトにおいて３番目にＩノ［シい
サンプル点に関する５段目の演算出力が生じ、その直前
の第５７乃至第８０タイムスロツトにおいては４番目に
新しいつ丑り最も古いサンプル点に関する７段目の演算
出力が生じるように、演算タイミングが割当てられてい
る。寸だ、第２ＵフフィルタユニソトＬ２においては、
第６５乃至ａｔ’＜　８８タイツ、スロットにおいて最
も新しいサンプル、１Ｊ５に関する２段目の演算出力が
生じ、その直前の第４１乃至第６４タイムスロツトにお
いて２番目にＸ灯しいサンプル 出力が生じ、その直前の第１７乃至第４０タイｌ、スロ
ットにおいて３番目に妨しいサンプル点に関する６段目
の演算出力が生じ、その直前の第８９乃至Ｗｒ１６タイ
ムスロツトにおいて４番目に新しいつまり最も古いサン
プル点に関する８段目の演算出力が生じるように、演算
タイミングが割当てられている。

係数供給回路２１（第２図）は、各フィルタユニットＬ
１．Ｌ２における上述のような各演算段の時分割的な割
当てに対応して、各段のためのフィルタ係数Ｋを所定の
タイミングで出力し、ユニットＬ１．Ｌ２の乗算器５３
．５４に供給する５、奇数段のフィルタ係数Ｋｉが所定
のタイミングでユニソ）Ｌｌの乗算器５３に供給され、
偶数段のフィルタ係数Ｋ　ｉ　＋　１が所定のタイミン
グでユニットＬ２０乗算器５４に供給されねばならない
ことは上述から明らかであろう。第４図では、フィルタ
係数Ｋｉ、Ｋ１−４−１が予めパラレル化、された状態
で乗算器５３１５４に供給されるようになっているかの
ように示されている。しかし、各段（１段目から８段目
まで）に対応するフィルタ係数Ｋを係数供給回路２１か
らシリアル形式で出力し、各ユニット’Ｌ１．Ｌ２の乗
算器５３．５４に付属して設けた係数分配回路によって
パラレル形態Ｋｉ。

Ｋｉ＋１に変換するようにしてもよい。第７図には、そ
のような係数分配回路２５を具えた第１のフィルタユニ
ットＬ１の詳細例が示されている。タイミング信号発生
回路２２（第２図）から発生されたタイミング信号ＫＬ
、ＬＤはシリアルフィルタ係数にのパラレル変換を制御
するために係数分配回路２５で利用される。

第７図において、第４図の加算器４８．４９及び遅延回
路５５　＋　５６に相当する回路は同一符号が付しであ
る。また、乗算器５６に相当する回路部分も同−杓号を
用いて包括的に示しである。係数分配回路２５は、８個
の１タイムスロット遅延回路を縦続接続した遅延回路列
６２（すなわち８スデージの直列シフトレジスタ）と、
この遅延回路列６２の谷遅延回路出力を夫々入力し／ζ
８個の１ピットラツナ回路から成るラッチ回路６６と、
８個の１タイムスロット遅延回路から成る遅延回路列６
４と、８個のラッチ回路から成る係数記憶回路６５とを
含んでいる。同、図において１タイ台スロットの遅延を
行なう遅延回路はｒＤＪなる記号を記入したブロックに
よって表示するものとし、特に説明を要する場合を除き
個々の１タイムスロット遅延回路の参照番号は省略する
。また、ラッチ回路の出力タイミングは入力をロードし
たタイミングから１タイムスロット遅れるものとする。

遅延回路列６２にはシリアルフィルり係数Ｋが人力され
、ｌタイムそロットずつｌｌｉ：１次ノフトされる３、
ラッテ回路６３の各ロード制御入力しにはタイミング信
号ＫＬが共通に与えられる。遅延回路列６４にはタイミ
ング信号ＬＤが入力され、ｌタイムスロットずつ順次シ
フトされる。１つのフィルタ係数Ｋ（１段目の係数Ｋｉ
）は、−例として８ビツトのディジタルデータであり、
８タイムスロツトを使用してシリアル化されている。第
８図（ａ）に拡大して示すように、−例として、１つの
シリアル係数にの８タイムスロツトにおいて最初のタイ
ムスロットにはサインビットＳＢが割当てられ、次のタ
イムスロットには最上位ビットＭＳＢが割当てられ、以
下順次下位ビットが割当てられ、８番目のタイムスロッ
トに最下位ビットＬＳＢが割当Ωられている。ｌ音色に
対応する１組のフィルタ係数は８４１ｂｌの（８段分の
）係数から成り、各段の係数に１〜に８が第８図（ｂ）
に示すようなタイミングで７リアル化されている。タイ
ミング信号ＫＬ。

ＬＩ）のパルス発生タイミングは第８図（ｂ）のようで
ある。これらの信号ＫＬ、ＬＤ及びシリアルフィルタ係
数には各ザンプリング時間毎に第８図（ｂ）と゛同じタ
イムスロットで繰返し供給される。第８図において、信
号波形の上側に記入した数字は、第６図と同枳に、信号
の立上りまたは立下りのタイミングに対応するタイムス
ロット番号を示すものである。

第８図（ｂ）を参照すると、シリアルフィルタ係数Ｋに
おいては奇数段の係数に１　＋　Ｋ７　＋　Ｋ５＋　Ｋ
３と偶数段の係数に４．　Ｋ２．　Ｋ８．　Ｋ６が変互
に供給されるようになっている。タイミング信号Ｋ　Ｌ
は奇数段の係数に、、に７．に５．に３の直後のタイム
スロットに同期して２４タイムスロット絢期でパルス発
生する。タイミング信号ＬＤはタイミング信号ＫＬの１
タイムスロツト後に同じく２４タイムスロット屑１期で
パルス発生する。第１５乃至第２２タイムスロツトにお
いて１段目の；、；、　；ｘ　Ｋ　、の各ビットがシリ
アル送出されるので、その直後の第２３タイムスロツト
でタイミング信号ＫＬが発生したとき、該係数に□の各
ビットが遅延回路列６２の各遅延回路から丁度出力され
ている。従って、信号ＫＬによって１段目の係数に１の
各ビットをラッチ回路６３に同時にラッテすることがで
きる。

こうしてラッチ回路６３にラッテされた１段目の係数に
０の並列データは、次に信号ＫＬが発生するときまで保
持される。第８図（ｂ）から明らかなように、タイミン
グ信号ＫＬが第４７タイムスロノトで発生したときは７
段目のシリアル係数に７がパラレル変換されてラッチ回
路６６にラッチされ）該信号ＫＬがｖＪ、７２タイムス
ロツトで発生したときは５段目のシリアル係数に、がパ
ラレル変換されてラッチされ、第９５タイムスロツトで
発生したときは３段目のシリアル係数に３がパラレルＫ
ｍされてラッテされる。従って、ラッチ回路６δがらパ
ラレル出力される係数の状態は第８図（ｂ）のに■〕の
４ｆ”６のようになる。

ラッチ回路ろ６からパラレル出方された８ビツトの係数
は、係数記憶回路６５を構成する各ラッチ回路〆；　Ｊ
”　　１乃至６５−８のデータ入力ＫＤｉに夫々加えら
れる。このラッチ回路６５−１のロード制御人力りには
タイミング信号り、Ｉ）が加わり、ラッテ回路６５１２
乃至６５−８のロード制御入力しには該信号ＬＤを遅延
回路列６４で順次遅延した信号が夫々加えられる。係数
記憶回路６５（ランチ回路６５−１乃至６５−８　）は
、乗算器５３におけるシリアル演算のタイミングに同期
させるために、係数の谷ビットを順次時間的にずらして
記憶するためのものである。ラッチ回路６５−１が係数
の最下位ピッ）ＬＳＢに対応し、６ｂ　　７が最上位ピ
ッ）’ＭＳＨに対応し、６Ｌ＋８がサインビットＳ　Ｂ
に対応する。同、８ビツトの係数データはサイン・マグ
ニチュード形式で表わされているものとし、下位７ビツ
トで係数の絶対値を表わし、その上位のサインビットｓ
Ｂで係数の正負符号（”０″′のとき馬、”ビのとき負
）を表ゎす。同、係数の最上位ピッ）ＭＳＢすなわちラ
ンチ回路６５−７に対応するビットの車みが１０進数の
０．５であるとする。

最下位ピッ）　Ｌ　Ｓ　Ｂに対応するラッチ回路６５−
１には、ラッチ回路６６にラッチしたデータ（第８図の
ＫＤ参照）の最下位ビットが信号ＬＤのタイミングで取
り込まれる。従って、ラッチ回路６５−１から出力され
るイ系数の状態は第８図（ｂ）の６５−１に示すように
なる。佃のラッチ回路６５−２乃至６５−８は信号ＬＤ
を順次ｌタイムスロットづつ遅延した信号によって制御
される３、従って、谷ラッチ回路６５−２乃至６５−８
の出力の状態の変化パターンは第８図（ｂ）の６５−１
と同じであるが、その変イヒのタイミングがＩＩＩＩＪ
次ｌタイムスロットづ・つずれたものとなる。但し、ラ
ッチ回路６５−５と６５−６との間には余分の遅延回路
６６が設けられているのでラッチ回路６５−６の変化タ
イミングは６５−５のそれよりも２タイムスロツト遅れ
る。

さて、顔向入力端子ＦＩ、から入力されたシリアル楽音
信シｊＦＳまたはＢＳはインバータ８６で反転されて、
加算器４８のＢ入力に与えられる。

第６図の第３サンプリング時間を例にとると、セレクタ
２乙では、第１乃至第２４タイムスロツトで幼だなＷＪ
３サンプル点■のシリアル楽音信号ＦＳを選択［７、第
２５乃至第９６タイムスロツトではシリアル楽音伯’ｓ
　Ｂ　Ｓとして第１サンプル点に関する６段目の処理を
終えたもの（■−６）及び第２サンプル点に関する４段
目の処理を終えたもの（■−４）及び第３サンプル点に
関する２段目の処理を彰えたもの（■−２）を順次選択
する（第６図（ａｌ、　（ｆ）参照）。従って、−例と
して第６図の第３サンプリング時間においてセレクタ２
３からｌ１ｆｆｌ同人力幻子ＦＩ□を介して加算器４８
に入力される信号ＦＳｔたはＢＳの状態を示すと、第８
図（ｂ）のＦＳ（ＢＳ）の楠に示すようになる。つまり
、第１乃至第２４タイムスロツトでは址だ何の処理もし
ていない信号ＦＳが与えられ、第２５乃至第４８タイム
スロツトでは６段目の処理を終えた信号が与えられ、第
４９乃至第７２タイムスロノドでは４段目の処理を終え
た信号が与えられ、第７３乃至第９６タイムスロノトで
は２段目の処理を終えた信号が与えられる。各信号のザ
ンプル７０番号は順次変わるにしても、上述の２４タイ
ムヌロツトから成る各タイムスロット区間において１！
：’＋向入力件１１子Ｆ１１に与えられるシリアル楽音
信号が狗段目のフィルタ処理を終えた信号であるのか、
という点はどのサンプリング時間においても不変である
。

加算器４８のＡ入力には、次段のフィルタユニノ）Ｌ２
から逆向入力婦子ＢＩ、に与えられたイ菖号が、遅延回
路５６を介して入力される。ＣＯ−１−１はキャリイア
ウド出力であり、キャリイアウド信号が生じた加算タイ
ミングとこの出力Ｃ８＋１に信号”　ｌ　”が出力され
るタイミングとの間には１タイムスロツトの時間遅れが
あるものとする。キャリイアウド出力Ｃ８＋１の出力信
号はオア回路８７を介して加算器４８の０１人力に与え
られる。第５図中）に示したようにシリアル楽音信号Ｆ
Ｓにおいては上位ビットのデータはどより遅いタイムス
ロットに割当てられている。従って、ｌタイムスロット
遅れ−で！出力Ｃ８−１、から出力されたキャリイアウ
ド信号をＣ１入力に加えることにより、キトリイアウｌ
−（７１号を１ビット上位のデータに加算することがで
きる。、オア回路８７の（ＩＩＨの入力には遅延回路列
、′Ｊ４０１段目の遅延回路６〕から出力される信号Ｓ
　Ｈ１が与えられる。この信号ＳＨ１は、第８図（ｂ）
に示すように発生するタイミング信号ＬＤ−と１タイト
スロット遅延させたものであり、第２５、第４９、第７
３及び第１タイムヌロノトにおいて”１″となる信号で
ある。一方、セレクタ２５″８を介してｌ１ｌｒ４向入
力端子Ｆ１１に入力されるシリアル楽音信号ＦＳまたは
ＢＳは第５図（ｂ）及び第６１ｍ（ａ）、　（ｆ）のよ
うであるため、シリアル楽音信号の最下位ピッ）（’Ｌ
ＳＢ）のタイミングに対応して信号５）（１が”１″と
なることにかり、加算器４８では最下位ビット（ＬＳＢ
）のタイミングで繰返し”１　”が加算される。この操
作は、入力端子Ｆ］１から加算器４８の８人力に与えら
れる楽音（ｎ号ＦＳまたはＢＳを狗の値に変換するため
のものである。すなわち、楽音信号ＦＳ（ＢＳ）をイン
バータ８６で反転し、その最下位ビット（ＬＳ１３）に
１を加算することにより、２の補数形式の負の値に変換
する操作が行なわれている。同、ライン１６に与えられ
る楽音信号ＦＳも負の値は」−記インバータ８６及び信
号Ｓ　Ｈ１による２の補数化抄作によって実質的に正の
仙に変換されることになる。こうして、加算器４８では
、逆向入力婦子Ｂ■１及び遅延回路５６をブｒしてＡ入
力に与えられるフィードバックされた楽旨信号の振幅デ
ータから順向入力端子Ｆ■、に与えられた楽音信号の振
幅データを減算する操作が行なわれる。

加算器４８の出力は遅延回路８８に人力されると共にラ
ッチ回路８９のデータ人力に与えられる。

逆向人力楽音信号とｌ１ｌ−、向入力楽音信号Ｆ　Ｓ　
（ＢＳ）との差を示す加算器ＩＩ　８の出力１１３号は
遅延回路８８で２４タイムスロツト遅延され、υｌ　（
１１７，オア回路９０に与えられる。、排他オア回路９
０の出力は加算器９１の八人力に内えしれる。遅延回路
８８、う、ノナ回路８・２、排他オア回路９０及び加算
器９１は、２の補数形式で表わされた加算器４８の出力
信号をツイン・マグニチュード（サインビットと絶対値
）形式に変換するためのもの又ある。

ラッテ回路８９のラッチ制御人力りにはタイミング信号
ＬＤが入力される。信号ＬＤが発生する第２４タイムヌ
ロノトまたは第４８、第７２、第９６タイムスロツトで
は、加算器４８からはザインビソ）　Ｓ　Ｈを表わす信
号が出力されている。従って、サインビットＳＢの値が
ラッテ回１烙８９にラッテされる。このラッチ回路８９
の出力はり１他オア回路９Ｕ及びアンド回路９２に与え
られる。

例えば、第２４タイムスロツトで壕だ例の処理もしてい
ない信号（第８図（ｂ）のＦＳ（ＢＳ）の（１）に関す
るサインビットＳＢをラッテし、ラッチした信号を第２
５タイムスロツトから第４８タイムスロツト１での２４
タイムスロツトの間該ラッテ回路８９から出力している
とき、第１乃至第２４タイムヌロソトで加算器４８から
出力されたまだ何の処理もしていない信号（■）を２４
タイムスロソト二゛ニタ正した信号が遅クエ回路８８か
ら出力される。

異ってλ　ラッチ回路８９から出力されるサインピノト
イ菖号と遅延回Ｖｌ　８８から出力される信号は対応し
ている６、ラッチ回路８９　ＶＣ：７ツチされたサイン
ビット信号が′０″すなわち正のとき、遅延回路８８の
出力信−号は４４目也オア回路９０をそのまま通過し、
加算器９１のＡ入力を介してＳ出力からその１１出力さ
れる。ザインビソト信号ンバ１″′すなわち負のとき、
遅延回路Ｊｊ　８の１」」力信号は排他オア回路９０で
反転される。このときラッチ回路８９の出力゛１″′に
よってアンド回路９２が可能化され、イ階号ＳＨ１のタ
イミングでアンド回路；２から”　１　”が出力され、
オア回路９６を介して加算器９１の０１人力”１″′が
与えられる。この信号Ｓ　Ｈ１はタイミング信号Ｌ　Ｄ
を１タイムスロＩト遅延した信号であり、最下位ビット
に対応している。例えば、まだ何の処理もしていない信
号（■）が遅延回路８８から出力される第２５乃至纂４
８タイムヌロ：ソトにおいてｌ・、ｉ二、ｊπ２５タイ
ム３０ットで信＝ｓｎ４が”１″となり、最下位ビア・
トに関する↓：°゛・ｉ・オア回路９０の出力信号に対
してｊ、Ｊｊシｉ−ｔ＞°’７’　１−ｃ　ｌ　Ｌ　Ｊ
が加算される。加算の結果生したギャリイアウト信号は
ｌタイムスロ、・ト遅ｊ−１，−ｒ（出力Ｃ。ヤ、から
出力され、アンド回路９４、オア回路９６を介してＣｉ
大入力与えられる３、アンド回路シ４の他の人力には信
号Ｓ　ＨＩをインバータソ５で反転した信号５）（１が
与えられる。最干位ビ・ソトの演算タイミンクでは信号
Ｓ　Ｒ’Ｉの”　７３　”によってアンド回路９４が不
能イヒされ、演算タイミングが先行する別のサンプル廣
の楽音信号の最上位ビットからのキャリイアウド信号を
力？止するようにしでいる。排他オア回路（７”０にお
り′る反転と最下位ビットへの１加算とによって、２の
補数で衣ねされ７で負の値が絶対値に俊挨される。

以上の構成によって、加算器９１の出力Ｓからは加初−
器４εの高力信号を絶対値で衣わした信号Ｆ　（ンが出
力される。この信号ＦＳ’の状態を第８図（１））の」
イ゛Ｓ　（Ｂ　Ｓ　）に対応して示すと、第８図のＦＳ
’σノようであり、人力楽音信’ｉ８’　Ｆ　８寸たは
ＢＳのタイミングよりも２４タイムスロツト遅れている
。この信号ＦＳ’は第５図（ｂ）に示す信号ＦＳと同様
に１サンプル声につき２４ビツト（タイムスロット）の
シリアルデータであり、最下位ビンｌ−ＬＳＢが先行し
ている。

乗算器５６では、加算器９１から出力された２４ビット
のシリアルデータＦＳ’にもラッチ回路６５−１乃至６
５−８から出力された８ビツトのフィルタ係数を乗算す
る。２４ビットと８ビツトのシリアル乗算では普通３２
タイムスロット分の演算時間が必要であるが、２４タイ
ムスロット毎に各奇数フィルタ段の時分割演算を行なわ
ねば力らないため下位８ビット分の乗算結果は切捨で、
ザインビットも含めて上位２４ビット分の積を求めるよ
うにしている。乗算器５３は、ラッチ回路６５−１乃至
、！、　５−７から並列的に出力されるフィルタ係数の
絶対値部分の各ビン）ｆ、−ｆ７に対応する７個の莱算
器部分Ｍ１乃至Ｍ７を含んでいる。

これらの部分Ｍｌ乃至ＩＶｉ　７は順にね続接続されて
いる。部分Ｍ４．Ｍ５．Ｍ６に関しては詳細図を省略し
たが、部分Ｍ２及びＭ乙と同一構成である。

第８図（ｂ）を参照すると、加算器９１７′ｌＸら乗算
器５３の最下位ビット対応部分Ｍ１に人力される信号Ｆ
Ｓ’のタイミングとラッチ回路６５−１から訃部分Ｍ１
に人力される係数の最下位ビットｆ１のり１ミングとが
一３夕していることが半１１かる３２例えは、第２５乃
至第４８タイムスロットでは、寸だ何のダ、１理もなさ
れていない第３サンプル声の信号■が信号ＦＳ’として
入力されると共に、１段目のフィルタ段のための係数に
１が入力される。従って第３ザンプル沖の信号に対して
１段目フィルタ演算処理がなされることになる。また、
第４９乃至第７２タイムスロツトでは、６段目の処理を
終えた第１ザンプル、由の信号■−６が信号ＦＳ’とし
て入力されると共に、７段目のフィルタ段のための係数
に７が入力される。従ってこの区間では第】サンプル廣
の信号に対して７段目の演算処理が施されることになる
。第７３乃至第９６タイムスロノトでは、４段目の処理
を終えた第２ザンプル点の信号（２）−４が信号ＦＳ’
として入力されると共に、５段目のフィルタ段のための
係数に５が入力される。従ってこの区間では第２サンプ
ル点の信号に対して５段目の演算処理がＭＭされる。前
後するが、同じ第３サンプリング時間の第１乃至第２４
タイムスロツトでは、２段目の処理を終えた第２ザンプ
ル点の信号（２）−’２が信号ＦＳ’として入力される
と共に、３段目のフィルタ段のだめの係数■り３が人力
される。従ってこの区間では第２サンプル廣の信号に対
して３段目の演算処理が行なわれる３、最下位ビットの
乗算器部分Ｍ１における各段の時分割演算タイミングは
上述の通りであるが、追って明らかに力るように、仲の
部分Ｍ２〜Ｍ７における演算タイミングは順次ｌタイム
スロットずツ遅れ、全ビットのシリアル乗算が路下する
にはシリアル信号ＦＳ’のタイムスロット数２４に遅れ
タイムスロット数８をプラスした時間すなわち３２タイ
ムスロツトを要する。この点を考慮して、第８図（ｂ）
には乗算器５乙全体の時分割演算タイミングが示されて
いる。すなわち、第１乃至第３２タイムスロツト、第２
５乃至第５６タイムスロツト、第４９乃至第８０タイム
スロツト、第７３乃至第８タイムスロツト、が第１のフ
ィルタユニットＬ１における夫ノζ３段目、１段目、７
段目、５段目の時分割演算タイミングであり、各区間に
おいて下位ビットはど先に演算が行なわれる。％演算区
間の最初の８タイｌ、スロットは、酸９．タイミングが
先行する演や区間の終わりの８タイムスロットト軍なっ
ている３、そこで前者を切捨て（図で斜線を旋して示す
］、１：；者を優先することにより、下位８ビツトの原
算結果を切捨て、サインビットも含めて」二位２４ビッ
ト分の積を出力するようにしている。従って’　、、４
’　３サンプリング時間において第１のフィルタユニ・
ソトＬ１から出力される信号の状態は第８図（ｂ）のＬ
１出力の欄のようにカリ、これは＠６図（ｄ）の第３サ
ンプリング時間に示されたものと回しであることが理解
されよう。

第７図を診照し、乗算器５乙の詳細説明に戻ると、各部
分Ｍ１乃至Ｍ７は部分積を求めるためのアンド回路９６
．９７．９８．　　・・・９９を夫々含んでおり、各ア
ンド回路９６乃至９９に谷ランチ回路６５−１乃至６５
−７から出力されるフィルタ係数の絶対値部分の各ビッ
トｆ１．ｆ２°・°ｆ７が夫々入力される。捷た、部分
Ｍｌ乃至Ｍ６は縦続接続された遅延回路１００，１０１
．１０２・・・を夫々含んでおり、加算器９１の出力信
号ＦＳ’をこれらの遅延回路１００，１０１．１０２・
・・でｌタイムスロットずつ１１１次遅延し、各々の遅
延出力を上記アンド回路９７．９８・・・９９に夫々印
加する。部分Ｍ１のアンド回路９６には遅延されていな
い信号Ｉｉ’Ｓ’が印加される。部分Ｍ２乃到７は加鏝
二器１０５，１０４．　　・・・１０５を夫々含んでお
り、各アンド回路９６乃至９９で求めた部分積をこれら
の加算器１０３乃至１０５で加算する。

信号ＦＳ’が各遅延回路１００．１〔］１，１０２で順
次遅延されるので、個々のタイムスロット毎の各アンド
回路９６乃至９９の出力の重みは一致しており、従って
加算器１０６乃至１０５では同じ重み同士の部分積を加
算することができる。

加算器１０６乃至１０５におい−ご１個々のビットの部
分積すなわちアンド回路９７乃至９９の出力はＡ人力に
夫々印加される。Ｂ入力には部分積もしくは部分Ａｆ、
、の和がアンド回路１０６．Ｉｌｌ７゜１〔１８・・・
を介して入力される３、アンド回路１０６にはアンド回
路９乙の出力及びインバータ９５の出力信号ＳＨ，１が
入力される。アンド回路１０７゜１０８・・・には加算
器１ｏ、Ｊ、１ｏ４・・・の出力Ｓ及び上記信号ＳＨ１
を遅延回路１０９，１１０゜１１１・・・でｌ１ｌｒ＋
次遅延した信号が加わる。これらのアンド回路１０６，
１０７，１０８・・・は下位の部分積を切捨てるための
ものである。符加算器１０３．１０４．　　・・・１０
５のギャリイアウト出力Ｃ８＋１はアンド回路１１３，
１１４・・・１１５を介してギヤリイイン入力Ｃ１に入
力される。アンド回路１１３，１１４．　　・・・１１
５の他の入力には信号Ｓ’Ｈ１を遅延回路１０９，１１
０．１１１・・・でＩｌｌ；次遅延した信号が加わる。

アンド回路１１Ｆ；、１１４・・・１１５は同じフィル
タ段に関するキャリイアウド信号の加算を可能にする一
方で、演算タイミングが先行する別のフィルタ段に関す
る最上位ビット演算によって生じたキャリイアウト信号
がその次のタイミングのフィルり段に関する最下位ビッ
ト演算で加算されないようにするためのものである。

部分Ｍ５とＭ６の間に設けられた遅延回路１１６゜１１
７．１１８は、部分Ｍｌ乃至Ｍ５におけるアンド回路１
０６，１０７，１０８・・・及び加算器１０３、ＩＤ４
・・・の動作遅れを補償するためのものである。これら
の部分Ｍｌ乃至Ｍ５における演算動作遅れ時間の合計（
これはｌタイムスロットに満た々いものである）を遅延
回路１１７でタイムスロットの変化に同期させてｌタイ
ムスロ、ノドの遅れとし、かつ、これに合わせるために
遅延回路１００，１０１，１０２の経路に遅延回路１１
６を挿入し、遅延回路１０９．１・１０，１１１・・・
の経路に遅延回路１１８を挿入しである。また、この遅
れに合わせるため、遅延回路列６４に余分の遅延回路６
６が挿入されている。

こうして、信号ＦＳ’とフィルタ係数の絶対値部分（ビ
ットｆ１〜ｆ７）との積に相当するシリアルデータが部
分Ｍ７の加算器１０５から出力される。

この加算器１０５の出力は排他オア回路１１９を介して
加算器１２０のＡ入力に加わる。排他オア回路１１９及
び加算器１２［１は信号ＦＳ’とフィルタ係数のサイン
ビット同士の乗算結果に応じて積を２の補数形式に変換
するためのものである。フィルタ係数のサインビット（
ＳＢ）を示すデータｆ８はラッチ回路６５−８から排他
オア回路１２１に入力される。信号ＦＳ’のサインビッ
トはラッチ回路８９にラッテされている。このラッチ回
路８９の出力信号をラッチ回路６５二８の出力に同期さ
せるためにラッチ回路１２２が設けられており、ラッチ
回路ε９の出力を遅延回路列６４０８段目の遅延回路１
２この出力が”１”となるタイミングでラッチする。こ
のラッチ回路１２２の出力が排他オア回路１２１の他の
入力に与えられる。ラッチ回路６５−８と１２２のラッ
チタイミングが同じであるため、成るフィルタ段のため
のフィルタ係数めサインビットデータとそのフィルタ段
に関する演算を行なうべき信号ＦＳ’のサインビットデ
ータとが同期して排他オア回路１２１に入力されること
になる。排他オア回路１２１は両者のサインビットが不
一致のとき負を示す”１″を出力し、一致しているとき
正を示す”０′′を出力する。

この排他オア回路１２１の出力が°°０”のときつまり
積のサインが正のときは、加算器１０５の出力は排他オ
ア回路１１９及び加算器１２０をその！ｆ、ま通過し、
アンド回路１２４に与えられる。排他オア回路１２１の
出力が”ビのときつまり積のサインが負のときは、加算
器１０５の出力は排他オア回路１１９で反転され、加算
器１２０のＡ入力に加わる。加算器１２００Ｃ１人力に
は、杉ト他オア回路１２１の出力がビのとき後述のよう
に最下位ピントのタイミングでアンド回路１２５からオ
ア回路１２６を介してｌ”が与えられるようになってい
る。こうして、負の値の積は２のキ）１）数形成に変換
される１、 ２の補数形式で表わされた積は加算器１２０力≧らアン
ド回路１２４及びオア回路１２７を弁して加算器４９の
Ａ入力に与えられる３、同、カロ算器１２０及び４９の
キャリイアウド出力Ｃ８＋、のキャリイイン人力Ｃｉへ
の供給を制御するアンド回路１２８及び１２９は前記ア
ンド回路１１ｊＳ、１１．’！。

・・・１１５と同じ目的で設けられたものである。

加算器１０５の出力を入力したオア回路１６０、アンド
回路１５１、遅延回路１３２から成るループは積が全ビ
ット“θ″であるか否かを検出するためのものであ′る
３、信号ＳＨ１を７タイムスローソト遅延した信号「「
τがアンド回路１３１に加えられており、このループの
記憶内容がこの信号Ｓ　）−Ｉ　８によってリセットさ
れる。加算器１０５の出力が１１支でも１　”になると
、このループ１？６Ｕ、　１５１゜１６２にｌ　”が記
憶される。加算器１０５の出力が１＋ｉも１’にならな
かったとき、すなわち積がオール゛０”のときこのルー
プＩ　Ｃ；　Ｅ３１１？Ｊ１１１３２には”１″が記憶
されず、”０″のままである。遅延回路１３２及び排他
オア回路１２１の出力がアンド回路１３３に入力されて
いる。積がオール”０パでなければ、排他オア回路１２
１の出力すなわちサインビットの積がその１″！！アン
ド１３３を通過する。積がオール゛０″ならば、アンド
回路１６３が不能化され、排他オア回路１２１の出力の
如何にかかわらず該アンド回路１６３の出力は”０′″
（っ寸り正のサインを示す）となる。アンド回路１３３
の出力はアンド回路１３４及びオア回路１２７を介して
加算器４９のＡ人力に与えられる。アンド回路１６４は
信号Ｓ　Ｈ８をインバータ１６５で反転した信号によっ
てサインビットのタイミングでだけ可能化されるように
なっている。従って、アンド回路１３３の出力が積のサ
インビットを示すものとなり、積がオー／ｌ／“０″の
ときはサインビットは強制的に０′″つ捷り正とされる
。

オア回路１２７がら加算器４９の入力Ａに与えられるｊ
Ｋｔｊ＋ｔｌ出力のタイミングは、第８図（ｂ）の時分
割演算タイミングの欄に示した辿りである。これ橢−一
例として第３サンプル点■の１段目の乗算に関して詳（
〜く検討して見る。、係数の最上位ビットｆ７と信号Ｆ
Ｓ’の最上位ビット（２４ビット目）との乗算について
見ると、信号ＦＳ’の最上位ビットが第４８タイムスロ
ツトのとき加算器９１がら出力され、これを遅延回路列
１０１０，１０１，１０２゜・・・で７タイムスロツト
遅延することにより、第５５タイムスロットにおいて部
分Ｍ７でこの最上位ビット同士の弐【算が行なわれる。

この最上位ビット同士の乗算結果は、遅延されることな
く、第５５タイムスロツトにおいて加算器４９の入力Ａ
に馬えられる。従って、第３３から第５５タイムスロツ
トまでの２３タイムスロット区間において乗算結果の上
位２３ピントが加算器４９に入力されることは明らかで
ある。サインビットをケートするための信号ＳＨ８は信
号ＬＤの反転信号を８タイムスロツト遅延したものであ
る。従って、第４８タイムスロツトで発生した信号ＬＤ
に応じて第５６タイムスロツトで信号ＳＨ８が“（ビと
なり、アンド回路１６４が可能化されて、ザインビノト
全示すテークがオア回路１２７を介して加算器４９の人
力Ａに鳥えられる。こうして第３３乃至第５６タイムス
ロノトの区間で、第３サンプル点の楽音信号ＦＳと１段
目の係数に１との乗算結果（２４ビツトデータ）が加算
器４９の入力Ａに入力される。

加算器４９の入力Ｂには、順向入力端子Ｆ　Ｉ　１に与
られた信号ＦＳ−ｆたはＢＳを遅延回路５５で３２タイ
ムスロツト遅延した信号ｄＦＳが加わる。

第１乃至第２４タイムスロツトにおいて端子Ｆ■１に与
えられた第３サンプル点の信号ＦＳは、第３３乃至第５
６タイムスロツトにおいて加算器４９に加わる。そのと
き、上述の通り、加算器４９には第３サンプル廣に関す
る乗算結果が人力されているので、同じサンプル１０同
士の加算がＩｒ（Ｌ実に行なわれる。

第２のフィルタユニノ）Ｌ２の詳細例は第９図に示され
ている。第９図において、第４図の加算器５０，５１．
５２、乗算器５４及び遅延回路５７゜５８．５９に相当
する回路は同一符号が付しである。乗算器５４は、第７
図に示された乗勢：器５３と同一の詳細構成であるため
、内部の詳細は省略］７．１つのブロックで表わしであ
る。つ捷り、この乗算器５４のブロック内には紀７図の
乗算器５３における遅延回路８８及びラッチ回路８９か
らオア回路１２７に至る回路と同じ詳細回路が入ってい
る。、係数分配回路２６も第７図の係数分配回路２５と
同様に、遅延回路列１６２，１６，７１．、ラッテ回路
１６乙、係数記憶回路１６５を含んでいる。

係数記憶回路１６５は第７図の記憶回路６５と同わ・に
８個のラッチ回路１６５−１乃至１６５−８を含んでい
る。加算器５１及び５２に関連して設けられたアンド回
路１９０及び１９１は第７図のアンド回路１２９と同様
に信号Ｓ　Ｈ９によってキャリイアウド伯勾がキャリイ
人力Ｃｉに入力されることを禁止するためのものである
。

遅延回路列１６２には係数供給回路２１（第２図）から
馬えられたシリアルフィルタ係数Ｋが入力される。第７
図の遅延回路１９２でタイミング伯弓ＫＬを８タイムス
ロット遅延した信号Ｋ　Ｌ　、４ｊが第９図のラッチ回
路１６３のロード匍Ｉｌｑ＋人力りにＪ、えられ、ε１
３７図の遅延回路列６４てクイミンク信号ＬＤを８タイ
ムスロット遅延した信号ＬＤ本が第９図の遅延回路列１
６４に与えられると共にラッチ回路１６５−１及び８９
のロード制命１人力ｆ、に与えられる。ラッチ回路１６
５を制御するためのタイミング信号ＫＬ＊及びラッチ回
路１６５−１乃至１６５−８を順次制御するためのタイ
ミング信号ＬＤ＊は第８図（Ｃ）に示すように夫々パル
ス発生する。−万、／リアルフィルタイ系数にはγＸ＜
８図（ｂ）に示す通りである。従って、ラッチ回路１６
３にパラレルにラッテさ″れるフィルタ係数の状態は第
８図（Ｃ）のＫＤ木の欄のように々る。すなワチ、第２
のフィルタユニノｌ−Ｌ　２では、偶数段（，２，４，
６，８段目）のためのフィルタ係数に２゜Ｋ４．に６．
に８　がラッテされ、乗算器５４で利用される。

係数の最下位ピッ）　Ｌ　Ｓ　’Ｂに対応するラッチ回
路１６５−１にはラッチ回路１６６にラッチしたデータ
（第８図（Ｃ）のＫ　Ｄ本参照）が信号しＤ＊のタイミ
ングで取り込まれる。従って、ラッチ回路１６５−１か
ら出力される係数の状態は第８図（ｃ）の１６５−１欄
に示すようになる。他のラッチ（ロ）路１６会−２乃至
１ｌ６５−８Ｊ（おける係数に２＋に４　＋　Ｋａ　＋
　Ｋ８　の変化タイミングが１６５−１よりｌタイムス
ロットっつ（但し、１６５−５と１４５−６の間では２
タイムスロツト）遅れるのは前ノホと同様である。

第１のユニットＬ１のｌ１１１′！向出力娼子ＦＯ１が
ら出力されて第２のユニソ）Ｌ２の１１１９向入力端子
Ｆ■２に人力されるシリアル楽音（ｉ号の状態が第８図
（ｂ）のＬ　１出力の欄のようであるとすると、これに
対応する加算器５０の出力信号を２４タイムスロツト遅
砥した遅延回路８８の出力信号Ｆ　８本の状態は第８図
（ｅ）のようになる。従って、５段目、３段目、１段目
、７段目のフィルタ演算結果（（’Ｊ）−５，■−３．
■−１．■−７）に対して６段目、４段目、２段目、８
段目の係数に６．　Ｋ４．　Ｋ２．　Ｋ８を夫々東γす
、することができ、この笛２のユニットＬ２が偶数のフ
ィルタ段として時分割的に機能する。

乗算器と、４の出力は加算器５１及び５２の入力ＡＪこ
夫々与えられる。加算器５１の入力ＢにはＩＩＩＵｌ［
す入力端子Ｆ■２に与えられた信号が遅延回路５７を経
由して局えられる。この加算器５１の出力Ｓから１ｌｌ
ｒ（向出力瑞千ＦＯ２に与えられる楽音信号の状態は第
８図（ｅＪのＬ２出力の欄に示すようである。

ず々わち　＠　ｌ　？乃至第４０タイトスロットで６段
目の演算結果が、第４１乃至第６４タイム７０ノドで４
段目の演算結果が、第６５乃至第８８タイムスロットで
２段目の演算結果が、第８９乃至第１６タイムスロツト
で８段目の演算結果が、夫々出力される。

第４図乃至第９図の実施例では、第ｌのフィルタユニッ
ｌ−Ｌ　１が逆向出力端子を持たず、従って、Ｌｌ及び
Ｌ２から成る２段ラティス型フィルタを４個縦続接続し
た構成を時分割的に実現することＩより８段のディジタ
ルフィルタとしている。他方、真のラティス型フィルタ
は、第３図を参照して説明したように、谷フィルタ段の
ｌ１ｌｆｔ向入力並びに逆向入力と逆向出力がｌｌｔＥ
次接続されるものである。そこで、ディジタルフィルタ
基礎回路２０によって真の８段ラティス型フィルタを実
現し得るようにするには、第４図を第１Ｏ図のように変
更すればよい。

第１Ｏ図において、第４図と同一機能の回路には同−省
］号が付してあり、これらの説明は省略する。第４図と
の相違について説明すると、第１のフィルタユニットＬ
１は、遅延回路５６の出力信号を切に３２タイムスロッ
ト遅延する遅延回路１９２と、この遅延回路１９２の出
カイ５号と乗算器５３の出力信号とを加算する加算器１
９乙と、この加算器１９３の出力が与えられる逆向出力
端子ＢＯ１とを更に具えている。また、第４図では第２
のフィルタユニソ）Ｌ２内の遅延回路５８の遅延時間は
５６−タイムスロットであったが、第１０図ではこの遅
延回路５８に対応する遅延回路５８ａの遅延時間は２４
タイムスロツトであり、外部に設けられた遅々１１．：
回路５８ｂの遅延時間（３２クイムスロツト）との組合
せによって５６タイムスロノトの遅延が確保できるよう
になっている。

第１のユニットＬ１の逆向出力Ｘｆｉｉ子ＢＯ□はセレ
クタ１９４の入力Ｂに接続されている。また、第２のユ
ニットＬ２の順回出力端子ＦＯ２が遅延回路６０及び５
８ｂを介してセレクタ１９４の入力Ａに接続されている
。セレクタ１９４の出力４第２のユニットＬ２の逆向入
力端子Ｂ■２を介しして遅延回路５８ａに与えられる。

選択制御信号ＳＣがＢ選択制御入力ＳＨに与えられ、こ
の信号ＳＣを反転した信号がＡ選択制御人力ＳＡに与え
られる。選択制御信号ＳＣは、’ｎｌのユニッ）Ｌｌが
３段目、５段目及び７段目の演算様能を果すタイミング
に同期してｌ”となり、セレクタ１９４の入力Ｂを選択
して第１のユニットＬ１の逆向出力端子ＢＯ１を第２の
ユニットＬ　２の逆向入力端子ＢＩ２に接続する。第１
のユニットＬ１が１段目の機能を果したとき、つまり８
段目として機能した第２のユニソ）Ｌ２の出力信号が遅
延回路６０及び５８ｂを介してセレクタ１９４０入力Ａ
に与えられるとき、制御信号ＳＣが”０”となり、セレ
クタ１９４の入力Ａを選択して遅延回路５８ｂを第２の
ユニットＬ２の逆向入力端子ＢＩ２に接続する。

第１θ図の各フィルタユニットＬ　１　’、　Ｌ　２　
（Ｄ詳細は第７図及び第９図に準じて構成することがで
きる。捷だ、第６図及び第８図に示した動作例と全く同
じタイミングで動作する。第１１図のＬ１出力及びＬ２
出力の′欄には、第６図に示された第１のユニットＬ１
及び第２のユニットＬ２の出方状態と全く同じものが第
３サンプリング時間及び第４サンプリング時間に関して
示されている。また、上述の選択制御信号ｓｃの発生例
が第１１図外のタイムスロットで”１″′である。また
、第１１図の５８ａの桐・１には、セレクタ１９４の出
力信号を２４タイムスロット遅らせた遅延回路５８ａの
出力の状態がＬ１比力及びＬ２出カに対応する表示形式
で示されている。

信号ＳＣが“］″となる区間は、第１のユニットＬ１の
逆向出力端子ＢＯ８がら７段目、５段目及び３段目のフ
ィルタ演算に対応する信号が出力されるときである。例
えば、第３ｖンプリング時間の第９乃至第３２タイムス
ロツトにおいて、第２サンプル点の楽音信号に３段目の
係数を乗算した乗算結果（■−３に対応するもの）が乗
算器５６から出力され、この乗算出力信号に対応する加
算器１９３の出力信号が逆向出力端子ＢＯ０を介してセ
レクタ１９４の入力Ｂに与えられる。このとき信号ＳＣ
は”１′″であり、人力Ｂに与えられた信号がセレクタ
１９４で選択されて第２のユニットＬ２の逆向入力端子
Ｂ’Ｔ□に与えられる。この端子ＢＩ。に与えられた信
号が２４タイムスロツト遅延されて遅延回路５８ａから
出力されるので、第３サンプリング時間の第３３乃至第
５６タイムスロツトでは第２サンプル点に関する３段目
のフィルタ段の逆向出力信号（＠＝’３１が遅延回路５
８ａから出力される。この遅延回路５８ａの出力信号は
加算器５０のプラス入力に与えられる。

このとき、加算器５０のマイナス入力には第１のユニッ
）Ｌｌから出力された第３サンプル点に関する１段目の
順向出力信号（■−１）が与えられる。従って、第２の
フィルタユニットＬ２が２段目のフィルタ段として機能
するとき、順向入力端子Ｆ■２に加えられた成るサンプ
ル点の１段目の１１シ１向出力信号とそのｌサンプル点
前のサンプル点に関する３段［１の逆向出力信号とを演
算することができ、完全なラティス型フィルタとして動
作する。７段目及び５段目に関する逆向信号に関しても
同様に完全なラティス型フィルタとして動作することが
第１１図から明らかであろう１、また、第８９乃至第１
６タイムスロツトにおいて第２のユニットＬ２から８段
目の演算結果が出方されるが（例えばθ、）８）、これ
が遅延回路６０．５８ｂで４０タイムスロツト遅延され
て第３３乃至第５６タイムスロツト区間でセレクタ１９
４０入力Ａに与えられるとき、信号ｓｃが”０”となり
、この人力Ａの信号を選択する。従って、その２４タイ
ムスロツト後の第５７乃至第８０タイムスロツト区間で
、８段目の出力信号（例えば（’Ｊ：）−８’）が遅延
回路５８ａから出力され、第１のユニットＬ１から出力
された１サンプル点後の７段目の出力信号（例えば（ｊ
４）Ｔ）と演算される。

上記実施例ではディジタルフィルタ部１４において１チ
ャン坏ル分の楽音信号のみを処理するようにしているが
、複数チャンネルの楽音信号を時分割処理し得るように
構成することも可能である。

捷だ、上記実施例ではライン１６を介してディジタルフ
ィルタ部１４に与えられる楽音信号はシリアル形式であ
るが、これはパラレル形式であってもよい。また、ディ
ジタルフィルタ基礎回路２０に採用するフィルタ型式は
ラティヌ型に限らす如如なる型式でもよい。第１２図に
は有限インパルス応答フィルタ（ＦＩＲフィルタ）の基
本型式が示されてお、す、第１３図には無限インパルス
応答フィルタ（ＩＩＲフィルタ）の基本型式が示されて
いる。また、第１４図及び第１５図にはＦＩＲフィルタ
とＩＩＲフィルタを組合せたディジタルフィルタの構成
例が示されているわ、第１２図乃至第１５図において、
参照番号１６８〜１４１と同一の図示法で描かれている
ものはｌサジブリング時間の遅延（単位遅延）を設定す
るための遅延回路、参照番号１４２〜１４５と同一の図
示法で描かれているものは係数に工〜Ｋｎ、−に１’〜
−Ｋｎ’５ＫＯＩ〜ＫＯ，、Ｋｌｌ　〜ＫＩｎ、　Ｋ２
１〜に２ｎ、　−Ｋｌｌ’　〜−に’１ｎ、−に’２、
〜−に′２ｎを乗算するための乗算器、参照番号１４６
〜１４９と同一の図示法で描かれているものは加算器、
である。第１２図乃至第１５図に示すようなディジタル
フィルタの１段あるいは少数段だけを用いてディジタル
フィルタ基礎回路２０を構成し、その入出力側の選択回
路（セレクタ２乙、チー１−２４１を相応の構成とする
と共に選択制御用のタイミング信号及びフィルタ係数及
び楽音信号の与え方を相応のものとして該基礎回路２０
を時分割動作させることにより、同図に示すものと同・
−のまたはそれに類似した多段のディジタルフィルタと
して実質的に、機能させることができる。

ディジタルフィルタ基礎回路２ｏを第１２図に示すより
なＦＩＲフィルタによって構成した例を第１６図及び第
１７図に示す。入力楽音信号ＦＳのチータフオーマット
は第５図に示すように２４タイムスロツトから成るシリ
アルデータであるとし、ｌサンプリング時間は９６タイ
ムスロツトであるとする。第１８図は入力楽音信号ＦＳ
と選択制御信号ＳＥ４及びゲート制御信号ＧＥ１のタイ
ミングを示したもので、第１６図及び第１７図に共通で
ある。第１６図は、第４図と同じ考え方にもとづき構成
されたもので、２段のＦＩＲフィルタから成る基礎回路
２０内で楽音信号を４回巡回させることにより、２段の
ＦＩＲフィルタを４個縦続接続したものと同等の効果を
得るものである。

第１７図は、第１０図と同じ考え方にもとづき構成され
たもので、２段のＦＩＲフィルタから成る基礎回路２０
を真の８段ＦＩＲフィルタとして時分割動作させるよう
にしたものである。前述と同様に、乗算器２０２，２０
３では３２タイムスロツトの演算遅れが存在するものと
する。そのため、１段目の遅延回路２００の遅延時間は
６４タイムスロツトとなっており、２段目の遅延回路２
０１の遅延時間は９６タイムスロツトとなっている。

乗算器２０２かも１段目の加算器２０４に入力される信
号は遅延回路２００×乗算器２０２によって９６タイム
スロツト（ｌサンプリング時間）の遅れが設定されてお
り、乗算器２０？Ｊから２段目の加算器２０５に入力さ
れる信号は遅延回路２００゜２０１と乗算器２０３によ
って１９２タイムスロツト（２サンプリング時間］の遅
れが設定されている。基礎回路２０の出力信号の帰還経
路に設けられた２４タイムスロツトの遅延回路２０６，
２０７゜２０８は、該出力信号の帰還タイミングを入力
楽音信号ＦＳのタイミングからずらすためのものである
。その結果、成るサンプル点の楽音信号の基礎回路２０
内での巡回タイミングを順次ずらすことができ、時分割
演算動作が可能となる。第１７図では入力側に２個のセ
レクタ２　Ｓ　Ａ　＋　２３Ｂが設けられており、基礎
回路２０の２つの出力信号が巡回するようになっている
。遅延回路２０９は遅延回路２０１の出力信号を巡回さ
せる際に、乗算器２０乙による時間遅れ（３２タイムス
ロツト）に同期させるためのものである。第１３図乃至
第１５図のフィルタ型式に関しても、第１６図及び第１
７図と同様の考え方でディジタルフィルタ基礎回路２０
及びその周辺の選択回路及びゲート回路を適宜構成でき
ることは明らかであろう。

尚、上記各実施例において、ゲート２４は必らずしも最
終の演算段（８段目）の出力タイミングで開く心安はな
く、任意の演算段の出力タイミングで開くことも可能で
ある。また、上記各実施例では基礎回路２０を２段とし
ているが、これは何段であってもよい。史に、楽音信号
を基礎回路？０で４巡回させて８段のディジタルフィル
タとして時分割動作させているが、これも何巡回であっ
てもよい。

以上説明したようにこの発明によれば、少ない段数のデ
ィジタルフィルタ回路を用いてそれよりもはるかに多い
段数のディジタルフィルタと同等の機能を実現すること
ができ、コスト及び回路規模を縮小することができると
いう優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明のディジタルフィルタ装置を実１１行
シた電子楽器の全体構■例を示すブロック図、第２図は
この発明に係るディジタルフィルタ装置の一実施例を示
すブロック図で、第１図のディジタルフィルタｆｉ、ｌ
Ｉの内部を示すもの、第３図（ａｌはラティヌ型フィル
タの基本構成を示すブロック図、同図（ｂ）、　（ｅ）
は（ａ）の基本構成を等制約にクリ扮したラティヌ桿゛
フィルタの別の構成例を示すブロック図、ガ」“４図は
第２図にお・けるディジクルフィルタ基礎回路を２程の
ラティス型１フイルタによって構成した一例を示すブロ
ック図、第５図はディジタルフィルタＢｌ、Ｂ　（（こ
人力゛するシリアルなディジクル楽音信号ｑ〕データ形
弐の一例を示すタイミングチャート、第６図は第４図の
回路における時分割的な多段フィルタ演ｔつ動作を説明
するためのタイミングチャート、記７１区（グ、′ｌｉ
τ４図における第１のフィルタユ図は第４図（における
第２のフィルタユニットの詳細例を示す回路図、第１０
図は第４図の変史例を示すブロック図、第１１図は第１
０図の動作例を示すタイミングチャート、第１２図乃至
第１５図は第２図のディジタルフィルタ基礎回路を時分
割動作させることにより実現可能な様々なディふジタル
フィルタの構成例を示すブローツク図、第１６図及び第
１７１νりは第１２図の型式のディジタルフィルタを用
いて第２図のディジタルフィルタ基礎回路を構成したし
Ｉ］を夫々示すブロック図、第１８図は第１６図及び第
１７図における各１１１ｊ（３号の発生例を示すタイミ
ングチャート、である。 １４・・・ディジタルフィルタ部１，２０・・・ディジ
タルフィルタ基礎回路、２１・・・係数供給回路、２２
・・・タイミング信号発生回路、２３，１９４・・・セ
レクタ、２４・・・ゲート、Ｌｌ、Ｌ２・・・ラティス
型のフィルタユニノ）、’　ｂｐ＋　５４・・・呆算器
、４８〜５２・・・加算■、５５〜６０・・・遅延回路
。 行計出願人　日本楽器−製造株式会社 −α 追

Claims (1)

1. 【特許請求の範囲】 １、所定数のフィルタ演算段を含むディジタルフィルタ
   基礎回路と、各サンプル点のディジタル楽音信号を前記
   基礎回路において所定回繰返し巡回させ、この巡回に対
   応して、前記基礎回路の各演算段に対して複数のフィル
   タ係数を時分割的に供給し、これにより前記基礎回路を
   前記演算段の数よりも多段のディジタルフィルタとして
   時分割動作させる制御手段とを具えたことを特徴とする
   電子楽器のディジタルフィルタ装置。 ２、前記制御手段が、前記基礎回路を時分割動作させる
   ための所定の演算タイミングに対応して、前記基礎回路
   の各演算段に対して複数のフィルタ係数を時分割的に供
   給する係数供給手段と、入力楽音信号及び前記基礎回路
   の出力楽音信号の一方を該基礎回路における前記演算タ
   イミングに対応して選択的に該基礎回路に入力する入力
   選択手段と、前記基礎回路の出力楽音信号を所定のタイ
   ミングでザンプリングして出力するゲート手段とを含む
   ものである特許請求の範囲第１項記載の電子楽器のディ
   ジタルフィルタ装置。 ６、前記入力楽音信号として各サンプル点のディジタル
   楽音信号を間欠的に与え、前記入力選択手段では、該入
   力楽音信号が与えられたとき該入力楽音イ言号を選択し
   て前記基礎回路に入力し、該・入力楽音信号が途切れて
   いる間に前記基礎回路の出力楽音信号を該基礎回路に入
   力するようにした特π１−請求の範囲第２項記載の電子
   楽器のディジタルフィルタ装置。 ４、前記基礎回路の出力楽音信号を前記入力選択手段を
   介して該基礎回路の入力側に戻すだめの経路において、
   前記入力楽音信号が途切れている期間における所定の演
   算タイミングに同期して前記出力楽音信号が前記基礎回
   路に入力されるようにするために、所定の遅延を設定す
   る遅延回路が設けられていることを特徴とする％’ｆＦ
   　ｇＨ木の範囲第６項記載の電子楽器のディジタルフィ
   ルタ装置。 ５、すべての前記フィルタ係数との演算を終了した楽音
   化５号が前記基礎回路から出力されるとき前記ゲート手
   段で該楽音信号をサンプリングして出力し、前記入力選
   択手段ではｉｍｔ算終了した前記出力楽音信号を選択し
   ないようにした特許請求の範囲第２項記載の電子楽器の
   ティジタルフィルタ装Ｍ’：。 ６、前記ディジタルフィルタ基礎回路が、ラティス型フ
   ィルタから成るものである特許請求の範囲第１項乃至第
   夛項のいずれかに記載の′電子楽器のディジタルフィル
   タ装置。 ７、前記ディジタルフィルタ基礎回路が、有限インパル
   ス応答フィルタから成るものである特許請求の範囲第１
   項乃至第４項のいずれかに記載の電子楽器のディジタル
   フィルタ装置。 ８、前記ディジタルフィルタ基礎回路が、無限インパル
   ス応答フィルタから成るものである特、ｖｆ請求の範囲
   第１項乃至第夕項のいずれかに記載の電子楽器のディジ
   タルフィルタ装置。 ９、前記ディジタルフィルタ基礎回路が、順向入力及び
   ｌ１ｌｌｊ向出力及び逆向入力及び逆向（１３力を有す
   るラティス堀フィルタから成るものであり、前記制御手
   段が、前記基礎回路を時分割動作させるための所定の演
   算タイミングに対応して、前記基礎回路の各演初段に勾
   Ｉ〜て複数のフィルタ係数を時分割的に供給する係数供
   給手段と、入力楽音信号及び前記基礎回路のｊ制向出力
   情号の一方をＳ９基礎回路における前記演算タイミング
   に対応して選択的に該基礎回路のｌｌ１４向入力に入力
   する第１の選択手段と、前記基（姑回路の１１１向出力
   信号及び逆向出力信号の一方を前記演算タイミングに対
   応して選択的に該基礎回１．゛３の逆向入力に人力する
   第２の選択手段と、前記基礎回路の順向出力信号を所定
   のタイミングでサンプリングし又出力するゲート手段と
   を含むものである特許請求の範囲第１項記４１のディジ
   タルフィルタ装置。