JPH0328720B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は楽音発生装置に関し、特に、構成の
異なる複数のデイジタルフイルタを具えたものに
関する。 デイジタル楽音信号に対して固定フオルマント
特性の音色を付与するための手段としてデイジタ
ルフイルタを用いることが最近では試みられてい
る。デイジタルフイルタにはいくつかの基本型式
があり、これらの基本型式にもとづき様々な構成
のデイジタルフイルタを構成することが可能であ
る。例えば、基本型式が同じであつても演算段の
数を異ならせることにより異なる構成のデイジタ
ルフイルタを構成することができる。また、基本
型式が異なればそれによつて実現されるデイジタ
ルフイルタの構成が異なるのは勿論である。電子
楽器の音色回路としてデイジタルフイルタを使用
する場合、音色制御の目的に応じて適切な構成の
デイジタルフイルタを採用することが好ましい。
しかし、固定された構成から成るデイジタルフイ
ルタの構成を選択的に変更するのは不可能である
ため、或る構成のフイルタを音色回路に一旦設置
すると容易には変更できなくなるという不都合が
あつた。また、様々な電子楽器の機種に応じて
様々な構成の電子のデイジタルフイルタが要求さ
れるが、そのため多数の異なる構成のデイジタル
フイルタを予め個別に作成しておくようにする
と、製造コストの面で不経済となる。 この発明は上述の点に鑑みてなされたもので、
移動フオルマント型の音色、固定フオルマント型
の音色、移動フオルマント型の音色と固定フオル
マント型の音色を混合した音色、等の各種の音色
を持つ楽音信号を、極めて簡単な構成で、かつ容
易に発生することができるようにした楽音発生装
置を提供しようとするものである。 この発明に係る楽音発生装置は、発生すべき楽
音の音色を選択する音色選択手段と、複数系列の
デイジタル楽音信号を移動フオルマント型の音色
特性で発生する楽音信号発生手段と、構成の異な
る複数のデイジタルフイルタ、およびこれらのデ
イジタルフイルタの接続組合せを切り換える接続
切換手段を有し、固定フオルマント型の音色形成
を行なうデイジタルフイルタ装置と、前記楽音信
号発生手段から発生された複数系列のデイジタル
楽音信号の一部または全部を前記デイジタルフイ
ルタ装置を介して送出するかまたは該デイジタル
フイルタ装置を介さないで送出するかを選択する
選択手段と、前記音色選択手段で選択された音色
に対応して前記楽音信号発生手段から発生される
各系列毎のデイジタル楽音信号の特性および前記
デイジタルフイルタの接続組合せおよび前記選択
手段の選択動作を設定するためのパラメータ情報
を、前記楽音信号発生手段および前記接続切換手
段および前記選択手段にそれぞれ供給するパラメ
ータ情報発生手段と、前記選択手段で前記デイジ
タルフイルタ装置を介さないで送出することが選
択されたデイジタル楽音信号および前記デイジタ
ルフイルタ装置でフイルタ処理されたデイジタル
楽音信号を混合する混合手段とを具備することを
特徴とする。 選択された音色に対応して前記パラメータ情報
が発生され、これに応じて、楽音信号発生手段
から発生される各系列毎のデイジタル楽音信号の
特性、デイジタルフイルタの接続組合せ、選
択手段の選択動作、が夫々設定される。楽音信号
発生手段から発生される各系列毎のデイジタル楽
音信号の特性を設定することにより、各系列毎に
任意の音色を持つ楽音信号が移動フオルマント型
の音色特性で発生される。また、デイジタルフイ
ルタにおいては、固定フオルマント型の音色が付
与され、その接続組合せを制御することにより、
付与すべき固定フオルマント型の音色が制御され
る。また、複数系列のデイジタル楽音信号の一部
または全部について所望の選択動作を行なうよう
選択手段の選択動作を設定することにより、デイ
ジタルフイルタを通した一部または全部の系列の
楽音信号について固定フオルマント型の音色が付
与され、デイジタルフイルタを通さない一部また
は全部の系列の楽音信号について固定フオルマン
ト型の音色が付与されないようにすることができ
る。 こうして、例えば音色選択手段により選択され
た音色が必要な複数系列で発生された楽音信号を
混合することにより完成する場合、必要な複数系
列全部の楽音信号をデイジタルフイルタに通さな
い場合は最終的に移動フオルマント型の音色特性
の楽音が得られ、また、必要な複数系列全部の楽
音信号をデイジタルフイルタに通した場合は最終
的に固定フオルマント型の音色特性の楽音が得ら
れ、また、必要な複数系列の一部の楽音信号をデ
イジタルフイルタに通し、他の系列の楽音信号を
デイジタルフイルタに通さずに両者を混合した場
合は、最終的に移動フオルマント型の音色特性と
固定フオルマント型の音色特性を混合した特性の
楽音が得られる。 このように、選択された音色に応じた上記パラ
メータ情報による設定・制御により、移動フオル
マント型の音色特性、固定フオルマント型の音色
特性、移動フオルマント型の音色特性と固定フオ
ルマント型の音色特性を混合した音色特性、等の
各種の音色特性を持つ楽音信号を、極めて簡単な
構成で、かつ容易に発生することができるように
なる。 複数のデイジタルフイルタとして、基本型式の
異なるデイジタルフイルタを用いるようにすると
効果的である。例えば、振幅周波数特性における
極を主に制御し得る極フイルタと、振幅周波数特
性における零点を主に制御し得るゼロフイルタと
が含まれるようにする。また、基本型式が同じフ
イルタであつてもその演算段数を異ならせること
によつて構成を変え、それらを複数含むようにし
てもよい。接続組合せの一例としては、極フイル
タを前段に、ゼロフイルタを後段にする組合せ、
その逆にゼロフイルタ、極フイルタの順の組合
せ、ゼロフイルタ単独の組合せ、極フイルタ単独
の組合せ、段数の異なる２以上の極フイルタ（あ
るいはゼロフイルタ）を縦続接続する組合せ、極
フイルタとゼロフイルタを並列接続する組合せ、
極フイルタ（あるいはゼロフイルタ）同士を並列
接続する組合せ、など種々考えられる。極フイル
タとゼロフイルタに限らず、その他の構成の無限
インパルス応答フイルタ（IIRフイルタ）あるい
は有限インパルス応答フイルタ（FIRフイルタ）
を用いることも可能である。 以下添付図面を参照してこの発明の実施例を詳
細に説明しよう。 第１図において、鍵盤部９は、複数の鍵盤（例
えば上鍵盤、下鍵盤、ペダル鍵盤）と、これら鍵
盤の各鍵に対応するキースイツチを含むキースイ
ツチ回路とを含んでいる。キーアサイナ１０は、
鍵盤部９の各キースイツチのオン・オフを検出す
るため回路と、オンされたキースイツチに対応す
る鍵すなわち押圧鍵を複数の楽音発生チヤンネル
のいずれかに割当てるための回路とを含んでい
る。各楽音発生チヤンネルに割当てられた鍵を示
す情報（キーコードKC）とその鍵の押圧が持続
しているかまたは離鍵されたかを示す情報（キー
オン信号KON）とがキーアサイナ１０から楽音
信号発生部１１に与えられる。楽音信号発生部１
１は、鍵盤部９で押圧された鍵に対応する楽音信
号を前記キーアサイナ１０の出力に応じて発生す
るものであり、発生した楽音信号を鍵盤種類及び
音色等に応じた複数系列に区分して並列的に出力
する。詳しくは、楽音信号発生部１１は、１乃至
複数の鍵に対応する楽音信号を同時に発生し得る
ようにするために、同時最大発音可能数に相当す
る数の音源用楽音発生チヤンネルを各鍵盤に対応
して具しており、更に、これらの音源用楽音発生
チヤンネルを多系列にわたつて重複して具備して
おり、各系列の楽音信号を並列的にデイジタル形
式で出力する。 音色選択装置１２は各鍵盤毎の音色及び各種効
果等を選択するための多数のスイツチを含んでい
る。音色選択装置１２の出力のうち所定の出力
TP１が楽音信号発生部１１に与えられており、
該発生部１１における楽音信号発生動作（発生す
べき楽音信号に対する音色付与、音色に応じた振
幅エンベロープの設定、音源波形の選択、等）を
制御する。楽音信号発生部１１で発生される楽音
信号の中には、音色選択装置１２による音色選択
に応じて該発生部１１内で所定の音色付与が完了
するものもあるが、音色付与が完了していないも
のもあり、それらは後段のデイジタルフイルタ部
１４で音色制御が施される。例えば、音高にかか
わりなく常に同じスペクトル分布をもつ音色（い
わば移動フオルマント型の音色）は楽音信号発生
部１１で付与し、固定フオルマント型の音色はデ
イジタルフイルタ部１４で付与する。尚、移動フ
オルマント型の音色にあつても、例えばプラス系
の低域特性やストリング系の複雑な特性など、固
定フオルマント型のフイルタ制御を更に施すこと
によつてスペクトル補正を行なうのが好ましいも
のがあり、これらの音色に関してもデイジタルフ
イルタ部１４が利用される。 楽音信号発生部１１から出力された各系列毎の
デイジタル楽音信号は、楽音信号振分け及び累算
及びシリアル変換制御回路１３に与えられる。こ
の制御回路１３には音色選択装置１２の出力のう
ち所定の出力TP２が与えられている。制御回路
１３は、音色選択装置１２から与えられる音色パ
ラメータTP２に応じて、各系列のうち楽音信号
を累算することが可能なものとデイジタルフイル
タ部１４を通すべきものとを振分け、累算可能な
ものはそれらの楽音信号を累算（ミツクス）して
ライン１５に出力し、デイジタルフイルタ部１４
を通すべきものはそれら各系列毎の並列デイジタ
ル楽音信号を夫々時間的にシリアル化し更にその
シリアルデイジタル楽音信号を所定の系列間で時
分割多重化して共通の信号ラインに出力する。
尚、時分割多重化する所定の系列とは、鍵盤種類
あるいは音色が互いに異なる系列である。後で詳
しく説明するように、この実施例では、実現しよ
うとする１つ音色に関して複数の音源もしくは楽
音発生系列（以下、サブ系列という）を準備して
いるがこのサブ系列間では時分割多重化を行なわ
ないようになつている。従つて、制御回路１３か
らは、所定の系列間で時分割多重化されたシリア
ルデイジタル楽音信号が各サブ系列毎に並列的に
出力され、ライン１６を介してデイジタルフイル
タ部１４に与えられる。 複数ビツトのデイジタル楽音信号を時間的にシ
リアル化した上でデイジタルフイルタ部１４に与
えることは、該フイルタ部１４内部の演算回路を
シリアル演算回路とすることができ、該フイルタ
部１４の構成縮小に寄与する。また、複数系列の
デイジタル楽音信号を時分割多重化して共通ライ
ンにまとめることは、各系列毎にデイジタルフイ
ルタを設けねばならない無駄を省き、デイジタル
フイルタ部１４の構成縮小に寄与する。しかし、
必ずしもシリアル化及び時分割多重化を行なわね
ばならないわけではなく、複数ビツトのデイジタ
ル楽音信号を並列的にデイジタルフイルタ部１４
に入力するようにしてもよい。 下記表に、各系列の一例及び制御回路１３にお
けるそれらの振分け態様の一例を示す。「単／複」
の欄にはそれらの系列が単音発生系であるか複音
発生系列であるかが示されている。勿論、複音系
列の場合は複数音のデイジタル楽音信号を加算混
合した信号が１系列分の楽音信号として楽音信号
発生部１１から出力される。「振分け」の欄に示
された記号ch１，ch２，ch３，ch４はフイルタ
チヤンネルの表示であり、各系列の楽音信号をデ
イジタルフイルタ部１４で時分割処理する説明を
行なう際の各系列の識別信号として用いる。尚、
ここでいうフイルタチヤンネルch１〜ch４とは、
キーアサイナ１０によつて各押圧鍵を割当てるた
めの楽音発生チヤンネルとは全く別のものであ
り、異なるフイルタ処理を行なう系列を示す。

【表】 第１表の系列の欄に示された各系列において
は、夫々複数種類の音色のうち１乃至複数を選択
することが可能である。前述のサブ系列は、デイ
ジタルフイルタ部１４に導かれる４つの系列にお
いて夫々設けられている。すなわち、例えば「上
鍵盤スペシヤル系」においては、所定の複数種類
の音色のうち１乃至複数を選択することが可能で
あり、選択された音色に対応する楽音信号（音源
信号）が複数のサブ系列で夫々発生されるように
なつている。 ライン１５の楽音信号は混合回路１７に与えら
れ、ライン１６のシリアル楽音信号はデイジタル
フイルタ部１４を経由して混合回路１７に与えら
れる。混合回路１７はデイジタルフイルタ部１４
でフイルタ制御された楽音信号とフイルタ制御さ
れなかつたライン１５の楽音信号とをミキシング
（デイジタル加算）するためのもので、フイルタ
制御された楽音信号はシリアル化されているた
め、これらのシリアル楽音信号を各系列毎にパラ
レル化した後上記ミキシングを行なうようになつ
ている。混合回路１７から出力されたデイジタル
楽音信号はデイジタル／アナログ変換器１８でア
ナログ信号に変換され、サウンドシステム１９に
与えられる。 デイジタルフイルタ部１４は、フイルタ特性に
おける山部分の特性を有効に制御できる極フイル
タと、フイルタ特性における谷部分の特性を有効
に制御できるゼロフイルタとを含んでおり、両フ
イルタの接続組合せを切換えることができるよう
に構成され、複雑なフイルタ特性を実現し得るよ
うになつている。音色選択装置１２の出力のうち
所定の出力TP３がデイジタルフイルタ部１４に
与えられており、音色選択に応じて各フイルタチ
ヤンネルch１〜ch４毎のフイルタ特性（例えば
フイルタ係数）が夫々設定されるようになつてい
る。また、デイジタルフイルタ部１４において
は、入力された各サブ系列の楽音信号のうちフイ
ルタを通すべきものと通さないものとを音色パラ
メータTP３に応じて振分けるようになつている。 フイルタ特性の設定のために、フイルタ部１４
の内部にはフイルタ係数内部ROM（ROMはリー
ドオンリーメモリのこと、以下同じ）が含まれて
おり、この内部ROMから所定のフイルタ係数が
音色選択情報（音色パラメータTP３）に応じて
読み出されてフイルタ部１４で利用されるように
なつている。このフイルタ係数内部ROMとは別
にフイルタ係数外部記憶装置２０が設けられてい
る。この外部記憶装置２０は半導体記憶装置であ
つてもよいし、また、磁気カード等着脱自在の記
憶媒体を含んでいてもよい。外部記憶装置２０か
ら読み出されたフイルタ係数KOはデイジタルフ
イルタ部１４に供給される。デイジタルフイルタ
部１４に関連してフイルタ係数切換スイツチ２１
が設けられている。このスイツチ２１はデイジタ
ルフイルタ部１４において内部ROMまたは外部
記憶装置２０のどちらを利用すべきかを選択する
ためのもので、フイルタ部１４ではスイツチ２１
の出力信号KSに応じて選択されたどちらか一方
のフイルタ係数に従つてフイルタ制御を実行す
る。外部記憶装置２０に記憶するフイルタ係数の
一例としては、時間的に変化するフイルタ係数な
どがある。フイルタ係数を時間的に変化させるた
めには大きな記憶容量が要求されるが、それには
外部記憶装置が適しているからである。この外部
記憶装２０にはキーアサイナ１０からのキーオン
信号KONと音色選択装置１２からの音色パラメ
ータTP４とが供給されるようになつており、キ
ーオン信号KONに応じて鍵押圧中及び離鍵後の
時間経過に伴なうフイルタ係数の変化を制御し、
かつこのフイルタ係数の変化特性を音色パラメー
タTP４に応じて制御する。 尚、制御回路１３は、ライン１６に対する楽音
信号のシリアル送出の基準タイミングに対応して
同期パルスSYNCを出力するようになつている。
この同期パルスSYNCは、デイジタルフイルタ部
１４及び外部記憶装置２０に与えられ、ライン１
６のシリアル楽音信号に同期してフイルタ係数を
シリアル化する（シリアルに読み出す）ため、及
び、フイルタ部１４におけるシリアル演算タイミ
ングの同期制御のため、に利用される。 多系列音源すなわちサブ系列を具えた楽音信号
発生部１１の一例、及びこれに接続された楽音信
号振分け及び累算及びシリアル変換制御回路１３
の一例を第２図に示す。楽音信号発生部１１は、
鍵盤種類あるいは発生すべき音の性質を異にする
複数系列のトーンジエネレータ２２乃至２６を含
んでおり、そのうちデイジタルフイルタ部１４を
利用する可能性のある系列（トーンジエネレータ
２３乃至２６）は夫々３つのサブ系列（これを
＃１，＃２，＃３で区別する）に対応する３つの
トーンジエネレータを夫々含んでいる。ペダル鍵
盤系トーンジエネレータ２２、上鍵盤ソロ系トー
ンジエネレータ２３、上鍵盤カスタム系トーンジ
エネレータ２５は単音型トーンジエネレータであ
り、上鍵盤複音系トーンジエネレータ２４及び下
鍵盤複音系トーンジエネレータ２６は複音型トー
ンジエネレータである。キーアサイナ１０（第１
図）から出力された鍵情報（キーコードKC、キ
ーオン信号KON等）が各トーンジエネレータ２
２〜２６に入力される。この鍵情報は鍵盤情報を
含んでおり、その鍵盤情報に対応するトーンジエ
ネレータ２２〜２６でその鍵情報（KC、KON
等）が利用される。複音系のトーンジエネレータ
２４，２６では、各楽音発生チヤンネルに割当て
られた複数の鍵情報（KC，KON）に対応する複
数の楽音信号を発生することが可能である。上鍵
盤の単音型トーンジエネレータ２３，２５では、
上鍵盤の鍵情報（KC，KON）が同時に複数与え
られたとき、そのうち１つ（最高音または最低
音）を選択してその楽音信号を発生する。 各トーンジエネレータ２２乃至２６では、発生
すべき楽音信号に対して複数種類の音色のうち１
乃至複数を選択的に付与することが可能である。
そのために、選択された音色に対応する様々な音
色パラメータTP１が音色選択装置１２（第１図）
から各トーンジエネレータ２２乃至２６に夫々与
えられるようになつており、この音色パラメータ
TP１に応じた周波数成分または音源波形、及び
振幅エンベロープ、及びフイート数、及び音量、
及びその他様々な楽音要素、を有する楽音信号が
押圧鍵に対応する音高で発生される。しかし、固
定フオルマントによる音色要素はここでは付与さ
れず、後段のデイジタルフイルタ部１４において
付与される。 デイジタルフイルタ部１４を利用することが可
能な系列（トーンジエネレータ２３〜２６）にお
いて夫々設けられているサブ系列（＃１〜＃３）
は、各系列２３〜２６）で発生しようとする楽音
に関する多系列音源となつている。例えば、上鍵
盤ソロ系トーンジエネレータ２３で発生しようと
する１つの楽音信号は、そこにおける３つのサブ
系列＃１，＃２，＃３に対応するトーンジエネレ
ータで夫々発生された楽音信号を最終的に加算す
ることによつて得られる。従つて、各サブ系列
＃１，＃２，＃３で発生する楽音信号は部分音信
号であるということも可能である。しかし、音色
の種類によつてはサブ系列のトーンジエネレータ
すべてを利用しないものがあつてもよく、例えば
１つのサブ系列＃１のトーンジエネレータだけを
利用して楽音信号を発生するようにしてもよい。
このような多系列音源すなわち複数のサブ系列
＃１〜＃３、１つの楽音信号を構成する部分音信
号の一部を選択的にデイジタルフイルタ部１４で
制御し得るようにする場合に有利である。この点
については後で更に詳述する。 各トーンジエネレータ２２〜２６は楽音信号を
デイジタル形式で発生するものであり、その楽音
発生方式としては周波数変調演算方式、高調波合
成方式、波形メモリ読出し方式等その他任意の方
式を使用することができる。 複音系トーンジエネレータ２４，２６からは複
数押圧鍵に対応するデイジタル楽音信号が夫々出
力される。各トーンジエネレータ２４，２６の各
サブ系列（＃１〜＃３）に対応して夫々設けられ
たアキユムレータ２７，２８では、複数押圧鍵に
対応する楽音信号を各サブ系列毎に夫々累算す
る。 楽音信号振分け及び累算及びシリアル変換制御
回路１３において、ゲート２９，３０，３１，３
２は楽音信号発生部１１から与えられた各系列の
楽音信号を振分けるためのものであり、音色選択
装置１２から与えられる音色パラメータTP２に
応じて制御される。ゲート２９は、上鍵盤複音系
トーンジエネレータ２４の第１のサブ系列＃１の
トーンジエネレータに対応するアキユムレータ２
７の出力楽音信号を選択してアキユムレータ３３
に与えるためのものである。前記第１表を参照す
ると、このゲート２９の出力が上鍵盤系フルート
系（UFL）の楽音信号に相当する。つまり、音
色選択装置１２で上鍵盤フルート系（UFL）の
何らかの音色が選択された場合は、上鍵盤複音系
トーンジエネレータ２４のうち第１のサブ系列
＃１に対応するトーンジエネレータでその上鍵盤
フルート系音色の楽音信号を発生し、ゲート２９
でアキユムレータ３３の側（デイジタルフイルタ
部１４に通さないグループ）に振分ける。 ゲート３０は、下鍵盤複音系トーンジエネレー
タ２６のうち第１のサブ系列＃１に対応するトー
ンジエネレータの出力を累算したアキユムレータ
２８の出力楽音信号を選択してアキユムレータ３
３に与えるためのものである。前記第１表を参照
すると、このゲート３０の出力が下鍵盤オーケス
トラ系（LOR）の楽音信号に相当する。つまり、
音色選択装置１２で下鍵盤オーケストラ系
（LOR）の何らかの音色が選択された場合は、下
鍵盤複音系トーンジエネレータ２６のうち第１の
サブ系列＃１に対応するトーンジエネレータでそ
の下鍵盤オーケストラ系音色の楽音信号を発生
し、ゲート３０でアキユムレータ３３の側に振分
ける。 ゲート３１は上鍵盤スペシヤル系（USP）の
楽音信号をデイジタルフイルタ部１４の側に振分
けるためのもの、ゲート３２は下鍵盤スペシヤル
系（LSP）の楽音信号をデイジタルフイルタ部１
４の側に振分けるためのものである。音色選択装
置１２で上鍵盤スペシヤル系（USP）の何らか
の音色が選択された場合は、上鍵盤音色系トーン
ジエネレータ２４の各サブ系列＃１〜＃３で該音
色に対応する楽音信号を夫々発生し、アキユムレ
ータ２７を経由して与えられるそれら各サブ系列
＃１〜＃３の楽音信号をゲート３１を介してマル
チプレクサ３４の側（デイジタルフイルタ部１４
の側）に振分ける。下鍵盤スペシヤル系（LSP）
の音色が選択された場合も同様に、下鍵盤複音系
トーンジエネレータ２６の各サブ系列＃１〜＃３
で該音色に対応する楽音信号を夫々発生し、ゲー
ト３２を介してそれらをマルチプレクサ３４の側
に振分ける。 尚、上鍵盤複音系トーンジエネレータ２４の第
１のサブ系列＃１を上鍵盤フルート系（UFL）
のために使用しているときに該トーンジエネレー
タ２４の他のサブ系列＃２，＃３を上鍵盤スペシ
ヤル系（USP）のために使用することも可能で
あり、その場合はゲート３１ではサブ系列＃２，
＃３に対応する楽音信号を選択してマルチプレク
サ３４に与える。下鍵盤複音系トーンジエネレー
タ２６の第１のサブ系列＃１を下鍵盤オーケスト
ラ系（LOR）のために使用しているときも同様
に他のサブ系列＃２，＃３を下鍵盤スペシヤル系
（LSP）のために使用することが可能である。ま
た、トーンジエネレータ２４と２６はスペシヤル
系（USP，LSP）の専用とし、上鍵盤フルート
系（UFL）及び下鍵盤オーケストラ系（LOR）
の専用トーンジエネレータを更に設けてもよい。 アキユムレータ３３は、ゲート２９，３０から
与えられた上鍵盤フルート系（UFL）及び下鍵
盤オーケストラ系（LOR）の楽音信号と、トー
ンジエネレータ２２で発生されたペダル鍵盤系
（PKB）の楽音信号とを累算するものであり、そ
の出力信号がライン１５を介して混合回路１７
（第１図）に与えられる。 トーンジエネレータ２３で発生された上鍵盤ソ
ロ系（USL）の楽音信号、トーンジエネレータ
２４からゲート３１を介して与えられる上鍵盤ス
ペシヤル系（USP）の楽音信号、トーンジエネ
レータ２５で発生された上鍵盤カスタム系
（UCS）の楽音信号、及びトーンジエネレータ２
６からゲート３２を介して与えられる下鍵盤スペ
シヤル系（LSP）の楽音信号は、マルチプレクサ
３４及びパラレル−シリアル変換器３５及びライ
ン１６を介してデイジタルフイルタ部１４（第１
図）に与えられる。マルチプレクサ３４は、各系
列（USL，USP，UCS，LSP）の楽音信号をフ
イルタチヤンネルch１〜ch４に対応して時分割
多重化するためのもので、そのための制御信号が
タイミング信号発生器３６から与えられる。各系
列（USL，USP，UCS，LSP）の楽音信号は各
サブ系列＃１，＃２，＃３毎に個別に時分割多重
化される。各サブ系列＃１〜＃３に対応してマル
チプレクサ３４から出力された並列的なデイジタ
ル楽音信号は、各サブ系列に対応して設けられた
パラレル−シリアル変換器３５に夫々入力され
る。この変換器３５は、各サブ系列＃１〜＃３の
デイジタル楽音信号を時間的にシリアルな楽音信
号S₁，S₂，S₃に夫々変換するためのもので、その
ための制御信号がタイミング信号発生器３６から
与えられる。また、タイミング信号発生器３６は
前述の同期パルスSYNCを出力する。 第３図はデイジタルフイルタ部１４の一例を大
まかなブロツク図によつて示したものである。第
２図のパラレル−シリアル変換器３５から出力さ
れた各サブ系列＃１〜＃３に対応するシリアルな
デイジタル楽音信号S₁，S₂，S₃は、フイルタ入力
制御回路３７に入力される。フイルタ入力制御回
路３７は、各楽音信号S₁，S₂，S₃のうちデイジタ
ルフイルタ主回路３８に入力すべきものとそうで
ないものとを音色パラメータTP３に応じて振分
けるためのものである。デイジタルフイルタ主回
路３８に入力すべき楽音信号（S₁，S₂，S₃のうち
１または複数）は同じフイルタチヤンネル同士で
加算混合されて、入力制御回路３７からフイルタ
主回路３８に入力される。デイジタルフイルタ主
回路３８を通さない残りの楽音信号は出力制御回
路３９を経由してデイジタルフイルタ部１４から
出力される。出力制御回路３９は、デイジタルフ
イルタ主回路３８を経由した楽音信号と経由しな
い楽音信号とを音色パラメータTP３に応じて各
サブ系列に対応する出力ラインS₁O，S₂O，S₃O
に分配するものである。 タイミング信号発生回路４０は、デイジタルフ
イルタ主回路３８におけるフイルタ演算動作を制
御するための各種タイミング信号を同期パルス
SYNCにもとづき発生し、これらの信号をデイジ
タルフイルタ主回路３８に供給する。フイルタ係
数供給回路４１はデイジタルフイルタ主回路３８
に対してフイルタ係数Ｋを供給するためのもので
あり、前述のフイルタ係数内部ROMを含んでお
り、音色パラメータTP３に応じて該ROMから
所定のフイルタ係数を読み出して供給する。ま
た、フイルタ係数供給回路４１にはフイルタ係数
外部記憶装置２０から与えられるフイルタ係数
KOの信号とフイルタ係数切換スイツチ２１の出
力信号KSとが入力されるようになつており、こ
のスイツチ出力信号KSに応じて内部ROMで読出
したフイルタ係数または外部記憶装置２０から与
えられたフイルタ係数KOの一方をデイジタルフ
イルタ主回路３８に供給する。また、フイルタ係
数供給回路４１には同期パルスSYNCとタイミン
グ信号発生回路４０の出力信号が与えられてお
り、フイルタ演算タイミングに同期してフイルタ
係数を供給するようになつている。 多系列音源（サブ系列＃１〜＃３）の使い方に
ついていくつかの例を挙げて次に説明する。 その１つは、各サブ系列＃１〜＃３で発生する
楽音信号の間で僅かなピツチずれを生じさせ、そ
れら各サブ系列の楽音信号S₁〜S₃をすべてデイジ
タルフイルタ主回路３８に通す方法である。この
使用方法に適しているのは、ストリングス及びコ
ーラス（複数の人声音）等の音色である。何故な
らば、ストリングス音色の場合、複数のサブ系列
＃１〜＃３で互いにピツチが僅かにずれた楽音信
号を発生することにより複数の弦楽器を同時に演
奏している効果を実現することができ、しかも、
どの音も固定フオルマントを含んでいるため全サ
ブ系列の楽音信号S₁〜S₃をデイジタルフイルタ主
回路３８に通して各々に固定フオルマントによる
音色成分を付与するのが望ましいからである。ま
た、コーラス音色の場合、複数のサブ系列＃１〜
＃３で互いに僅かにピツチがずれた人声音信号を
発生することにより複数の人声音をより自然に模
倣することができ、しかもどの人声音も固定フオ
ルマントを含んでいるため全サブ系列の楽音信号
をデイジタルフイルタ主回路３８に通すのが好ま
しい。この場合の制御の形態としては、例えば上
鍵盤カスタム系（UCS）でストリングス音色が
選択されたとすると、第２図のトーンジエネレー
タ２５における各サブ系列＃１〜＃３に対応する
３つのトーンジエネレータでは選択されたストリ
ングス音色に対応する楽音信号を押圧鍵に対応す
るピツチでかつ互いに僅かにずれたピツチで夫々
発生し、第３図の入力制御回路３７では上鍵盤カ
スタム系の楽音信号S₁〜S₃が入力されてきたとき
すべてのサブ系列＃１〜＃３の楽音信号S₁〜S₃を
ストリングス音色を示す音色パラメータTP３に
応じてデイジタルフイルタ主回路３８に向けて振
分ける。この方法では、各サブ系列＃１〜＃３で
夫々独立した楽音信号を形成しており、しかもそ
れら楽音信号すべてが固定フオルマントを含むも
のである。 第２の使用方法は、各サブ系列＃１〜＃３で発
生する楽音信号のピツチは同一にするが振幅エン
ベロープを夫々異らせ、そのうち特定のサブ系列
の楽音信号（S₁〜S₃のうち１乃至複数）のみをデ
イジタルフイルタ主回路３８に通す方法である。
この方法に適しているのは、ピアノ、ビブラフオ
ン及びエレクトリツクベーススなどの音色であ
る。ピアノ音色を例にして各サブ系列＃１〜＃３
で付与する振幅エンベロープの一例を示すと第４
図ａのようであり、第１のサブ系列＃１で付与す
る振幅エンベロープは響板による振幅エンベロー
プを模倣するためのものであり、第２、第３のサ
ブ系列＃２，＃３で付与する振幅エンベロープ
（＃１よりもサステインが長い）は弦による振幅
エンベロープを模倣するためのものである。この
場合、響板による音色成分は固定フオルマントで
あり、弦による音色成分は移動フオルマント（基
本周波数が変化してもスペクトル分布は変化しな
いもの）であるため、第３図の入力制御回路３７
では、第１のサブ系列＃１に対応する楽音信号S₁
をデイジタルフイルタ主回路３８に通し、他の楽
音信号S₂，S₃はデイジタルフイルタ主回路３８に
通さないように制御する。この方法では、各サブ
系列＃１〜＃３で１楽音を形成するための部分音
信号を夫々形成しており、その中の一部の部分音
が固定フオルマントを含むものである。 第３の使用方法は、各サブ系列＃１〜＃３で発
生する楽音信号の基本周波数は同じであるが、高
調波成分の帯域を異らせ、すべてのサブ系列の楽
音信号S₁〜S₃をデイジタルフイルタ主回路３８に
入力する方法である。この方法は、第４図ｂのよ
うに複数の固定フオルマントを有する音色（例え
ば人声音）を合成する場合に適している。すなわ
ち、複数の固定フオルマントのうち第１のフオル
マント（山）を第１のサブ系列＃１で発生した楽
音信号S₁によつて強調し、第２のフオルマント
（山）は第２のサブ系列＃２の楽音信号S₂によつ
て強調し、第３のフオルマント（山）は第３のサ
ブ系列＃３の楽音信号S₃によつて強調するのであ
る。この場合、サブ系列＃１では第１のフオルマ
ントの帯域に対応する高調波成分を集中的に含む
楽音信号S₁を発生し、＃２では第２のフオルマン
トの帯域に対する高調波成分を集中的に含む楽音
信号S₂を発生し、＃３では第３のフオルマントの
帯域に対応する高調波成分を集中的に含む楽音信
号S₃を発生する。広帯域にわたつて均等に高調波
成分を含む楽音信号を１度に作るのは困難である
ため、各サブ系列＃１〜＃３で帯域を分担させる
この方法は極めて有効である。この方法では、各
サブ系列＃１〜＃３で１楽音を形成するための部
分音信号を夫々形成しており、しかもそのすべて
の部分音が固定フオルマントを含むものである。 第４の使用方法は、各サブ系列＃１〜＃３で発
生する楽音信号のピツチは同じにするが、その音
量レベルを互いに異なる特性でキースケーリング
し、そのうち特定のサブ系列の楽音信号（S₁〜S₃
のうち１または複数）のみをデイジタルフイルタ
主回路３８に通す方法である。この方法は、オー
ボエやバスーンのようなダブルリード楽器の音色
に適している。そのような種類の音色にあつて
は、基本周波数の音域が高くなると移動フオルマ
ントによる成分が強くなり、低くなると固定フオ
ルマントによる成分が強くなる。従つて、各サブ
系列＃１〜＃３で発生する楽音信号の音量レベル
を、鍵の音高すなわち基本周波数に応じて、例え
ば第４図ｃに示すように異なる特性でキースケー
リングし、低音域を強調したサブ系列＃１の楽音
信号S₁をデイジタルフイルタ主回路３８に通すこ
とにより低音域の鍵に対応する楽音に固定フオル
マントを付与する。高音域を強調したサブ系列
＃３の楽音信号S₃はデイジタルフイルタ主回路３
８に通さないが、事実上キースケーリングを施さ
なかつたサブ系列＃２の楽音信号S₂をデイジタル
フイルタ主回路３８に通すか否かは定常的な音色
の性質に従つて適宜決定すればよい。 第５の使用方法は、各サブ系列＃１〜＃３でフ
イート系が異なる楽音信号を夫々発生し、そのう
ち特定のサブ系列の楽音信号（S₁〜S₃のうち１ま
たは複数）のみをデイジタルフイルタ主回路３８
に通す方法である。これは、特定のフイート系の
みに固定フオルマントを付与する場合に適してい
る。 第６の使用方法は、各サブ系列＃１〜＃３で波
形形状の異なる音源信号（正弦波、矩形波、のこ
ぎり波等）を夫々発生し、ものうち特定の音源信
号のみ（例えば矩形波とのこぎり波）をデイジタ
ルフイルタ主回路３８に通す方法である。 尚、上記では、音色選択装置１２における１ス
イツチの操作によつて選択可能な１つの音色に対
応する複数の楽音信号を各サブ系列＃１〜＃３で
夫々異なる手法によつて発生し、これらを合成す
ることにより、選択された１音色に対応する楽音
信号を形成することを前提としている。しかし、
これに限らず、個々のサブ系列＃１〜＃３で全く
異なる音色の楽音信号を夫々発生し、そのうち固
定フオルマントを付与すべき楽音信号（S₁〜S₃の
うち１または複数）のみをデイジタルフイルタ主
回路３８に入力するように制御することも可能で
ある。 第３図において、デイジタルフイルタ主回路３
８は極フイルタ４２とゼロフイルタ４３とを含ん
でおり、両フイルタ４２，４３は直列に接続され
ている。極フイルタとはフイルタ特性（振幅周波
数特性）の山の部分を制御できるものであり、ゼ
ロフイルタとはフイルタ特性の谷の部分を制御で
きるものである。例えば人声音において男声の
「ア」の振幅周波数特性は第５図ａの実線のよう
になるが、これを極フイルタだけで実現しようと
すると谷の部分が破線のようになつてしまい、十
分にレベルが落ちない。これは、極フイルタだけ
では振幅周波数特性の山の部分の重ね合わせでし
か該特性を設定できないことによる。そこで、極
フイルタに対してゼロフイルタを直列に設け、所
望の周波数成分のレベルを十分に落すように該ゼ
ロフイルタの特性を設定すれば、第５図ａの実線
のように谷の部分のレベルを十分に落すことがで
きる。第５図ｂはブラス系の音色の振幅周波数特
性を示す図であり、極フイルタ単独では実現が困
難なものであるが、極フイルタとゼロフイルタの
組合せによれば実現可能である。すなわち、低域
成分のレベルを下げるように（零点が周波数ゼロ
になるように）ゼロフイルタの特性を設定し、レ
ベルの高い高域の特性は極フイルタによつて設定
すればよい。第５図ｃに示すようなストリング系
音色の振幅周波数特性も、極フイルタ単独では実
現が困難であるが、ゼロフイルタと極フイルタを
組合せて所定の周波数が零点となるようにゼロフ
イルタの特性を設定すれば実現可能である。上述
したいくつかの例のように、極フイルタとゼロフ
イルタとを直列的に組合せれば、複雑な周波数特
性を実現するこことでき、有利である。 一般に、極フイルタは、現在のデイジタル信号
入力と過去のｎサンプル数分のデイジタル信号出
力の各々に係数K_i（ただしｉ＝１，２，…ｎ）に
よる重みづけをしたものと総和を入力側に帰還す
る閉ループを有するものであつて、第６図に示す
ような無限インパルス応答フイルタ（以下IIRフ
イルタという）によつて表現される。また、ゼロ
フイルタは、現在及び過去のｎサンプル数分のデ
イジタル信号入力の各々に係数K_i（ただしｉ＝１，
２，…ｎ）による重みづけをしたものの総和を出
力するものであつて、第７図に示すような有限イ
ンパルス応答フイルタ（以下FIRフイルタとい
う）によつて表現される。第６図及び第７図にお
いて、参照番号４４，４５を付したブロツクのよ
うに「遅延」と記入されたブロツクは遅延回路を
示し、入力されたデイジタル波形信号をその１サ
ンプリング時間に相当する時間だけ夫々遅延する
ものである。参照番号４６，４７を付したブロツ
クのように三角形で示されたブロツクはフイルタ
係数K₁〜K_oをデイジタル波形信号に乗算するた
めの乗算器である。参照番号４８，４９のように
＋記号が記入されたブロツクは加算器を示す。 IIRフイルタの一種としてラテイス型フイルタ
が有り、このラテイス型フイルタは音声合成に適
したフイルタとして知られている。しかも、この
ラテイス型フイルタは、他の型式に比べて乗算器
の数が少なくて済み、ハードウエアを小型化でき
るという利点があると共に、フイルタ係数のビツ
ト数が少なく済み、かつ、望みのフイルタ特性に
対して係数の設定の仕方が確立されているという
利点がある。そこで、この実施例では極フイルタ
の好ましい一例として、ラテイス型フイルタを使
用するものとする。 ラテイス型フイルタの基本型式を示すと第８図
ａのようであり、同図ｂ，ｃはその基本型式を等
価的に変換した型式を夫々示す。同図における各
回路素子の表わし方は第６図、第７図と同一であ
り、参照番号５０乃至５５で示されたものが１サ
ンプリング時間の遅延回路、５６，５７のように
三角形で表わされたものが乗算器、５８，５９の
ように＋記が記入されたものが加算器（もしくは
引算器）である。図では、１段の（１サンプリン
グ時間の遅延に対応する）フイルタユニツトが示
されているが、これらのフイルタユニツトを適宜
個数縦続接続してラテイス型の極フイルタ回路を
構成する。フイルタ係数K_iの添字ｉはｉ段目（ｉ
＝１，２，３，…ｎ）のフイルタユニツトの係数
であることを示している。遅延回路５０，５１，
５２は１サンプリング時間前の信号を前段のフイ
ルタユニツトにフイードバツクするためのもので
あり、実際回路においては１サンプリング時間か
ら演算回路における時間遅れ分を引い時間がその
遅延時間として設定される。最終段のフイルタユ
ニツトでは自己の出力信号がフイードバツクされ
るようになつている。そのために、出力側に遅延
回路５３，５４，５５が余分に設けられており、
最終段のフイルタユニツトの出力とそのフイード
バツク入力との間に１サンプリング時間に相当す
る時間遅れを設定するようになつている。尚、第
８図ｃに示す型式のラテイス型フイルタが乗算器
の数が最も少ないので、これを用いるのが有利で
ある。 デイジタルフイルタ主回路３８（第３図）にお
ける極フイルタ４２を第８図ｃに示す型式のラテ
イス型フイルタによつて構成した一例を第９図に
示す。この極フイルタ４２は12段のラテイス型フ
イルタから成るもので、各段のフイルタユニツト
をＬ１乃至Ｌ１２なる符号で示す。第９図におけ
る極フイルタ４２は乗算器における演算時間遅れ
を考慮して構成されている。同じく演算時間遅れ
を考慮して構成したデイジタルフイルタ主回路３
８（第３図）におけるゼロフイルタ４３の一例を
第１０図に示す。このゼロフイルタ４３は２次の
ゼロフイルタ（２サンプリング時間分の遅延要素
を含むゼロフイルタ）であるので、単純には第７
図のFIRフイルタにおいて遅延回路４４を２段分
だけ縦続接続した構成とすればよいのであるが、
演算時間遅れ及びその他の要素を考慮して第１０
図のように構成するものとする。 第９図及び１０図の説明の前に、この極フイル
タ４２及びゼロフイルタ４３に入力されるデイジ
タル楽音信号のデータ形式について説明する。一
例として、１つの楽音信号が24ビツトのデイジタ
ルデータから成るとすると、第２図の制御回路１
３からライン１６を介して第３図のデイジタルフ
イルタ部１４に与えられる各サブ系列のシリアル
楽音信号S₁，S₂，S₃は、夫々１信号につき24タイ
ムスロツトを使用して時間的にシリアル化されて
おり、かつ、この24タイムスロツト分のシリアル
楽音信号が４フイルタチヤンネル分時分割多重化
されている。従つて、各サブ系列のシリアル楽音
信号S₁，S₂，S₃における楽音波形振幅の１サンプ
リング周期は「24×４＝96タイムスロツト」とな
る。この１サンプリング周期内の順次タイムスロ
ツトに１乃至９６の番号を付けて図示したものが
第１１図ａである。第１１図ｂは各タイムスロツ
トに対応するシリアル楽音信号S₁，S₂，S₃のデー
タ内容を示したものである。第１１図ａ，ｂに示
すタイミングは、各サブ系列のシリアル楽音信号
S₁，S₂，S₃に共通である。第１１図ｂに示すよう
に、シリアル楽音信号S₁，S₂，S₃においては、第
１タイムスロツト乃至第24タイムスロツトにフイ
ルタチヤンネch１（上鍵盤ソロ系USL）のシリ
アル楽音信号データ、第25乃至第48タイムスロツ
トにフイルタチヤンネルch２（上鍵盤スペシヤ
ル系USP）のシリアル楽音信号データ、第44乃
至第72タイムスロツトにフイルタチヤンネルch
３（上鍵盤カスタム系UCS）のシリアル楽音信
号データ、第73乃至第96タイムスロツトにフイル
タチヤンネルch４（下鍵盤スペシヤル系LSP）
のシリアル楽音信号データ、が夫々割当てられて
いる。24タイムスロツト毎の各楽音信号データに
おいて、最初のタイムスロツト（第１，第25，第
49，第73タイムスロツト）には最下位ビツト
LSBが割当てられており、以下遅いタイムスロ
ツトになるほど重みが増し、23番目のタイムスロ
ツト（第23，第47，第71，第95タイムスロツト）
に最上位ビツトMSBが割当てられ、最後のタイ
ムスロツト（第24，第48，第72，第96タイムスロ
ツト）にはサインビツトSB割当てられる。 第９図に戻り、１段目のフイルタユニツトＬ１
について説明すると、参照番号６１は引算器とし
て機能する加算器、６２，６３は加算器、６４は
乗算器、６５，６６，６７は遅延回路である。遅
延回路６５〜６７のブロツク内に示された数字３
２Ｄは32タイムスロツト分の遅延を行なうことを
示している。FS−INは楽音信号の順向入力端
子、FS−OUTは楽音信号の順向出力端子、BS
−INは逆向入力子、BS−OUTは逆向出力端子、
である。他のユニツトＬ２乃至Ｌ１２もユニツト
Ｌ１と同一構成であり、各ユニツトＬ１乃至Ｌ１
１の順向出力端子FS−OUTがその次段のユニツ
トＬ２乃至Ｌ１２の順向入力端子FS−INに接続
され、各ユニツトＬ２乃至Ｌ１２の逆向出力端子
BS−OUTがその前段のユニツトＬ１乃至Ｌ１１
の逆向入力端子BS−INに接続される。 フイルタユニツトＬ１の加算器（機能としては
引算器）６１においては、順向入力端子FS−IN
から入力された楽音信号を逆向入力端子BS−IN
及び遅延回路６６を介して次段のユニツトＬ２か
らフイードバツクされた楽音信号から引算する。
この加算器６１の出力が乗算器６４に入力され、
フイルタ係数K₁が乗算される。この係数K₁の添
字１は１段目のユニツトＬ１に対応する係数であ
ることを示す。乗算器６４の出力は加算器６２に
与えられ、端子FS−IN及び遅延回路６５を介し
て与えられる入力楽音信号と加算される。ここ
で、遅延回路６５を設けた理由は、乗算器６４に
おける演算時間遅れに合わせるためである。すな
わち、この例では、乗算器６４の演算時間遅れが
32タイムスロツトとなるように設計されており、
この遅れに合わせるために遅延回路６５では32タ
イムスロツト分の遅延を行なうのである。加算器
６２の出力は出力端子FS−OUTを経由して次段
のユニツトＬ２に入力される。 ところで、加算器６１の出力と次段のユニツト
Ｌ２から遅延回路６６を経由してこの加算器６１
にフイードバツクされる信号との間には１サンプ
リング周期に相当する時間遅れがなければならな
いわけであるが、これは次のように満たされてい
る。次段のユニツトＬ２の乗算器６８から加算器
６９を経由した楽音信号がユニツトＬ１の逆向入
力端子BS−INに入力され、これが遅延回路６６
を経由して加算器６１に入力されている。従つ
て、加算器６１の出力信号は、乗算器６４で32タ
イムスロツト遅延され、その後、次段の乗算器６
８で32タイムスロツト遅延され、更に遅延回路６
６で32タイムスロツト遅延され、結局合計96タイ
ムスロツト遅延されて該加算器６１にフイードバ
ツクされることになる。前述の通り、シリアル楽
音信号S₁乃至S₃の１サンプリング周期は96タイム
スロツトであるので、上記のように必要な遅延時
間が確保されていることになる。 逆向出力端子BS−OUTに信号を与える加算器
６３（Ｌ２では６９）は、乗算器６４（Ｌ２では
６８）の出力と遅延回路６６及び６７（Ｌ２では
７０，７１）を経由して与えられる次段のユニツ
トＬ２（Ｌ２ではＬ３）からのフイードバツク信
号とを加算するためのものである。遅延回路６６
の出力に対応する乗算器６４の出力は遅延回路６
６の出力タイミングよりも32タイムスロツト遅れ
ている。この遅れに見合つた時間遅れを設定する
ために遅延回路６７が設けられている。 尚、最終段のユニツトＬ１２は自己の出力楽音
信号をフイードバツクするようになつている。そ
のため、前述のような次段ユニツトの乗算器にお
ける32タイムスロツトの時間遅れは見込めないの
で、ユニツトＬ１２の順向出力端子FS−OUTの
出力信号を逆向入力端子BS−INにフイードバツ
クするループに32タイムスロツトの時間遅れを設
定するための遅延回路７２を設けるものとする。 尚、以下では、１段目のフイルタユニツトＬ１
の順向入力端子FS−IN及び逆向出力端子BS−
OUTを特定するめにFS_i及びBS₀なる符号を用
い、最後のフイルタユニツトＬ１２の順向出力端
子FS−OUT及び逆向入力端子BS−INを特定す
るためにFS₀及びBS_iなる符号を用いる。 第１０図に示すゼロフイルタ４３において、２
次のゼロフイルタは乗算器７３，７４と、加算器
７５，７６及び遅延回路７７，７８，７９によつ
て構成されている。この２次ゼロフイルタの１段
目は、入力楽音信号が与えられる乗算器７３と、
この乗算器７３の出力信号を64タイムスロツト遅
延する遅延回路７７と、この遅延回路７７の出力
信号と入力楽音信号とを加算する加算器７５とか
ら成る。乗算器７３には１段目のゼロフイルタに
対応するフイルタ係数K₁₃が与えられる。乗算器
７３，７４における演算時間遅れは前述と同様32
タイムスロツトであるとする。従つて、乗算器７
３と遅延回路７７における遅延時間は合計96タイ
ムスロツトであり、丁度１サンプリング周期とな
る。従つて、加算器７５では現サンプリング時間
の楽音信号とその１サンプリング時間前の楽音信
号にフイルタ係数K₁₃を掛けた信号とが加算され
る。２段目のゼロフイルタは、入力楽音信号を
128タイムスロツト遅延する遅延回路７８と、こ
の遅延回路７８の出力信号にフイルタ係数K₁₄を
乗算する乗算器７４と、この乗算器７４の出力信
号を32タイムスロツト遅延する遅延回路７９と、
この遅延回路７９の出力信号と加算器７５の出力
信号とを加算する算器７６とか成る。回路７８，
７４，７９による遅延時間の合計は192タイムス
ロツトであり、丁度２サンプリング周期となる。
従つて、加算器７６では、２サンプリング時間前
の楽音信号にフイルタ係数K₁₄を掛けた信号と加
算器７５の出力信号とが加算される。つまり、加
算器７５及び７６においては、現サンプリング時
間の楽音信号と、その１サンプリング時間前の楽
音信号にフイルタ係数K₁₃を掛けた信号と、その
２サンプリング時間前の楽音信号にフイルタ係数
K₁₄を掛けた信号との総和が求められる。こうし
て、加算器７６からは２次ゼロフイルタの出力信
号が得られる。 加算器７６の出力信号は遅延回路８０で64タイ
ムスロツト遅延されて乗算器８１に入力される。
乗算器８１はゼロフイルタ４３の出力ゲインを制
御するために設けられたもので、ゲイン制御用の
係数K₁₅が入力されている。前述の係数K₁₃，K₁₄
はゼロフイルタ４３のフイルタ特性設定に関与す
るが、この係数K₁₅はフイルタ特性設定には関与
せず、ゼロフイルタ全体のゲインを設定するもの
である。乗算器８１における演算時間遅れは前述
と同様に32タイムスロツトであり、64タイムスロ
ツトの遅延を行なう遅延回路８０は、このゲイン
制御用の回路８０，８１における信号遅延時間を
１サンプリング周期（96タイムスロツト）に同期
させるために設けらたものである。 尚、ゼロフイルタ４３の１段目の回路７３，７
７，７５及び２段目の回路７８，７４，７９，７
６及びゲイン制御用回路８０，８１の各々におけ
る検出回路７７，７８，７９，８０の挿入箇所は
図示の箇所に限らず、要は１段目で１サンプリン
グ時間、２段目で２サンプリング時間、ゲイン制
御段で１サンプリング時間の遅延が設定されるよ
うになつていればよい。例えば、乗算器７３の入
力側に遅延回路７７を設け、遅延回路７８と７９
の位置を入れ替え、乗算器８１の出力側に遅延回
路８０を設けるようにしてもよい。しかし、後述
するようにこの実施例では各フイルタ係数K₁〜
K₁₅は時間的にシリアルなデータ形式でデイジタ
ルフイルタ主回路３８に与えられるようになつて
おり、各乗算器６４，６８，…８２，７３，７
４，８１は所定の時間関係でシリアル演算を行な
うようになつている。そのため、各乗算器６４，
６８，…８２，７３，７４，８１に対する信号の
入力タイミングを適切に制御する必要があり、そ
の目的のために第１０図に示す箇所に遅延回路７
７，７８，７９，８０が設けられている。 第９図及び第１０図の極フイルタ４２及びゼロ
フイルタ４３における入力信号と出力信号との間
の時間遅れは、極フイルタ４２では12段のフイル
タユニツトＬ１〜Ｌ１２の各々で32タイムスロツ
トの遅れがあるため合計384タイムスロツトすな
わち４サンプリング周期であり、ゼロフイルタ４
３では３サンプリング周期である。 極フイルタ４２及びゼロフイルタ４３のフイル
タ係数K₁〜K₁₅は、フイルタ係数供給回路４１
（第３図）から与えられる。このフイルタ係数K₁
〜K₁₅は所定の乗算器６４，６８，…８２，７
３，７４，８１にパラレルに与えられるようにな
つていてもよいが、この実施例ではフイルタ係数
供給回路４１からデイジタルフイルタ主回路３８
に与えられるフイルタ係数Ｋは各フイルタ係数
K₁〜K₁₅を時間的にシリアル化したものとなつて
いる。シリアル化さたたフイルタ係数Ｋのフオー
マツトは第１２図に例示されている。一例とし
て、１つのフイルタ係数は８ビツトのデイジタル
データであり、15個のフイルタ係数K₁〜K₁₅の全
ビツト数は120ビツトである。従つて、１音色
（１フイルタチヤンネル）分のフイルタ係数K₁〜
K₁₅のシリアル化に要するタイムスロツト数は
120であり、これらを４フイルタチヤンネ分時分
割送出するのに要するタイムスロツト数は「120
×４＝480」である。このフイルタ係数Ｋのシリ
アル時分割送出の１サイクル時間（480タイムス
ロツト）はシリアル楽音信号の５サンプリング周
期（480÷96＝５）に相当する。 第１２図ａを参照すると、１チヤンネル分のフ
イルタ係数シリアルデータＫは、ゼロフイルタ４
３の後段に対応するものから順に（K₁₅，K₁₄，
K₁₃の順に）送出され、次いで極フイルタ４２の
後段に対応するものから順に（K₁₂，K₁₁…K₂，
K₁の順に）送出されるようになつている。そし
て、８ビツト毎の個々のフイルタ係数のシリアル
データにおいてはサインビツトSBを先頭に上位
のビツトから順に送出される（MSBは最上位ビ
ツトを示し、LSBは最下位ビツトを示す）。デイ
ジタルフイルタ主回路３８の内部ではフイルタ係
数シリアルデータＫを順送りにシフトして、個々
のフイルタ係数K₁〜K₁₅をシリアル・パラレル変
換し、所定の乗算器６４，６８，…８２，７３，
７４，８１（第９図、第１０図）に供給するよう
になつている。１チヤンネルにつき第１２図ａに
示すような形式でシリアル化されたデータＫは、
更に同図ｂに示すように各フイルタチヤンネル
cH１〜ch４の間で（ch１，ch２，ch３，ch４の
順で）時分割多重化されている。 第１３図は、第１図、第３図におけるデイジタ
ルフイルタ部１４の更に詳細な実施例を示すもの
である。詳しくは、第１３図は第１図及び第３図
に示されたデイジタルフイルタ部１４として使用
することが可能な１つのデイジタルフイルタ回路
装置（チツプ）DFCの内部構成を示すブロツク
図である。第１図におけるデイジタルフイルタ部
１４は、第１３図に示すようなデイジタルフイル
タ回路装置DFCを１個だけ用いて構成してもよ
いし、後述のように該装置DFCを複数個組合せ
て構成してもよい。第１３図においては、第３図
に示された各回路３７〜４３に対応する部分に同
一符号が付されている。すなわち、１つのデイジ
タルフイルタ回路装置DFCは、大別すると、第
３図と同様に、フイルタ入力制御回路３７、デイ
ジタルフイルタ主回路３８、出力制御回路３９、
タイミング信号発生回路４０及びフイルタ係数供
給回路４１を含んでおり、デイジタルフイルタ主
回路３８は12段のラテイス型フイルタら成る極フ
イルタ４２（第９図参照）と２次のゼロフイルタ
４３（第１０図参照）とを含んでいる。。 楽音信号入力端子I₁，I₂，I₃には各サブ系列
＃１〜＃３に対応するシリアルデイジタル楽音信
号S₁，S₂，S₃が夫々印加される。フイルタ入力制
御回路３７は、該端子I₁〜I₃から与えられる各信
号S₁〜S₃を個別にゲートするためのアンド回路８
３，８４，８５と、これらのアンド回路８３〜８
５ら出力されたシリアル楽音信号を加算するため
のシリアル加算器８６とを含んでいる。デイジタ
ルフイルタ主回路３８は、前述の極フイルタ４２
とゼロフイルタ４３のほか、これらのフイルタ４
２，４３の接続組合せを切換えるためのセレクタ
８７，８８，８９を含んでいる。セレクタ８７の
第１の入力Ａには、入力端子F_iから与えられた楽
音信号が入力され、第２の入力Ｂにはシリアル加
算器８６から出力されたシリアル楽音信号S_iが入
力され、第３の入力Ｃにはゼロフイルタ４３の出
力信号Z₀が入力される。セレクタ８７の出力Ｓか
ら出力されたシリアル楽音信号（これをFSで示
す）は極フイルタ４２の１段目のフイルタユニツ
トＬ１の順向入力端子FS_i（第９図参照）に入力さ
れる。また、極フイルタ４２の１段目のフイルタ
ユニツトＬ１の逆向出力端子BS₀（第９図参照）
は出力端子B₀に与えられる。 極フイルタ４２の最終段のフイルタユニツトＬ
１２の順向出力端子FS₀（第９図参照）は遅延回
路７２に与えられると共に出力端子F₀及びセレ
クタ８９の第２の入力Ｂに与えられる。セレクタ
８９の第１の入力Ａには前記シリアル加算器８６
から出力されたシリアル楽音信号S_iが入力され
る。このシリアル楽音信号S_i及び前記セレクタ８
７から出力されたシリアル楽音信号FSは、共に、
入力端子I₁〜I₃に与えられるシリアル楽音信号S₁
〜S₃と同一のデータフオーマツトであり、タイミ
ングも同じである。（第１１図ｂ参照）。第１３図
の遅延回路７２は第９図の遅延回路７２と同じ働
きをするものである。この遅延回路７２の出力信
号はセレクタ８８の第２の入力Ｂに与えられる。
セレクタ８８の第１の入力Ａには入力端子B_iから
与えられるシリアル楽音信号が加わり、その出力
Ｓは極フイルタ４２の最後のフイルタユニツトＬ
１２の逆向入力端子BS_i（第９図参照）に接続さ
れている。また、前記セレクタ８９の出力Ｓはゼ
ロフイルタ４３の入力端子ZS_i（第１０図参照）に
接続されている。ゼロフイルタ４３の出力端子
ZS_i（第１０図参照）から出力されたシリアル楽音
信号Z₀は前述の通りセレクタ８７の入力Ｃに与え
られると共に出力制御回路３９のアンド回路９
０，９１，９２に与えられる。 デイジタルフイルタ主回路３８においては、一
例として、極フイルタ４２とゼロフイルタ４３の
接続を３通りに切換えることができる。その１つ
は、極フイルタ４２を前段にし、ゼロフイルタ４
３を後段にして、両者を直列接続するものであ
る。もう１つは、その逆に、ゼロフイルタ４３を
前段にし、極フイルタ４２を後段にして、両者を
直列接続するものである。更にもう１つは、極フ
イルタ４２を単独で用い、ゼロフイルタ４３への
結線は行なわないようにするものである。このよ
うな極フイルタ４２とゼロフイルタ４３の接続切
換えは、デイジタルフイルタ部１４として複数個
のデイジタルフイルタ回路装置DFCを組合せて
使用する場合に有効に機能する。極フイルタ４２
とゼロフイルタ４３の接続切換えを制御するため
に、制御コードＣ１，Ｃ２がセレクタ８７，８
８，８９に入力される。 接続切換え態様の詳細及び制御コードＣ１，Ｃ
２の内容についは後で詳述することにし、当面は
１個のデイジタルフイルタ回路装置DFCを単独
でデイジタルフイルタ部１４として使用し、極フ
イルタ４２を前段に、ゼロフイルタ４３を後段に
して両者を直列接続するものとして説明を進め
る。その場合、制御コードＣ１，Ｃ２は共に信号
“１”とされる。セレクタ８７コードＣ１，Ｃ２
の“11”により入力Ｂを選択し、セレクタ８８で
はコードＣ２の“１”により入力Ｂを選択し、セ
レクタ８９ではコードＣ２の“１”により入力Ｂ
を選択する。従つて、入力制御回路３７のシリア
ル加算器８６から出力されたシリアル楽音信号S_i
がセレクタ８７を介して信号FSとして極フイル
タ４２の順向入力端子FS_iに入力され、この極フ
イルタ４２の順向出力端子FS₀の出力信号がセレ
クタ８９を介してゼロフイルタ４３の入力端子
ZS_iに入力され、かつ該順向出力端子FS₀の出力
信号を遅延回路７２で32タイムスロツト遅延した
信号がセレクタ８８を介して極フイルタ４２の逆
向入力端子BS_iにフイードバツクされる。こうし
て極フイルタ４２を前段に、ゼロフイルタ４３を
後段にして両者が直列接続される。 タイミング信号発生回路４０は、端子Ｔ１を介
して入力された同期パルスSYNCにもとづき、シ
リアルフイルタ演算を制御するための所定のタイ
ミング信号KL，LD，SH、及びシリアルフイル
タ係数Ｋにおける各フイルタチヤンネルch１〜
ch４の時分割タイミングに同期したチヤンネル
選択コードKch、及びシリアル楽音信号S₁〜S₃に
おける各フイルタチヤンネルch１〜ch４の時分
割タイミングに同期したチヤンネル選択コード
Sch及びフイルタ係数をシリアル化するための同
期パルスKSYNC、を夫々発生する。タイミング
信号KL，LD，SHはライン９５を介して極フイ
ルタ４２の１段目のフイルタユニツトＬ１（第９
図参照）に供給される。フイルタ係数供給回路４
１から出力されたフイルタ係数のシリアルデータ
Ｋも極フイルタ４２の１段目のユニツトＬ１に供
給される。後述するように、シリアルフイルタ係
数データＫは極フイルタ４２内の各段を順次シフ
トされていき、更にライン９３を経てゼロフイル
タ４３に入り、このゼロフイルタ４３内の各段で
も順次シフトされ、最終的にシリアル形式からパ
ラレル形式に変換されて、所定の段に各係数K₁
〜K₁₅が分配されるようになつている。タイミン
グ信号KL，LD，SHはシリアルフイルタ係数Ｋ
をパラレル変換するために利用される。従つて、
これらの信号KL，LD，SHはライン９４を経て
ゼロフイルタ４３にも与えられる。後述するよう
に、信号KLはフイルタ４２，４３の各段に同時
に与えられるが、信号SH，LDはシリアルフイル
タ係数Ｋと同様に各段で順次シフトされる。 ライン９５を介して極フイルタ４２の１段目に
入力される各タイミング信号KL，LD，SHの一
例を示すと第１４図のようである。また、セレク
タ８７を介して極フイルタ４２の一段目のフイル
タユニツトＬ１に入力されるシリアル楽音信号
FSの時分割チヤンネル状態（つまりS₁〜S₃の時
分割チヤンネル状態）ch１〜ch４を示すと、第
１４図のFS欄のようである。同様に、第１４図
のＫの欄には、ライン９６を介して極フイルタ４
２の１段目のユニツトＬ１に与えられるシリアル
フイルタ係数データＫの時分割チヤンネル状態
ch１〜ch４が示されている。第１４図において、
信号波形図に添えて記した数字は１サンプリング
周期内のタイムスロツトの順位を示す番号（第１
１図ａに示もの）を示す。第１４図に示した信号
FS及びデータＫの細部は第１１図ｂ及び第１２
図ａに示した通りである。 シリアルフイルタ係数データＫ及びタイミング
信号KL，LDの発生パターンは楽音信号FSの５
サンプリング周期を１サイクルとして繰返すもの
である。この５サンプリング周期の各々を第１乃
至第５サンプリング周期とすると、タイミング信
号KLは、第１サンプリング周期の第23タイムス
ロツト、第２サンプリング周期の第47タイムスロ
ツト、第３サンプリング周期の第71タイムスロツ
ト、第４サンプリング周期の第95タイムスロツ
ト、で夫々パルスが発生する信号であり、その１
周期は120タイムスロツトである。また、タイミ
ング信号LDはKLと同じく120タイムスロツトを
１周期とする信号であり、KLよりも１タイムス
ロツト遅れてパルスが発生する信号である。シリ
アルフイルタ係数データＫにおいては、前述の通
り１チヤンネルのフイルタ係数に対して120タイ
ムスロツトが割当てられている。まず、第１サン
プリング周期の第23タイムスロツトから第２サン
プリング周期の第46タイムスロツトまでの120タ
イムスロツトにおいてチヤンネルch１のフイル
タ係数Ｋが割当てられ、以下、信号KLのタイミ
ングに同期して120タイムスロツト毎にチヤンネ
ルch２，ch３，ch４の係数Ｋが順次割当てられ
ている。タイミング信号SHは24タイムスロツト
の周期で第24，第48，第72，第96タイムスロツト
毎に繰返し発生するものである。 タイミング信号発生回路４０から発生されたチ
ヤンネル選択コードKchは、第１４図のＫ欄に示
すようなフイルタ係数Ｋの時分割チヤンネルタイ
ミングに同期して各チヤンネルch１〜ch４を示
すコード内容を示す。また、他方のチヤンネル選
択コードSchは、第１４図のFS欄に示すようなシ
リアル楽音信号FSの時分割チヤンネルタイミン
グに同期して各チヤンネルch１〜ch４を示すコ
ード内容を示す。 フイルタ係数供給回路４１は、フイルタ係数
ROM９７と、音色パラメータTP３に応じてこ
のROM９７の読み出しを制御するための回路と
を含んでいる。音色パラメータTP３に応じて
ROM９７の読み出しを制御するための回路は、
シフトレジスタ９８、ラツチ回路９９、書込み及
び読出し自在なランダムアクセスメモリ（以下
RAMという）１００、セレクタ１０１を含んで
いる。音色パラメータTP３はシリアル化された
パラメータデータPDから成り、シフトレジスタ
９８とラツチ回路９９はこのシリアルデタPGを
パラレル変換するシリアル／パラレル変換器とし
て機能する。音色選択装置１２（第１図）は、音
色パラメータTP３を示す情報として、シリアル
化されたパラメータデータPDと、そのシリアル
化の基準タイミングを示すタイミングパルスPE
とを出力し、端子Ｔ２，Ｔ３を介してデイジタル
フイルタ部１４に供給する。このように音色パラ
メータTP３をシリアルデータ化することによつ
て音色選択装置１２からデイジタルフイルタ部１
４への配線を簡略化することができるので有利で
ある。 音色選択装置１２の一例は第１５図に示されて
いる。複数の音色選択スイツチTC−SWが設け
られており、その出力がエンコーダ１０２に入力
される。奏者によつて音色選択スイツチTC−
SWのいずれかが操作されると、そのスイツチを
示すコード信号がエンコーダ１０２から出力され
る。また、スイツチTC−SWが操作されたとき、
ラツチ回路１０３のロード制御入力Ｌにアンド回
路１０４からロードパルスが与えられ、エンコー
ダ１０２の出力コード信号がラツチ回路１０３に
取り込まれる。ラツチ回路１０３にラツチされた
コード信号すなわち選択された音色を示すコード
信号は音色パラメータメモリ１０５のアドレス入
力に与えられる。音色パラメータメモリ１０５は
選択可能な各種音色に対応して音色パラメータを
示すデータを予じめ記憶したもので、ラツチ回路
１０３から与えられるコード信号に従つて選択さ
れた音色に対応する音色パラメータデータを読み
出す。このうちデイジタルフイルタ部１４に与え
られるべきパラメータデータTP３はラツチ回路
１０６に並列的に入力される。ラツチ回路１０６
のロード制御入力Ｌにはアンド回路１０４から出
力されたロードパルスが遅延フリツプフロツプ１
０７を介して与えられる。従つて、ラツチ回路１
０６のラツチタイミングはラツチ回路１０３のそ
れよりも僅かに遅れている。これはラツチ回路１
０３にラツチされたコード信号に対応する音色パ
ラメータTP３がメモリ１０５から確実に読み出
されるのを待つてラツチ回路１０６のラツチ動作
を行なうようにするためである。 音色パラメータTP３は例えば10ビツトのデイ
ジタルデータであり、そのうち５ビツトが選択さ
れた音色を表わす音色コードTCであり、３ビツ
トが各サブ系列＃１〜＃３の楽音信号S₁〜S₃のう
ちどれをデイジタルフイルタ主回路３８に通すべ
きかを示すフイルタイネーブル信号FF１，FE
２，FE３であり、２ビツトがこの音色を付与す
べき楽音信号がどの系列（USL，USP，UCS，
LSP）のものであるか、すなわちどのフイルタチ
ヤンネルch１〜ch４にこの音色を付与すべきか、
を示すチヤンネルコードCHである。ラツチ回路
１０６は10個のラツチ箇所を有ししており、パラ
メータTP３の各ビツトを夫々ラツチする。ラツ
チ回路１０６の各ラツチ箇所の出力信号は10個の
アンド回路１０８，１０９，１１０の一方入力に
夫々入力される。 シフトレジスタ１１１は11ステージを有してお
り、遅延フリツプフロツプ１０７から第１ステー
ジに与えられたパルス信号をクロツクパルスφに
従つて順次シフトする。シフトレジスタ１１１の
第１ステージから第10ステジまでの出力信号が10
個のアンド回路１０８，１０９，１１０の他方入
力に夫々入力される。各アンド回路１０８，１０
９，１１０の出力がすべてオア回路１１２に入力
されるようになつており、このオア回路１１２の
出力信号が音色パラメータTP３のシリアルデー
タPDとしてデイジタルフイルタ部１４に与えら
れる。シフトレジスタ１１１の第11ステージの出
力信号はフリツプフロツプ１１３のセツト入力Ｓ
に与えられると共にタイミングパルスPEとして
デイジタルフイルタ部１４に与えられる。 シフトレジスタ１１１における入力パルスのシ
フトタイミングを１乃至１１で示し、このタイミ
ングに対応するシリアルデータPDの状態の一例
を示すと、第１６図のようになる。また、タイミ
ングパルスPEは同図に示すようにタイミング１
１で、つまりシリアルデータPDの送出を終えた
直後に、発生する。 オア回路１１４にはすべての音色選択スイツチ
TC−SWの出力信号が入力されるようになつて
おり、いずれかのスイツチが押圧されたとき該オ
ア回路１１４の出力が信号“１”となる。オア回
路１１４の出力信号はアンド回路１０４に加わる
と共にフリツプフロツプ１１３のリセツト入力Ｒ
に加わる。フリツプフロツプ１１３の出力Ｑは遅
延フリツプフロツプ１１５でクロツクパルスφの
１周期時間だけ遅延された後アンド回路１０４に
加わる。通常は、フリツプフロツプ１１３がセツ
ト状態となつており、アンド回路１０４が動作可
能となつている。音色選択スイツチTC−SWが
押圧されると、オア回路１１４の出力信号の立上
りに対応してアンド回路１０４の出力が信号
“１”となる。同時にフリツプフロツプ１１３が
リセツトされ、クロツクパルスφの１周期後に遅
延フリツプフロツプ１１５の出力が“０”に立下
り、アンド回路１０４が動作不能となる。従つ
て、アンド回路１０４は、音色選択スイツチTC
−SWが押圧された瞬間にクロツクパルスφの１
周期時間幅の短パルスを出力する。そして、この
アンド回路１０４の出力パルスにもとづき、前述
の通りシリアルデータPD及びタイミングパルス
PEが送出される。タイミングパルスPEが発生す
ると、フリツプフロツプ１１３がセツトされる。
これにより、次に音色選択スイツチTC−SWが
押圧されたときアンド回路１０４からロードパル
スを発生し得るように、該アンド回路１０４を動
作可能状態に設定する。 音色選択装置１２は、更に各種の楽音制御用操
作子１１６を含んでおり、この操作子１１６の操
作子に応じてパラメータ発生回路１１７が所定の
音色パラメータを発生する。音色パラメータメモ
リ１０５から読み出されたフイルタ制御用の音色
パラメータTP３以外のパラメータデータ及びパ
ラメータ発生回路１１７から出力されたパラメー
タのうち所定のものが音色パラメータＴ１，TP
２，TP４として楽音信号発生部１１、制御回路
１３、外部記憶装置２０に夫々供給される。これ
らの音色パラメータTP１，TP２，TP４はTP３
と同様にシリアルデータ形式で供給するようにし
てもよい。 尚、第１５図では音色選択装置１２をデイスク
リート回路によつて構成するように示されている
が、これに限らず、マイクロコンピユータ方式に
よつて処理してもよい。その場合、鍵盤部９及び
キーアサイナ１０（第１図）も併せてマイクロコ
ンピユータ方式で処理することが可能である。 第１３図に戻ると、音色パラメータTP３のシ
リアルデータPDはシフトレジスタ９８に入力さ
れる。シフトレジスタ９８は10ステージであり、
クロツクパルスφによつてシリアルデータPDの
時分割タイムスロツトに同期してシフト制御を行
なう。タイミングパルスPEはラツチ回路９９の
ロード制御入力Ｌに与えられる。シフトレジスタ
９８の各ステージ出力がラツチ回路９９にパラレ
ルに入力さており、タイミングパルスPEが供給
されたとき、該各ステージ出力信号の状態がラツ
チ回路９９にラツチされる。シリアルデータPD
とタイミングパルスPEの関係は第１６図のよう
になつているため、シフトレジスタ９８の第１、
第２ステージにチヤンネルコードCHが入り、第
３、第４、第５ステージにフイルタイネーブル信
号FE３，FE２，FE１が入り、第６乃至第10ス
テージに音色コードTCが入つたときタイミング
パルスPEが供給され、これらのデータがラツチ
回路９９に確実にラツチされるようになつてい
る。 RAM１００は各フイルタチヤンネルch１〜ch
４に対応して音色コードTCを記憶するためのも
のであり、RAM１１８は各フイルタチヤンネル
ch１〜ch４に対応してフイルタイネーブル信号
FE１〜FE３を記憶するためのものである。
RAM１００及び１１８は各チヤンネルch１〜ch
４に対応する記憶位置（アドレス）を有してい
る。RAM１００，１１８の書込み制御入力Ｗに
はタイミングパルスPEを遅延フリツプフロツプ
１１９で遅延した信号が与えられる。書込みアド
レス指定入力WADにはラツチ回路９９にラツチ
されたチヤンネルコードCHが与えられる。
RAM１００のデータ入力にはラツチ回路９９に
ラツチされた音色コードTCが入力される。
RAM１１８のデータ入力にはラツチ回路９９に
ラツチされたフイルタイネーブル信号FE１〜FE
３が入力される。ラツチ回路９９に新しいデータ
TC，FE１〜FE３，CHが取込まれた直後に
RAM１００，１１８が書込みモードとなり、こ
の新しいチヤンネルコードCHによつて指定され
たアドレスに音色コードTC及び信号FE１〜FE
３を夫々書込む。このようにして、音色選択操作
が行なわれる毎に（データPD，PEが与えられる
毎に）RAM１００及び１１８にデータが書込ま
れ、最終的に、各フイルタチヤンネルch１〜ch
４に対応して選択された音色の音色コードTCが
RAM１００に夫々記憶されると共に、各フイル
タチヤンネルch１〜ch４に対応して選択された
音色のフイルタイネーブル信号FE〜FE３が
RAM１１８に夫々記憶される。 RAM１００の読み出しアドレス指定入力RAD
には各チヤンネルch１〜ch４のチヤンネル選択
コードKchがタイミング信号発生回路４０から時
分割的に与られる。RAM１１８の読み出しアド
レス指定入力RADには同じく回路４０からチヤ
ンネル選択コードSchが時分割的に与えられる。
RAM１００，１１８は読み出しを行なつている
最中でも書き込みを行なうことができるタイプの
ものである。チヤンネル選択コードKchは第１４
図のＫ欄に示すように各チヤンネルch１〜ch４
を示すコード信号が１チヤンネルにつき120タイ
ムスロツト幅で時分割的に生じるものである。
RAM１００はこのコードKchに従つて各チヤン
ネルch１〜ch４の音色コードTCを時分割的に読
み出す。一方、チヤンネル選択コードSchは第１
４図のFS欄に示すように各チヤンネルch１〜ch
４を示すコード信号が１チヤンネにつき24タイム
スロツト幅で時分割的に生じるものである。
RAM１１８はこのコードSchに従つて各チヤン
ネルch１〜ch４のフイルタイネーブル信号FE１
〜FE３を時分割的に読み出す。 RAM１００から読み出された音色コードTC
はセレクタ１０１の制御入力に与えられる。セレ
クタ１０１は音色コードTCの内容に応じてフイ
ルタ係数ROM９７から読み出されたフイルタ係
数を選択する。フイルタ係数ROM９７は、音色
選択装置１２で選択可能な各種音色に対応してフ
イルタ係数の組を予じめ記憶したものである。前
述の通り、１音色に対応する１組のフイルタ係数
は15個のフイルタ係数K₁〜K₁₅から成り、１個の
フイルタ係数が８ビツトであるため１組のフイル
タ係数は120ビツトのデータである。５ビツトの
音色コードTCによつて選択可能な音色数は32種
類であるため、ROM９７には例えば32組のフイ
ルタ係数が夫々記憶されている。タイミング信号
発生回路４０から発生されたフイルタ係数読み出
し用の同期パルスKSYNCがROM９７に供給さ
れる。ROM９７は、同期パルスKSYNCにもと
づき所定のタイミングで、120ビツトから成るフ
イルタ係数の組を時間的にシリアルに１ビツトづ
つ順次読み出し、かつこのシリアル読み出しを全
音色に関して同時に並列的に行なう。並列的に読
み出された各組のシリアルフイルタ係数データの
各々の状態は前述の第１２図ａのようになつてい
る。 ROM９７から読み出された各音色毎のフイル
タ係数のシリアルデータはセレクタ１０１に入力
される。セレクタ１０１はRAM１００から時分
割的に与えられた音色コードTCに従つて１組の
シリアルフイルタ係数データを選択する。１チヤ
ンネルに関する音色コードTCがセレクタ１０１
に与えられる120タイムスロツトの時間幅に同期
して、ROM９７では120ビツト分の１組のフイ
ルタ係数のシリアル読み出しが繰返し行なわれる
ようになつている。一方、RAM１００から読み
出される音色コードTCの内容はチヤンネル選択
コードKchに応じて120タイムスロツト毎に時分
割的で変化する。従つて、各フイルタチヤンネル
ch１〜ch４に対応して選択された音色に対応す
る４組のフイルタ係数のシリアルデータが120タ
イムスロツト毎に時分割でセレクタ１０１から出
力される。このセレクタ１０１から出力されたシ
リアルフイルタ係数データのチヤンネル状態は第
１４図のＫ欄に示すものと同一である。 セレクタ１０１の出力はセレクタ１２０の入力
Ａに与えられる。セクタ１２０の他の入力Ｂには
外部記憶装置２０（第１図）から読み出されたフ
イルタ係数のシリアルデータKOが端子Ｔ５を介
して与えられる。このシリアルフイルタ係数デー
タKOのシリアルデータ形式はセレクタ１０１か
ら出力されるものと全く同じであり、４チヤンネ
ルch１〜ch４分のシリアルフイルタ係数データ
が第１４図のＫ欄に示すように時分割多重化され
たものである。セレクタ１２０のＢ選択制御入力
SBにはフイルタ係数切換スイツチ２１（第１図）
の出力信号KSが端子Ｔ４を介して与えられてお
り、Ａ選択制御回路SAにはこの信号KSを反転し
たものが与えられる。従つて、スイツチ２１のオ
ンまたはオフに応じて外部記憶装置２０の出力ま
たはセレクタ１０１の出力（すなわちROM９７
の出力）の一方が選択される。こうしてセレクタ
１２０で選択されたシリアルフイルタ係数データ
Ｋはライン９６を介して極フイルタ４２の１段目
のフイルタユニツトＬ１に入力される。 フイルタ係数外部記憶装置２０は、デイジタル
フイルタ部１４の内部に設けられるフイルタ係数
ROM９７と同様な構成であつてもよいが、キー
オン信号KONにもとづき時間的に変化するフイ
ルタ係数を供給するような構成であつてもよい。
後者のタイプの外部記憶装置２０の一例が第１７
図に示されている。第１７図において、フイルタ
係数メモリ１２１は、１音色に対して複数組のフ
イルタ係数を複数種類の音色に対応して夫々予め
記憶したもので、音色選択装置１２（第１図、第
１５図）から与えられる音色パラメータTP４に
従つて或る１音色に対応する複数組のフイルタ係
数を選択し、選択したフイルタ係数をアドレス信
号発生回路１２２から与えられるアドレス信号
ADRSに応じて時間経過に従つて組づつ順次読み
出す。アドレス信号発生回路１２２は、キーアサ
イナ１０（第１図）から与えられるキーオン信号
KONにもとづき時間的にその値が変化するアド
レス信号ADRSを発生し、かつ、このアドレス信
号ADRSの時間的変化のパターンを音色パラメー
タTP４に応じて制御する。 アドレス信号発生回路１２２におけるアドレス
信号ADRSの発生例を第１８図に示す。キーオン
信号KONの立上りに同期してアドレス信号
ADRSの値が「０」にリセツトされ、所定のアタ
ツクレートに従つて該信号ADRSの値が「０」，
「１」，「２」…と順次増大していく。アドレス信
号ADRSの値が所定のサステイン値A_sに達する
と、その増数が停止し、サステイン値A_sを維持
する。やがてキーオン信号KONが立下ると、所
定のデイケイレートに従つて該信号ADRSの値が
「A_s」，「A_s＋１」，「A_s＋２」…と順次増大する。
そして、最終値「Ｎ」に達すると増大が停止し、
キーオン信号KONに応じたアドレス信号ADRS
の時間変化が終了する。フイルタ係数メモリ１２
１において１音色に対応して記憶されているフイ
ルタ係数の組数はＮ組であり、アドレス信号
ADRSの値「０」乃至「Ｎ−１」に応じて各組の
フイルタ係数が順次読み出される。尚、第１８図
において、アタツクレレート、デイケイレート、
サステイン値A_sは音色パラメータTP４に応じて
可変設定される。 尚、各フイルタチヤンネルch１〜ch４に割当
てられる音色種類は予じめ判かつているので、選
択された音色がどのフイルタチヤンネルch１〜
ch４に属するのかは音色パラメータTP４の内容
から自ずと判明する。従つて、フイルタ係数メモ
リ１２１では、各チヤンネルch１〜ch４に対応
して選択された音色のフイルタ係数を各チヤンネ
ルタイミングに対応して時分割で読み出すように
することができる。こうして、フイルタ係数メモ
リ１２１からは、120ビツトから成る１組のフイ
ルタ係数のデータがパラレルに、かつ、各チヤン
ネルch１〜ch４毎に時分割で読み出され、しか
もその１組のフイルタ係数はアドレス信号ADRS
の変化に応じて時間的に変化するものである。パ
ラレル／シリアル変換器１２３はメモリ１２１か
らパラレルに読み出された120ビツトデータから
成る１組のフイルタ係数を時間的にシリアルな
（120タイムスロツトから成る）データに変換する
ためのものである。シリアル変換の際の基準タイ
ミング信号として使用するために同期パルス
SYNCが利用される。こうして、外部記憶装置２
０から供給されるシリアルフイルタ係数データ
KOは、前述のように、第１４図のＫ欄に示すよ
うなデータ形式である。 第１７図に示すような、時間的に変化するフイ
ルタ係数KOを供給する記憶装置２０は、周波数
特性が時間的に変化する音色を実現する場合に役
立つ。特に、人声音は周波数特性が時間的に微妙
に変化するので、人声音のためのフイルタ係数を
供給するのに適している。すなわち、所望の人声
音の周波数特性変化に対応するようにフイルタ係
数を供給するようにフイルタ係数メモリ１２１及
びアドレス信号発生回路１２２を構成すればよい
のである。尚、第１８図では、サステイン部では
一定値A_sをアドレス信号ADRSとして一定のフ
イルタ係数が読み出されるようにしているが、こ
れに限らず、サステイン部においてもアドレス信
号ADRSの値を微妙に変化させるようにしてもよ
い。例えば、サステイン部においてアドレス信号
ADRSの値を微妙に周期的に変化させ、フイルタ
係数が僅かに周期的に変化するようにするのも効
果的である。 第１３図に戻ると、RAM１１８から読み出さ
れたフイルタイネーブル信号FE１〜FE３は、入
力制御回路３７のアンド回路８３〜８５及び出力
制御回路３９のアンド回路１２４，１２５，１２
６に夫々入力される。アンド回路８３〜８５のう
ちそこに入力されたフイルタイネーブル信号FE
１〜FE３が“１”となつているものが動作可能
となり、それに対応するシリアル楽音信号（S₁〜
S₃のうちいずれか１乃至複数）が選択されてシリ
アル加算器８６に入力される。前述の通り、
RAM１１８から読み出されたフイルタイネーブ
ル信号FE１〜FE３のチヤンネルch１〜ch４のタ
イミングは第１４図のFS欄に示すようなシリア
ル楽音信号S₁〜S₃のチヤンネルタイミングに一致
している。従つて、各フイルタチヤンネルch１
〜ch４に対応して設定されている組合せで各サ
ブ系列のシリアル楽音信号S₁〜S₃が選択される。 シリアル加算器８６の詳細について説明する
と、加算器１２７においてアンド回路８４から与
えられるシリアル楽音信号S₂とアンド回路８５か
ら与えられるシリアル楽音信号S₃とを加算し、こ
の加算器１２７の出力信号とアンド回路８３から
与えられるシリアル楽音信号S₁とを加算器１２８
で加算する。加算器１２７，１２８は共に、キヤ
リイ入力C_iを有するフルアダーであり、自己のキ
ヤリイ出力C₀₊₁がアンド回路１２９，１３０を介
してキヤリイ入力C_iに夫々入力されるようになつ
ている。キヤリイアウト信号が生じた加算タイミ
ングとキヤリイ出力C₀₊₁から信号“１”が出力さ
れるタイミングとの間には１タイムスロツトの時
間遅れがあるものとする。第１１図ｂに示したよ
うにシリアル楽音信号S₁〜S₃においては上位ビツ
トのデータほどより遅いタイムスロツトに割当て
られている。従つて、１タイムスロツト遅れて出
力C₀₊₁から出力されたキヤリイアウト信号をキヤ
リイ入力C_iに加えることにより、キヤリイアウト
信号を１ビツト上位のデータに加算することがで
きる。アンド回路１２９，１３０の他の入力には
タイミング信号発生回路４０から発生されたタイ
ミング信号SHを遅延回路１３１で１タイムスロ
ツト遅延した信号をインバータ１３２で反転した
ものが与えられる。第１４図に示すようにタイミ
ング信号SHは第24，第48，第72，第96タイムス
ロツトで夫々“１”となる信号であり、これを１
タイムスロツト遅延した遅延回路１３１の出力信
号は第25，第49，第73，第１タイムスロツトで
夫々“１”となる。一方、シリアル楽音信号S₁〜
S₃は第１１図ｂのようであるため、各チヤンネル
ch１〜ch４のシリアル楽音信号の最下位ビツト
（LSB）のタイミングで遅延回路１３１の出力信
号が“１”となり、インバータ１３２の出力は
“０”となる。その結果、各チヤンネルch１〜ch
４毎のシリアル加算において、最下位ビツト
（LSB）のタイムスロツトにおいて別のチヤンネ
ルのサインビツト（SB）の演算によつて生じた
キヤリイアウト信号がキヤリイ入力C_iに与えられ
るのを禁止することができる。 一方、出力制御回路３９のアンド回路１２４〜
１２６の他の入力には制御コードＣ２が入力され
ている。後述するように、ゼロフイルタ４３の出
力信号Z₀をこのデイジタルフイルタ回路装置
DFCの出力楽音信号として使用する場合には、
制御コードＣ１，Ｃ２のうちＣ２が必らず“１”
となるように定められている。従つて、ゼロフイ
ルタ４３の出力信号Z₀を出力楽音信号として使用
する場合アンド回路１２４〜１２６が常時可能化
され、フイルタイネーブル信号FE１〜FE３の値
に応じて該アンド回路１２４〜１２６の出力が
“１”または“０”となる。このアンド回路１２
４〜１２６の出力はアンド回路９０，９１，９２
に別々に入力される。一方、アンド回路１２４〜
１２６の出力信号を反転した信号がアンド回路１
３３，１３４，１３５に別々に入力されており、
各アンド回路１３３〜１３５の他の入力には各サ
ブ系列のシリアル楽音信号S₁〜S₃が別々に入力さ
れる。アンド回路９０と１３３の出力はオア回路
１３６を介して出力端子O₁に与えられ、アンド
回路９１と１３４の出力はオア回路１３７を介し
て出力端子O₂に与えられ、アンド回路９２と１
３５の出力はオア回路１３８を介して出力端子
O₃に与えられる。 ゼロフイルタ４３の出力信号Z₀を出力楽音信号
として使用する場合、フイルタイネーブル信号
FE１〜FE３が“１”となるチヤンネルタイミン
グに対応してゼロフイルタ４３から出力された信
号Z₀が、“１”となつている信号FE１〜FE３に
対応するアンド回路９０，９１，９２を介して各
サブ系列に対応する出力端子O₁，O₂，O₃に分配
される。その場合、フイルタイネーブル信号FE
１〜FE３が“０”となつているサブ系列に対応
するアンド回路１３３，１３４，１３５が可能化
され、フイルタを通らないシリアル楽音信号S₁〜
S₃が出力端子O₁，O₂，O₃に導かれる。つまり、
ゼロフイルタ４３の出力信号Z₀が分配されなかつ
た出力端子O₁〜O₃に入力楽音信号S₁〜S₃がその
まま導かれる。 一方、ゼロフイルタ４３の出力信号Z₀を出力楽
音信号として使用しない場合は、コードＣ２が
“０”であり、アンド回路１３３〜１３５が常時
可能化されると共にアンド回路９０〜９２が常時
不能化され、すべての出力端子O₁〜O₃に入力楽
音信号S₁〜S₃がそのまま導かれる。 第１３図における極フイルタ４２及びゼロフイ
ルタ４３は第９図及び第１０図に示したものと同
じものを用いることができる。ところで、第９
図、第１０図では基本構成のみが示されており、
シリアルフイルタ係数データＫを並列データに変
換して各ユニツトＬ１〜Ｌ１２の乗算器６４，６
８…８２及びゼロフイルタ４２の各乗算器７３，
７４，８１に分配するための回路及び複数チヤン
ネルch１〜ch４に関する時分割的フイルタ演算
を可能にする回路及びシリアルフイルタ演算を可
能にする回路等については図示を省略してある。
そこで、第９図に示すような基本構成から成る極
フイルタ４２のフイルタユニツトＬ１乃至Ｌ１２
の詳細例につき第１９図を参照して説明し、その
次にゼロフイルタ４３の詳細例につき説明する。 第１９図は極フイルタ４２の１段目のフイルタ
ユニツトＬ１の詳細例を示したものである。他の
フイルタユニツトＬ２乃至Ｌ１２もこれと全く同
一もしくはほぼ同一構成である。第９図の加算器
６１，６２，６３及び遅延回路６５，６６，６７
に相当する回路は第１９図でも同一符号が付して
ある。また、第９図の乗算器６４に相当する回路
部分は第１９図では同一符号を用いて包括的に示
してある。 タイミング信号KL，LD，SHを利用してシリ
アルフイルタ係数データＫをパラレル変換し、乗
算器６４に分配する係数分配回路１３９は第９図
では省略されていたが第１９図では図示されてい
る。この回路１３９につき、まず説明する。尚、
図において１タイムスロツトの遅延を行なう遅延
回路は「Ｄ」なる記号を記したブロツクによつて
表示するものとし、特に説明を要する場合を除き
個々の１タイムスロツト遅延回路の参照番号は省
略する。係数分配回路１３９は遅延回路列１４
０，１４２，１４とラツチ回路１４１及びフイル
タ係数記憶装置１４４を含んでいる。８個の１タ
イムスロツト遅延回路を縦続接続した遅延回路列
（すなわち８ステージの直列シフト並列出力型シ
フトレジスタ）１４０と、この遅延回路列１４０
の各遅延回路出力を夫々入力した８個の１ビツト
型ラツチ回路から成るラツチ回路１４１は、シリ
アルフイルタ係数データＫをパラレル変換するた
めのものである。遅延回路列１４０にはシリアル
フイルタ係数データＫが入力される。このデータ
Ｋは各遅延回路で順次シフトされて８タイムスロ
ツト後に次段のフイルタユニツトＬ２に与えられ
る。ラツチ回路１４１の各ラツチ制御入力Ｌには
タイミング信号KLが与えられており、この信号
KLが“１”のとき遅延回路列１４０の各遅延回
路の出力を各ラツチ回路にラツチする。尚、この
例ではラツチ回路１４１の出力タイミングはラツ
チタイミングから１タイムスロツト遅れるものと
する。１４２及び１４３は１４０と同様に８個の
１タイムスロツト遅延回路を縦続接続した遅延回
路列（直列シフト並列出力型シフトレジスタ）で
ある。遅延回路列１４２にはタイミング信号LD
が入力され、１４３にはタイミング信号SHが入
力される。これらの信号LD，SHは遅延回路列１
４２，１４３の各遅延回路で順次遅延され、８タ
イムスロツト後に次段のフイルタユニツトＬ２に
与えられる。 遅延回路列１４０，１４２，１４３及びラツチ
回路１４１と同様の回路は他のフイルタユニツト
Ｌ２乃至Ｌ１２にも設けられている。従つて、シ
リアルフイルタ係数データＫ、タイミング信号
LD，SHは各フイルタユニツトＬ１乃至Ｌ１２で
８タイムスロツトずつ順次遅延される。一方、タ
イミング信号KLは遅延されることなく各フイル
タユニツトＬ１乃至Ｌ１２に同時に供給される。
また、極フイルタ４２の最終段のフイルタユニツ
トＬ１２から出力されたデータＫ、信号KL，
KD，SHはライン９３，９４（第１３図）を介
してゼロフイルタ４３に入力される。後述するよ
うに、ゼロフイルタ４３の３つの乗算器７３，７
４，８１（第１０図）に対応して第１９図の係数
分配回路１３９（遅延回路列１４０，１４２，１
４３、ラツチ回路１４１、記憶装置１４４）と同
様の回路が設けられており、ライン９３，９４か
ら入力されたデータＫ、タイミング信号LD，SH
はゼロフイルタ４３の３段の演算段で夫々８タイ
ムスロツトずつ順次遅延される。また、タイミン
グ信号KLは遅延されることなく、ゼロフイルタ
４３の各演算段に同時に供給される。 タイミング信号発生回路４０（第１３図）から
ライン９５を介して１段目のフイルタユニツトＬ
１に与えられる各タイミング信号KL，LD，SH
のパルス発生タイミングは前述の通り第１４図の
ようになつている。また、セレクタ８７（第１３
図）から１段目のフイルタユニツトＬ１に与えら
れるシリアル楽音信号FSのチヤンネルタイミン
グ、及びセレクタ１２０（第１３図）からライン
９６を介してユニツトＬ１に与えられるシリアル
フイルタ係数データＫのチヤンネルタイミングも
第１４図の通りである。 第１４図から明らかなように、１チヤンネル分
のフイルタ係数データＫのシリアル送出を完了し
た直後にタイミング信号KLが発生される。第１
２図ａに示すように１チヤンネル分のシリアルフ
イルタ係数データＫは後段の演算段（乗算器８
１，７４，７３、フイルタユニツトＬ１２〜Ｌ
１）に対応するもの（K₁₅，K₁₄，…K₁）から順
に送出される。従つて、タイミング信号KLが発
生したとき、個々の極フイルタユニツトＬ１乃至
Ｌ１２及びゼロフイルタ演算段に対応する８ビツ
トのフイルタ係数K₁〜K₁₅は、各々に対応する所
定の演算段の遅延回路列（第１９図の１４０に相
当するもの）に丁度入つており、これらが各演算
段内のラツチ回路（第１９図の１４１に相当する
もの）に夫々ラツチされる。こうして、シリアル
フイルタ係数データＫが夫々所定のフイルタユニ
ツトＬ１乃至Ｌ１２及びゼロフイルタ演算段にお
いて並列データK₁〜K₁₅に変換される。この並列
データは次のラツチタイミングが到来するまでラ
ツチ回路（第１９図では１４１）で保持される。
例えば、第１４図に示す第１サンプリング周期の
第23タイムスロツトでタイミング信号KLが発生
したときはチヤンネルch４のフイルタ係数デー
タが各ユニツトＬ１乃至Ｌ１２及びゼロフイルタ
演算段のラツチ回路（第１９図の１４１）に夫々
ラツチされ、次に第２サンプリング周期の第47タ
イムスロツトでタイミング信号KLが発生するま
でチヤンネルch４のフイルタ係数が保持される。
従つて、ラツチ回路１４１から出力されるフイル
タ係数のチヤンネルch１乃至ch４を示すと、第
１４図のKDのようになる。 第１９図において、フイルタ係数記憶装置１４
４は各チヤンネルch１乃至ch４のフイルタ係数
を夫々記憶し、これらを各チヤンネルのシリアル
楽音信号FSのタイミングに合わせて乗算器６４
に供給するためのものである。フイルタ係数記憶
装置１４４は、フイルタ係数の各ビツトに対応す
る８個のシフトレジスタSR１乃至SR８から成
る。８ビツトから成るフイルタ係数の各ビツトを
ラツチした各ラツチ回路１４１の出力は、各々に
対応するシフトレジスタSR１乃至SR８のKD_i入
力に加えられる。シフトレジスタSR１乃至SR８
のうちSR１がフイルタ係数の最下位ビツト
（LSB）に対応し、SR７が係数の最上位ビツト
（MSB）に対応し、SR８がサインビツト（SB）
に対応する。尚、８ビツトのフイルタ係数データ
はサイン・マグニチユード形式で表わすものと
し、下位７ビツトでフイルタ係数の絶対値を表わ
し、その上位のサインビツト（SB）で係数の正
負符号（“０”のとき正、“１”のとき負）を表わ
す。係数の最上位ビツト（MSB）すなわちシフ
トレジスタSR７に対応するビツトの重みが10進
数の0.5であるとする。 フイルタユニツトＬ１に入力されたタイミング
信号SH及びLDはシフトレジスタSR１のSH_i入力
及びLD_i入力に夫々入力される。また、遅延回路
列１４２及び１４３でこれらの信号LD，SHを順
次遅延したものがシフトレジスタSR２乃至SR８
のSH_i入力及びLD_i入力に夫々入力される。尚、
遅延回路列１４２，１４３における５段目の遅延
回路１４５，１４６はどのレジスタにも入力され
ないが、これは乗算器６４における後述の演算時
間遅れに合わせるために設けられたものである。 シフトレジスタSR１乃至SR８の各々は第２０
図に示すように構成されている。１タイムスロツ
トの遅延時間をもつ４つの遅延回路１４７，１４
８，１４９，１５０によつて４ステージのシフト
レジスタが構成されている。KD_iはデータ入力で
あり、LD_iは新データ取り込み制御入力、SH_iは
シフト制御入力である。KD_i入力に与えられた新
データは、LD_i入力とSH_i入力の両方に信号“１”
が与えられたときアンド回路１５１及びオア回路
１６０を介して１ステージ目の遅延回路１４７に
取り込まれる。SH_i入力の信号が“０”のとき、
この信号を反転したインバータ１６４の出力が
“１”であり、ホールド用のアンド回路１５３，
１５５，１５７，１５９が可能化されて各遅延回
路１４７，１４８，１４９，１５０の出力が該ア
ンド回路１５３，１５５，１５７，１５９及びオ
ア回路１６０，１６１，１６２，１６３を介して
自己保持される。SH_i入力の信号が“１”のとき
上記ホールド用のアンド回路１５３，１５５，１
５７，１５９が不能化され、シフト用アンド回路
１５２，１５４，１５６，１５８が可能化され
る。これにより、１ステージ目の遅延回路１４７
の出力Ｑ１は２ステージ目の遅延回路１４８に、
２ステージ目の出力Ｑ２は３ステージ目の遅延回
路１４９に、３ステージ目の出力Ｑ３は４ステー
ジ目の遅延回路１５０に、４ステージ目の出力Ｑ
４は１ステージ目の遅延回路１４７に、夫々シフ
トされる。尚、LD_i入力の信号をインバータ１６
５で反転した信号がアンド回路１５２に入力され
ており、新データを１ステージ目の遅延回路１４
７に取り込むときは４ステージ目の出力Ｑ４が１
ステージ目にシフトされるのを禁止している。以
上の構成によつて、タイミング信号LDにもとづ
く信号“１”がLD_i入力に与えられる毎に（120
タイムスロツト毎に）フイルタ係数データがラツ
チ回路１４１（第１９図）からシフトレジスタ
SR１乃至SR８の１ステージ目に取込まれ、かつ
タイミング信号SHにもとづく信号“１”がSH_i
入力に与えられる毎に（24タイムスロツト毎に）
各シフトレジスタSR１乃至SR８の各ステージの
データが次段にシフトされる。 １段目のフイルタユニツトＬ１のシフトレジス
タSR１についてみてみると、KD_i入力を介して
１ステージ目の遅延回路１４７にラツチ回路１４
１のフイルタ係数データが取込まれるのはタイミ
ング信号LDの発生時である。すなわち、第１サ
ンプリング周期の第24タイムスロツトではチヤン
ネルch４のフイルタ係数データが、第２サンプ
リング周期の第48タイムスロツトではチヤンネル
ch１のデータが、第３サンプリング周期の第72
タイムスロツトではチヤンネルch２のデータが、
第４サンプリング周期の第96タイムスロツトでは
チヤンネルch３のデータが、夫々１ステージ目
に取込まれる（第１４図のLD及びKD及びＬ１
のSR１参照）。タイミング信号LDの１周期の間
にタイミング信号SHが５回発生するので、シフ
トレジスタSR１におけるシフトは５回行なわれ
る。従つて、第１サンプリング周期の第２４タイ
ムスロツトで１ステージ目の遅延回路１４７に取
り込んだチヤンネルch４のデータは、第48，72，
96，24タイムスロツトで信号SHが発生する毎に
（第１４図のSH参照）、２ステージ目、３ステー
ジ目、４ステージ目、１ステージ目と順にシフト
され、次に第２サンプリング周期の第48タイムス
ロツトでチヤンネルch１のデータが１ステージ
目の遅延回路１４７に取込まれるとき、先に取込
んだチヤンネルch４のデータは２ステージ目の
遅延回路１４８にシフトされる。こうして、シフ
トレジスタSR１の各ステージ（遅延回路１４７
〜１５０）に各チヤンネルch１乃至ch４のフイ
ルタ係数データが順次取込まれる。タイミング信
号LDの４周期すなわち５サンプリング周期で、
シフトレジスタSR１における各チヤンネルch１
乃至ch４のフイルタ係数データの書替えが１通
り完了する。そして、この書替えは５サンプリン
グ周期毎に繰返し行なわれる。以上のような制御
によつて、１段目のフイルタユニツトＬ１のシフ
トレジスタSR１の各ステージ（遅延回路１４７
〜１５０）の出力Ｑ１，Ｑ２，Ｑ３，Ｑ４に現わ
れるフイルタ係数のチヤンネルch１乃至ch４は、
第１４図のＬ１のSR１に示すように変化する。 第１９図に戻ると、フイルタユニツトＬ１にお
ける他のシフトレジスタSR２乃至SR８のSH_i入
力及びLD_i入力にはシフトレジスタSR１のSH_i入
力及びLD_i入力に加わる信号SH及びLDを夫々順
次１タイムスロツトづつ遅延した信号が加わる。
従つて、これらのシフトレジスタSR２乃至SR８
における各ステージの出力Ｑ１〜Ｑ４の変化のパ
ターンは第１４図のＬ１のSR１に示したシフト
レジスタSR１のそれと同じだが、その変化のタ
イミングが順次１タイムスロツトづつ遅れたもの
となる。但し、シフトレジスタSR５とSR６との
間には余分の遅延回路１４５，１４６が設けられ
ているのでシフトレジスタSR６における変化の
タイミング（シフトタイミング）はSR５のそれ
よりも２タイムスロツト遅れる。こうして、１つ
のフイルタユニツトにつき合計８タイムスロツト
の遅れを出しながら各シフトレジスタSR１乃至
SR８の変化タイミング（シフトタイミング）が
順次ずれてゆく。 第１９図のフイルタユニツトＬ１においては、
シフトレジスタSR１乃至SR８の出力Ｑとして４
ステージ目の出力Ｑ４（第２０図参照）が取り出
され、乗算器６４に入力される。 さて、順向入力端子FS−IN（FS_i）から入力さ
れたシリアル楽音信号FSはインバータ１６６で
反転されて、加算器６１のＢ入力に与えられる。
加算器６１は全加算器であり、遅延回路６６を介
して次段のフイルタユニツトＬ２からフイードバ
ツクされる楽音信号がＡ入力に与えられる。C₀₊₁
はキヤリイアウト出力であり、キヤリイアウト信
号が生じた加算タイミングとこの出力C₀₊₁に信号
“１”が出力されるタイミングとの間には１タイ
ムスロツトの時間遅れがあるものとする。キヤリ
イアウト出力C₀₊₁の出力信号はオア回路２を介し
て加算器６１のC_i入力に与えられる。第１１図ｂ
に示したようにシリアル楽音信号FSにおいては
上位ビツトのデータほどより遅いタイムスロツト
に割当てられている。従つて、１タイムスロツト
遅れで出力C₀₊₁から出力されたキヤリイアウト信
号をC_i入力に加えることにより、キヤリイアウト
信号を１ビツト上位のデータに加算することがで
きる。オア回路２の他の入力には遅延回路列１４
３の１段目の遅延回路１６７から出力される信号
SH１が与えられる。この信号SH１は第１４図に
示すように発生するタイミング信号SHを１タイ
ムスロツト遅延させたものであり、第25、第49、
第73及び第１タイムスロツトにおいて“１”とな
る信号である。一方、入力端子FS−IN（FS_i）に
入力されるシリアル楽音信号FSは第１１図ｂの
ようであるため、各チヤンネルch１乃至ch４の
シリアル楽音信号の最下位ビツト（LSB）のタ
イミングに対応して信号SH１が“１”となるこ
とになり、加算器６１では最下位ビツト（LSB）
のタイミングで繰返し“１”が加算される。この
操作は、入力端子FS−INから加算器６１のＢ入
力に与えられる楽音信号FSを負の値に変換する
ためのものである。すなわち、楽音信号FSをイ
ンバータ１６６で反転し、その最下位ビツト
（LSB）に１を加算することにより、２の補数形
式の負の値に変換する操作が行なわれている。
尚、入力端子FS−INに与えられる楽音信号FSも
負の値は２の補数形式で表わされているものとす
る。従つて、楽音信号FSが負の値のときは、上
記インバータ１６６及び信号SH１による２の補
数化操作によつて実質的に正の値に変換されるこ
とになる。こうして、加算器６１では、逆向入力
端子BS−IN及び遅延回路６６を介してＡ入力に
与えられるフイードバツクされた楽音信号の振幅
データから順向入力端子FS−INに与えられた楽
音信号の振幅データを減算する操作が行なわれ
る。 加算器６１の出力は遅延回路１６８に入力され
ると共にラツチ回路１６９のデータ入力に与えら
れる。加算器６１と遅延回路１６８との間に示さ
れた入力ポイントＰ１から後述のオア回路２０２
の出力側に示された出力ポイントＰ６までの部分
が乗算器６４に相当する。フイードバツク楽音信
号と入力楽音信号FSとの差を示す加算器６１の
出力信号は遅延回路１６８で24タイムスロツト遅
延され、排他オア回路３に与えられる。排他オア
回路３の出力は加算器４のＡ入力に与えられる。
遅延回路１６８、ラツチ回路１６９、排他オア回
路３及び加算器４は、２の補数形式で表わされた
加算器６１の出力信号をサイン・マグニチユード
（サインビツトと絶対値）形式に変換するための
ものである。 ラツチ回路１６９のラツチ制御入力Ｌにはタイ
ミング信号SHが入力される。信号SHが発生する
第24タイムスロツトまたは第48、第72、第96タイ
ムスロツトでは、加算器６１からはサインビツト
（SB）を表わす信号が出力されている（第１１図
ｂ参照）。従つて、サインビツト（SB）の値がラ
ツチ回路１６９にラツチされる。このラツチ回路
１６９の出力は排他オア回路３及びアンド回路５
に与えられる。例えば、第24タイムスロツトでチ
ヤンネルch１に関するサインビツト（SB）をラ
ツチし、ラツチした信号を第25タイムスロツトか
ら第48タイムスロツトまでの24タイムスロツトの
間該ラツチ回路１６９から出力しているとき、第
１乃至24タイムスロツトで加算器６１から出力さ
れたチヤンネルch１に関する信号を24タイムス
ロツト遅延した信号が遅延回路１６８から出力さ
れる。従つて、ラツチ回路１６９から出力される
サインビツト信号と遅延回路１６８から出力され
る信号のチヤンネル合致している。ラツチ回路１
６９にラツチされたサインビツト信号が“０”す
なわち正のとき、遅延回路１６８の出力信号は排
他オア回路３をそのまま通過し、加算器４のＡ入
力を介してＳ出力からそのまま出力される。サイ
ンビツト信号が“１”すなわち負のとき、遅延回
路１６８の出力信号は排他オア回路３で反転され
る。このときラツチ回路１６９の出力“１”によ
つてアンド回路５が可能化され、信号SH１のタ
イミングでアンド回路５から“１”が出力され、
オア回路６を介して加算器４のC_i入力に“１”が
与えられる。この信号SH１はタイミング信号SH
を１タイムスロツト遅延した信号であり、最下位
ビツトに対応している。例えば、チヤンネルch
１に関する信号が遅延回路１６８から出力される
第25乃至第48タイムスロツトにおいては、第25タ
イムスロツトで信号SH１が“１”となり、最下
位ビツトに関する排他オア回路３の出力信号に対
して加算器４で１が加算される。加算の結果生じ
たキヤリイアウト信号は１タイムスロツト遅れて
出力C₀₊₁から出力され、アンド回路７、オア回路
６を介してC_i入力に与えられる。アンド回路７の
他の入力には信号SH１をインバータ１７０で反
転した信号１が与えられる。最下位ビツトの
演算タイミングでは信号１の“０”によつて
アンド回路７が不能化され、演算タイミングが先
行するチヤンネルの最上位ビツトからのキヤリイ
アウト信号を禁止するようにしている。排他オア
回路３における反転と最下位ビツトへの１加算と
によつて、２の補数で表わされた負の値が絶対値
に変換される。 以上の構成によつて、加算器４の出力Ｓからは
加算器６１の出力信号を絶対値で表わした信号
FS′が出力される。この信号FS′の状態をチヤン
ネルch１乃至ch４に関して示すと、第１４図の
FS′のようであり、入力楽音信号FSのタイミング
よりも24タイムスロツト遅れている。この信号
FS′は第１１図ｂに示す信号FSと同様に１チヤン
ネルにつき24ビツト（タイムスロツト）のシリア
ルデータであり、最下位ビツト（LSB）が先行
している。 乗算器６４では、加算器４から出力された24ビ
ツトのシリアルデータFS′に各シフトレジスタSR
１乃至SR８から出力された８ビツトのフイルタ
係数を乗算する。24ビツトと８ビツトのシリアル
乗算では普通32タイムスロツト分の演算時間が必
要であるが、24タイムスロツト毎に各系列の時分
割演算を行なわねばならないため下位８ビツト分
の乗算結果は切捨て、サインビツトも含めて上位
24ビツト分の積を求めるようにしている。乗算器
６４は、シフトレジスタSR１乃至SR７から並列
的に出力されるフイルタ係数の絶対値部分の各ビ
ツトに対応する７個の乗算器部分Ｍ１乃至Ｍ７を
含んでいる。これらの部分Ｍ１乃至Ｍ７は順に縦
続接続されている。部分Ｍ４，Ｍ５，Ｍ６に関し
ては詳細図を省略したが、部分Ｍ２及びＭ３と同
一構成である。 各部分Ｍ１乃至Ｍ７は部分積を求めるためのア
ンド回路１７１，１７２，１７３，…１７４を
夫々含んでおり、各アンド回路１７１乃至１７４
に各シフトレジスタSR１乃至SR７から出力され
るフイルタ係数の絶対値部分の各ビツトK₁，K₂
…K₇が夫々入力される。また部分Ｍ１乃至Ｍ６
は縦続接続された遅延回路１７５，１７６，１７
７…を夫々含んでおり、加算器４の出力信号
FS′をこれらの遅延回路１７５，１７６，１７７
…で１タイムスロツトずつ順次遅延し、各々の遅
延出力を上記アンド回路１７２，１７３…１７４
に夫々印加する。部分Ｍ１のアンド回路１７１に
は遅延されていない信号FS′が印加される。部分
Ｍ２乃至Ｍ７は加算器１７８，１７９，…１８０
を夫々含んでおり、各アンド回路１７１乃至１７
４で求めた部分積をこれらの加算器１７８乃至１
８０で加算する。信号FS′が各遅延回路１７５，
１７６，１７７で順次遅延されるので、個々のタ
イムスロツト毎の各アンド回路１７１乃至１７４
の出力の重みは一致しており、従つ加算器１７８
乃至１８０では同じ重み同士の部分積を加算する
ことができる。 加算器１７８乃至１８０において、個々のビツ
トの部分積すなわちアンド回路１７２乃至１７４
の出力はＡ入力に夫々印加される。Ｂ入力には部
分積もしくは部分積の和がアンド回路１８１，１
８２，１８３…を介して入力される。アンド回路
１８１にはアンド回路１７１の出力及びインバー
タ１７０の出力信号１が入力される。アンド
回路１８２，１８３…には加算器１７８，１７９
…の出力Ｓ及び上記信号１を遅延回路１８４，
１８５，１８６…で順次遅延した信号が加わる。
これらのアンド回路１８１，１８２，１８３…は
下位の部分積を切捨てるためのものである。各加
算器１７８，１７９，…１８０のキヤリイアウト
出力C₀₊₁はアンド回路１８８，１８９…１９０を
介してキヤリイイン入力C_iに入力される。アンド
回路１８８，１８９…１９０の他の入力には信号
SH１を遅延回路１８４，１８５，１８６…で順
次遅延した信号が加わる。アンド回路１８８，１
８９…１９０は同チヤンネルに関するキヤリイア
ウト信号の加算を可能にする一方で、演算タイミ
ングが先行する別のチヤンネルの最上位ビツトに
関するキヤリイアウト信号がその次のチヤンネル
の最下位ビツトに加算されないようにするための
ものである。 部分Ｍ５とＭ６の間に設けられた遅延回路１９
１，１９２，１９３は、部分Ｍ１乃至Ｍ５におけ
るアンド回路１８１，１８２，１８３…及び加算
器１７８，１７９…の動作遅れを補償するための
ものである。これらの部分Ｍ１乃至Ｍ５における
演算動作遅れ時間の合計（これは１タイムスロツ
トに満たないものである）を遅延回路１９２でタ
イムスロツトの変化に同期させて１タイムスロツ
トの遅れとし、かつ、これに合わせるために遅延
回路１７５，１７６，１７７の経路に遅延回路１
９１を挿入し、遅延回路１８４，１８５，１８６
…の経路に遅延回路１９３を挿入してある。ま
た、この遅れに合わせるため、遅延回路列１４２
及び１４３に余分の遅延回路１４５，１４６が挿
入されている。 こうして、信号FS′とフイルタ係数の絶対値部
分（ビツトK₁〜K₇）との積に相当するシリアル
データが部分Ｍ７の加算器１８０から出力され
る。この加算器１８０の出力は排他オア回路１９
４を介して加算器１９５のＡ入力に加わる。排他
オア回路１９４及び加算器１９５は信号FS′とフ
イルタ係数のサインビツト同士の乗算結果に応じ
て積を２の補数形式に変換するためのものであ
る。フイルタ係数のサインビツト（SB）を示す
データK₈はシフトレジスタSR８から排他オア回
路１９６に入力される。信号FS′のサインビツト
はラツチ回路１６９にラツチされている。このラ
ツチ回路１６９の出力信号をシフトレジスタSR
８の出力に同期させるためにラツチ回路１９７が
設けられており、ラツチ回路１６９の出力を遅延
回路列１４３の８段目の遅延回路１９８の出力が
“１”となるタイミングでラツチする。このラツ
チ回路１９７の出力が排他オア回路１９６の他の
入力に与えられる。ラツチ回路１９７のラツチタ
イミングとシフトレジスタSR８のシフトタイミ
ングが同じであるため、同じチヤンネルに関する
フイルタ係数のサインビツトデータと信号FS′の
サインビツトデータとが同期して排他オア回路１
９６に入力されることになる。排他オア回路１９
６は両者のサインビツトが不一致のとき負を示す
“１”を出力し、一致しているとき正を示す０”
を出力する。この排他オア回路１９６の出力が
“０”のときつまり積のサインが正のときは、加
算器１８０の出力は排他オア回路１９４及び加算
器１９５をそのまま通過し、アンド回路１９９に
与えられる。排他オア回路１９６の出力が“１”
のときつまり積のサインが負のときは、加算器１
８０の出力は排他オア回路１９４で反転され、加
算器１９５のＡ入力に加わる。加算器１９５のC_i
入力には、排他オア回路１９６の出力が“１”の
とき後述のように最下位ビツトのタイミングでア
ンド回路２００からオア回路２０１を介して
“１”が与えられるようになつている。こうして、
負の値の積は２の補数形式に変換される。 ２の補数形式で表わされた積は加算器１９５か
らアンド回路１９９及びオア回路２０２を介して
加算器６２のＡ入力に与えられる。尚、加算器１
９５及び６２のキヤリイアウト出力C₀₊₁のキヤリ
イイン入力C_iへの供給を制御するアンド回路２０
３及び２０４は前記アンド回路１８８，１８９，
…１９０と同じ目的で設けられたものである。 加算器１８０の出力を入力したオア回路２０
５、アンド回路２０６、遅延回路２０７から成る
ループは積が全ビツト“０”であるか否かを検出
するためのものである。信号１を７タイムス
ロツト遅延した信号８がアンド回路２０６に
加えられており、このループの記憶内容がこの信
号８によつてリセツトされる。加算器１８０
の出力が１度でも“１”になると、このループ２
０５，２０６，２０７に“１”が記憶される。加
算器１８０の出力が１度も“１”にならなかつた
とき、すなわち積がオール“０”のときこのルー
プ２０５〜２０７には“１”が記憶されず、“０”
のままである。遅延回路２０７及び排他オア回路
１９６の出力がアンド回路２０８に入力されてい
る。積がオール“０”でなければ、排他オア回路
１９６の出力すなわちサインビツトの積がそのま
まアンド回路２０８を通過する。積がオール
“０”ならば、アンド回路２０８が不能化され、
排他オア回路１９６の出力の如何にかかわらず該
アンド回路２０８の出力は“０”（つまり正のサ
インを示す）となる。アンド回路２０８の出力は
アンド回路２０９及びオア回路２０２を介して加
算器６２のＡ入力に与えられる。アンド回路２０
９は信号８をインバータ２１０で反転した信
号によつてサインビツトのタイミングでだけ可能
化されるようになつている。従つて、アンド回路
２０８の出力が積のサインビツトを示すものとな
り、積がオール“０”のときはサインビツトは強
制的に“０”つまり正とされる。 次に、第１９図及び第２１図を参照して演算動
作の細部につき説明する。第２１図のタイムスロ
ツトの欄には第１サンプリング周期の第25タイム
スロツト乃至第56タイムスロツトが示されてい
る。ここに示された合計32タイムスロツトを利用
してチヤンネルch１に関する24ビツトの信号
FS′と８ビツトのフイルタ係数との乗算が行なわ
れる。ただし32タイムスロツトのうち最初の８タ
イムスロツト（第25乃至第32タイムスロツト）は
チヤンネルch１に先行するチヤンネルch４に関
する上位ビツトの演算タイミングでもあり、この
部分ではチヤンネルch４に関する演算を優先し、
チヤンネルch１に関する演算は切捨てるように
している。従つて、チヤンネルch１に関する実
質的な乗算演算が行なわれるのは第33乃至第56タ
イムスロツトの合計24タイムスロツトの期間にお
いてである。 第２１図のK₁乃至K₈の欄にはシフトレジスタ
SR１乃至SR８から並列的に出力されるフイルタ
係数の各ビツトK₁乃至K₈の状態がチヤンネルch
１乃至ch４に関して示されている。シフトレジ
スタSR１から出力されるフイルタ係数の最下位
ビツトK₁は、第１４図のＬ１のSR１欄のＱ４に
も示したように第25タイムスロツト乃至第48タイ
ムスロツトの間チヤンネルch１に関するもので
あり、第49タイムスロツトからはチヤンネルch
２に関するものに切換わる。前述の通り、シフト
レジスタSR１乃至SR８のシフトタイミングは１
タイムスロツトずつ順次ずれているので、シフト
レジスタSR２から出力されるビツトK₂は第26タ
イムスロツトでチヤンネルch１に関するものに
切換わり、K₃乃至K₇に関しては、第２１図に示
していないが、第27、第28、第29、第31、第32タ
イムスロツトで夫々チヤンネルch１に切換わる。
そして、シフトレジスタSR８から出力されるビ
ツトK₈は第33タイムスロツトでチヤンネルch１
に切換わる。尚、余分の遅延回路１４５，１４６
が設けられていることにより、シフトレジスタ
SR６から出力されるビツトK₆は第30タイムスロ
ツトではなく第31タイムスロツトでチヤンネル
ch１に切換わる。 第２１図のFS′の欄には加算器４からシリアル
に出力される信号FS′の状態を示した。第１４図
のFS′の欄にも示したように第25から第48タイム
スロツトまでの24タイムスロツトの間チヤンネル
ch１に関する信号FS′が出力される。第２１図に
は、このチヤンネルch１に関する信号FS′の各ビ
ツトF₁乃至F₂₄のタイミングが示されている。F₁
が最下位ビツト（LSB）である。 第２１図の１７１乃至１７４の欄には、各乗算
器部分Ｍ１乃至７の部分積演算用アンド回路１７
１乃至１７４において各タイムスロツト毎に実行
されるチヤンネルch１に関する部分積演算の状
態が示されている。例えば、「F₁・K₁」は信号
FS′の最下位ビツトF₁にフイルタ係数の最下位ビ
ツトK₁を乗算することを示す。図から明らかな
ように、部分Ｍ１のアンド回路１７１では下位ビ
ツトから順にシリアルに与えられる信号FS′の各
ビツトF₁，F₂，F₃…F₂₄に対して常にフイルタ係
数の最下位ビツトK₁が乗算される。ビツトK₁が
チヤンネルch１に切換わるタイミングとチヤン
ネルch１の信号FS′の最下位ビツトF₁がアンド回
路１７１に与えられるタイミングとが一致してお
り、すなわちそれは第25タイムスロツトであり、
この第25タイムスロツトでアンド回路１７１から
部分積「F₁・K₁」が出力される。従つて、ビツ
トK₁がチヤンネルch１に関する値を維持する24
タイムスロツト（第25から第48タイムスロツトま
で）の間で、第２１図に示すように、信号FS′の
各ビツトF₁乃至第24とフイルタ係数の最下位ビ
ツトK₁との部分積「F₁・K₁」乃至「F₂₄・K₁」
がアンド回路１７１で順次求められる。フイルタ
係数の他のビツトK₂乃至K₇と信号FS′との乗算も
上述と同様にして各部分Ｍ２乃至Ｍ７のアンド回
路１７２乃至１７４で夫々実行される。ただし、
信号FS′を遅延回路１７５，１７６，１７７…で
順次遅延したものと各ビツトK₂乃至K₇とを乗算
するため、演算タイミングは第２１図に示すよう
に順次ずれている。 第２１図の１乃至９の欄には、信号
１及びこの信号１を遅延回路１８４〜１８７
で順次遅延した信号２乃至９の状態が示し
てある。遅延回路１８４から出力される信号
２は信号１よりも１タイムスロツト遅れてお
り、遅延回路１８５から出力される信号３は
信号１よりも２タイムスロツト遅れている。
また、部分Ｍ６内の遅延回路（図示せず）から出
力される信号８は、信号１を７タイムスロ
ツト遅延したものである。部分Ｍ７の遅延回路１
８７から出力される信号９は信号８を更に
１タイムスロツト遅延したものである。 第25タイムスロツトでは、信号１の“０”
によつて部分Ｍ１のアンド回路１８１が不能化さ
れ、アンド回路１７１から出力される部分積
「F₁.K₁」が切捨てられる。このとき部分Ｍ２乃
至Ｍ７では演算タイミングが先行するチヤンネル
ch４の部分積を求めており、チヤンネルch４に
関する乗算結果が乗算器６４から出力される。 次の第26タイムスロツトでは、信号２の
“０”によつて部分Ｍ２のアンド回路１８２が不
能化され、アンド回路１７１から出力された部分
積「F₂・K₁」とアンド回路１７２から出力され
た部分積「F₁・K₂」の和すなわち加算器１７８
の出力が切捨てられる。このとき部分Ｍ３乃至Ｍ
７ではチヤンネルch４の部分積を求めており、
チヤンネルch４に関する乗算結果が乗算器６４
から出力される。 以後、第31タイムスロツトまで、信号１の
遅延信号３…によつてチヤンネルch１に関す
る乗算結果が切捨てられる。すなわち、第31タイ
ムスロツトでは、信号１を６タイムスロツト
遅延した信号７（図示せず）によつて部分Ｍ
６の加算器（図示せず）の出力が禁止される。こ
のとき、この部分Ｍ６の加算器からは「F₆・K₁
＋F₅・K₂＋F₄・K₃＋F₃・K₄＋F₂・K₅＋F₁・K₆」
なる部分積の和が出力されている。第２１図を参
照すると「F₆・K₁」、「F₅・K₂」、「F₄・K₃」…は
第30タイムスロツトのときの部分積であるが、前
述の通り、部分Ｍ１乃至Ｍ５の部分積の和は遅延
回路１９２で１タイムスロツト遅延されるので、
部分Ｍ６からは第31タイムスロツトで出力され
る。 第32タイムスロツトでは、部分Ｍ１乃至Ｍ７で
はチヤンネルch１の乗算結果の切捨ては行なわ
れない。従つて、部分Ｍ７の加算器１８０からは
「F₇・K₁＋F₆・K₂＋F₅・K₃＋…＋F₁・K₇」なる
部分積の和が出力される。しかし、この加算器１
８０の出力は排他オア回路１９４及び加算器１９
５を経由してアンド回路１９９に入力されてお
り、このアンド回路１９９の他の入力に加わる信
号８の“０”によつて禁止される。従つて、
第32タイムスロツトでもチヤンネルch１の乗算
結果は切捨てられる。前述の通り、この第32タイ
ムスロツトまでは、演算タイミングが先行するチ
ヤンネルch４の乗算結果が乗算器６４から（そ
の出力回路であるオア回路２０２から）出力され
る。 第33タイムスロツトから第48タイムスロツトま
では信号SH１乃至SH８はすべて“１”であり、
アンド回路１８１，１８２，１８３…１９９がす
べて可能化されている。従つて、この間は、部分
Ｍ１乃至Ｍ７で求めたチヤンネルch１に関する
すべての部分積の和が乗算器６４から出力され
る。第49タイムスロツトから第56タイムスロツト
において信号１乃至８は順次“０”となる
が、これは次のチヤンネルch２に関する部分積
を切捨てるために作用し、チヤンネルch１に関
する乗算結果は乗算器６４から確実に出力され
る。従つて、チヤンネルch１に関する実質的な
乗算結果は第33タイムスロツトから第56タイムス
ロツトまでの24タイムスロツトにおいて乗算器６
４から出力される。 チヤンネルch１に関するシリアル乗算出力の
各ビツトS₁乃至S₂₃のタイミングを第２１図の
M_putの欄に示す。第33タイムスロツトで出力され
る乗算結果の最下位ビツトS₁は、上述から明らか
なように、下記のような部分積の和から成る。更
に、S₂，S₃，…S₂₁，S₂₂，S₂₃は下記の通りであ
る。 S₁＝F₈・K₁＋F₇・K₂＋F₆・K₃＋…＋F₂・K₇ S₂＝F₉・K₁＋F₈・K₂＋F₇・K₃＋…＋F₃・K₇ S₃＝F₁₀・K₁＋F₉・K₂＋F₈・K₃＋…＋F₄・K₇ 〓 S₂₁＝F₂₄・K₅＋F₂₃・K₆＋F₂₂・K₇ S₂₂＝F₂₄・K₆＋F₂₃・K₇ S₂₃＝F₂₄・K₇ 尚、信号FS′の最上位ビツトF₂₄は加算器６１
の出力のサインビツトの部分であり、正のとき
“０”がそのまま排他オア回路３を通過し、負の
ときは“１”が排他オア回路３で反転されて
“０”とされるので、F₂₄は常に“０”である。 第２１図から判かるように信号９は乗算出
力の最下位ビツトS₁のタイミングで“０”とな
る。従つて、この信号９をインバータ２１１
で反転したものをアンド回路２００に入力するこ
とにより、加算器１９５における２の補数変換の
ための最下位ビツトへの１加算を行なうことがで
きる。 また、オール“０”検出のためのループ２０５
〜２０７のアンド回路２０６には信号８が入
力されている。第２１図から判るように、信号
SH８は乗算出力の最下位ビツト（S₁）の直前で
“０”となる。従つて、新たな乗算結果が加算器
１８０から出力される直前に（例えば第32タイム
スロツトで）ループ２０５〜２０７がリセツトさ
れる。そして、加算器１８０から出力される乗算
結果のどのビツトも“０”の場合は、乗算出力の
最上位ビツト（S₂₃）の出力タイミングの次のタ
イムスロツト（例えば第56タイムスロツト）では
依然として遅延回路２０７から“０”が出力され
ている。このように、シリアル乗算出力の最上位
ビツト（S₂₃）のタイミングの次のタイムスロツ
トで、乗算出力の全ビツトが“０”か否かが正式
に判かる。このとき、信号８をインバータ２
１０で反転した信号によつてアンド回路２０９が
可能化され、乗算出力のサインビツトを示すデー
タが選択される。前述の通り、このサインビツト
データは通常は排他オア回路１９６の出力信号で
あるが、乗算出力がオール“０”のときは遅延回
路２０７の出力“０”にもとづき強制的に“０”
にされる。 こうして、オア回路２０２を経由して加算器６
２のＡ入力に与えられる乗算器６４の出力は、最
下位ビツトから順に現われる23ビツトのシリアル
データS₁乃至S₂₃であり、その次のタイムスロツ
トにサインビツトが割当てられているものであ
る。また、負の値に関してはこれらの乗算出力デ
ータS₁乃至S₂₃は２補数形式で表現されている。 一方、加算器６２のＢ入力に遅延回路６５から
与えられる楽音信号dFSは第２１図のようになつ
ている。すなわち、第１乃至第24タイムスロツト
の間で入力端子FS−INに与えられたチヤンネル
ch１の楽音信号FSが遅延回路６５で32タイムス
ロツト遅延されることにより、遅延回路６５から
は第33乃至第56タイムスロツトの間でチヤンネル
ch１の楽音信号dFSが出力される。従つて、加算
器６２のＡ入力とＢ入力に加わる信号のチヤンネ
ルは一致しており、同じチヤンネルの乗算器出力
と楽音信号とを加算することができる。ところ
で、楽音信号の最下位ビツト（LSB）（これは信
号FS′のビツトF₁と同じ重みである）の重みを10
進数の「１」とした場合、乗算器６４の出力の最
下位ビツトS₁の重みも10進数の「１」である。こ
のビツトS₁は前述の通り「F₈・K₁＋…＋F₂・
K₇」なる部分積の和から成るものである。ここ
で部分積「F₂・K₇」に注目してみると、ビツト
F₂はビツトF₁の１ビツト上であるため10進数の
「２」の重みであり、「F₂・K₇」が10進数の「１」
の重みであることからビツトK₇は10進数「0.5」
の重みであることがわかる。このように、フイル
タ係数K₁〜K₇の最上位ビツトK₇の重みが「0.5」
となるように演算処理が施されている。このこと
は、フイルタ係数の絶対値が１未満の数であるこ
とを意味する。 加算器６２の出力が順向出力端子FS−OUTを
経由して次段のフイルタユニツトＬ２に入力され
る。次段のフイルタユニツトＬ２では、その順向
入力端子（第１９図のFS−INに相当するもの）
を経由して前段のフイルタユニツトＬ１から与え
られる楽音信号及びシフトレジスタ（第１９図の
SR１乃至SR８に相当するもの）に記憶されたフ
イルタ係数等にもとづき前述と同様の演算を行な
う。ただし、各フイルタユニツトＬ１乃至Ｌ１２
における入力端子FS−INと出力端子FS−OUT
との間の楽音信号の時間遅れが32タイムスロツト
であるのに対して、タイミング信号LD及びSHの
時間遅れは８タイムスロツトであるため、他のユ
ニツトＬ２乃至Ｌ１２のすべてを前述のユニツト
Ｌ１と全く同一構成とすると、乗算器（第１９図
の６４に相当する）におけるフイルタ係数K₁〜
K₈と信号FS′のチヤンネルにずれが生じてしま
う。そこで、各ユニツトＬ１乃至Ｌ１２の乗算器
（第１９図の６４に相当する）におけるフイルタ
係数K₁〜K₈と信号FS′のチヤンネルを一致させる
ために、シフトレジスタSR１乃至SR８の出力Ｑ
として取り出すステージを各ユニツトＬ１乃至Ｌ
１２毎に次のように異ならせるものとする。すな
わち、ユニツトＬ１ではシフトレジスタSR１乃
至SR８の出力Ｑとして第４ステージの出力Ｑ４
（第２０図参照）を取り出しているが、ユニツト
Ｌ２では第１ステージの出力Ｑ１、ユニツトＬ３
では第２ステージの出力Ｑ２、ユニツトＬ４では
第３ステージの出力Ｑ３、ユニツトＬ５では第４
ステージの出力Ｑ４、というように、出力Ｑとし
て取り出すステージを順次ずらすようにする。 第２２図は、第１０図に示されたゼロフイルタ
を更に詳細に示したものであり、第１０図の乗算
器７３，７４，８１、加算器７５，７６、遅延回
路７７，７８，７９，８０に相当する回路は第２
２図でも同一符号が付してある。シリアルフイル
タ係数データＫをタイミング信号KL，LD，SH
に応じてパラレルなフイルタ係数データに変換し
て各乗算器７３，７４，８１に分配するための係
数分配回路２１２，２１３，２１４は第１０図で
は省略されているが第２２図では図示されてい
る。 各演算段における乗算器７３，７４，８１及び
係数分配回路２１２，２１３，２１４の内部構成
は第１９図に示されたもの（６４及び１３９）と
同一のものを用いることができる。すなわち、乗
算器７３，７４，８１の各々は、第１９図に示さ
れた乗算器６４と同一構成とすることができ、係
数分配回路２１２，２１３，２１４の各々は、第
１９図の係数分配回路１３９（遅延回路列１４
０，１４２，１４３、ラツチ回路１４１及び係数
記憶装置１４４から成る部分）と同一構成とする
ことができる。詳しくは、第１の演算段における
乗算器７３と係数分配回路２１２のブロツクにお
ける入力ポイントＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５
及び出力ポイントＰ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１
０，Ｐ１１は、第１９図における同一符号のポイ
ントに相当するものであり、第１９図の遅延回路
１６８及びラツチ回路１６９の入力側に示された
入力ポイントＰ１からオア回路２０２の出力側に
示された出力ポイントＰ６及び信号９のライ
ンに示された出力ポイントＰ７に至る乗算器６４
の詳細回路と第２２図の乗算器７３の詳細回路は
全く同一である。また、第１９図のデータＫ及び
各信号KL，LD，SHの入力ラインに示された入
力ポイントＰ２〜Ｐ５から出力ラインに示された
出力ポイントＰ８〜Ｐ１１に至る係数分配回路１
３９の詳細回路と第２２図の係数分配回路２１２
の詳細回路は全く同一である。ままた、第１９図
において係数分配回路１３９内のフイルタ係数記
憶装置１４４の各シフトレジスタSR１〜SR８の
出力Ｑが乗算器６４に入力されているのと全く同
様に、第２２図でも係数分配回路２１２から乗算
器７３にフイルタ係数を示す信号が入力される。
第２の演算段における乗算器７４、係数分配回路
２１３及び第３の演算段における乗算器８１、係
数分配回路２１４も同様に、各入出力ポイントＰ
１〜Ｐ１１が第１９図の同一符号のポイントに対
応している。 尚、各係数分配回路２１２，２１３，２１４内
のシフトレジスタSR１〜SR８（第１９図）の出
力Ｑとして取り出すステージは前述の極フイルタ
ユニツトＬ１〜Ｌ１２と同様に順次ずらすものと
する。最後の極フイルタユニツトＬ１２では第３
ステージの出力Ｑ３（第２０図）が取り出される
ので、ゼロフイルタ４３における第１の演算段
（分配回路２１２）では第４ステージの出力Ｑ４
（第２０図）を取り出し、第２の演算段（分配回
路２１３）では第１ステージの出力Ｑ１を取り出
し、第３の演算段（分配回路２１４）では第２ス
テージの出力Ｑ２を取り出すようにする。 第２２図において、極フイルタ４２の最後のユ
ニツトＬ１２からライン９３及び９４を介して与
えられたシリアルフイルタ係数データＫ及びタイ
ミング信号KL，LD，SHは１段目の係数分配回
路２１２に入力される。１段目の係数分配回路２
１２を経由したデータＫ、信号KL，LD，SHは
２段目の係数分配回路２１３に与えられ、更に２
段目の回路２１３から３段目の回路２１４に与え
られる。前述の通り、データＫ、信号LD，SHは
各段の回路２１２，２１３，２１４で夫々８タイ
ムスロツト遅延され、信号KLは遅延されない。
そして、最終的に、各段の係数分配回路２１２，
２１３，２１４内の記憶装置１４４（第１９図参
照）に当該演算段に対応する所定のフイルタ係数
（第１０図のK₁₃，K₁₄，K₁₅）が各チヤンネルch
１〜ch４毎に記憶される。 因みに、ゼロフイルタ４３の１段目に入力され
るタイミング信号LD及びSHの状態を第２３図の
＊LD及び＊SHの欄に示す。第２３図のFSの欄
には第１４図と同様にセレクタ８７（第１３図）
から出力される楽音信号FSのチヤンネルタイミ
ングが示されている。信号LD及びSHは極フイル
タ４２の12個のユニツトＬ１〜Ｌ１２において
夫々８タイムスロツト遅延されるので、第１４図
の信号LD，SHを96タイムスロツト遅延したもの
がゼロフイルタ４３の１段目に入力される。従つ
て、120タイムスロツト周期のタイミング信号LD
は第２３図の＊LDに示すように96タイムスロツ
ト遅延された状態となるが、24タイムスロツト周
期の信号SHは第２３図の＊SHに示すように第１
４図のSHと事実上同じである。第２３図のKD
の欄には１段目の係数分配回路２１２のラツチ回
路（第１９図の１４１に相当するもの）にラツチ
されるフイルタ係数のチヤンネルを示したもので
あるが、これは前述の通り、第１４図のKDと同
じである。従つて、１段目の係数分配回路２１２
内のフイルタ係数記憶装置（第１９図の１４４に
相当するもの）の最下位ビツトのシフトレジスタ
SR１の各ステージの出力Ｑ１〜Ｑ４（第２０図
参照）のチヤンネル状態を示すと、第２３図の
「２１２のSR１」の欄のようになる。これは第１
４図の「Ｌ１のSR１」の欄と同じ状態であるこ
とが理解されるであろう。また、後述するよう
に、ゼロフイルタ４３の入力端子ZS_iに入力され
るシリアル楽音信号＊FSのチヤンネル状態はど
んな場合でも極フイルタ４２に入力されるシリア
ル楽音信号FSのチヤンネル状態と同じである。
従つて、ゼロフイルタ４３の１段目の乗算器７３
におけるシリアル演算タイミングは、極フイルタ
４２の１段目のユニツトＬ１の乗算器６４のシリ
アル演算タイミングに同期している。このこと
は、後述するように、極フイルタ４２とゼロフイ
ルタ４３の接続組合せを切換える場合に、演算タ
イミングをいちいち考慮することなく自由に切換
えることを可能にするので、有利である。 一方、ゼロフイルタ４３の入力端子ZS_iに与え
られた楽音信号＊FSは加算器７５の入力Ｂ及び
遅延回路７８に入力されると共に、入力ポイント
Ｐ１（第１９図参図）を介して１段目の乗算器７
３に入力される。この楽音信号＊FSに対応する
乗算結果は、前述の通り、32タイムスロツト遅れ
て出力ポイントＰ６（第１９図参照）から出力さ
れる。出力ポイントＰ６から出力されたシリアル
楽音信号は遅延回路７７で64タイムスロツト遅延
された後、加算器７５の入力Ａに与えられる。こ
の入力Ａに与えられるシリアル楽音信号は、入力
Ｂに与えられるシリアル楽音信号＊FSのタイミ
ングよりも96タイムスロツト（丁度１サンプリン
グ周期）遅れており、同じチヤンネルのシリアル
楽音信号が同じ重みのビツト同士で加算器７５で
加算される。加算器７５のキヤリイ出力C₀₊₁はア
ンド回路２１５を介してキヤリイ入力C_iに与えら
れる。アンド回路２１５の他の入力には、乗算器
７３の出力ポイントＰ７（第１９図参照）から出
力された信号９（第２１図参照）を遅延回路
２１６で64タイムスロツト遅延した信号が与えら
れる。前述の通り、この信号９は出力ポイン
トＰ６（第１９図のオア回路２０２）から出力さ
れるシリアル楽音信号（そのタイミングは第２１
図のM_putに示されている）の重みが最下位ビツト
のとき“０”となる。遅延回路２１６は遅延回路
７７の遅延動作に同期させるために設けられたも
のであり、先行するチヤンネルの最上位ビツトの
加算によつて生じたキヤリイアウト信号を次のチ
ヤンネルの最下位ビツトの加算タイミングにおい
てキヤリイ入力C_iに入力しないようにするために
アンド回路２１５が設けられている。 ２段目の乗算器７４の入力ポイントＰ１には、
シリアル楽音信号＊FSを遅延回路７８で128タイ
ムスロツト遅延したものが入力されている。第１
９図に示すような構成の係数分配回路１３９と乗
算器６４とを用いてシリアル乗算を行なう場合、
乗算器におけるシリアル演算タイミングを同期さ
せる（乗算すべきシリアル楽音信号とフイルタ係
数のチヤンネル及び各ビツトの重みを同期させ
る）には、前述から明らかなように、シリアル楽
音信号の入力タイミングが前段の乗算器の入力タ
イミングよりも32タイムスロツト遅れていなけれ
ばならない。そこで、２段目の乗算器７４の楽音
信号入力タイミングと１段目の乗算器７３のそれ
と比較してみると、２段目の入力タイミングは遅
延回路７８によつて１サンプリング周期（96タイ
ムスロツト）と32タイムスロツト（合計128タイ
ムスロツト）だけ遅延されるので、32タイムスロ
ツト分の遅延という条件が満たされている。従つ
て、２段目の乗算器７４においてもシリアル演算
タイミングの同期化が計れる。 ２段目の乗算器７４の出力ポイントＰ６（第１
９図参照）から出力されたシリアル楽音信号すな
わち乗算結果は、遅延回路７９で32タイムスロツ
ト遅延された後、加算器７６の入力Ａに与えられ
る。加算器７６の入力Ｂには前段の加算器７５の
出力Ｓが与えられる。前述と同様に、乗算器７４
の出力ポイントＰ７（第１９図参照）から出力さ
れた信号９は遅延回路７９の遅延時間に同期
して遅延回路２１７で32タイムスロツト遅延され
た後アンド回路２１８に入力される。アンド回路
２１８の他の入力には加算器７６のキヤリイ出力
C₀₊₁が与えられ、その出力がキヤリイ入力C_iに与
えられる。この遅延回路２１７とアンド回路２１
８は前述の回路２１５，２１６と同じ機能を果
す。遅延回路７９は、前述の通り、加算器７６の
入力Ａに入力される信号のタイミングが入力信号
＊FSのタイミングよりも２サンプリング周期
（192タイムスロツト）遅れるようにするためのも
のである。すなわち、遅延回路７８で128タイム
スロツト、乗算器７４の内部で32タイムスロツ
ト、遅延回路７９で32タイムスロツトの遅延が
夫々設定されることにより、合計192タイムスロ
ツトの遅延が設定される。 加算器７６の出力信号は遅延回路８０で64タイ
ムスロツト遅延された後、乗算器８１の入力ポイ
ントＰ１に入力される。そして乗算器８１の出力
ポイントＰ６からは、入力ポイントＰ１のタイミ
ングよりも32タイムスロツト遅れたタイミングで
シリアル楽音信号が出力され、これがゼロフイル
タ４３の出力楽音信号Z₀として出力端子ZS₀に与
えられる。遅延回路８０は、前述と同様の理由に
より、２段目の乗算器７４の楽音信号入力タイミ
ングと３段目の乗算器８１のそれとの間に32タイ
ムスロツトの時間遅れを設定するために設けられ
たものである。すなわち、乗算器７４の内部で32
タイムスロツト、遅延回路路７９で32タイムスロ
ツト、遅延回路８０で64タイムスロツトの時間遅
れが夫々設定され、合計128タイムスロツトの遅
れが両者の間に設定される。128タイムスロツト
は１サンプリング周期（96タイムスロツト）と32
タイムスロツトであるので、２段目の乗算器７４
の楽音信号入力タイミングと３段目の乗算器８１
のそれとの間には実質的に32タイムスロツトの時
間遅れが設けられたことになる。 ゼロフイルタ４３の入力信号＊FSと出力信号
Z₀とのタイミングを比較すると、遅延回路７８、
乗算器７４、遅延回路７９，８０、乗算器８１の
ルートによつて合計288タイムスロツトの遅延が
設けられており、これは丁度３サンプリング周期
であるため、入力信号＊FSと出力信号Z₀のタイ
ミング（チヤンネル及びシリアルデータの各ビツ
トの重みのタイミング）は完全に同期している。
従つて出力信号Z₀は、第１４図あるいは第２３図
のFSのタイミングに完全に同期したシリアル楽
音信号である。 尚、極フイルタ４２の最終段のユニツトＬ１２
の順向出力端子FS₀から出力されるシリアル楽音
信号のタイミングも第１４図のFSに完全に同期
している。つまり、12段の各ユニツトＬ１〜Ｌ１
２では夫々32タイムスロツトずつ楽音信号が遅延
されるので、合計遅延時間は384タイムスロツト
となり、これは丁度４サンプリング周期であるた
め、極フイルタ４２の順向入力端子FS_iの順向出
力端子FS₀のシリアル楽音信号のタイミングが同
期することになる。第１３図に示すように、極フ
イルタ４２の出力端子FS₀の信号または入力制御
回路３７から出力されたシリアル楽音信号S_iの一
方がセレクタ８９で選択されてゼロフイルタ４３
の入力端子ZS_iに与えられる。従つて、入力端子
ZS_iを介してゼロフイルタ４３に入力されるシリ
アル楽音信号＊FSのタイミングは、前述のよう
に、どんな場合でも第１４図のFSに同期してい
る。従つて、第１３図の入力端子I₁〜I₃から入力
されるシリアル楽音信号S₁〜S₃、入力制御回路３
７から出力されるシリアル楽音信号S_i、セレクタ
８７から極フイルタ４２に入力されるシリアル楽
音信号FS、極フイルタ４２の出力端子FS₀から出
力されるシリアル楽音信号、ゼロフイルタ４３の
入力端子ZS_iに入力されるシリアル楽音信号＊
FS、ゼロフイルタ４３の出力端子ZS₀から出力さ
れるシリアル楽音信号Z₀のタイミング（チヤンネ
ル及びシリアルデータ各ビツトの重みのタイミン
グ）がすべて同期しており、第１４図または第２
３図のFSの欄のようである。 第１図において、デイジタルフイルタ部１４は
第１３図に示すようなデイジタルフイルタ回路装
置DFCを単独で、あるいは複数個適宜組合せて
用いて構成することができる。第１３図におい
て、デイジタルフイルタ回路装置DFC内の極フ
イルタ４２とゼロフイルタ４３の接続組合せ及び
それらに対する入力信号の与え方及び出力信号の
取り出し方は制御コードＣ１，Ｃ２によつて４つ
の状態のいずれかに制御される。制御コードＣ
１，Ｃ２に従つて所望の状態に制御された１乃至
複数のデイジタルフイルタ回路装置DFCを用い
ることにより、極フイルタとゼロフイルタの組合
せを様々なバリエーシヨンで実現することができ
る。 制御コードＣ１，Ｃ２の内容に対応するデイジ
タルフイルタ回路装置DFCの４つの状態の一例
を示すと下記表のようである。

【表】

【表】 上記表のＣ１，Ｃ２の欄には制御コードＣ１，
Ｃ２の真理値が示されている。「DFCのタイプ」
の欄には、各状態に対応するデイジタルフイルタ
回路装置DFCの識別符号が示されている。「状
態」の欄には、極フイルタ４２とゼロフイルタ４
３の接続組合せと、楽音信号の入出力に使用する
入出力端子の参照番号が示されている。「極」の
みとは、極フイルタ４２のみを用いることを示
し、「ゼロ→極」とは、ゼロフイルタ４３を前段
にし極フイルタ４２を後段にして直列接続するこ
とを示し、「極→ゼロ」とは極フイルタ４２を前
段にしゼロフイルタ４３を前段にして直列接続す
ることを示す。 第１３図のセレクタ８７の制御入力には制御コ
ードＣ１，Ｃ２が入力されており、このコードＣ
１，Ｃ２の内容に応じて下記表に示すように入力
Ａ，Ｂ，Ｃのいずれかを選択する。

【表】 また、セレクタ８８のＢ選択制御入力SBには制
御コードＣ２が入力され、このコードＣ２を反転
した信号がＡ選択制御入力SAに入力される。セ
レクタ８９も同様に、選択制御入力SBにコード
Ｃ２が入力され、選択制御入力SAにコードＣ２
の反転信号が入力される。 制御コードがＣ１＝“０”、Ｃ２＝“０”の場合
について説明すると、前記第３表のようにセレク
タ８７では入力Ａが選択され、入力端子F_iを介し
て外部から該入力Ａに与えられるシリアル楽音信
号が該セレクタ８７から出力され、信号FSとし
て極フイルタ４２の順向入力端子FS_iに与えてく
れる。セレクタ８８ではコードＣ２の“０”によ
り入力Ａが選択され、入力端子B_iを介して外部か
ら該入力Ａに与えられる信号が該セレクタ８８か
ら出力され、極フイルタ４２の逆向入力端子BS_i
に与えられる。セレクタ８９ではＣ２の“０”に
より入力Ａを選択し、シリアル楽音信号S_iがゼロ
フイルタ４３に入力されるが、ゼロフイルタ４３
の出力信号Z₀は出力制御回路３９で出力禁止され
ると共にセレクタ８７でも選択されないので、ゼ
ロフイルタ４３は事実上使用されない。出力制御
回路３９では、コードＣ２の“０”によりアンド
回路１２４〜１２６が常時不能化され、これによ
りアンド回路９０〜９２が常時不能化されて、ゼ
ロフイルタ出力信号Z₀を出力禁止する。従つて、
デイジタルフイルタ回路装置DFCの状態は、入
力端子F_iを介して外部から入力されたシリアル楽
音信号を極フイルタ４２に通し、この極フイルタ
４２の出力信号を出力端子F₀を介して外部に出
力し、ゼロフイルタ４３は事実上使用しない、と
いう状態となる。この状態の装置DFCを第２表
のように「DFC−Ｉ」で示すものとし、これは
上述の通り、12段ラテイス型の極フイルタ４２の
みから成る。但し、最後のフイルタユニツトＬ１
２の逆向入力端子BS_iには遅延回路７２を経由し
た自己の順向出力端子FS₀の出力ではなく入力端
子B_iを介して外部から与えられる信号が入力され
る。これは、この極フイルタ４２単独でフイルタ
システムが完結するのではなく、更に後段に（端
子F₀とB_iに）ラテイ型のフイルタが付加されるこ
とを意味する。 制御コードがＣ１＝“１”、Ｃ２＝“０”の場合
について説明すると、前記第３表のようにセレク
タ８７では入力Ｃを選択し、ゼロフイルタ４３の
出力信号Z₀を信号FSとして極フイルタ４２の入
力端子FS_iに与える。セレクタ８８ではＣ２の
“０”により入力Ａを選択し、前述と同様に、端
子B_iを介して外部から与えられる信号を極フイル
タ４２の逆向入力端子BS_iに与える。セレクタ８
９ではＣ２の“０”により入力Ａを選択し、入力
制御回路３７から与えられるシリアル楽音信号S_i
が該セレクタ８９を介してゼロフイルタ４３の入
力端子ZS_iに与えられる。出力制御回路３９では、
Ｃ２の“０”により、前述と同様に、ゼロフイル
タ出力信号Z₀が出力端子O₁〜O₃に導かれること
を禁止する。従つて、デイジタルフイルタ回路装
置DFCの状態は、入力端子I₁〜I₃から入力制御回
路３７を介して与えられたシリアル楽音信号S_iを
セレクタ８９を介してゼロフイルタ４３に通し、
このゼロフイルタ４３の出力信号Z₀をセレクタ８
７を介して極フイルタ４２に通し、この極フイル
タ４２の出力信号を出力端子F₀を介して外部に
出力する、という状態になる。つまり、前記第２
表の「DFC−」のタイプのようにゼロフイル
タ４３が前段で極フイルタ４２が後段に接続され
る状態となる。但し、極フイルタ４２の最後のフ
イルタユニツトＬ１２の逆向入力端子BS_iには、
前述と同様に、遅延回路７２ではなく端子B_iから
の信号が与えられる。従つて、この場合も更に後
段に（端子F₀とB_iに）ラテイス型フイルタが付加
されることを意味する。 制御コードがＣ１＝“０”、Ｃ２＝“１”の場合
について説明すると、前記第３表のようにセレク
タ８７では入力Ａを選択し、入力端子F_iを介して
外部から与えられるシリアル楽音信号を信号FS
として極フイルタ４２に入力する。セレクタ８８
ではＣ２の“１”により入力Ｂを選択し、極フイ
ルタ４２の逆向入力端子BR_iに自己の順向出力端
子FS₀の出力信号を遅延回路７２で３２タイムス
ロツト遅延した信号を入力する。セレクタ８９で
はＣ２の“１”により入力Ｂを介して極フイルタ
４２の出力端子FS₀から与えられたシリアル楽音
信号を選択し、ゼロフイルタ４３に入力する。出
力制御回路３９では、Ｃ２の“１”によりアンド
回路１２４〜１２６が可能化され、前述の通り、
フイルタイネーブル信号FE１〜FE３に応じてア
ンド回路９０〜９２が可能化され、ゼロフイルタ
４３の出力信号Z₀が出力端子O₁〜O₃に分配され
る。従つて、デイジタルフイルタ回路装置DFC
の状態は、入力端子F_iを介して外部から与えられ
たシリアル楽音信号をセレクタ８７を介して極フ
イルタ４２に通し、この極フイルタ４２の出力信
号をセレクタ８９を介してゼロフイルタ４３に通
し、かつ極フイルタ４２の出力信号を遅延回路７
２及びセレクタ８８を介して自己の逆向入力端子
BS_iに戻し、ゼロフイルタ４３の出力信号Z₀を出
力制御回路３９を介して各サブ系列毎の出力端子
O₁〜O₃に分配して出力する、という状態となる。
つまり、前記第２表の「DFC−」のように、
極フイルタ４２が前段でゼロフイルタ４３が後段
に接続され、入力端子F_iから楽音信号が入力さ
れ、出力端子O₁〜O₃から楽音信号が出力される
状態となる。 制御コードがＣ１＝“１”、Ｃ２＝“１”の場合
について説明すると、前記第３表のようにセレク
タ８７では入力Ｂを選択し、入力端子I₁〜I₃から
入力制御回路３７を介して与えられるシリアル楽
音信号S_iを出力し、この信号S_iを信号FSとして極
フイルタ４２に入力する。セレクタ８８及び８９
では、Ｃ２の“１”により、前述と同様に入力Ｂ
を選択する。また、出力制御回路３９でも前述と
同様に、Ｃ２の“１”によりゼロフイルタ４３の
出力信号Z₀を信号FE１〜FE３に従つて出力端子
O₁〜O₃に分配する。従つて、デイジタルフイル
タ回路装置DFCの状態は、入力端子I₁〜I₃から入
力制御回路３７を介して与えられたシリアル楽音
信号S_iをセレクタ３７を介して極フイルタ４２に
入力し、この極フイルタ４２の出力信号をセレク
タ８９を介してゼロフイルタ４３に入力し、かつ
極フイルタ４２の出力信号を自己の逆向入力端子
BS_iに戻し、ゼロフイルタ４３の出力信号Z₀を出
力制御回路３９を介して各サブ系列毎の出力端子
O₁〜O₃に分配して出力する、という状態になる。
つまり、前記第２表の「DFC−」のように、
極フイルタ４２が前段、ゼロフイルタ４３が後段
で、入力端子I₁〜I₃から楽音信号が入力され、出
力端子O₁〜O₃から楽音信号が出力される状態と
なる。 尚、デイジタルフイルタ回路装置DFCの上述
のタイプDFC−及びDFC−では、コードＣ
２が“０”であるため、出力制御回路３９のアン
ド回路１３３，１３４，１３５が常時可能化され
る。従つて、入力端子I₁〜I₃に与えられた全べて
のシリアル楽音信号がアンド回路１３３〜１３５
及びオア回路１３６〜１３８を経由して出力端子
O₁〜O₃に常時導かれる。一方、DFC−及び
DFC−のタイプでは、コードＣ２が“１”で
あるため、前述の通り、フイルタイネーブル信号
FE１〜FE３に従つて、フイルタを通さないサブ
系列のシリアル楽音信号だけがアンド回路１３３
〜１３５及びオア回路１３６〜１３８を介して出
力端子O₁〜O₃に導かれる。 尚、第１３図に示すように、デイジタルフイル
タ回路装置DFCに関連して制御コード発生器２
１９を設け、ここから制御コードＣ１，Ｃ２を発
生して各セレクタ８７〜８９及びアンド回路１２
４〜１２６に供給する。この発生器２１９は、例
えばROMによつて構成し、装置DFCの用途（タ
イプDFC−乃至DFC−）に応じて発生コー
ドＣ１，Ｃ２の真理値が固定されるようにしても
よい。また、外部からスイツチ出力信号等をアド
レス入力として加え、これに応じて発生コードＣ
１，Ｃ２の真理値を自由に切換えることができる
ようにしてもよい。また、外部から所望の制御コ
ードＣ１，Ｃ２を直接供給するようにしてもよ
い。 次に、１乃至複数のデイジタルフイルタ回路装
置DFCを組合せて構成するデイジタルフイルタ
部１４のいくつかの例を示す。 デイジタルフイルタ部１４におけるフイルタ構
成を第２４図ａのようにする場合は、同図ｂのよ
うにDFC−タイプの１チツプのデイジタルフ
イルタ回路装置DFCを単独で使用する。前述の
通り、装置DFCをタイプDFC−とすれば、第
２４図ａのように極フイルタ４２が前段でゼロフ
イルタ４３が後段となり、しかも入力端子I₁〜I₃
から与えられた楽音信号が入力制御回路３７を介
して極フイルタ４２に入力され、ゼロフイルタ４
３の出力信号が出力端子O₁〜O₃から出力される。
同図ｂにおいては外部回路と結線される端子I₁〜
I₃，O₁〜O₃，Ｔ１〜Ｔ５のみを示した。従つて、
図示されていない端子F_i，F_p，B_i，B_p（第１３図
参照）は、DFCを単独使用する場合はどこにも
接続されない。また、同図ｂにおいてはタイプ
DFC−における制御コードＣ１，Ｃ２の真理
値を付記した。Ｃ１，Ｃ２が破線矢印によつて入
力されるように示されている理由は、前述の通
り、外部から入力するようにしてもよいことを示
すためである。第２５図ｂ，第２６図ｂにおいて
も上述と同様の図示方法が採用されている。この
単独使用タイプDFC−では、12段ラテイス型
極フイルタ４２と２次ゼロフイルタ４３を直列接
続したフイルタ構成となり、それに応じたフイル
タ特性が得られる。 フイルタ構成を第２５図ａのようにする場合
は、同図ｂのようにDFC−及びDFC−タイ
プのデイジタルフイルタ回路装置DFCを２個用
いてデイジタルフイルタ部１４を構成する。前述
の通り、DFC−タイプではゼロフイルタ４３
が前段で極フイルタ４２が後段となり、楽音信号
入力端子がI₁〜I₃、出力端子がF_pとなるのに対
し、DFC−タイプでは極フイルタ４２が前段
でゼロフイルタ４３が後段となり、楽音信号入力
端子がF_i、出力端子がO₁〜O₃となる。そこで、
同図ｂに示すように、DFC−タイプの出力端
子F_pをDFC−タイプの入力端子F_iに接続し、
DFC−の入力端子B_iをDFC−の出力端子B_p
に接続し、DFC−の各サブ系列毎の出力端子
O₁〜O₃をDFC−の入力端子I₁〜I₃に接続する。
すると、同図ａに示すように、２次のゼロフイル
タ４３−、12段のラテイス型極フイルタ４２−
、12段のラテイス型極フイルタ４２−、２次
のゼロフイルタ４３−という順に各フイルタが
直列接続された構成となる。DFC−の端子F_p，
B_iとDFC−の端子F_i，B_pが接続されることによ
り、前段の（つまりDFC−の）極フイルタ４
２−の出力端子FS_p、入力端子BS_iが後段の
（つまりDFC−の）極フイルタ４２−の入力
端子FS_i、出力端子BS_pに接続されることになる。
これは、前述の通り、DFC−タイプではセレ
クタ８８（第１３図）の働きによつて端子B_iの信
号を端子BS_iに加え、遅延回路７２で32タイムス
ロツト遅延した端子FS_pの出力信号は端子BS_iに
加わらないように制御しているためである。その
結果、極フイルタ４２−と４２−によつて、
事実上、24段のラテイス型極フイルタが構成され
ることになる。 ラテイス型フイルタにおいては、段数が増すほ
ど多数の山（極）をもつ周波数特性が実現できる
ことが知られている。同様に、ゼロフイルタにお
いても次数（段数）が増すほど多数の谷（ゼロ
点）の制御が可能となる。従つて、第２５図の組
合せによれば、24段のラテイス型極フイルタ４２
−、４２−と合計４次のゼロフイルタ４３−
、４３−とによつて、第２４図の場合よりも
更に複雑な周波数特性の設定及び制御が可能であ
る。 フイルタ構成を第２６図ａのようにする場合
は、同図ｂのようにDFC−、DFC−、DFC
−タイプのデイジタルフイルタ回路装置DFC
を３個用いてデイジタルフイルタ部１４を構成す
る。これは、第２５図ｂで説明したDFC−タ
イプとDFC−タイプとの間にDFC−タイプ
を挿入したものである。前述の通り、DFC−
タイプは、極フイルタ４２のみを使用する状態と
なつており、楽音信号入力端子としてF_iを使用
し、出力端子としてF_pを使用する。そこで、同図
ｂに示すように、DFC−タイプの出力端子F_p
をDFC−タイプの入力端子F_iに接続し、DFC
−の出力端子B_pをDFC−の入力端子B_iに接
続し、DFC−の端子F_p，B_iをDFC−の端子
F_i，B_pに接続する。また、DFC−の各サブ系
列毎の出力端子O₁〜O₃をDFC−の入力端子I₁
〜I₃に接続し、DFC−の出力端子O₁〜O₃を
DFC−の入力端子I₁〜I₃に接続する。すると、
同図ａに示すように、２次のゼロフイルタ４３−
、12段のラテイス型極フイルタ４２−、12段
のラテイス型極フイルタ４２−、12段のラテイ
ス型極フイルタ４２−、２次のゼロフイルタ４
３−、という順に各フイルタが直列接続された
構成となる。 DFC−の端子F_p，B_iとDFC−の端子F_i，
B_pが接続されることにより、及びDFC−の端
子F_p，B_iとDFC−の端子F_i，B_pが接続されるこ
とにより、前後の極フイルタ４２−の端子
FS_p，BS_iと中段の極フイルタ４２−の端子
FS_i，BS_pが接続され、かつ中段の極フイルタ４
２−の端子FS_p，FS_iと後段の極フイルタ４２
−の端子FS_i，BS_pが接続されることになる。
その理由は、前述の各タイプDFC−，，
の説明から明らかであろう。その結果、３つの12
段ラテイス型極フイルタ４２−，４２−，４
２−によつて事実上36段のラテイス型極フイル
タが構成されることになる。従つて、第２６図の
組合せによれば、第２５図の場合よりも更に複雑
な周波数特性の設定及び制御が可能である。 尚、第２６図において、中段に設けるDFC−
タイプのデイジタルフイルタ回路装置DFCの
数は１個に限らず、それ以上であつてもよい。そ
うすると、ラテイス型極フイルタの段数が更に増
し、更に複雑な周波数特性の設定、制御が可能と
なる。 第２５図ｂ及び第２６図ｂにおいて、デイジタ
ルフイルタ回路装置DFCの各チツプ間では各サ
ブ系列毎の出力端子O₁〜O₃と入力端子I₁〜I₃が順
次接続されている。この接続によつて、フイルタ
を通さないシリアル楽音信号が最初の装置DFC
−から最終の装置DFC−まで導かれるよう
になつている。 第２５図ｂ及び第２６図ｂのように複数のデイ
ジタルフイルタ回路装置DFC（DFC−，，
）を使用する場合、各々で使用するフイルタ係
数を異ならせて、各々の周波数制御特性が異なる
ようにするのが効果的である。そのためには、
各々の内部に設けられるフイルタ係数ROM９７
（第１３図）の記憶内容を夫々異ならせる、及び
外部から供給されるフイルタ係数KOを夫々異な
らせる、等の処置をとればよい。また、デイジタ
ルフイルタ部１４を構成する複数のデイジタルフ
イルタ回路装置DFC（DFC−，，）のうち
１または複数で外部からのフイルタ係数KOを使
用し、残りでは内部のフイルタ係数を使用するよ
うにしてもよい。 尚、デイジタルフイルタ回路装置DFCの内部
における選択回路あるいはゲート（第１３図のセ
レクタ８７，８８，８９等）の設け方を変更する
ことにより、上述とは別の極フイルタ４２とゼロ
フイルタ４３の接続組合せを実現することが可能
である。それに伴ない、複数のデイジタルフイル
タ回路装置DFCの組合せも上述とは別のものを
実現することが可能となる。例えば、装置DFC
でゼロフイルタ４３を単独使用するような接続を
実現することも可能であり、そのようなゼロフイ
ルタ単独使用型のデイジタルフイルタ回路装置
DFCを複数個縦続接続することにより多段のゼ
ロフイルタを構成することが可能である。 以上説明したようにこの発明によれば、選択さ
れた音色に応じて、楽音信号発生手段から発生
される各系列ごとのデイジタル楽音信号の移動フ
オルマント型の音色特性、デイジタルフイルタ
の接続組合せ、楽音信号発生手段から発生され
た複数系列のデイジタル楽音信号の一部または全
部についてデイジタルフイルタ装置を介して送出
するかまたは該デイジタルフイルタ装置を介さな
いで送出するかを選択する選択手段の選択動作、
を夫々設定するようにしたので、楽音信号発生手
段で付与される移動フオルマント型の音色特性と
デイジタルフイルタで付与される固定フオルマン
ト型の音色特性の系列毎の選択・混合により、移
動フオルマント型の音色特性、固定フオルマント
型の音色特性、あるいは移動フオルマント型の音
色特性と固定フオルマント型の音色特性を混合し
た音色特性、等の各種の音色特性を持つ楽音信号
を、極めて簡単な構成で、かつ容易に発生するこ
とができるようになるという優れた効果を奏す
る。また、構成の異なる複数のデイジタルフイル
タの接続組合せを切換えることにより、該デイジ
タルフイルタの数よりも多くのフイルタ構成を選
択的に実現することができる。また、共通のハー
ド構成のユニツト化されたデイジタルフイルタ回
路装置を複数個組合せて用い、各回路装置毎に複
数のデイジタルフイルタの接続組合せを選択的に
切換えることにより、全体として多様なフイルタ
構成を選択的に実現することができるようにな
り、しかもフイルタ回路装置のハード構成の共通
化によつて製造コストを下げることができる。

【図面の簡単な説明】

第１図はこの発明に係る楽音発生装置を実施し
た電子楽器の一例を示す全体構成ブロツク図、第
２図は第１図における楽音信号発生部及び楽音信
号振分け及び累算及びシリアル変換制御回路の一
例を示すブロツク図、第３図は第１図におけるデ
イジタルフイルタ部の一例を示すブロツク図、第
４図ａ，ｂ，ｃは第２図に示された多系列音源
（サブ系列）の使用例を示す図、第５図ａ，ｂ，
ｃは極フイルタとゼロフイルタの組合せによつて
実現し得る振幅周波数特性の一例をいくつかの音
色に関して夫々示す図、第６図は極フイルタとし
て使用できる無限インパルス応答フイルタの基本
構成を示すブロツク図、第７図はゼロフイルタと
して使用できる有限インパルス応答フイルタの基
本構成を示すブロツク図、第８図ａは極フイルタ
として使用できるラテイス型フイルタの基本構成
を示すブロツク図、第８図ｂ，ｃは同じくラテイ
ス型フイルタの等価回路を示すブロツク図、第９
図は第３図の極フイルタを12段のラテイス型フイ
ルタによつて構成した一例を示すブロツク図、第
１０図は第３図のゼロフイルタの一例を示すブロ
ツク図、第１１図は楽音信号のシリアル化形式の
一例を示すタイミングチヤート、第１２図はフイ
ルタ係数のシリアル化形式の一例を示すタイミン
グチヤート、第１３図は第１図及び第３図のデイ
ジタルフイルタ部として使用可能なデイジタルフ
イルタ回路装置の詳細例を示すブロツク図、第１
４図は第１３図の極フイルタに入力されるシリア
ル楽音信号及びフイルタ係数及びタイミング信号
の一例を示すと共に該極フイルタの１段目におけ
る主要な信号のチヤンネルタイミング状態を示す
タイミングチヤート、第１５図は第１図における
音色選択装置の一例を示すブロツク図、第１６図
は第１５図から出力される音色パラメータのシリ
アル化形式の一例を示すタイミングチヤート、第
１７図は第１図におけるフイルタ係数外部記憶装
置の一例を示すブロツク図、第１８図は第１７図
のアドレス信号発生回路におけるアドレス信号の
発生例を示す図、第１９図は第９図におけるラテ
イス型の極フイルタの１段目のフイルタユニツト
の詳細例を示す回路図、第２０図は第１９図にお
けるフイルタ係数記憶用のシフトレジスタの内部
構成例を示す回路図、第２１図は第１９図におけ
る乗算器のシリアル乗算動作を説明するためのタ
イミングチヤート、第２２図は第１０図のゼロフ
イルタの詳細例を示す回路図、第２３図は第２２
図の１段目の演算段における各種信号の状態を例
示するタイミングチヤート、第２４図ａは第１図
のデイジタルフイルタ部における極フイルタとゼ
ロフイルタの接続組合せの一例を示すブロツク
図、同図ｂは第１３図に示すデイジタルフイルタ
回路装置を１個だけ用いて同図ａのフイルタ構成
を実現することを示すブロツク図、第２５図ａは
第１図のデイジタルフイルタ部における極フイル
タとゼロフイルタの別の接続組合せ例を示すブロ
ツク図、同図ｂは第１３図に示すデイジタルフイ
ルタ回路装置を２個用いて同図ａのフイルタ構成
を実現することを示すブロツク図、第２６図ａは
第１図のデイジタルフイルタ部における極フイル
タとゼロフイルタの別の接続組合せ例を示すブロ
ツク図、同図ｂは第１３図に示すデイジタルフイ
ルタ回路装置を３個用いて同図ａのフイルタ構成
を実現することを示すブロツク図、である。 １１……楽音信号発生部、１２……音色選択装
置、１３……楽音信号振分け及び累算及びシリア
ル変換制御回路、１４……デイジタルフイルタ
部、２０……フイルタ係数外部記憶装置、２１…
…フイルタ係数切換スイツチ、３７……フイルタ
入力制御回路、３８……デイジタルフイルタ主回
路、３９……出力制御回路、４０……タイミング
信号発生回路、４１……フイルタ係数供給回路、
４２……極フイルタ、４３……ゼロフイルタ、Ｌ
１〜Ｌ１２……ラテイス型のフイルタユニツト、
DFC，DFC−，DFC−，DFC−，DFC−
……ユニツト化された（１チツプの）デイジタ
ルフイルタ回路装置、８７，８８，８９……デイ
ジタルフイルタの接続組合せ切換えのためのセレ
クタ、FS_i……順向入力、FS_p……順向出力、BS_i
……逆向入力、BS_p……逆向出力。

Claims (1)

1. 【特許請求の範囲】 １ 発生すべき楽音の音色を選択する音色選択手
   段と、 複数系列のデイジタル楽音信号を移動フオルマ
   ント型の音色特性で発生する楽音信号発生手段
   と、 構成の異なる複数のデイジタルフイルタ、およ
   びこれらのデイジタルフイルタの接続組合せを切
   り換える接続切換手段を有し、固定フオルマント
   型の音色形成を行なうデイジタルフイルタ装置
   と、 前記楽音信号発生手段から発生された複数系列
   のデイジタル楽音信号の一部または全部を前記デ
   イジタルフイルタ装置を介して送出するかまたは
   該デイジタルフイルタ装置を介さないで送出する
   かを選択する選択手段と、 前記音色選択手段で選択された音色に対応して
   前記楽音信号発生手段から発生される各系列毎の
   デイジタル楽音信号の特性および前記デイジタル
   フイルタの接続組合せおよび前記選択手段の選択
   動作を設定するためのパラメータ情報を、前記楽
   音信号発生手段および前記接続切換手段および前
   記選択手段にそれぞれ供給するパラメータ情報発
   生手段と、 前記選択手段で前記デイジタルフイルタ装置を
   介さないで送出することが選択されたデイジタル
   楽音信号および前記デイジタルフイルタ装置でフ
   イルタ処理されたデイジタル楽音信号を混合する
   混合手段と を具備することを特徴とする楽音発生装置。 ２ 前記接続切換手段は、各デイジタルフイルタ
   の入力側に設けられ、いずれかのデイジタルフイ
   ルタの出力信号および入力された前記デイジタル
   楽音信号のうち１つを対応する前記デイジタルフ
   イルタの入力に選択的に与えるための複数のセレ
   クタを含むものである特許請求の範囲第１項記載
   の楽音発生装置。 ３ 前記各デイジタルフイルタのうち少くとも１
   つが順向入力、順向出力、逆向入力及び逆向出力
   を有する型式のフイルタから成り、この型式の前
   記デイジタルフイルタにおいては順向入力及び逆
   向入力に対応して前記セレクタを夫々含んでいる
   特許請求の範囲第２項記載の楽音発生装置。 ４ 前記各デイジタルフイルタは、振幅周波数特
   性における極を制御し得る極フイルタと、振幅周
   波数特性における零点を制御し得るゼロフイルタ
   とを含むものである特許請求の範囲第１項記載の
   楽音発生装置。 ５ 前記デイジタルフイルタは、１つの前記極フ
   イルタと、１つの前記ゼロフイルタとから成り、
   前記接続切換手段は、少なくとも、極フイルタの
   出力をゼロフイルタに入力する第１の組合せ、ゼ
   ロフイルタの出力を極フイルタに入力する第２の
   組合せ、極フイルタを単独で用いる第３の組合
   せ、のいずれかに選択的に切換えることができる
   ものである特許請求の範囲第４項記載の楽音発生
   装置。 ６ 前記極フイルタは、ラテイス型フイルタから
   成るものであり、前記デイジタルフイルタ装置
   は、前記デイジタル楽音信号を入力するための第
   １の入力端子と前記ラテイス型極フイルタの順向
   入力に対応する第２の入力端子と逆向入力に対応
   する第３の入力端子とを具備し、前記第１の組合
   せは、前記ラテイス型極フイルタへの順向入力信
   号として前記第１の入力端子の信号を用いる場合
   と前記第２の入力端子の信号を用いる場合の２通
   りを含み、前記接続切換手段は、選択されている
   前記組合せに応じて前記ラテイス型極フイルタの
   逆向入力にその順向出力を接続するかあるいは前
   記第３の入力端子を接続するかの切換えが可能な
   ものである特許請求の範囲第５項記載の楽音発生
   装置。