JPH021314B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器のデイジタルフイルタ装置
に関し、特に、極フイルタとゼロフイルタとを具
えたものに関する。 電子楽器における音色回路は微妙な特性を必要
とするため、従来はアナログ回路によるものが多
かつた。しかし、アナログ音色回路（特にアナロ
グフイルタ）は規模が大きくなりがちであり、特
に固定フオルマントを必要とする音色（例えば人
声音及びオーボエ、バスーン等の管楽器音など、
その他ピアノ、ストリング等の楽器音にも固定フ
オルマントの特性がある）を実現するには並列に
多数のアナログフイルタ回路を用意しなければな
らず、システムが大規模になつていた。また、ア
ナログ音色回路にはデイジタル楽音信号をそのま
ま入力することができないので、デイジタル楽音
発生回路を適用する場合面倒であつた。そこで、
最近では、電子楽器の音色回路としてデイジタル
フイルタを用いることが試みられている。デイジ
タルフイルタによれば、デイジタル楽音発生回路
で発生したデイジタル楽音信号をそのまま入力す
ることができ、しかも時分割処理によつて小規模
なハード構成で複数の楽音信号の同時処理が行な
えるので経済的である。ところで、一般にデイジ
タルフイルタにおいては、希望の振幅周波数特性
を得ることができるように、係数を設定するのは
なかなか困難である。特に、電子楽器において望
みの固定フオルマントを忠実に実現するために
は、フイルタの振幅周波数特性における「山」及
び「谷」の位置（帯域）及びレベルを巧みに制御
する必要があり、これは従来から知られているデ
イジタルフイルタを電子楽器の音色回路に単純に
適用しただけでは実現困難であつた。デイジタル
フイルタにはいくつかの基本型式が知られている
が、そのいずれもが振幅周波数特性における極ま
たは零点の一方を主体として制御できるだけであ
り、両方を同時に巧みにかつ容易に制御できるも
のはない。例えば、極を主体として制御し得るタ
イプでは、複数の極を異なる周波数帯域で形成
し、そうしてできる「山」のすそ野の部分の重ね
合せによつて、結果として「谷」が形成されるに
すぎない。その場合、「谷」の位置及びレベルを
望みの状態に設定するのはかなり困難である。 また、従来のフイルタは、複数種のフイルタユ
ニツトを組合せてフイルタを構成する場合、その
接続順序を自由に換え制御することはできなかつ
た。 複数種の異なるフイルタユニツトを縦続接続し
て所望の特性のデイジタルフイルタを構成する場
合、その接続順序に依存して周波数特性が変わる
ことは理論上は有りえないが、現実には、該所望
の特性を最良の状態で（最大のダイナミツクレン
ジで）得るには、各フイルタユニツトの接続順や
ゲイン配分が非常に重要となる。つまり、最終的
に残すべき周波数帯域の信号成分は、前段のフイ
ルタユニツトで削つてしまうことなく、できるだ
け後段で減衰を与えるような構成を採用するのが
Ｓ／Ｎ比を高く保つためには望ましい。 このように、異なる特性のフイルタユニツトの
接続順序は、ダイナミツクレンジが大きく、Ｓ／
Ｎ比の良好な、音色制御を行なうためには、極め
て重要である。これが、縦続接続構成のデイジタ
ルフイルタにおいて「オーダリング」とか「ペア
リング」とかいわれる課題である。「ペアリング」
とはどのフイルタユニツトとどのフイルタユニツ
トをペアにして接続するか、ということであり、
「オーダリング」とはどのような順序で縦続接続
するか、ということである。 しかし、従来のデイジタルフイルタにおいて
は、上述のような「オーダリング」とか「ペアリ
ング」とかがフイルタ設計段階で問題にされてい
ても、一旦設計が完了してフイルタ回路のハード
構成が出来上がつてしまうと、その接続順序を自
由に切り換え制御することはできなかつた。 しかし、電子楽器において、異なる特性のフイ
ルタユニツトすなわち極フイルタとゼロフイルタ
縦続接続して音色制御用のフイルタを構成する場
合、最終的に得ようとする合成フイルタ特性（音
色）によつて、極フイルタを先にした方が好まし
い場合もあれば、反対にゼロフイルタを先にした
方が好ましい場合もあるので、その接続順序を自
由に切り換えることができるようにすることが望
ましい。 この発明は上述の点に鑑みてなされたもので、
振幅周波数特性における「山」と「谷」の両方を
比較的容易に制御できるようにして複雑な周波数
特性の設定も可能にすると共に、異なるフイルタ
ユニツトを縦続接続してフイルタ回路を構成する
場合においてその接続順序を自由に切換え制御で
きるようにすることにより、ダイナミツクレンジ
が大きく、Ｓ／Ｎ比の良好な、音色制御を行ない
得るようにした、電子楽器に適したデイジタルフ
イルタ装置を提供することを目的とする。 この目的は、振幅周波数特性における極を主に
制御し得るデイジタル型の極フイルタと、振幅周
波数特性における零点を主に制御し得るデイジタ
ル型のゼロフイルタと、該極フイルタとゼロフイ
ルタとを直列に接続し、その直列接続における該
極フイルタとゼロフイルタとの前後順序を制御信
号によつて切り換えることが可能な接続切換え制
御手段とを含む回路部を少なくとも２個（第１の
回路部と第２の回路部）直列接続して組合せてな
るデイジタルフイルタ装置によつて達成される。
このデイジタルフイルタ装置は、更に、前記第１
の回路部と第２の回路部に対して第１及び第２の
制御信号を夫々供給し、この制御信号に応じて
夫々のフイルタ直列回路におけ極フイルタとゼロ
フイルタとの前後順序を夫々設定することによ
り、前記第１の回路部のフイルタ直列回路におけ
る後段のフイルタとそれに直列接続される前記第
２の回路部のフイルタ直列回路における前段のフ
イルタの種類を同一にする接続状態若しくは異な
らせる接続状態の一方に切換え設定することが可
能な接続制御手段を具備する。 実現しようとする所望の振幅周波数特性（固定
フオルマント）における「山」の部分と「谷」の
部分を夫々独立に考え、「山」の部分の特性を極
フイルタによつて設定し、「谷」の部分の特性を
ゼロフイルタによつて設定する。例えば、直列的
に組み合わされた極フイルタとゼロフイルタを通
過したデイジタル楽音信号は、両方の振幅周波数
特性に従つて制御され、その結果、所望の「山」
「谷」特性を有する固定フオルマントに従つたフ
イルタ制御が行なわれることになる。この発明に
よれば、極フイルタに関しては所望の位置（帯
域）で所望のレベルで極が生じるように係数を設
定し、ゼロフイルタに関しては所望の位置（帯
域）で所望の深さで零点が生じるように係数を設
定すればよい。従つて、極と零点の係数設定を
夫々独立して行なえばよいので係数設定が容易と
なり、振幅周波数特性における「山」と「谷」の
両方を比較的容易に希望の状態に制御し得るよう
になる。 本発明によれば、第１の回路部と第２の回路部
とからなるデイジタルフイルタ装置全体の接続組
み合わせ状態として、 入力→第１の極フイルタ→第１のゼロフイル
タ→第２の極フイルタ→第２のゼロフイルタ→
出力、 入力→第１のゼロフイルタ→第１の極フイル
タ→第２のゼロフイルタ→第２の極フイルタ→
出力、 入力→第１の極フイルタ→第１のゼロフイル
タ→第２のゼロフイルタ→第２の極フイルタ→
出力、 入力→第１のゼロフイルタ→第１の極フイル
タ→第２の極フイルタ→第２のゼロフイルタ→
出力、 の４状態のうち１つに任意に切換え設定すること
ができるようになる。 ここで、第１の回路部のフイルタ直列回路にお
ける後段のフイルタとそれに直列接続される前記
第２の回路部のフイルタ直列回路における前段の
フイルタの種類を異ならせる接続状態とは、上記
との状態である。この場合、４個の異なるフ
イルタ（第１の極フイルタ、第１のゼロフイル
タ、第２の極フイルタ、第２のゼロフイルタ）を
交互に組み合わせた接続順序が実現される。 また、第１の回路部のフイルタ直列回路におけ
る後段のフイルタとそれに直列接続される前記第
２の回路部のフイルタ直列回路における前段のフ
イルタの種類を同一にする接続状態とは、上記
との状態である。 の状態では、第１の回路部の第１のゼロフイ
ルタと第２の回路部の第２のゼロフイルタとが一
体に直列接続される。これにより、２段のゼロフ
イルタの結び付きが強くなり、その間に極フイル
タが入る場合に比べてゼロフイルタによる特性の
設計が行ない易くなる。従つて、ゼロフイルタに
よる特性を重視した音作りをするのが望ましい音
色に関して、この接続が適している。 また、の状態では、第１の回路部の第１の極
フイルタと第２の回路部の第２の極フイルタとが
一体に直列接続される。従つて、上述と同様に、
極フイルタによる特性を重視した音作りをするの
が望ましい音色に関してこの接続が適している。 更にこの発明によれば、前述の目的は、振幅周
波数特性における極を制御し得るデイジタル型の
第１の極フイルタと、振幅周波数特性における零
点を制御し得るデイジタル型の第１のゼロフイル
タと、該第１の極フイルタと第１のゼロフイルタ
とを直列に接続し、その直列接続における該極フ
イルタとゼロフイルタとの前後順序を第１の制御
信号によつて切り換えることが可能な第１の接続
切換え制御手段とを含む第１の回路部と、 振幅周波数特性における極を制御し得るデイジ
タル型の第２の極フイルタと、振幅周波数特性に
おける零点を制御し得るデイジタル型の第２のゼ
ロフイルタと、第２の制御信号によつて該第２の
極フイルタと第２のゼロフイルタの一方を無効に
し、他方を有効にする接続切り換えを行うことが
可能な第２の接続切換え制御手段とを含み、前記
第１の回路部に対して直列に接続される第２の回
路部と、 前記第１の回路部と第２の回路部に対して第１
及び第２の制御信号を夫々供給し、この制御信号
に応じて第１の回路部のフイルタ直列回路におけ
る極フイルタとゼロフイルタとの前後順序を設定
すると共に第２の回路部で有効にするフイルタを
設定し、これにより、前記第２の回路部で有効な
フイルタの種類と前記第１の回路部のフイルタ直
列回路における接続状態とを切換え設定すること
が可能な接続制御手段と を具えた電子楽器のデイジタルフイルタ装置によ
つて達成することもできる。 この場合は、第１の回路部と第２の回路部とか
らなるデイジタルフイルタ装置全体の接続組み合
わせ状態として、 入力→第１の極フイルタ→第１のゼロフイル
タ→第２の極フイルタ→出力、 入力→第１のゼロフイルタ→第１の極フイル
タ→第２のゼロフイルタ→出力、 入力→第２の極フイルタ→第１のゼロフイル
タ→第１の極フイルタ→出力、 入力→第２のゼロフイルタ→第１の極フイル
タ→第１のゼロフイルタ→出力、 入力→第１の極フイルタ→第１のゼロフイル
タ→第２のゼロフイルタ→出力、 入力→第１のゼロフイルタ→第１の極フイル
タ→第２の極フイルタ→出力、 入力→第２の極フイルタ→第１の極フイルタ
→第１のゼロフイルタ→出力、 入力→第２のゼロフイルタ→第１のゼロフイ
ルタ→第１の極フイルタ→出力、 の８状態のうち１つに任意に切換え設定すること
ができるようになる。 ここで、第２の回路部で有効なフイルタの種類
と第１の回路部のフイルタ直列回路における第２
の回路部寄りの一方のフイルタの種類とを異なら
せる接続状態とは、上記〜の状態である。こ
の場合、隣合うフイルタユニツトがすべて異なる
接続順序が実現される。 また、第２の回路部で有効なフイルタの種類と
第１の回路部のフイルタ直列回路における第２の
回路部寄りの一方のフイルタの種類とを同一にす
る接続状態とは、上記〜の状態である。この
場合も、前述と同様に、第２の回路部で有効なフ
イルタと第１の回路部のフイルタ直列回路におけ
る該第２の回路部寄りの同一種類のフイルタとが
一体に直列接続され、２段構成のゼロフイルタ若
しくは極フイルタの結び付きが強くなる。従つ
て、上述と同様に、その間に異なるフイルタが入
る場合に比べて２段構成のゼロフイルタ若しくは
極フイルタによる特性の設計が行ない易くなり、
ゼロフイルタ若しくは極フイルタの一方による特
性を重視した音作りをするのが望ましい音色に関
して、この接続が適している。 極フイルタは無限インパルス応答フイルタ
（IIRフイルタ）によつて構成することができ、
ゼロフイルタは有限インパルス応答フイルタ
（FIRフイルタ）によつて構成することができる。
また、極フイルタは、IIRフイルタの中でも特に
ラテイス型フイルタを用いるのが好ましい。 以下添付図面を参照してこの発明の実施例を詳
細に説明しよう。 第１図において、鍵盤部９は、複数の鍵盤（例
えば上鍵盤、下鍵盤、ペダル鍵盤）と、これら鍵
盤の各鍵に対応するキースイツチを含むキースイ
ツチ回路とを含んでいる。キーアサイナ１０は、
鍵盤部９の各キースイツチのオン・オフを検出す
るための回路と、オンされたキースイツチに対応
する鍵すなわち押圧鍵を複数の楽音発生チヤンネ
ルのいずれかに割当てるための回路とを含んでい
る。各楽音発生チヤンネルに割当てられた鍵を示
す情報（キーコードKC）とその鍵の押圧が持続
しているかまたは離鍵されたかを示す情報（キー
オン信号KON）とがキーアサイナ１０から楽音
信号発生部１１に与えられる。楽音信号発生部１
１は、鍵盤部９で押圧された鍵に対応する楽音信
号を前記キーアサイナ１０の出力に応じて発生す
るものであり、発生した楽音信号を鍵盤種類及び
音色等に応じた複数系列に区分して並列的に出力
する。詳しくは、楽音信号発生部１１は、１乃至
複数の鍵に対応する楽音信号を同時に発生し得る
ようにするために、同時最大発音可能数に相当す
る数の音源用楽音発生チヤンネルを各鍵盤に対応
して具備しており、更に、これらの音源用楽音発
生チヤンネルを多系列にわたつて重複して具備し
ており、各系列の楽音信号を並列的にデイジタル
形式で出力する。 音色選択装置１２は各鍵盤毎の音色及び各種効
果等を選択するための多数のスイツチを含んでい
る。音色選択装置１２の出力のうち所定の出力
TP１が楽音信号発生部１１に与えられており、
該発生部１１における楽音信号発生動作（発生す
べき楽音信号に対する音色付与、音色に応じた振
幅エンベロープの設定、音源波形の選択、等）を
制御する。楽音信号発生部１１で発生される楽音
信号の中には、音色選択装置１２による音色選択
に応じて該発生部１１内で所定の音色付与が完了
するものもあるが、音色付与が完了していないも
のもあり、それらは後段のデイジタルフイルタ部
１４で音色制御が施される。例えば、音高にかか
わりなく常に同じスペクトル分布をもつ音色（い
わば移動フオルマント型の音色）は楽音信号発生
部１１で付与し、固定フオルマント型の音色はデ
イジタルフイルタ部１４で付与する。尚、移動フ
オルマント型の音色にあつても、例えばプラス系
の低域特性やストリング系の複雑な特性など、固
定フオルマント型のフイルタ制御を更に施すこと
によつてスペクトル補正を行なうのが好ましいも
のがあり、これらの音色に関してもデイジタルフ
イルタ部１４が利用される。 楽音信号発生部１１から出力された各系列毎の
デイジタル楽音信号は、楽音信号振分け及び累算
及びシリアル変換制御回路１３に与えられる。こ
の制御回路１３には音色選択装置１２の出力のう
ち所定の出力TP２が与えられている。制御回路
１３は、音色選択装置１２から与えられる音色パ
ラメータTP２に応じて、各系列のうち楽音信号
を累算することが可能なものとデイジタルフイル
タ部１４を通すべきものとを振分け、累算可能な
ものはそれらの楽音信号を累算（ミツクス）して
ライン１５に出力し、デイジタルフイルタ部１４
を通すべきものはそれら各系列毎の並列デイジタ
ル楽音信号を夫々時間的にシリアル化し更にその
シリアルデイジタル楽音信号を所定の系列間で時
分割多重化して共通の信号ラインに出力する。
尚、時分割多重化する所定の系列とは、鍵盤種類
あるいは音色が互いに異なる系列である。後で詳
しく説明するように、この実施例では、実現しよ
うとする１つの音色に関して複数の音源もしくは
楽音発生系列（以下、サブ系列という）を準備し
ているがこのサブ系列間では時分割多重化を行な
わないようになつている。従つて、制御回路１３
からは、所定の系列間で時分割多重化されたシリ
アルデイジタル楽音信号が各サブ系列毎に並列的
に出力され、ライン１６を介してデイジタルフイ
ルタ部１４に与えられる。 複数ビツトのデイジタル楽音信号を時間的にシ
リアル化した上でデイジタルフイルタ部１４に与
えることは、該フイルタ部１４内部の演算回路を
シリアル演算回路とすることができ、該フイルタ
部１４の構成縮小に寄与する。また、複数系列の
デイジタル楽音信号を時分割多重化して共通ライ
ンにまとめることは、各系列毎にデイジタルフイ
ルタを設けねばならない無駄を省き、デイジタル
フイルタ部１４の構成縮小に寄与する。しかし、
必ずしもシリアル化及び時分割多重化を行なわね
ばならないわけではなく、複数ビツトのデイジタ
ル楽音信号を並列的にデイジタルフイルタ部１４
に入力するようにしてもよい。 下記表に、各系列の一列及び制御回路１３にお
けるそれらの振分け態様の一例を示す。「単／複」
の欄にはそれらの系列が単音発生系であるか複音
発生系列であるかが示されている。勿論、複音系
列の場合は複数音のデイジタル楽音信号を加算混
合した信号が１系列分の楽音信号として楽音信号
発生部１１から出力される。「振分け」の欄に示
された記号ch１，ch２，ch３，ch４はフイルタ
チヤンネルの表示であり、各系列の楽音信号をデ
イジタルフイルタ部１４で時分割処理する説明を
行なう際の各系列の識別記号として用いる。尚、
ここでいうフイルタチヤンネルch１〜ch４とは、
キーアサイナ１０によつて各押圧鍵を割当てるた
めの楽音発生チヤンネルとは全く別のものであ
り、異なるフイルタ処理を行なう系列を示す。 第１表の系列の欄に示された各系列において
は、夫々複数種類の音色のうち１乃至複数を選択
することが可能である。前述のサブ系列は、デイ
ジタルフイルタ部１４に導かれる４つの系列にお
いて夫々設けられている。すなわち、例えば「上
鍵盤スペシヤル系」においては、所定の複数種類
の音

【表】 色のうち１乃至複数を選択することが可能であ
り、選択された音色に対応する楽音信号（音源信
号）が複数のサブ系列で夫々発生されるようにな
つている。 ライン１５の楽音信号は混合回路１７に与えら
れ、ライン１６のシリアル楽音信号はデイジタル
フイルタ部１４を経由して混合回路１７に与えら
れる。混合回路１７はデイジタルフイルタ部１４
でフイルタ制御された楽音信号とフイルタ制御さ
れなかつたライン１５の楽音信号とをミキシング
（デイジタル加算）するためのもので、フイルタ
制御された楽音信号はシリアル化されているた
め、これらのシリアル楽音信号を各系列毎にパラ
レル化した後上記ミキシングを行なうようになつ
ている。混合回路１７から出力されたデイジタル
楽音信号はデイジタル／アナログ変換器１８でア
ナログ信号に変換され、サウンドシステム１９に
与えられる。 デイジタルフイルタ部１４は、フイルタ特性に
おける山部分の特性を有効に制御できる極フイル
タと、フイルタ特性における谷部分の特性を有効
に制御できるゼロフイルタとを含んでおり、両フ
イルタの接続組合せを切換えることができるよう
に構成され、複雑なフイルタ特性を実現し得るよ
うになつている。音色選択装置１２の出力のうち
所定の出力TP３がデイジタルフイルタ部１４に
与えられており、音色選択に応じて各フイルタチ
ヤンネルch１〜ch４毎のフイルタ特性（例えば
フイルタ係数）が夫々設定されるようになつてい
る。また、デイジタルフイルタ部１４において
は、入力された各サブ系列の楽音信号のうちフイ
ルタを通すべきものと通さないものとを音色パラ
メータTP３に応じて振分けるようになつている。 フイルタ特性の設定のために、フイルタ部１４
の内部にはフイルタ係数内部ROM（ROMはリー
ドオンリーメモリのこと、以下同じ）が含まれて
おり、この内部ROMから所定のフイルタ係数が
音色選択情報（音色パラメータTP３）に応じて
読み出されてフイルタ部１４で利用されるように
なつている。このフイルタ係数内部ROMとは別
にフイルタ係数外部記憶装置２０が設けられてい
る。この外部記憶装置２０は半導体記憶装置であ
つてもよいし、また、磁気カード等着脱自在の記
憶媒体を含んでいてもよい。外部記憶装置２０か
ら読み出されたフイルタ係数KOはデイジタルフ
イルタ部１４に供給される。デイジタルフイルタ
部１４に関連してフイルタ係数切換スイツチ２１
が設けられている。このスイツチ２１はデイジタ
ルフイルタ部１４において内部ROMまたは外部
記憶装置２０のどちらを利用すべきかを選択する
ためのもので、フイルタ部１４ではスイツチ２１
の出力信号KSに応じて選択されたどちらか一方
のフイルタ係数に従つてフイルタ制御を実行す
る。外部記憶装置２０に記憶するフイルタ係数の
一例としては、時間的に変化するフイルタ係数な
どがある。フイルタ係数を時間的に変化させるた
めには大きな記憶容量が要求されるが、それには
外部記憶装置が適しているからである。この外部
記憶装置２０にはキーアサイナ１０からのキーオ
ン信号KONと音色選択装置１２からの音色パラ
メータTP４とが供給されるようになつており、
キーオン信号KONに応じて鍵押圧中及び離鍵後
の時間経過に伴なうフイルタ係数の変化を制御
し、かつこのフイルタ係数の変化特性を音色パラ
メータTP４に応じて制御する。 尚、制御回路１３は、ライン１６に対する楽音
信号のシリアル送出の基準タイミングに対応して
同期パルスSYNCを出力するようになつている。
この同期パルスSYNCは、デイジタルフイルタ部
１４及び外部記憶装置２０に与えられ、ライン１
６のシリアル楽音信号に同期してフイルタ係数を
シリアル化する（シリアルに読み出す）ため、及
び、フイルタ部１４におけるシリアル演算タイミ
ングの同期制御のため、に利用される。 多系列音源すなわちサブ系列を具えた楽音信号
発生部１１の一例、及びこれに接続された楽音信
号振分け及び累算及びシリアル変換制御回路１３
の一例を第２図に示す。楽音信号発生部１１は、
鍵盤種類あるいは発生すべき音の性質を異にする
複数系列のトーンジエネレータ２２乃至２６を含
んでおり、そのうちデイジタルフイルタ部１４を
利用する可能性のある系列（トーンジエネレータ
２３乃至２６）は夫々３つのサブ系列（これを
＃１，＃２，＃３で区分する）に対応する３つの
トーンジエネレータを夫々含んでいる。ペダル鍵
盤系トーンジエネレータ２２、上鍵盤ソロ系トー
ンジエネレータ２３、上鍵盤カスタム系トーンジ
エネレータ２５は単音型トーンジエネレータであ
り、上鍵盤複音系トーンジエネレータ２４及び下
鍵盤複音系トーンジエネレータ２６は複音型トー
ンジエネレータである。キーアサイナ１０（第１
図）から出力された鍵情報（キーコードKC、キ
ーオン信号KON等）が各トーンジエネレータ２
２〜２６に入力される。この鍵情報は鍵盤情報を
含んでおり、その鍵盤情報に対応するトーンジエ
ネレータ２２〜２６でその鍵情報（KC，KON
等）が利用される。複音系のトーンジエネレータ
２４，２６では、各楽音発生チヤンネルに割当て
られた複数の鍵情報KC，KONに対応する複数の
楽音信号を発生することが可能である。上鍵盤の
単音型トーンジエネレータ２３，２５では、上鍵
盤の鍵情報KC，KONが同時に複数与えられたと
き、そのうち１つ（最高音または最低音）を選択
してその楽音信号を発生する。 各トーンジエネレータ２２乃至２６では、発生
すべき楽音信号に対して複数種類の音色のうち１
乃至複数を選択的に付与することが可能である。
そのために、選択された音色に対応する様々な音
色パラメータTP１が音色選択装置１２（第１図）
から各トーンジエネレータ２２乃至２６に夫々与
えられるようになつており、この音色パラメータ
TP１に応じた周波数成分または音源波形、及び
振幅エンベローブ、及びフイート数、及び音量、
及びその他様々な楽音要素、を有する楽音信号が
押圧鍵に対応する音高で発生される。しかし、固
定フオルマントによる音色要素はここでは付与さ
れず、後段のデイジタルフイルタ部１４において
付与される。 デイジタルフイルタ部１４を利用することが可
能な系列（トーンジエネレータ２３〜２６）にお
いて夫々設けられているサブ系列（＃１〜＃３）
は、各系列２３〜２６）で発生しようとする楽音
に関する多系列音源となつている。例えば、上鍵
盤ソロ系トーンジエネレータ２３で発生しようと
する１つの楽音信号は、そこにおける３つのサブ
系列＃１，＃２，＃３に対応するトーンジエネレ
ータで夫々発生された楽音信号を最終的に加算す
ることによつて得られる。従つて、各サブ系列
＃１，＃２，＃３で発生する楽音信号は部分音信
号であるということも可能である。しかし、音色
の種類によつてはサブ系列のトーンジエネレータ
すべてを利用しないものがあつてもよく、例えば
１つのサブ系列＃１のトーンジエネレータだけを
利用して楽音信号を発生するようにしてもよい。
このような多系列音源すなわち複数のサブ系列
＃１〜＃３は、１つの楽音信号を構成する部分音
信号の一部を選択的にデイジタルフイルタ部１４
で制御し得るようにする場合に有利である。この
点については後で更に詳述する。 各トーンジエネレータ２２〜２６は楽音信号を
デイジタル形式で発生するものであり、その楽音
発生方式としては周波数変調演算方式、高調波合
成方式、波形メモリ読出し方式等その他任意の方
式を使用することができる。 複音系トーンジエネレータ２４，２６からは複
数押圧鍵に対応するデイジタル楽音信号が夫々出
力される。各トーンジエネレータ２４，２６の各
サブ系列（＃１〜＃３）に対応して夫々設けられ
たアキユムレータ２７，２８では、複数押圧鍵に
対応する楽音信号を各サブ系列毎に夫々累算す
る。 楽音信号振分け及び累算及びシリアル変換制御
回路１３において、ゲート２９，３０，３１，３
２は楽音信号発生部１１から与えられた各系列の
楽音信号を振分けるためのものであり、音色選択
装置１２から与えられる音色パラメータTP２に
応じて制御される。ゲート２９は、上鍵盤複音系
トーンジエネレータ２４の第１のサブ系列＃１の
トーンジエネレータに対応するアキユムレータ２
７の出力楽音信号を選択してアキユムレータ３３
に与えるためのものである。前記第１表を参照す
ると、このゲート２９の出力が上鍵盤系フルート
系UFLの楽音信号に相当する。つまり、音色選
択装置１２上で上鍵盤フルート系UFLの何らか
の音色が選択された場合は、上鍵盤複音系トーン
ジエネレータ２４のうち第１のサブ系列＃１に対
応するトーンジエネレータでその上鍵盤フルート
系音色の楽音信号を発生し、ゲート２９でアキユ
ムレータ３３の側（デイジタルフイルタ部１４に
通さないグループ）に振分ける。 ゲート３０は、下鍵盤複音系トーンジエネレー
タ２６のうち第１のサブ系列＃１に対応するトー
ンジエネレータの出力を累算したアキユムレータ
２８の出力楽音信号を選択してアキユムレータ３
３に与えるためのものである。前記第１表を参照
すると、このゲート３０の出力が下鍵盤オーケス
トラ系LORの楽音信号に相当する。つまり、音
色選択装置１２で下鍵盤オーケストラ系LORの
何らかの音色が選択された場合は、下鍵盤複音系
トーンジエネレータ２６のうち第１のサブ系列
＃１に対応するトーンジエネレータでその下鍵盤
オーケストラ系音色の楽音信号を発生し、ゲート
３０でアキユムレータ３３の側に振分ける。 ゲート３１は上鍵盤スペシヤル系USPの楽音
信号をデイジタルフイルタ部１４の側に振分ける
ためのもの、ゲート３２は下鍵盤スペシヤル系
LSPの楽音信号をデイジタルフイルタ部１４の側
に振分けるためのものである。音色選択装置１２
で上鍵盤スペシヤル系USPの何らかの音色が選
択された場合は、上鍵盤複音系トーンジエネレー
タ２４の各サブ系列＃１〜＃３でで該音色に対応
する楽音信号を夫々発生し、アキユムレータ２７
を経由して与えられるそれら各サブ系列＃１〜
＃３の楽音信号をゲート３１を介してマルチプレ
クサ３４の側（デイジタルフイルタ部１４の側）
に振分ける。下鍵盤スペシヤル系LSPの音色が選
択された場合も同様に、下鍵盤複音系トーンジエ
ネレータ２６の各サブ系列＃１〜＃３で該音色に
対応する楽音信号を夫々発生し、ゲート３２を介
してそれらマルチプレクサ３４の側に振分ける。 尚、上鍵盤複音系トーンジエネレータ２４の第
１のサブ系列＃１を上鍵盤フルート系（UFL）
のために使用しているときに該トーンジエネレー
タ２４の他のサブ系列＃２，＃３を上鍵盤スペシ
ヤル系USPのために使用することも可能であり、
その場合はゲート３１ではサブ系列＃２，＃３に
対応する楽音信号を選択してマルチプレクサ３４
に与える。下鍵盤複音系トーンジエネレータ２６
の第１のサブ系列＃１を下鍵盤オーケストラ系
LORのために使用しているときも同様に他のサ
ブ系列＃２，＃３を下鍵盤スペシヤル系LSPのた
めに使用することが可能である。また、トーンジ
エネレータ２４と２６はスペシヤル系USP，
LSPの専用とし、上鍵盤フルート系UFL及び下
鍵盤オーケストラ系LORの専用トーンジエネレ
ータを更に設けてもよい。 アキユムレータ３３は、ゲート２９，３０から
与えられた上鍵盤フルート系UFL及び下鍵盤オ
ーケストラ系LORの楽音信号と、トーンジエネ
レータ２２で発生されたペダル鍵盤系PKBの楽
音信号とを累算するものであり、その出力信号が
ライン１５を介して混合回路１７（第１図）に与
えられる。 トーンジエネレータ２３で発生された上鍵盤ソ
ロ系USLの楽音信号、トーンジエネレータ２４
からゲート３１を介して与えられる上鍵盤スペシ
ヤル系USPの楽音信号、トーンジエネレータ２
５で発生された上鍵盤カスタム系UCSの楽音信
号、及びトーンジエネレータ２６からゲート３２
を介して与えられる下鍵盤スペシヤル系LSPの楽
音信号は、マルチプレクサ３４及びパラレル−シ
リアル変換器３５及びライン１６を介してデイジ
タルフイルタ部１４（第１図）に与えられる。マ
ルチプレクサ３４は、各系列USL，USP，UCS，
LSPの楽音信号をフイルタチヤンネルch１〜ch
４に対応して時分割多重化するためのもので、そ
のための制御信号がタイミング信号発生器３６か
ら与えられる。各系列USL，USP，UCS，LSP
の楽音信号は各サブ系列＃１，＃２，＃３毎に個
別に時分割多重化される。各サブ系列＃１〜＃３
に対応してマルチプレクサ３４から出力された並
列的なデイジタル楽音信号は、各サブ系列に対応
して設けられたパラレル−シリアル変換器３５に
夫々入力される。この変換器３５は、各サブ系列
＃１〜＃３のデイジタル楽音信号を時間的にシリ
アルな楽音信号S₁，S₂，S₃に夫々変換するための
もので、そのための制御信号がタイミング信号発
生器３６から与えられる。また、タイミング信号
発生器３６は前述の同期パルスSYNCを出力す
る。 第３図はデイジタルフイルタ部１４の一例を大
まかなブロツク図によつて示したものである。第
２図のパラレル−シリアル変換器３５から出力さ
れた各サブ系列＃１〜＃３に対応するシリアルな
デイジタル楽音信号S₁，S₂，S₃は、フイルタ入力
制御回路３７に入力される。フイルタ入力制御回
路３７は、各楽音信号S₁，S₂，S₃のうちデイジタ
ルフイルタ主回路３８に入力すべきものとそうで
ないものとを音色パラメータTP３に応じて振分
けるためのものである。デイジタルフイルタ主回
路３８に入力すべき楽音信号（S₁，S₂，S₃のうち
１または複数）は同じフイルタチヤンネル同士で
加算混合されて、入力制御回路３７からフイルタ
主回路３８に入力される。デイジタルフイルタ主
回路３８を通さない残りの楽音信号は出力制御回
路３９を経由してデイジタルフイルタ部１４から
出力される。出力制御回路３９は、デイジタルフ
イルタ主回路３８を経由した楽音信号と経由して
いない楽音信号とを音色パラメータTP３に応じ
て各サブ系列に対応する出力ラインS₁O，S₂O，
S₃Oに分配するものである。 タイミング信号発生回路４０は、デイジタルフ
イルタ主回路３８におけるフイルタ演算動作を制
御するための各種タイミング信号を同期パルス
SYNCにもとづき発生し、これらの信号をデイジ
タルフイルタ主回路３８に供給する。フイルタ係
数供給回路４１はデイジタルフイルタ主回路３８
に対してフイルタ係数Ｋを供給するためのもので
あり、前述のフイルタ係数内部ROMを含んでお
り、音色パラメータTP３に応じて該ROMから
所定のフイルタ係数を読み出して供給する。ま
た、フイルタ係数供給回路４１にはフイルタ係数
外部記憶装置２０から与えられるフイルタ係数
KOの信号とフイルタ係数切換スイツチ２１の出
力信号KSとが入力されるようになつており、こ
のスイツチ出力信号KSに応じて内部ROMで読出
したフイルタ係数または外部記憶装置２０から与
えられたフイルタ係数KOの一方をデイジタルフ
イルタ主回路３８に供給する。また、フイルタ係
数供給回路４１には同期パルスSYNCとタイミン
グ信号発生回路４０の出力信号が与えられてお
り、フイルタ演算タイミングに同期してフイルタ
係数を供給するようになつている。 各系列音源（サブ系列＃１〜＃３）の使い方に
ついていくつかの例を挙げて次に説明する。 その１つは、各サブ系列＃１〜＃３で発生する
楽音信号の間で僅かなピツチずれを生じさせ、そ
れら各サブ系列の楽音信号S₁〜S₃をすべてデイジ
タルフイルタ主回路３８に通す方法である。この
使用方法に適しているのは、ストリングス及びコ
ーラス（複数の人声音）等の音色である。何故な
らば、ストリングス音色の場合、複数のサブ系列
＃１〜＃３で互いにピツチが僅かにずれた楽音信
号を発生することにより複数の弦楽器を同時に演
奏している効果を実現することができ、しかも、
どの音も固定フオルマントを含んでいるため全サ
ブ系列の楽音信号S₁〜S₃をデイジタルフイルタ主
回路３８に通して各々に固定フオルマントによる
音色成分を付与するのが望ましいからである。ま
た、コーラス音色の場合、複数のサブ系列＃１〜
＃３で互いに僅かにピツチがずれた人声音信号を
発生することにより複数の人声音をより自然に模
倣することができ、しかもどの人声音も固定フオ
ルマントを含んでいるため全サブ系列の楽音信号
をデイジタルフイルタ主回路３８に通すのが好ま
しい。この場合の制御の形態としては、例えば上
鍵盤カスタム系UCSでストリングス音色が選択
されたとすると、第２図のトーンジエネレータ２
５における各サブ系列＃１〜＃３に対応する３つ
のトーンジエネレータでは選択されたストリング
ス音色に対応する楽音信号を押圧鍵に対応するピ
ツチでかつ互いに僅かにずれたピツチで夫々発生
し、第３図の入力制御回路３７では上鍵盤カスタ
ム系の楽音信号S₁〜S₃が入力されてきたときすべ
てのサブ系列＃１〜＃３の楽音信号S₁〜S₃をスト
リングス音色を示す音色パラメータTP３に応じ
てデイジタルフイルタ主回路３８に向けて振分け
る。この方法では、各サブ系列＃１〜＃３で夫々
独立した楽音信号を形成しており、しかもそれら
楽音信号すべてが固定フオルマントを含むもので
ある。 第２の使用方法は、各サブ系列＃１〜＃３で発
生する楽音信号のピツチは同一にするが振幅エン
ベロープを夫々異らせ、そのうち特定のサブ系列
の楽音信号（S₁〜S₃のうち１乃至複数）のみをデ
イジタルフイルタ主回路３８に通す方法である。
この方法に適しているのは、ピアノ、ビブラフオ
ン及びエレクトリツクベースなどの音色である。
ピアノ音色を例にして各サブ系列＃１〜＃３で付
与する振幅エンベロープの一例を示すと第４図ａ
のようであり、第１のサブ系列＃１で付与する振
幅エンベロープは響板による振幅エンベロープを
模倣するためのものであり、第２、第３のサブ系
列＃２，＃３で付与する振幅エンベロープ（＃１
よりもサステインが長い）は弦による振幅エンベ
ロープを模倣するためのものである。この場合、
響板による音色成分は固定フオルマントであり、
弦による音色成分は移動フオルマント（基本周波
数が変化してもスペククトル分布は変化しないも
の）であるため、第３図の入力制御回路３７で
は、第１のサブ系列＃１に対応する楽音信号S₁を
デイジタルフイルタ主回路３８に通し、他の楽音
信号S₂，S₃はデイジタルフイルタ主回路３８に通
さないように制御する。この方法では、各サブ系
列＃１〜＃３で１楽音を形成するための部分音信
号を夫々形成しており、その中の一部の部分音が
固定フオルマントを含むものである。 第３の使用方法は、各サブ系列＃１〜＃３で発
生する楽音信号の基本周波数は同じであるが、高
調波成分の帯域を異らせ、すべてのサブ系列の楽
音信号S₁〜S₃をデイジタルフイルタ主回路３８に
入力する方法である。この方法は、第４図ｂのよ
うに複数の固定フオルマントを有する音色（例え
ば人声音）を合成する場合に適している。すなわ
ち、複数の固定フオルマントのうち第１のフオル
マント（山）を第１のサブ系列＃１で発生した楽
音信号S₁によつて強調し、第２のフオルマント
（山）は第２のサブ系列＃２の楽音信号S₂によつ
て強調し、第３のフオルマント（山）は第３のサ
ブ系列＃３の楽音信号S₃によつて強調するのであ
る。この場合、サブ系列＃１では第１のフオルマ
ントの帯に対応する高調波成分を集中的に含む楽
音信号S₁を発生し、＃２では第２のフオルマント
の帯域に対応する高調波成分を集中的に含む楽音
信号S₂を発生し、＃３では第３のフオルマントの
帯域に対応する高調波成分を集中的に含む楽音信
号S₃を発生する。広帯域にわたつて均等に高調波
成分を含む楽音信号を１度に作るのは困難である
ため、各サブ系列＃１〜＃３で帯域を分担させる
この方法は極めて有効である。この方法では、各
サブ系列＃１〜＃３で１楽音を形成するための部
分音信号を夫々形成しており、しかもそのすべて
の部分音が固定フオルマントを含むものである。 第４の使用方法は、各サブ系列＃１〜＃３で発
生する楽音信号のピツチは同じにするが、その音
量レベルを互いに異なる特性でキースケーリング
し、そのうち特定のサブ系列の楽音信号（S₁〜S₃
のうち１または複数）のみをデイジタルフイルタ
主回路３８に通す方法である。この方法は、オー
ボエやバスーンのようなダブルリード楽器の音色
に適している。そのような種類の音色にあつて
は、基本周波数の音域が高くなると移動フオルマ
ントによる成分が強くなり、低くなると固定フオ
ルマントによる成分が強くなる。従つて、各サブ
系列＃１〜＃３で発生する楽音信号の音量レベル
を、鍵の音高すなわち基本周波数に応じて、例え
ば第４図ｃに示すように異なる特性でキースケー
リングし、低音域を強調したサブ系列＃１の楽音
信号S₁をデイジタルフイルタ主回路３８に通すこ
とにより低音域の鍵に対応する楽音に固定フオル
マントを付与する。高音域を強調したサブ系列
＃３の楽音信号S₃はデイジタルフイルタ主回路３
８に通さないが、事実上キースケーリングを施さ
なかつたサブ系列＃２の楽音信号S₂をデイジタル
フイルタ主回路３８に通すか否かは定常的な音色
の性質に従つて適宜決定すればよい。 第５の使用方法は、各サブ系列＃１〜＃３でフ
イート系が異なる楽音信号を夫々発生し、そのう
ち特定のサブ系列の楽音信号（S₁〜S₃のうち１ま
たは複数）のみをデイジタルフイルタ主回路３８
に通す方法である。これは、特定のフイート系の
みに固定フオルマントを付与する場合に適してい
る。 第６の使用方法は、各サブ系列＃１〜＃３で波
形形状の異なる音源信号（正弦波、矩形波、のこ
ぎり波等）を夫々発生し、そのうち特定の音源信
号のみ（例えば矩形波とのこぎり波）をデイジタ
ルフイルタ主回路３８に通す方法である。 尚、上記では、音色選択装置１２における１ス
イツチの操作によつて選択可能な１つの音色に対
応する複数の楽音信号を各サブ系列＃１〜＃３で
夫々異なる手法によつて発生し、これらを合成す
ることにより、選択された１音色に対応する楽音
信号を形成することを前提としている。しかし、
これに限らず、個々のサブ系列＃１〜＃３で全く
異なる音色の楽音信号を夫々発生し、そのうち固
定フオルマントを付与すべき楽音信号（S₁〜S₃の
うち１または複数）のみをデイジタルフイルタ主
回路３８に入力するように制御することも可能で
ある。 第３図において、デイジタルフイルタ主回路３
８は極フイルタ４２とゼロフイルタ４３とを含ん
でおり、両フイルタ４２，４３は直列に接続され
ている。極フイルタとはフイルタ特性（振幅周波
数特性）の山の部分を制御できるものであり、ゼ
ロフイルタとはフイルタ特性の谷の部分を制御で
きるものである。例えば人声音において男声の
「ア」の振幅周波数特性は第５図ａの実線のよう
になるが、これを極フイルタだけで実現しようと
すると谷の部分が破線のようになつてしまい、十
分にレベルが落ちない。これは、極フイルタだけ
では振幅周波数特性の山の部分の重ね合わせでし
か該特性を設定できないことによる。そこで、極
フイルタに対してゼロフイルタを直列に設け、所
望の周波数成分のレベルを十分に落すように該ゼ
ロフイルタの特性を設定すれば、第５図ａの実線
のように谷の部分のレベルを十分に落すことがで
きる。第５図ｂはブラス系の音色の振幅周波数特
性を示す図であり、極フイルタ単独では実現が困
難なものであるが、極フイルタとゼロフイルタの
組合せによれば実現可能である。すなわち、低域
成分のレベルを下げるように（零点が周波数ゼロ
になるように）ゼロフイルタの特性を設定し、レ
ベルの高い高域の特性は極フイルタによつて設定
すればよい。第５図ｃに示すようなストリングス
系音色の振幅周波数特性も、極フイルタ単独では
実現が困難であるが、ゼロフイルタと極フイルタ
を組合せて所定の周波数が零点となるようにゼロ
フイルタの特性を設定すれば実現可能である。上
述したいくつかの例のように、極フイルタとゼロ
フイルタとを直列的に組合せれば、複雑な周波数
特性を実現することができ、有利である。 一般に、極フイルタは、現在のデイジタル信号
入力と過去のｎサンプル数分のデイジタル信号出
力の各々に係数K_i（ただしｉ＝１、２、…ｎ）に
よる重みづけをしたものとの総和を入力側に帰還
する閉ループを有するものであつて、第６図に示
すような無限インパルス応答フイルタ（以下IIR
フイルタという）によつて表現される。また、ゼ
ロフイルタは、現在及び過去のｎサンプル数分の
デイジタル信号入力の各々に係数K_i（ただしｉ＝
１、２、…ｎ）による重みづけをしたものの総和
を出力するものであつて、第７図に示すような有
限インパルス応答フイルルタ（以下FIRフフイル
タという）によつて表現される。第６図及び第７
図において、参照番号４４，４５を付したブロツ
クのように「遅延」と記入されたブロツクは遅延
回路を示し、入力されたデイジタル波形信号をそ
の１サンプリング時間に相当する時間だけ夫々遅
延するものである。参照番号４６，４７を付した
ブロツクのように三角形で示されたブロツクはフ
イルタ係数K₁〜K_oをデイジタル波形信号に乗算
するための乗算器である。参照番号４８，４９の
ように＋記号が記入されたブロツクは加算器を示
す。 IIRフイルタの一種としてラテイス型フイルタ
が有り、このラテイス型フイルタは音声合成に適
したフイルタとして知られている。しかも、この
ラテイス型フイルタは、他の型式に比べて乗算器
の数が少なくて済み、ハードウエアを小型化でき
るという利点があると共に、フイルタ係数のビツ
ト数が少なくて済み、かつ、望みのフイルタ特性
に対して係数の設定の仕方が確立されているとい
う利点がある。そこで、この実施例では極フイル
タの好ましい一例として、ラテイス型フイルタを
使用するものとする。 ラテイス型フイルタの基本型式を示すと第８図
ａのようであり、同図ｂ，ｃはその基本型式を等
価的に変換した型式を夫々示す。同図における各
回路素子の表わし方は第６図、第７図と同一であ
り、参照番号５０乃至５５で示されたものが１サ
ンプリング時間の遅延回路、５６，５７のように
三角形で表わされたものが乗算器、５８，５９の
ように＋記号が記入されたものが加算器（もしく
は引算器）である。図では、１段の（１サンプリ
ング時間の遅延に対応する）フイルタユニツトが
示されているが、これらのフイルタユニツトを適
宜個数縦続接続してラテイス型の極フイルタ回路
を構成する。フイルタ係数Kiの添字ｉはｉ段目
（ｉ＝１、２、３、…ｎ）のフイルタユニツトの
係数であることを示している。遅延回路５０，５
１，５２は１サンプリング時間前の信号を前段の
フイルタユニツトにフイードバツクするためのも
のであり、実際回路においては１サンプリング時
間から演算回路における時間遅れ分を引いた時間
がその遅延時間として設定される。最終段のフイ
ルタユニツトでは自己の出力信号がフイードバツ
クされるようになつている。そのために、出力側
に遅延回路５３，５４，５５が余分に設けられて
おり、最終段のフイルタユニツトの出力とそのフ
イードバツク入力との間に１サンプリング時間に
相当する時間遅れを設定するようになつている。
尚、第８図ｃに示す型式のラテイス型フイルタが
乗算器の数が最も少ないので、これを用いるのが
有利である。 デイジタルフイルタ主回路３８（第３図）にお
ける極フイルタ４２を第８図ｃに示す型式のラテ
イス型フイルタによつて構成した一例を第９図に
示す。この極フイルタ４２は12段のラテイス型フ
イルタから成るもので、各段のフイルタユニツト
をＬ１乃至Ｌ１２なる符号で示す。第９図におけ
る極フイルタ４２は乗算器における演算時間遅れ
を考慮して構成されている。同じく演算時間遅れ
を考慮して構成したデイジタルフイルタ主回路３
８（第３図）におけるゼロフイルタ４３の一例を
第１０図に示す。このゼロフイルタ４３は２次の
ゼロフイルタ（２サンプリング時間分の遅延要素
を含むゼロフイルタ）であるので、単純には第７
図のFIRフイルタにおいて遅延回路４４を２段分
だけ縦続接続した構成とすればよいのであるが、
演算時間遅れ及びその他の要素を考慮して第１０
図のように構成するものとする。 第９図及び第１０図の説明の前に、この極フイ
ルタ４２及びゼロフイルタ４３に入力されるデイ
ジタル楽音信号のデータ形式について説明する。
一例として、１つの楽楽音信号が24ビツトのデイ
ジタルデータから成るとすると、第２図の制御回
路１３からライン１６を介して第３図のデイジタ
ルフイルタ部１４に与えられる各サブ系列のシリ
アル楽音信号S₁，S₂，S₃は、夫々１信号につき24
タイムスロツトを使用して時間的にシリアル化さ
れており、かつ、この24タイムスロツト分のシリ
アル楽音信号が４フイルタチヤンネル分時分割多
重化されている。従つて、各サブ系列のシリアル
楽音信号S₁，S₂，S₃における楽音波形振幅の１サ
ンプリング周期は「24×４＝96タイムスロツト」
となる。この１サンプリング周期内の順次タイム
スロツトに１乃至96の番号を付けて図示したもの
が第１１図ａである。第１１図ｂは各タイムスロ
ツトに対応するシリアル楽音信号S₁，S₂，S₃のデ
ータ内容を示したものである。第１１図ａ，ｂに
示すタイミングは、各サブ系列のシリアル楽音信
号S₁，S₂，S₃に共通である。第１１図ｂに示すよ
うに、シリアル楽音信号S₁，S₂，S₃においては、
第１タイムスロツト乃至第24タイムスロツトにフ
イルタチヤンネルch１（上鍵盤ソロ系USL）の
シリアル楽音信号データ、第25乃至第48タイムス
ロツトにフイルタチヤンネルch２（上鍵盤スペ
シヤル系USP）のシリアル楽音信号データ、第
49乃至第72タイムスロツトにフイルタチヤンネル
ch３（上鍵盤カスタム系UCS）のシリアル楽音
信号データ、第73乃至第96タイムスロツトにフイ
ルタチヤンネルch４（下鍵盤スペシヤル系LSP）
のシリアアル楽音信号データ、が夫々割当てられ
ている。24はタイムスロツト毎の各楽音信号デー
タにおいて、最初のタイムスロツト（第１、第
25、第49、第73タイムスロツト）には最下位ビツ
トLSBが割当てられており、以下遅いタイムス
ロツトになるほど重みが増し、23番目のタイムス
ロツト（第23、第47、第71、第95タイムスロツ
ト）に最上位ビツトMSBが割当てられ、最後の
タイムスロツト（第24、第48、第72、第96タイム
スロツト）にはサインビツトSBが割当てられる。 第９図に戻り、１段目のフイルタユニツトＬ１
について説明すると、参照番号６１は引算器とし
て機能する加算器、６２，６３は加算器、６４は
乗算器、６５，６６，６７は遅延回路である。遅
延回路６５〜６７のブロツク内に示された数字３
２Ｄは32タイムスロツト分の遅延を行なうことを
示している。FS−INは楽音信号の順向入力端
子、FS−OUTは楽音信号の順向出力端子、BS
−INは逆向入力端子、BS−OUTは逆向出力端
子、である。他のユニツトＬ２乃至Ｌ１２もユニ
ツトＬ１と同一構成であり、各ユニツトＬ１乃至
Ｌ１１の順向出力端子FS−OUTがその次段のユ
ニツトＬ２乃至Ｌ１２の順向入力端子FS−INに
接続され、各ユニツトＬ２乃至Ｌ１２の逆向出力
端子BS−OUTがその前段のユニツトＬ１乃至Ｌ
１１の逆向入力端子BS−INに接続される。 フイルタユニツトＬ１の加算器（機能としては
引算器）６１においては、順向入力端子FS−IN
から入力された楽音信号を逆向入力端子BS−IN
及び遅延回路６６を介して次段のユニツトＬ２か
らフイードバツクされた楽音信号から引算する。
この加算器６１の出力が乗算器６４に入力され、
フイルタ係数K₁が乗算される。この係数K₁の添
字１は１段目のユニツトＬ１に対応する係数であ
ることを示す。乗算器６４の出力は加算器６２に
与えられ、端子FS−IN及び遅延回路６５を介し
て与えられる入力楽音信号と加算される。ここ
で、遅延回路６５を設けた理由は、乗算器６４に
おける演算時間遅れに合わせるためである。すな
わち、この例では、乗算器６４の演算時間遅れが
32タイムスロツトとなるように設計されており、
この遅れに合わせるために遅延回路６５では32タ
イムスロツト分の遅延を行なうのである。加算器
６２の出力は出力端子FS−OUTを経由して次段
のユニツトＬ２に入力される。 ところで、加算器６１の出力と次段のユニツト
Ｌ２から遅延回路６６を経由してこの加算器６１
にフイードバツクされる信号との間には１サンプ
リング周期に相当する時間遅れがなければならな
いわけであるが、これは次のように満たされてい
る。次段のユニツトＬ２の乗算器６８から加算器
６９を経由した楽音信号がユニツトＬ１の逆向入
力端子BS−INに入力され、これが遅延回路６６
を経由して加算器６１に入力されている。従つ
て、加算器６１の出力信号は、乗算器６４で32タ
イムスロツト遅延され、その後、次段の乗算器６
８で32タイムスロツト遅延され、更に遅延回路、
６６で32タイムスロツト遅延され、結局合計96タ
イムスロツト遅延されて該加算器６１にフイード
バツクされることになる。前述の通り、シリアル
楽音信号S₁乃至S₃の１サンプリング周期は96タイ
ムスロツトであるので、上記のように必要な遅延
時間が確保されていることになる。 逆向出力端子BS−OUTに信号を与える加算器
６３（Ｌ２では６９）は、乗算器６４（Ｌ２では
６８）の出力と遅延回路６６及び６７（Ｌ２では
７０，７１）を経由して与えられる次段のユニツ
トＬ２（Ｌ２ではＬ３）からのフイードバツク信
号とを加算するためのものである。遅延回路６６
の出力に対応する乗算器６４の出力は遅延回路６
６の出力タイミングよりも32タイムスロツト遅れ
ている。この遅れに見合つた時間遅れを設定する
ために遅延回路６７が設けられている。 尚、最終段のユニツトＬ１２は自己の出力楽音
信号をフイードバツクするようになつている。そ
のため、前述のような次段ユニツトの乗算器にお
ける32タイムスロツトの時間遅れは見込めないの
で、ユニツトＬ１２の順向出力端子FS−OUTの
出力信号は逆向入力端子BS−INにフイードバツ
クするループに32タイムスロツトの時間遅れを設
定するための遅延回路７２を設けるものとする。 尚、以下では、１段目のフイルタユニツトＬ１
の順向入力端子FS−IN及び逆向出力端子BS−
OUTを特定するためにFSi及びBSoなる符号を用
い、最後のフイルタユニツトＬ１２の順向出力端
子FS−OUT及び逆向入力端子BS−INを特定す
るためにFSo及びBSiなる符号を用いる。 第１０図に示すゼロフイルタ４３において、２
次のゼロフイルタは乗算器７３，７４と、加算器
７５，７６及び遅延回路７７，７８，７９によつ
て構成されている。この２次ゼロフイルタの１段
目は、入力楽音信号が与えられる乗算器７３と、
この乗算器７３の出力信号を64タイムスロツト遅
延する遅延回路７７と、この遅延回路７７の出力
信号と入力楽音信号とを加算する加算器７５とか
らら成る。乗算器７３には１段目のゼロフイルタ
に対応するフイルタ係数K₁₃が与えられる。乗算
器７３，７４における演算時間遅れは前述と同様
32タイムスロツトであるとする。従つて、乗算器
７３と遅延回路７７における遅延時間は合計96タ
イムスロツトであり、丁度１サンプリング周期と
なる。従つて、加算器７５では現サンプリング時
間の楽音信号とその１サンプリング時間前の楽音
信号にフイルタ係数K₁₃を掛けた信号とが加算さ
れる。２段目のゼロフイルタは、入力楽音信号を
128タイムスロツト遅延する遅延回路７８と、こ
の遅延回路７８の出力信号にフイルタ係数K₁₄を
乗算する乗算器７４と、この乗算器７４の出力信
号を32タイムスロツト遅延する遅延回路７９と、
この遅延回路７９の出力信号と加算器７５の出力
信号とを加算する加算器７６とから成る。回路７
８，７４，７９による遅延時間に合計は192タイ
ムスロツトであり、丁度２サンプリング周期とな
る。従つて、加算器７６では、２サンプリング時
間前の楽音信号にフイルタ係数K₁₄を掛けた信号
と加算器７５の出力信号とが加算される。つま
り、加算器７５及び７６においては、現サンプリ
ング時間の楽音信号と、その１サンプリング時間
前の楽音信号にフイルタ係数K₁₃を掛けた信号
と、その２サンプリング時間前の楽音信号にフイ
ルタ係数K₁₄を掛けた信号との総和が求められ
る。こうして、加算器７６からは２次ゼロフイル
タの出力信号が得られる。 加算器７６の出力信号は遅延回路８０で64タイ
ムスロツト遅延されて乗算器８１に入力される。
乗算器８１はゼロフイルタ４３の出力ゲインを制
御するために設けられたもので、ゲイン制御用の
係数K₁₅が入力されている。前述の係数K₁₃，K₁₄
はゼロフイルタ４３のフイルタ特性設定に関与す
るが、この係数K₁₅はフイルタ特性設定には関与
せず、ゼロフイルタ全体のゲインを設定するもの
である。乗算器８１における演算時間遅れは前述
と同様に32タイムスロツトであり、64タイムスロ
ツトの遅延を行なう遅延回路８０は、このゲイン
制御用の回路８０，８１における信号遅延時間を
１サンプリング周期（96タイムスロツト）に同期
させるために設けられたものである。 尚、ゼロフイルタ４３の１段目の回路７３，７
７，７５及び２段目の回路７８，７４，７９，７
６及びゲイン制御用回路８０，８１の各々におけ
る遅延回路７７，７８，７９，８０の挿入箇所は
図示の箇所に限らず、要は１段目で１サンプリン
グ時間、２段目で２サンプリング時間、ゲイン制
御段で１サンプリング時間の遅延が設定されるよ
うになつていればよい。例えば、乗算器７３の入
力側に遅延回路７７を設け、遅延回路７８と７９
の位置を入れ替え、乗算器８１の出力側に遅延回
路８０を設けるようにしてもよい。しかし、後述
するようにこの実施例では各フイルタ係数K₁〜
K₁₅は時間的にシリアルなデータ形式でデイジタ
ルフイルタ主回路３８に与えられるようになつて
おり、各乗算器６４，６８，…８２，７３，７
４，８１は所定の時間関係でシリアル演算を行な
うようになつている。そのため、各乗算器６４，
６８，…，８２，７３，７４，８１に対する信号
の入力タイミングを適切に制御する必要があり、
その目的のために第１０図に示す箇所に遅延回路
７７，７８，７９，８０が設けられている。 第９図及び第１０図の極フイルタ４２及びゼロ
フイルタ４３における入力信号と出力信号との間
の時間遅れは、極フイルタ４２では12段のフイル
タユニツトＬ１〜Ｌ１２の各々で32タイムスロツ
トの遅れがあるため合計384タイムスロツトすな
わち４サンプリング周期であり、ゼロフイルタ４
３では３サンプリング周期である。 極フイルタ４２及びゼロフイルタ４３のフイル
タ係数K₁〜K₁₅は、フイルタ係数供給回路４１
（第３図）から与えられる。このフイルタ係数K₁
〜K₁₅は所定の乗算器６４，６８，…８２，７
３，７４，８１にパラレルに与えられるようにな
つていてもよいが、この実施例ではフイルタ係数
供給回路４１からデイジタルフイルタ主回路３８
に与えられるフイルタ係数Ｋは各フイルタ係数
K₁〜K₁₅を時間的にシリアル化したものとなつて
いる。シリアル化されたフイルタ係数Ｋのフオー
マツトは第１２図に例示されている。一例とし
て、１つのフイルタ係数は８ビツトのデイジタル
データであり、15個のフイルタ係数K₁〜K₁₅の全
ビツト数は120ビツトである。従つて、１音色
（１フイルタチヤンネル）分のフイルタ係数K₁〜
K₁₅のシリアル化に要するタイムスロツト数は
120であり、これらを４フイルタチヤンネル分時
分割送出するのに要するタイムスロツト数は
「120×４＝480」である。このフイルタ係数Ｋの
シリアル時分割送出の１サイクル時間（480タイ
ムスロツト）はシリアル楽音信号の５サンプリン
グ周期（480÷96＝５）に相当する。 第１２図ａを参照すると、１チヤンネル分のフ
イルタ係数シリアルデータＫは、ゼロフイルタ４
３の後段に対応するものから順に（K₁₅，K₁₄，
K₁₃の順に）送出され、次いで極フイルタ４２の
後段に対応するものから順に（K₁₂，K₁₁…K₂，
K₁の順に）送出されるようになつている。そし
て、８ビツト毎の個々のフイルタ係数のシリアル
データにおいてはサインビツトSBを先頭に上位
のビツトから順に送出される（MSBは最上位ビ
ツトを示し、LSBは最下位ビツトを示す）。デイ
ジタルフイルタ主回路３８の内部ではフイルタ係
数シリアルデータＫを順送りにシフトして、個々
のフイルタ係数K₁〜K₁₅をシリアル・パラレル変
換し、所定の乗算器６４，６８，…８２，７３，
７４，８１（第９図、第１０図）に供給するよう
になつている。１チヤンネルにつき第１２図ａに
示すような形式でシリアル化されたデータＫは、
更に同図ｂに示すように各フイルタチヤンネル
ch１〜ch４の間で（ch１，ch２，ch３，ch４の
順で）時分割多重化されている。 第１３図は、第１図、第３図におけるデイジタ
ルフイルタ部１４の更に詳細な実施例を示すもの
である。詳しくは、第１３図は第１図及び第３図
に示されたデイジタルフイルタ部１４として使用
することが可能な１つのデイジタルフイルタ回路
装置（チツプ）DFCの内部構成を示すブロツク
図である。第１図におけるデイジタルフイルタ部
１４は、第１３図に示すようなデイジタルフイル
タ回路装置DFCを１個だけ用いて構成してもよ
いし、後述のように該装置DFCを複数個組合せ
て構成してもよい。第１３図においては、第３図
に示された各回路３７〜４３に対応する部分に同
一符号が付されている。すなわち、１つのデイジ
タルフイルタ回路装置DFCは、大別すると、第
３図と同様に、フイルタ入力制御回路３７、デイ
ジタルフイルタ主回路３８、出力制御回路３９、
タイミング信号発生回路４０及びフイルタ係数供
給回路４１を含んでおり、デイジタルフイルタ主
回路３８は12段のラテイス型フイルタから成る極
フイルタ４２（第９図参照）と２次のゼロフイル
タ４３（第１０図参照）とを含んでいる。 楽音信号入力端子I₁，I₂，I₃には各サブ系列
＃１〜＃３に対応するシリアルデイジタ楽音信号
S₁，S₂，S₃が夫々印加される。フイルタ入力制御
回路３７は、該端子I₁〜I₃から与えられる各信号
HS₁〜S₃を個別にゲートするためのアンド回路８
３，８４，８５と、これらのアンド回路８３〜８
５から出力されたシリアル楽音信号を加算するた
めのシリアル加算器８６とを含んでいる。デイジ
タルフイルタ主回路３８は、前述の極フイルタ４
２とゼロフイルタ４３のほか、これらのフイルタ
４２，４３の接続組合せを切換えるためのセレク
タ８７，８８，８９を含んでいる。セレクタ８７
の第１の入力Ａには、入力端子Fiから与えられた
楽音信号が入力され、第２の入力Ｂにはシリアル
加算器８６から出力されたシリアル楽音信号Siが
入力され、第３の入力Ｃにはゼロフイルタ４３の
出力信号Z_pが入力される。セレクタ８７の出力Ｓ
から出力されたシリアル楽音信号（これをFSで
示す）は極フイルタ４２の１段目のフイルタユニ
ツトＬ１の順向入力端子FSi（第９図参照）に入
力される。また、極フイルタ４２の１段目のフイ
ルタユニツトＬ１の逆向出力端子BS_p（第９図参
照）は出力端子B_pに与えられる。 極フイルタ４２の最終段のフイルタユニツトＬ
１２の順向出力端子FS_p（第９図参照）は遅延回
路７２に与えられると共に出力端子F_p及びセレク
タ８９の第２の入力Ｂに与えられる。セレクタ８
９の第１の入力Ａには前記シリアル加算器８６か
ら出力されたシリアル楽音信号Siが入力される。
このシリアル楽音信号Si及び前記セレクタ８７か
ら出力されたシリアル楽音信号FSは、共に、入
力端子I₁〜I₃に与えられるシリアル楽音信号S₁〜
S₃と同一のデータフオーマツトであり、タイミン
グも同じである。（第１１図ｂ参照）。第１３図の
遅延回路７２は第９図の遅延回路７２と同じ働き
をするものである。この遅延回路７２の出力信号
はセレクタ８８の第２の入力Ｂに与えられる。セ
レクタ８８の第１の入力Ａには入力端子Biから
与えられるシリアル楽音信号が加わり、その出力
Ｓは極フイルタ４２の最後のフイルタユニツトＬ
１２の逆向入力端子BSi（第９図参照）に接続さ
れている。また、前記セレクタ８９の出力Ｓはゼ
ロフイルタ４３の入力端子ZSi（第１０図参照）
に接続されている。ゼロフイルタ４３の出力端子
ZSi（第１０図参照）からら出力されたシリアル
楽音信号Z_pは前述の通りセレクタ８７の入力Ｃに
与えられると共に出力制御回路３９のアンド回路
９０，９１，９２に与えられる。 デイジタルフイルタ主回路３８においては、一
例として、極フイルタ４２とゼロフイルタ４３の
接続を３通りに切換えることができる。その１つ
は、極フイルタ４２を前段にし、ゼロフイルタ４
３を後段にして、両者を直列接続するものであ
る。もう１つは、その逆に、ゼロフイルタ４３を
前段にし、極フイルタ４２を後段にして、両者を
直列接続するものである。更にもう１つは、極フ
イルタ４２を単独で用い、ゼロフイルタ４３への
結線は行なわないようにするものである。このよ
うな極フイルタ４２とゼロフイルタ４３の接続切
換えは、デイジタルフイルタ部１４として複数個
のデイジタルフイルタ回路装置DFCを組合せて
使用する場合に有効に機能する。極フイルタ４２
とゼロフイルタ４３の接続切換えを制御するため
に、制御コードＣ１，Ｃ２がセレクタ８７，８
８，８９に入力される。 接続切換え態様の詳細及び制御コードＣ１，Ｃ
２の内容については後で詳述することにし、当面
は１個のデイジタルフイルタ回路装置DFCを単
独でデイジタルフイルタ部１４として使用し、極
フイルタ４２を前段に、ゼロフイルタ４３を後段
にして両者を直列接続するものとして説明を進め
る。その場合、制御コードＣ１，Ｃ２は共に信号
“１”とされる。セレクタ８７ではコードＣ１，
Ｃ２の“11”により入力Ｂを選択し、セレクタ８
８ではコードＣ２の“１”により入力Ｂを選択
し、セレクタ８９ではコードＣ２の“１”により
入力Ｂを選択する。従つて、入力制御回路３７の
シリアル加算器８６から出力されたシリアル楽音
信号Siがセレクタ８７を介して信号FSとして極
フイルタ４２の順向入力端子FSiに入力され、こ
の極フイルタ４２の順向出力端子FS_pの出力信号
がセレクタ８９を介してゼロフイルタ４３の入力
端子ZSiに入力され、かつ該順向出力端子FS_pの
出力信号を遅延回路７２で32タイムスロツト遅延
した信号がセレクタ８８を介して極フイルタ４２
の逆向入力端子BSiにフイードバツクされる。こ
うして極フイルタ４２を前段に、ゼロフイルタ４
３を後段にして両者が直列接続される。 タイミング信号発生回路４０は、端子Ｔ１を介
して入力された同期パルスSYNCにもとづき、シ
リアルフイルタ演算を制御するための所定のタイ
ミング信号KL，LD，SH、及びシリアルフイル
タ係数Ｋにおける各フイルタチヤンネルch１〜
ch４の時分割タイミングに同期したチヤンネル
選択コードKch、及びシリアル楽音信号S₁〜S₃に
おける各フイルタチヤンネルch１〜ch４の時分
割タイミングに同期したチヤンネル選択コード
Sch及びフイルタ係数をシリアル化するための同
期パルスKSYNC、を夫々発生する。タイミング
信号KL，LD，SHはライン９５を介して極フイ
ルタ４２の１段目のフイルタユニツトＬ１（第９
図参照）に供給される。フイルタ係数供給回路４
１から出力されたフイルタ係数のシリアルデータ
Ｋも極フイルタ４２の１段目のユニツトＬ１に供
給される。後述するように、シリアルフイルタ係
数データＫは極フイルタ４２内の各段を順次シフ
トされていき、更にライン９３を経てゼロフイル
タ４３に入り、このゼロフイルタ４３内の各段で
も順次シフトされ、最終的にシリアル形式からパ
ラレル形式に変換されて、所定の段に各係数K₁
〜K₁₅が分配されるようになつている。タイミン
グ信号KL，LD，SHはシリアルフイルタ係数Ｋ
をパラレル変換するため利用される。従つて、こ
れらの信号KL，LD，SHはライン９４を経てゼ
ロフイルタ４３にも与えられる。後述するよう
に、信号KLはフイルタ４２，４３の各段に同時
に与えられるが、信号SH，LDはシリアルフイル
タ係数Ｋと同様に各段で順次シフトされる。 ライン９５を介して極フイルタ４２の１段目に
入力される各タイミング信号KL，LD，SHの一
例を示すと第１４図のようである。また、セレク
タ８７を介して極フイルタ４２の１段目のフイル
タユニツトＬ１に入力されるシリアル楽音信号
FSの時分割チヤンネル状態（つまりS₁〜S₃の時
分割チヤンネル状態）ch１〜ch４を示すと、第
１４図のFSの欄のようである。同様に、第１４
図のＫの欄には、ライン９６を介して極フイルタ
４２の１段目のユニツトＬ１に与えられるシリア
ルフイルタ係数データＫの時分割チヤンネル状態
ch１〜ch４が示されている。第１４図において、
信号波形図に添えて記した数字は１サンプリング
周期内のタイムスロツトの順位を示す番号（第１
１図ａに示すもの）を示す。第１４図に示した信
号FS及びデータＫの細部は第１１図ｂ及び第１
２図ａに示した通りである。 シリアルフイルタ係数データＫ及びタイミング
信号KL，LDの発生パターンは楽音信号FSの５
サンプリング周期を１サイクルとして繰返すもの
である。この５サンプリング周期の各々を第１乃
至第５サンプリング周期とすると、タイミング信
号KLは、第１サンプリング周期の第23タイムス
ロツト、第２サンプリング周期の第47タイムスロ
ツト、第３サンプリング周期の第71タイムスロツ
ト、第４サンプリング周期の第95タイムスロツ
ト、で夫々パルスが発生する信号であり、その１
周期は120タイムスロツトである。また、タイミ
ング信号LDはKLと同じく120タイムスロツトを
１周期とする信号であり、KLよりも１タイムス
ロツト遅れてパルスが発生する信号である。シリ
アルフイルタ係数データＫにおいては、前述の通
り１チヤンネルのフイルタ係数に対して120タイ
ムスロツトが割当てられている。まず、第１サン
プリング周期の第23タイムスロツトから第２サン
プリング周期の第46タイムスロツトまでの120タ
イムスロツトにおいてチヤンネルch１のフイル
タ係数Ｋが割当てられ、以下、信号KLのタイミ
ングに同期して120タイムスロツト毎にチヤンネ
ルch２，ch３，ch４の係数Ｋが順次割当てられ
ている。タイミング信号SHは24タイムスロツト
の周期で第24、第48、第72、第96タイムスロツト
毎に繰返し発生するものである。 タイミング信号発生回路４０から発生されたチ
ヤンネル選択コードKchは、第１４図のＫ欄に示
すようなフイルタ係数Ｋの時分割チヤンネルタイ
ミングに同期して各チヤンネルch１〜ch４を示
すコード内容を示す。また、他方のチヤンネル選
択コードSchは、第１４図のFS欄に示すようなシ
リアル楽音信号FSの時分割チヤンネルタイミン
グに同期して各チヤンネルch１〜ch４を示すコ
ード内容を示す。 フイルタ係数供給回路４１は、フイルタ係数
ROM９７と、音色パラメータTP３に応じてこ
のROM９７の読み出しを制御するための回路と
を含んでいる。音色パラメータTP３に応じて
ROM９７の読み出しを制御するための回路は、
シフトレジスタ９８、ラツチ回路９９、書込み及
び読出し自在なランダムアクセスメモリ（以下
RAMという）１００、セレクタ１０１を含んで
いる。音色パラメータTP３はシリアル化された
パラメータデータPDから成り、シフトレジスタ
９８とラツチ回路９９はこのシリアルデータPD
をパラレル変換するシリアル／パラレル変換器と
して機能する。音色選択装置１２（第１図）は、
音色パラメータTP３を示す情報として、シリア
ル化されたパラメータデータPDと、そのシリア
ル化の基準タイミングを示すタイミングパルス
PEとを出力し、端子Ｔ２，Ｔ３を介してデイジ
タルフイルタ部１４に供給する。このように音色
パラメータTP３をシリアルデータ化することに
よつて音色選択装置１２からデイジタルフイルタ
部１４への配線を簡略化することができるので有
利である。 音色選択装置１２の一例は第１５図に示されて
いる。複数の音色選択スイツチTC−SWが設け
られており、その出力がエンコーダ１０２に入力
される。奏者によつて音色選択スイツチTC−
SWのいずれかが操作されると、そのスイツチを
示すコード信号がエンコーダ１０２から出力され
る。また、スイツチTC−SWが操作されたとき、
ラツチ回路１０３のロード制御入力Ｌにアンド回
路１０４からロードパルスが与えられ、エンコー
ダ１０２の出力コード信号がラツチ回路１０３に
取り込まれる。ラツチ回路１０３にラツチされた
コード信号すなわち選択された音色を示すコード
信号は音色パラメータメモリ１０５のアドレス入
力に与えられる。音色パラメータメモリ１０５は
選択可能な各種音色に対応して音色パラメータを
示すデータを予じめ記憶したもので、ラツチ回路
１０３から与えられるコード信号に従つて選択さ
れた音色に対応する音色パラメータデータを読み
出す。このうちデイジタルフイルタ部１４に与え
られるべきパラメータデータTP３はラツチ回路
１０６に並列的に入力される。ラツチ回路１０６
のロード制御入力Ｌにはアンド回路１０４から出
力されたロードパルスが遅延フリツプフロツプ１
０７を介して与えられる。従つて、ラツチ回路１
０６のラツチタイミングはラツチ回路１０３のそ
れよりも僅かに遅れている。これはラツチ回路１
０３にラツチされたコード信号に対応する音色パ
ラメータTP３がメモリ１０５から確実に読み出
されるのを待つてラツチ回路１０６のラツチ動作
を行なうようにするためである。 音色パラメータTP３は例えば10ビツトのデイ
ジタルデーであり、そのうち５ビツトが選択され
た音色を表わす音色コードTCであり、３ビツト
が各サブ系列＃１〜＃３の楽音信号S₁〜S₃のうち
どれをデイジタルフイルタ主回路３８に通すべき
かを示すフイルタネーブル信号FE１，FE２，
FE３であり、２ビツトがこの音色を付与すべき
楽音信号がどの系列（USL，USP，UCS，LSP）
のものであるか、すなわちどのフイルタチヤンネ
ルch１〜ch４にこの音色を付与すべきか、を示
すチヤンネルコードCHである。ラツチ回路１０
６は10個のラツチ箇所を有しており、パラメータ
TP３の各ビツトを夫々ラツチする。ラツチ回路
１０６の各ラツチ箇所の出力信号は10個のアンド
回路１０８，１０９，１１０の一方入力に夫々入
力される。 シフトレジスタ１１１は11ステージを有してお
り、遅延フリツプフロツプ１０７から第１ステー
ジに与えられたパルス信号をクロツクパルスφに
従つて順次シフトする。シフトレジスタ１１１の
第１ステージから第10ステージまでの出力信号が
10個のアンド回路１０８，１０９，１１０の他方
入力に夫々入力される。各アンド回路１０８，１
０９，１１０の出力がすべてオア回路１１２に入
力されるようになつており、このオア回路１１２
の出力信号が音色パラメータTP３のシリアルデ
ータPDとしてデイジタルフイルタ部１４に与え
られる。シフトレジスタ１１１の第11ステージの
出力信号はフリツプフロツプ１１３のセツト入力
Ｓに与えられると共にタイミングパルスPEとし
てデイジタルフイルタ部１４に与えられる。 シフトレジスタ１１１における入力パルスのシ
フトタイミングを１乃至１１で示し、このタイミ
ングに対応するシリアルデータPDの状態の一例
を示すと、第１６図のようになる。また、タイミ
ングパルスPEは同図に示すようにタイミング１
１で、つまりシリアルデータPDの送出を終えた
直後に、発生する。 オア回路１１４にはすべての音色選択スイツチ
TC−SWの出力信号が入力されるようになつて
おり、いずれかのスイツチが押圧されたとき該オ
ア回路１１４の出力が信号“１”となる。オア回
路１１４の出力信号はアンド回路１０４に加わる
と共にフリツプフロツプ１１３のリセツト入力Ｒ
に加わる。フリツプフロツプ１１３の出力Ｑは遅
延フリツプフロツプ１１５でクロツクパルスφの
１周期時間だけ遅延された後アンド回路１０４に
加わる。通常は、フリツプフロツプ１１３がセツ
ト状態となつており、アンド回路１０４が動作可
能となつている。音色選択スイツチTC−SWが
押圧されると、オア回路１１４の出力信号の立上
りに対応してアンド回路１０４の出力が信号
“１”となる。同時にフリツプフロツプ１１３が
リセツトされ、クロツクパルスφに１周期後に遅
延フリツプフロツプ１１５の出力が“０”に立下
り、アンド回路１０４が動作不能となる。従つ
て、アンド回路１０４は、音色選択スイツチTC
−SWが押圧された瞬間にクロツクパルスφの１
周期時間幅の短パルスを出力する。そして、この
アンド回路１０４の出力パルスにもとづき、前述
の通りシリアルデータPD及びタイミングパルス
PEが送出される。タイミングパルスPEが発生す
ると、フリツプフロツプ１１３がセツトされる。
これにより、次に音色選択スイツチTC−SWが
押圧されたときアンド回路１０４かららロードパ
ルスを発生し得るように、該アンド回路１０４を
動作可能状態に設定する。 音色選択装置１２は、更に各種の楽音制御用操
作子１１６を含んでおり、この操作子１１６の操
作子に応じてパラメータ発生回路１１７が所定の
音色パラメータを発生する。音色パラメータメモ
リ１０５から読み出されたフイルタ制御用の音色
パラメータTP３以外のパラメータデータ及びパ
ラメータ発生回路１１７から出力されたパラメー
タのうち所定のものが音色パラメータTP１，TP
２，TP４として楽音信号発生部１１、制御回路
１３、外部記憶装置２０に夫々供給される。これ
らの音色パラメータTP１，TP２，TP４はTP３
と同様にシリアルデータ形式で供給するようにし
てもよい。 尚、第１５図では音色選択装置１２をデイスク
リート回路によつて構成するように示されている
が、これに限らず、マイクロコンピユータ方式に
よつて処理してもよい。その場合、鍵盤部９及び
キーアサイナ１０（第１図）も併せてマイクロコ
ンピユータ方式で処理することが可能である。 第１３図に戻ると、音色パラメータTP３のシ
リアルデータPDはシフトレジスタ９８に入力さ
れる。シフトレジスタ９８は10ステージであり、
クロツクパルスφによつてシリアルデータPDの
時分割タイムスロツトに同期してシフト制御を行
なう。タイミングパルスPEはラツチ回路９９の
ロード制御入力Ｌに与えられる。シフトレジスタ
９８の各ステージ出力がラツチ回路９９にパラレ
ルに入力されており、タイミングパルスPEが供
給されたとき、該各ステージ出力信号の状態がラ
ツチ回路９９にラツチされる。シリアルデータ
PDとタイミングパルスPEの関係は第１６図のよ
うになつているため、シフトレジスタ９８の第
１、第２ステージにチヤンネルコードCHが入
り、第３、第４、第５ステージにフイルタイネー
ブル信号FE３，FE２，FE１が入り、第６乃至
第10ステージに音色コードTCが入つたときタイ
ミングパルスPEが供給され、これらのデータが
ラツチ回路９９に確実にラツチされるようになつ
ている。 RAM１００は各フイルタチヤンネルch１〜ch
４に対応して音色コードTCを記憶するためのも
のであり、RAM１１８は各フイルタチヤンネル
ch１〜ch４に対応してフイルタイネーブル信号
FE１〜FE３を記憶するためのものである。
RAM１００及１１８は各チヤンネルch１〜ch４
に対応する記憶位置（アドレス）を有している。
RAM１００，１１８の書込み制御入力Ｗにはタ
イミングパルスPEを遅延フリツプフロツプ１１
９で遅延した信号が与えられる。書込みアドレス
指定入力WADにはラツチ回路９９にラツチされ
たチヤンネルコードCHが与えられる。RAM１
００のデータ入力にはラツチ回路９９にラツチさ
れた音色コードTCが入力される。RAM１１８
のデータ入力にはラツチ回路９９にラツチされた
フイルタイネーブル信号FE１〜FE３が入力され
る。ラツチ回路９９に新しいデータTC、FE１１
〜FE３、CHが取込まれた直後にRAM１００，
１１８が書込みモードとなり、この新しいチヤン
ネルコードCHによつて指定されたアドレスに音
色コードTC及び信号FE１〜FE３を夫々書込む。
このようにして、音色選択操作が行なわれる毎に
（データPD，PEが与えられる毎に）RAM１００
及び１１８にデータが書込まれ、最終的に、各フ
イルタチヤンネルch１〜ch４に対応して選択さ
れた音色の音色コードTCがRAM１００に夫々
記憶されると共に、各フイルタチヤンネルch１
〜ch４に対応てして選択された音色のフイルタ
イネーブル信号FE１〜FE３がRAM１１８に
夫々記憶される。 RAM１００の読み出しアドレス指定入力RAD
には各チヤンネルch１〜ch４のチヤンネル選択
コードKchがタイミング信号発生回路４０から時
分割的に与えられる。RAM１１８の読み出しア
ドレス指定入力RADには同じく回路４０からチ
ヤンネル選択コードSchが時分割的に与えられ
る。RAM１００，１１８は読み出しを行なつて
いる最中でも書き込みを行なうことができるタイ
プのものである。チヤンネル選択コードKchは第
１４図のＫ欄に示すように各チヤンネルch１〜
ch４を示すコード信号が１チヤンネルにつき120
タイムスロツト幅で時分割的に生じるものであ
る。RAM１００はこのコードKchに従つて各チ
ヤンネルch１〜ch４の音色コードTCを時分割的
に読み出す。一方、チヤンネル選択コードSchは
第１４図のFS欄に示すように各チヤンネルch１
〜ch４を示すコード信号が１チヤンネルにつき
24タイムスロツト幅で時分割的に生じるものであ
る。RAM１１８はこのコードSchに従つて各チ
ヤンネルch１〜ch４のフイルタイネーブル信号
FE１〜FE３を時分割的に読み出す。 RAM１００から読み出された音色コードTC
はセレクタ１０１の制御入力に与えられる。セレ
クタ１０１は音色コードTCの内容に応じてフイ
ルタ係数ROM９７から読み出されたフイルタ係
数を選択する。フイルタ係数ROM９７は、音色
選択装置１２で選択可能な各種音色に対応してフ
イルタ係数の組を予じめ記憶したものである。前
述の通り、１音色に対応する１組のフイルタ係数
は15個のフイルタ係数K₁〜K₁₅から成り、１個の
フイルタ係数が８ビツトであるため１組のフイル
タ係数は120ビツトのデータである。５ビツトの
音色コードTCによつて選択可能な音色数は32種
類であるため、ROM９７には例えば32組のフイ
ルタ係数が夫々記憶されている。タイミング信号
発生回路４０から発生されたフイルタ係数読み出
し用の同期パルスKSYNCがROM９７に供給さ
れる。ROM９７は、同期パルスKSYNCにもと
づき所定のタイミングで、120ビツトから成るフ
イルタ係数の組を時間的にシリアルに１ビツトづ
つ順次読み出し、かつこのシリアル読み出し全音
色に関して同時に並列的に行なう。並列的に読み
出された各組のシリアルフイルタ係数データの
各々の状態は前述の第１２図ａのようになつてい
る。 ROM９７から読み出された各音色毎のフイル
タ係数のシリアルデータはセレクタ１０１に入力
される。セレクタ１０１はRAM１００から時分
割的に与えられた音色コードTCに従つて１組の
シリアルフイルタ係数データを選択する。１チヤ
ンネルに関する音色コードTCがセレクタ１０１
に与えられる120タイムスロツトの時間幅に同期
して、ROM９７では120ビツト分の１組のフイ
ルタ係数のシリアル読み出しが繰返し行なわれる
ようになつている。一方、RAM１００から読み
出される音色コードTCの内容はチヤンネル選択
コードKchに応じて120タイムスロツト毎に時分
割的で変化する。従つて、各フイルタチヤンネル
ch１〜ch４に対応して選択された音色に対応す
る４組のフイルタ係数のシリアルデータが120タ
イムスロツト毎に時分割でセレクタ１０１から出
力される。このセレクタ１０１から出力されたシ
リアルフイルタ係数データのチヤンネル状態は第
１４図のＫ欄に示すものと同一である。 セレクタ１０１の出力はセレクタ１２０の入力
Ａに与えられる。セレクタ１２０の他の入力Ｂに
は外部記憶装置２０（第１図）から読み出された
フイルタ係数のシリアルデータKOが端子Ｔ５を
介して与えられる。このシリアルフイルタ係数デ
ータKOのシリアルデータ形式はセレクタ１０１
から出力されるものと全く同じでああり、４チヤ
ンネルch１〜ch４分のシリアルフイルタ係数デ
ータが第１４図のＫ欄に示すように時分割多重化
されたものである。セレクタ１２０のＢ選択制御
入力SBにはフイルタ係数切換スイツチ２１（第
１図）の出力信号KSが端子Ｔ４を介して与えら
れており、Ａ選択制御入力SAにはこの信号KSを
反転したものが与えられる。従つて、スイツチ２
１のオンまたはオフに応じて外部記憶装置２０の
出力またはセレクタ１０１の出力（すなわち
ROM９７の出力）の一方が選択される。こうし
てセレクタ１２０で選択されたシリアルフイルタ
係数データＫはライン９６を介して極フイルタ４
２の１段目のフイルタユニツトＬ１に入力され
る。 フイルタ係数外部記憶装置２０は、デイジタル
フイルタ部１４の内部に設けられるフイルタ係数
ROM９７と同様な構成であつてもよいが、キー
オン信号KONにもとづき時間的に変化するフイ
ルタ係数を供給するような構成であつてもよい。
後者のタイプの外部記憶装置２０の一例が第１７
図に示されている。第１７図において、フイルタ
係数メモリ１２１は、１音色に対して複数組のフ
イルタ係数を複数種類の音色に対応して夫々予じ
め記憶したもので、音色選択装置１２（第１図、
第１５図）から与えられる音色パラメータTP４
に従つて或る１音色に対応する複数組のフイルタ
係数を選択し、選択したフイルタ係数をアドレス
信号発生回路１２２から与えられるアドレス信号
ADRSに応じて時間経過に従つて１組づつ順次読
み出す。アドレス信号発生回路１２２は、キーア
サイナ１０（第１図）から与えられるキーオン信
号KONにもとづき時間的にその値が変化するア
ドレス信号ADRSを発生し、かつ、このアドレス
信号ADRSの時間的変化のパターンを音色パラメ
ータTP４に応じて制御する。 アドレス信号発生回路１２２におけるアドレス
信号ADRSの発生例を第１８図に示す。キーオン
信号KONの立上りに同期してアドレス信号
ADRSの値が「０」にリセツトされ、所定のアタ
ツクレートに従つて該信号ADRSの値が「０」、
「１」、「２」…と順次増大していく。アドレス信
号ADRSの値が所定のサステイン値A_sに達する
と、その増数が停止し、サステイン値A_sを維持
する。やがてキーオン信号KONが立下ると、所
定のデイケイレートに従つて該信号ADRSの値が
「A_s」、「A_s＋１」、「A_s＋２」…と順次増大する。
そして、最終値「Ｎ」に達すると増大が停止し、
キーオン信号KONに応じたアドレス信号ADRS
の時間変化が終了する。フイルタ係数メモリ１２
１において１音色に対応して記憶されているフイ
ルタ係数の組数はＮ組であり、アドレス信号
ADRSの値「０」乃至「Ｎ−１」に応じて各組の
フイルタ係数が順次読み出される。尚、第１８図
において、アタツクレート、デイケイレート、サ
ステイン値A_sは音色パラメータTP４に応じて可
変設定される。 尚、各フイルタチヤンネルch１〜ch４に割当
てられる音色種類に予じめ判かつているので、選
択された音色がどのフイルタチヤンネルch１〜
ch４に属するのかは音色パラメータTP４の内容
から自ずと判明する。従つて、フイルタ係数メモ
リ１２１では、各チヤンネルch１〜ch４に対応
して選択された音色のフイルタ係数を各チヤンネ
ルタイミングに対応して時分割で読み出すように
することができる。こうして、フイルタ係数メモ
リ１２１からは、120ビツトから成る１組のフイ
ルタ係数のデータがパラレルに、かつ、各チヤン
ネルch１〜ch４毎に時分割で読み出され、しか
もその１組のフイルタ係数はアドレス信号ADRS
の変化に応じて時間的に変化するものである。パ
ラレル／シリアル変換器１２３はメモリ１２１か
らパラレルに読み出された120ビツトデータから
成る１組のフイルタ係数を時間的にシリアルな
（120タイムスロツトから成る）データに変換する
ためのものである。シリアル変換の際の基準タイ
ミング信号として使用するために同期パルス
SYNCが利用される。こうして、外部記憶装置２
０から供給されるシリアルフイルタ係数データ
KOは、前述のように、第１４図のＫ欄に示すよ
うなデータ形式である。 第１７図に示すような、時間的に変化するフイ
ルタ係数KOを供給する記憶装置２０は、周波数
特性が時間的に変化する音色を実現する場合に役
立つ。特に、人声音は周波数特性が時間的に微妙
に変化するので、人声音のためのフイルタ係数を
供給するのに適している。すなわち、所望の人声
音の周波数特性変化に対応するようにフイルタ係
数を供給するようにフイルタ係数メモリ１２１及
びアドレス信号発生回路１２２を構成すればよい
のである。尚、第１８図では、サステイン部では
一定値A_sをアドレス信号ADRSとして一定のフ
イルタ係数が読み出されるようにしているが、こ
れに限らず、サステイン部においてもアドレス信
号ADRSの値を微妙に変化させるようにしてもよ
い。例えば、サステイン部においてアドレス信号
ADRSの値を微妙に周期的に変化させ、フイルタ
係数が僅かに周期的に変化するようにするのも効
果的である。 第１３図に戻ると、RAM１１８から読み出さ
れたフイルタイネーブル信号FE１〜FE３は、入
力制御回路３７のアンド回路８３〜８５及び出力
制御回路３９のアンド回路１２４，１２５，１２
６に夫々入力される。アンド回路８３〜８５のう
ちそこに入力されたフイルタイネーブル信号FE
１〜FE３が“１”となつているものが動作可能
となり、それに対応するシリアル楽音信号（S₁〜
S₃のうちいずれか１乃至複数）が選択されてシリ
アル加算器８６に入力される。前述の通り、
RAM１１８から読み出されたフイルタイネーブ
ル信号FE１〜FE３のチヤンネルch１〜ch４のタ
イミングは第１４図のFS欄に示すようなシリア
ル楽音信号S₁〜S₃のチヤンネルタイミングに一致
している。従つて、各フイルタチヤンネルch１
〜ch４に対応して設定されている組合せで各サ
ブ系列のシリアル楽音信号S₁〜S₃が選択される。 シリアル加算器８６の詳細について説明する
と、加算器１２７においてアンド回路８４から与
えられるシリアル楽音信号S₂とアンド回路８５か
ら与えられるシリアル楽音信号S₃とを加算し、こ
の加算器１２７の出力信号とアンド回路８３から
与えられるシリアル楽音信号S₁とを加算器１２８
で加算する。加算器１２７，１２８は共に、キヤ
リイ入力Ciを有するフルアダーであり、自己のキ
ヤリイ出力C_p+1がアンド回路１２９，１３０を介
してキヤリイ入力Ciに夫々入力されるようになつ
ている。キヤリイアウト信号が生じた加算タイミ
ングとキヤリイ出力C_p+1から信号“１”が出力さ
れるタイミングとの間には１タイムスロツトの時
間遅れがあるものとする。第１１図ｂに示したよ
うにシリアル楽音信号S₁〜S₃においては上位ビツ
トのデータほどより遅いタイムスロツトに割当て
られている。従つて、１タイムスロツト遅れて出
力C_p+1から出力されたキヤリイアウト信号をキヤ
リイ入力Ciに加えることにより、キヤリイアウト
信号を１ビツト上位のデータに加算することがで
きる。アンド回路１２９，１３０の他の入力には
タイミング信号発生回路４０から発生されたタイ
ミング信号SHを遅延回路１３１で１タイムスロ
ツト遅延した信号をインバータ１３２で反転した
ものが与えられる。第１４図に示すようにタイミ
ング信号SHは第24、第48、第72、第96タイムス
ロツトで夫々“１”となる信号であり、これを１
タイムスロツト遅延した遅延回路１３１の出力信
号は第25、第49、第73、第１タイムスロツトで
夫々“１”となる。一方、シリアル楽音信号S₁〜
S₃は第１１図ｂのようであるため、各チヤンネル
ch１〜ch４のシリアル楽音信号の最下位ビツト
LSBのタイミングで遅延回路１３１の出力信号
が“１”となり、インバータ１３２の出力は
“０”となる。その結結果、各チヤンネルch１〜
ch４毎のシリアル加算において、最下位ビツト
LSBのタイムスロツトにおいて別のチヤンネル
のサインビツトSBの演算によつて生じたキヤリ
イアウト信号がキヤリイ入力Ciに与えられるのを
禁止することができる。 一方、出力制御回路３９のアンド回路１２４〜
１２６の他の入力には制御コードＣ２が入力され
ている。後述するように、ゼロフイルタ４３の出
力信号Z_pをこのデイジタルフイルタ回路装置
DFCの出力楽音信号として使用する場合には、
制御コードＣ１，Ｃ２のうちＣ２が必らず“１”
となるよう定められている。従つて、ゼロフイル
タ４３の出力信号Z_pを出力楽音信号として使用す
る場合アンド回路１２４〜１２６が常時可能化さ
れ、フイルタイネーブル信号FE１〜FE３の値に
応じて該アンド回路１２４〜１２６の出力が
“１”または“０”となる。このアンド回路１２
４〜１２６の出力はアンド回路９０，９１，９２
に別々に入力される。一方、アンド回路１２４〜
１２６の出力信号を反転した信号がアンド回路１
３３，１３４，１３５に別々に入力されており、
各アンド回路１３３〜１３５の他の入力には各サ
ブ系列のシリアル楽音信号S₁〜S₃が別々に入力さ
れる。アンド回路９０と１３３の出力はオア回路
１３６を介して出力端子O₁に与えられ、アンド
回路９１と１３４の出力はオア回路１３７を介し
て出力端子O₂に与えられ、アンド回路９２と１
３５の出力はオア回路１３８を介して出力端子
O₃に与えられる。 ゼロフイルタ４３の出力信号Z_pを出力楽音信号
として使用する場合、フイルタイネーブル信号
FE１〜FE３が“１”となるチヤンネルタイミン
グに対応してゼロフイルタ４３から出力された信
号Z_pが、“１”となつている信号FE１〜FE３に
対応するアンド回路９０，９１，９２を介して各
サブ系列に対応する出力端子O₁，O₂，O₃に分配
される。その場合、フイルタイネーブル信号FE
１〜FE３が“０”となつているサブ系列に対応
するアンド回路１３３，１３４，１３５が可能化
され、フイルタを通らないシリアル楽音信号S₁〜
S₃が出力端子O₁，O₂，O₃に導かれる。つまり、
ゼロフイルタ４３の出力信号Z_pが分配されなかつ
た出力端子O₁〜O₃に入力楽音信号S₁〜S₃がその
まま導かれる。 一方、ゼロフイルタ４３の出力信号Z_pを出力楽
音信号として使用しない場合は、コードＣ２が
“０”であり、アンド回路１３３〜１３５が常時
可能化されると共にアンド回路９０〜９２が常時
不能化され、すべての出力端子O₁〜O₃に入力楽
音信号S₁〜S₃がそのまま導かれる。 第１３図における極フイルタ４２及びゼロフイ
ルタ４３は第９図及び第１０図に示したものと同
じものを用いることができる。ところで、第９
図、第１０図では基本構全のみが示されており、
シリアルフイルタ係数データＫを並列データに変
換して各ユニツトＬ１〜Ｌ１２の乗算器６４，６
８…８２及びゼロフイルタ４２の各乗算器７３，
７４，８１に分配するための回路及び複数チヤン
ネルch１〜ch４に関する時分割的フイルタ演算
を可能にする回路及びシリアルフイルタ演算を可
能にする回路等については図示を省略してある。
そこで、第９図に示すような基本構成から成る極
フイルタ４２のフイルタユニツトＬ１乃至Ｌ１２
の詳細例につき第１９図を参照して説明し、その
次にゼロフイルタ４３の詳細例につき説明する。 第１９図は極フイルタ４２の１段目のフイルタ
ユニツトＬ１の詳細例を示したものである。他の
フイルタユニツトＬ２乃至Ｌ１２もこれと全く同
一もしくはほぼ同一構成である。第９図の加算器
６１，６２，６３及び遅延回路６５，６６，６７
に相当する回路は第１９図でも同一符号が付して
ある。また、第９図の乗算器６４に相当する回路
部分は第１９図では同一符号を用いて包括的に示
してある。 タイミング信号KL，LD，SHを利用してシリ
アルフイルタ係数データＫをパラレル変換し、乗
算器６４に分配する係数分配回路１３９は第９図
では省略されていたが第１９図では図示されてい
る。この回路１３９につき、まず説明する。尚、
図において１タイムスロツトの遅延を行なう遅延
回路は「Ｄ」なる記号を記したブロツクによつて
表示するものとし、特に説明を要する場合を除き
個々の１タイムスロツト遅延回路の参照番号は省
略する。係数分配回路１３９は遅延回路列１４
０，１４２，１４３とラツチ回路１４１及びフイ
ルタ係数記憶装置１４４を含んでいる。８個の１
タイムスロツト遅延回路を縦続接続した遅延回路
列（すなわち８ステージの直列シフト並列出力型
シフトレジスタ）１４０と、この遅延回路列１４
０の各遅延回路出力を夫々入力した８個の１ビツ
ト型ラツチ回路から成るラツチ回路１４１は、シ
リアルフイルタ係数データＫをパラレル変換する
ためのものである。遅延回路列１４０にはシリア
ルフイルタ係数データＫが入力される。このデー
タＫは各遅延回路で順次シフトされて８タイムス
ロツト後に次段のフイルタユニツトＬ２に与えら
れる。ラツチ回路１４１の各ラツチ制御入力Ｌに
はタイミング信号KLが与えられており、この信
号KLが“１”のとき遅延回路列１４０の各遅延
回路の出力を各ラツチ回路にラツチする。尚、こ
の例ではラツチ回路１４１の出力タイミングはラ
ツチタイミングから１タイムスロツト遅れるもの
とする。１４２及び１４３は１４０と同様に８個
の１タイムスロツト遅延回路を縦続接続した遅延
回路列（直列シフト並列出力型シフトレジスタ）
である。遅延回路列１４２にはタイミングLDが
入力され、１４３にはタイミング信号SHが入力
される。これらの信号LD，SHは遅延回路列１４
２，１４３の各遅延回路で順次遅延され、８タイ
ムスロツト後に次段のフイルタユニツトＬ２に与
えられる。 遅延回路列１４０，１４２，１４３及びラツチ
回路１４１と同様の回路は他のフイルタユニツト
Ｌ２乃至Ｌ１２にも設けられている。従つて、シ
リアルフイルタ係数データＫ、タイミング信号
LD，SHは各フイルタユニツトＬ１乃至Ｌ１２で
８タイムスロツトずつ順次遅延される。一方、タ
イミング信号KLは遅延されることなく各フイル
タユニツトＬ１乃至Ｌ１２に同時に供給される。
また、極フイルタ４２の最終段のフイルタユニツ
トＬ１２から出力されたデータＫ、信号KL，
KD，SHはライン９３，９４（第１３図）を介
してゼロフイルタ４３に入力される。後述するよ
うに、ゼロフイルタ４３の３つの乗算器７３，７
４，８１（第１０図）に対応して第１９図の係数
分配回路１３９（遅延回路列１４０，１４２，１
４３、ラツチ回路１４１、記憶装置１４４）と同
様の回路が設けられており、ライン９３，９４か
ら入力されたデータＫ、タイミング信号LD，SH
はゼロフイルタ４３の３段の演算段で夫々８タイ
ムスロツトずつ順次遅延される。また、タイミン
グ信号KLは遅延されることなく、ゼロフイルタ
４３の各演算段に同時に供給される。 タイミング信号発生回路４０（第１３図）から
ライン９５を介して１段目のフイルタユニツトＬ
１に与えられる各タイミング信号KL，LD，SH
のパルス発生タイミングは前述の通り第１４図の
ようになつている。また、セレクタ８７（第１３
図）から１段目のフイルタユニツトＬ１に与えら
れるシリアル楽音信号FSのチヤンネルタイミン
グ、及びセレクタ１２０（第１３図）からライン
９６を介してユニツトＬ１に与えられるシリアル
フイルタ係数データＫのチヤンネルタイミングも
第１４図の通りである。 第１４図から明らかなように、１チヤンネル分
のフイルタ係数データＫのシリアル送出を完了し
た直後にタイミング信号KLが発生される。第１
２図ａに示すように、１チヤンネル分のシリアル
フイルタ係数データＫは後段の演算段（乗算器８
１，７４，７３、フイルタユニツトＬ１２〜Ｌ
１）に対応するもの（K₁₅，K₁₄，…K₁）から順
に送出される。従つて、タイミングKLが発生し
たとき、個々の極フイルタユニツトＬ１乃至Ｌ１
２及びゼロフイルタ演算段に対応する８ビツトの
フイルタ係数K₁〜K₁₅は、各々に対応する所定の
演算段の遅延回路列（第１９図の１４０に相当す
るもの）に丁度入つており、これらが各演算段内
のラツチ回路（第１９図の１４１に相当するも
の）に夫々ラツチされる。こうして、シリアルフ
イルタ係数データＫが夫々所定のフイルタユニツ
トＬ１乃至Ｌ１２及びゼロフイルタ演算段におい
て並列データK₁〜K₁₅に変換される。この並列デ
ータは次のラツチタイミングが到来するまでラツ
チ回路（第１９図では１４１）で保持される。例
えば、第１４図に示す第１サンプリング周期の第
23タイムスロツトでタイミング信号KLが発生し
たときはチヤンネルch４のフイルタ係数データ
が各ユニツトＬ１乃至Ｌ１２及びゼロフイルタ演
算段のラツチ回路（第１９図の１４１）に夫々ラ
ツチされ、次に第２サンプリング周期の第47タイ
ムスロツトでタイミング信号KLが発生するまで
チヤンネルch４のフイルタ係数が保持される。
従つて、ラツチ回路１４１から出力されるフイル
タ係数のチヤンネルch１乃至ch４を示すと、第
１４図のKDのようになる。 第１９図において、フイルタ係数記憶装置１４
４は各チヤンネルch１乃至ch４のフイルタ係数
を夫々記憶し、これらを各チヤンネルのシリアル
楽音信号FSのタイミングに合わせて乗算器６４
に供給するためのものである。フイルタ係数記憶
装置１４４は、フイルタ係数の各ビツトに対応す
る８個のシフトレジスタSR１乃至SR８から成
る。８ビツトから成るフイルタ係数の各ビツトを
ラツチした各ラツチ回路１４１の出力は、各々に
対応するシフトレジスタSR１乃至SR８のKDi入
力に加えられる。シフトレジスタSR１乃至SR８
のうちSR１がフイルタ係数の最下位ビツトLSB
に対応し、SR７が係数の最上位ビツトMSBに対
応し、SR８がサインビツトSBに対応する。尚、
８ビツトのフイルタ係数データはサイン・マグニ
チユーード形式で表わすものとし、下位７ビツト
でフイルタ係数の絶対値を表わし、その上位のサ
インビツトSBで係数の正負符号（“０”のとき
正、“１”のとき負）を表わす。係数の最上位ビ
ツトMSBすなわちシフトレジスタSR７に対応す
るビツトの重みが10進数の0.5であるとする。 フイルタユニツトＬ１に入力されたタイミング
信号SH及びLDはシフトレジスタSR１のSHi入
力及びLDi入力に夫々入力される。また、遅延回
路列１４２及び１４３でこれらの信号LD，SHを
順次遅延したものがシフトレジスタSR２乃至SR
８のSHi入力及びLDi入力に夫々入力される。
尚、遅延回路列１４２，１４３における５段目の
遅延回路１４５，１４６はどのレジスタにも入力
されないが、これは乗算器６４における後述の演
算時間遅れに合わせるために設けられたものであ
る。 シフトレジスタSR１乃至SR８の各々は第２０
図に示すように構成されている。１タイムスロツ
トの遅延時間をもつ４つの遅延回路１４７，１４
８，１４９，１５０によつて４ステージのシフト
レジスタが構成されている。KDiはデータ入力で
あり、LDiは新データ取り込み制御入力、SHiは
シフト制御入力である。KDi入力に与えられた新
データは、LDi入力とSHi入力の両方に信号
“１”が与えられたときタイミング１５１及びオ
ア回路１６０を介して１ステージ目の遅延回路１
４７に取り込まれる。SHi入力の信号が“０”の
とき、この信号を反転したインバータ１６４の出
力が“１”であり、ホールド用のアンド回路１５
３，１５５，１５７，１５９が可能化されて各遅
延回路１４７，１４８，１４９，１５０の出力が
該アンド回路１５３，１５５，１５７，１５９及
びオア回路１６０，１６１，１６２，１６３を介
して自己保持される。SHi入力の信号が“１”の
とき上記ホールド用のアンド回路１５３，１５
５，１５７，１５９が不能化され、シフト用アン
ド回路１５２，１５４，１５６，１５８が可能化
される。これにより、１ステージ目の遅延回路１
４７の出力Ｑ１は２ステージ目の遅延回路１４８
に、２ステージ目の出力Ｑ２は３ステージ目の遅
延回路１４９に、３ステージ目の出力Ｑ３は４ス
テージ目の遅延回路１５０に、４ステージ目の出
力Ｑ４は１ステージ目の遅延回路１４７に、夫々
シフトされる。尚、LDi入力の信号をインバータ
１６５で反転した信号がアンド回路１５２に入力
されており、新データを１ステージ目の遅延回路
１４７に取り込むときは４ステージ目の出力Ｑ４
が１ステージ目にシフトされるのを禁止してい
る。以上の構成によつて、タイミング信号LDに
もとづく信号“１”がLDi入力に与えられる毎に
（120タイムスロツト毎に）フイルタ係数データが
ラツチ回路１４１（第１９図）からシフトレジス
タSR１乃至SR８の１ステージ目に取込まれ、か
つタイミングSHにもとづく信号“１”がSHi入
力に与えられる毎に（24タイムスロツト毎に）各
シフトレジスタSR１乃至SR８の各ステージのデ
ータが次段にシフトされる。 １段目のフイルタユニツトＬ１のシフトレジス
タSR１についてみると、KDi入力を介して１ス
テージ目の遅延回路１４７にラツチ回路１４１の
フイルタ係数データが取込まれるのはタイミング
信号LDの発生時である。すなわち、第１サンプ
リング周期の第24タイムスロツトではチヤンネル
ch４のフイルタ係数データが、第２サンプリン
グ周期の第48タイムスロツトではチヤンネルch
１のデータが、第３サンプリング周期の第72タイ
ムスロツトではチヤンネルch２のデータが、第
４サンプリング周期の第96タイムスロツトではチ
ヤンネルch３のデータが、夫々１ステージ目に
取込まれる（第１４図のLD及びKD及びＬ１の
SR１参照）。タイミング信号LDの１周期の間に
タイミング信号SHが５回発生するので、シフト
レジスタSR１におけるシフトは５回行なわれる。
従つて、第１サンプリング周期の第24タイムスロ
ツトで１ステージ目の遅延回路１４７に取り込ん
だチヤンネルch４のデータは、第４８、７２、
９６、２４タイムスロツトで信号SHが発生する
毎に（第１４図のSH参照）、２ステージ目、３ス
テージ目、４ステージ目、１ステージ目と順にシ
フトされ、次に第２サンプリング周期の第48タイ
ムスロツトでチヤンネルch１のデータが１ステ
ージ目の遅延回路１４７に取込まれるとき、先に
取込んだチヤンネルch４のデータは２ステージ
目の遅延回路１４８にシフトされる。こうして、
シフトレジスタSR１の各ステージ（遅延回路１
４７〜１５０）に各チヤンネルch１乃至ch４の
フイルタ係数データが順次取込まれる。タイミン
グ信号LDの４周期すなわち５サンプリング周期
で、シフトレジスタSR１における各チヤンネル
ch１乃至ch４のフイルタ係数データの書替えが
１通り完了する。そして、この書替えは５サンプ
リング周期毎に繰返し行なわれる。以上のような
制御によつて、１段目のフイルタユニツトＬ１の
シフトレジスタSR１の各ステージ（遅延回路１
４７〜１５０）の出力Ｑ１，Ｑ２，Ｑ３，Ｑ４に
現われるフイルタ係数のチヤンネルch１乃至ch
４は、第１４図のＬ１のSR１に示すように変化
する。 第１９図に戻ると、フイルタユニツトＬ１にお
ける他のシフトレジスタSR２乃至SR８のSHi入
力及びLDi入力にはシフトレジスタSR１のSHi入
力及びLDi入力に加わる信号SH及びLDを夫々順
次１タイムスロツトづつ遅延した信号が加わる。
従つて、これらのシフトレジスタSR２乃至SR８
における各ステージの出力Ｑ１〜Ｑ４の変化のパ
ターンは第１４図のＬ１のSR１に示したシフト
レジスタSR１のそれと同じたが、その変化のタ
イミングが順次１タイムスロツトづつ遅れたもの
となる。但し、シフトレジスタSR５とSR６との
間には余分の遅延回路１４５，１４６が設けられ
ているのでシフトレジスタSR６における変化の
タイミング（シフトタイミング）はSR５のそれ
よりも２タイムスロツト遅れる。こうして、１つ
のフイルタユニツトにつき合計８タイムスロツト
の遅れを出しながら各シフトレジスタSR１乃至
SR８の変化タイミング（シフトタイミング）が
順次ずれてゆく。 第１９図のフイルタユニツトＬ１においては、
シフトレジスタSR１乃至SR８の出力Ｑとして４
ステージ目の出力Ｑ４（第２０図参照）が取り出
され、乗算器６４に入力される。 さて、順向入力端子FS−IN（FSi）から入力さ
れたシリアル楽音信号FSはインバータ１６６で
反転されて、加算器６１のＢ入力に与えられる。
加算器６１は全加算器であり、遅延回路６６を介
して次段のフイルタユニツトＬ２からフイードバ
ツクされる楽音信号がＡ入力に与えられる。C_p+1
はキヤリイアウト出力であり、キヤリイアウト信
号が生じた加算タイミングとこの出力C_p+1に信号
“１”が出力されるタイミングとの間には１タイ
ムスロツトの時間遅れがあるものとする。キヤリ
イアウト出力C_p+1の出力信号はオア回路２を介し
て加算器６１のCi入力に与えられる。第１１図ｂ
に示したようにシリアル楽音信号FSにおいては
上位ビツトのデータほどより遅いタイムスロツト
に割当てられている。従つて、１タイムスロツト
遅れで出力C_p+1から出力されたキヤリイアウト信
号をCi入力に加えることにより、キヤリイアウト
信号を１ビツト上位のデータに加算することがで
きる。オア回路２の他の入力には遅延回路列１４
３の１段目の遅延回路１６７から出力される信号
SH１が与えられる。この信号SH１は第１４図に
示すように発生するタイミング信号SHを１タイ
ムスロツト遅延させたものであるり、第25、第
49、第73及び第１タイムスロツトにおいて“１”
となる信号である。一方、入力端子FS−IN
（FSi）に入力されるシリアル楽音信号FSは第１
１図ｂのようであるため、各チヤンネルch１乃
至ch４のシリアル楽音信号の最下位ビツトLSB
のタイミングに対応して信号SH１が“１”とな
ることになり、加算器６１では最下位ビツト
LSBのタイミングで繰返し“１”が加算される。
この操作は、入力端子FS−INから加算器６１の
Ｂ入力に与えられる楽音信号FSを負の値に変換
するためのものである。すなわち、楽音信号FS
をインバータ１６６で反転し、その最下位ビツト
LSBに１を加算することにより、２の補数形式
の負の値に変換する操作が行なわれている。尚、
入力端子FS−INに与えられる楽音信号FSも負の
値は２の補数形式で表わされているものとする。
従つて、楽音信号FSが負の値のときは、上記イ
ンバータ１６６及び信号SH１による２の補数化
操作によつて実質的に正の値に変換されることに
なる。こうして、加算器６１では、逆向入力端子
BS−IN及び遅延回路６６を介してＡ入力に与え
られるフイードバツクされた楽音信号の振幅デー
タから順向入力端子FS−INに与えられた楽音信
号の振幅データを減算する操作が行なわれる。 加算器６１の出力は遅延回路１６８に入力され
ると共にラツチ回路１６９のデータ入力に与えら
れる。加算器６１と遅延回路１６８との間に示さ
れた入力ポイントＰ１から後述のオア回路２０２
の出力側に示された出力ポイントＰ６までの部分
が乗算器６４に相当する。フイードバツク楽音信
号と入力楽音信号FSとの差を示す加算器６１の
出力信号は遅延回路１６８で24タイムスロツト遅
延され、排他オア回路３に与えられる。排他オア
回路３の出力は加算器４のＡ入力に与えられる。
遅延回路１６８、ラツチ回路１６９、排他オア回
路３及び加算器４は、２の補数形式で表わされた
加算器６１の出力信号をサイン・マグニチユード
（サインビツトと絶対値）形式に変換するための
ものである。 ラツチ回路１６９のラツチ制御入力Ｌにはタイ
ミング信号SHが入力される。信号SHが発生する
第24タイムスロツトまたは第48、第72、第96タイ
ムスロツトでは、加算器６１からはサインビツト
SBを表わす信号が出力されている（第１１図ｂ
参照）。従つて、サインビツトSBの値がラツチ回
路１６９にラツチされる。このラツチ回路１６９
の出力は排他オア回路３及びアンド回路５に与え
られる。例えば、第24タイムスロツトでチヤンネ
ルch１に関するサインビツトSBをラツチし、ラ
ツチした信号を第25タイムスロツトから第48タイ
ムスロツトまでの24タイムスロツトの間該ラツチ
回路１６９から出力しているとき、第１乃至第24
タイムスロツトで加算器６１から出力されたチヤ
ンネルch１に関する信号を24タイムスロツト遅
延した信号が遅延回路１６８から出力される。従
つて、ラツチ回路１６９から出力されるサインビ
ツト信号と遅延回路１６８から出力される信号の
チヤンネルは合致している。ラツチ回路１６９に
ラツチされたサインビツト信号が“０”すなわち
正のとき、遅延回路１６８の出力信号は排他オア
回路３をそのまま通過し、加算器４のＡ入力を介
してＳ出力からそのまま出力される。サインビツ
ト信号が“１”すなわち負のとき、遅延回路１６
８の出力信号は排他オア回路３で反転される。こ
のときラツチ回路１６９の出力“１”によつてア
ンド回路５が可能化され、信号SH１のタイミン
グでアンド回路５から“１”が出力され、オア回
路６を介して加算器４のCi入力に“１”が与えら
れる。この信号SH１はタイミング信号SHを１タ
イムスロツト遅延した信号であり、最下位ビツト
に対応している。例えば、チヤンネルch１に関
する信号が遅延回路１６８から出力される第25乃
至第48タイムスロツトにおいては、第25タイムス
ロツトで信号SH１が“１”となり、最下位ビツ
トに関する排他オア回路３の出力信号に対して加
算器４で１が加算される。加算の結果生じたキヤ
リイアウト信号は１タイムスロツトれて出力C_p+1
から出力され、アンド回路７、オア回路６を介し
てCi入力に与えられる。アンド回路７の他の入力
には信号SH１やインバータ１７０で反転した信
号１が与えられる。最下位ビツトの演算タイ
ミングでは信号１の“０”によつてアンド回
路７が不能化され、演算タイミングが先行するチ
ヤンネルの最上位ビツトからのキヤリイアウト信
号を禁止するようにしている。排他オア回路３に
おける反転と最下位ビツトへの１加算とによつ
て、２の補数で表わされた負の値が絶対値に変換
される。 以上の構成によつて、加算器４の出力Ｓからは
加算器６１の出力信号を絶対値で表わした信号
FS′が出力される。この信号FS′の状態をチヤン
ネルch１乃至ch４に関して示すと、第１４図の
FS′のようであり、入力楽音信号FSのタイミング
よりも24タイムスロツト遅れている。この信号
FS′は第１１図ｂに示す信号FSと同様に１チヤン
ネルにつき24ビツト（タイムスロツト）のシリア
ルデータであり、最下位ビツトLSBが先行して
いる。 乗算器６４では、加算器４から出力された24ビ
ツトのシリアルデータFS′に各シフトレジスタSR
１乃至SR８から出力された８ビツトのフイルタ
係数を乗算する。24ビツトと８ビツトのシリアル
乗算では普通32タイムスロツト分の演算時間が必
要であるが、24タイムスロツト毎に各系列の時分
割演算を行なわねばならないため下位８ビツト分
の乗算結果は切捨て、サインビツトも含めて上位
24ビツト分の積を求めるようにしている。乗算器
６４は、シフトレジスタSR１乃至SR７から並列
的に出力されるフイルタ係数の絶対値部分の各ビ
ツトに対応する７個の乗算器部分Ｍ１乃至Ｍ７を
含んでいる。これらの部分Ｍ１乃至MM７は順に
縦続接続されている。部分Ｍ４，Ｍ５，Ｍ６に関
しては詳細図を省略したが、部分Ｍ２及びＭ３と
同一構成である。 各部分Ｍ１乃至Ｍ７は部分積を求めるためのア
ンド回路１７１，１７２，１７３，…１７４を
夫々含んでおり、各アンド回路１７１乃至１７４
に各シフトレジスタSR１乃至SR７から出力され
るフイルタ係数の絶対値部分の各ビツトk₁，k₂…
k₇が夫々入力される。また部分Ｍ１乃至Ｍ６は縦
続接続された遅延回路１７５，１７６，１７７…
を夫々含んでおり、加算器４の出力信号FS′をこ
れらの遅延回路１７５，１７６，１７７…で１タ
イムスロツトずつ順次遅延し、各々の遅延出力を
上記アンド回路１７２，１７３…１７４に夫々印
加する。部分Ｍ１のアンド回路１７１には遅延さ
れていない信号FS′が印加される。部分Ｍ２乃至
Ｍ７は加算器１７８，１７９，…１８０を夫々含
んでおり、各アンド回路１７１乃至１７４で求め
た部分積をこれらの加算器１７８乃至１８０で加
算する。信号FS′が各遅延回路１７５，１７６，
１７７で順次遅延されるので、個々のタイムスロ
ツト毎の各アンド回路１７１乃至１７４の出力の
重みは一致しており、従つて加算器１７８乃至１
８０では同じ重み同士の部分積を加算することが
できる。 加算器１７８乃至１８０において、個々のビツ
トの部分積すなわちアンド回路１７２乃至１７４
の出力はＡ入力に夫々印加される。Ｂ入力には部
分積もしくは部分積の和がアンド回路１８１，１
８２，１８３…を介して入力される。アンド回路
１８１にはアンド回路１７１の出力及びインバー
タ１７０の出力信号１が入力される。アンド
回路１８２，１８３…には加算器１７８，１７９
…の出力Ｓ及び上記信号１を遅延回路１８４，
１８５，１８６…で順次遅延した信号が加わる。
これらのアンド回路１８１，１８２，１８３…は
下位の部分積を切捨てるためのものである。各加
算器１７８，１７９，…１８０のキヤリイアウト
出力C_p+1はアンド回路１８８，１８９…１９０を
介してキヤリイイン入力Ciに入力される。アンド
回路１８８，１８９…１９０の他の入力には信号
SH１を遅延回路１８４，１８５，１８６…で順
次遅延した信号が加わる。アンド回路１８８，１
８９…１９０は同チヤンネルに関するキヤリイア
ウト信号の加算を可能にする一方で、演算タイミ
ングが先行する別のチヤンネルの最上位ビツトに
関するキヤリイアウト信号がその次のチヤンネル
の最下位ビツトに加算されないようにするための
ものである。 部分Ｍ５とＭ６の間に設けられた遅延回路１９
１，１９２，１９３は、部分Ｍ１乃至Ｍ５におけ
るアンド回路１８１，１８２，１８３…及び加算
器１７８，１７９…の動作遅れを補償するための
ものである。これらの部分Ｍ１乃至Ｍ５における
演算動作遅れ時間の合計（これは１タイムスロツ
トに満たないものである）を遅延回路１９２でタ
イムスロツトの変化に同期させて１タイムスロツ
トの遅れとし、かつ、これに合わせるために遅延
回路１７５，１７６，１７７の経路に遅延回路１
９１を挿入し、遅延回路１８４，１８５，１８６
…の経路に遅延回路１９３を挿入してある。ま
た、この遅れに合わせるため、遅延回路列１４２
及び１４３に余分の遅延回路１４５，１４６が挿
入されている。 こうして、信号FS′とフイルタ係数の絶対値部
分（ビツトk₁〜k₇）との積に相当するシリアルデ
ータが部分Ｍ７の加算器１８０から出力される。
この加算器１８０の出力は排他オア回路１９４を
介して加算器１９５のＡ入力に加わる。排他オア
回路１９４及び加算器１９５は信号FS′とフイル
タ係数のサインビツト同士の乗算結果に応じて積
を２の補数形式に変換するためのものである。フ
イルタ係数のサインビツトSBを示すデータk₈は
シフトレジスタSR８から排他オア回路１９６に
入力される。信号FS′のサインビツトはラツチ回
路１６９にラツチされている。このラツチ回路１
６９の出力信号をシフトレジスタSR８の出力に
同期させるためにラツチ回路１９７が設けられて
おり、ラツチ回路１６９の出力を遅延回路列１４
８の８段目の遅延回路１９８の出力が“１”とな
るタイミングでラツチする。このラツチ回路１９
７の出力が排他オア回路１９６の他の入力に与え
られる。ラツチ回路１９７のラツチタイミングと
シフトレジスタSR８のシフトタイミングが同じ
であるため、同じチヤンネルに関するフイルタ係
数のサインビツトデータと信号FS′のサインビツ
トデータとが同期して排他オア回路１９６に入力
されることになる。排他オア回路１９６は両者の
サインビツトが不一致のとき負を示す“１”を出
力し、一致しているとき正を示す“０”を出力す
る。この排他オア回路１９６の出力が“０”のと
きつまり積のサインが正のときは、加算器１８０
の出力は排他オア回路１９４及び加算器１９５を
そのまま通過し、アンド回路１９９に与えられ
る。排他オア回路１９６の出力が“１”のときつ
まり積のサインが負のときは、加算器１８０の出
力は排他オア回路１９４で反転され、加算器１９
５のＡ入力に加わる。加算器１９５のCi入力に
は、排他オア回路１９６の出力が“１”のとき後
述のように最下位ビツトのタイミングでアンド回
路２００からオア回路２０１を介して“１”が与
えられるようになつている。こうして、負の値の
積は２の補数形式に変換される。 ２の補数形式で表わされた積は加算器１９５か
ららアンド回路１９９及びオア回路２０２を介し
て加算器６２のＡ入力に与えられる。尚、加算器
１９５及び６２のキヤリイアウト出力C_p+1のキヤ
リイイン入力Ciへの供給を制御するアンド回路２
０３及び２０４は前記アンド回路１８８，１８
９，…１９０と同じ目的で設けられたものであ
る。 加算器１８０の出力を入力したオア回路２０
５、アンド回路２０６、遅延回路２０７から成る
ループは積が全ビツト“０”あるか否かを検出す
るためのものである。信号１を７タイムスロ
ツト遅延した信号８がアンド回路２０６に加
えられており、このループの記憶内容がこの信号
SH８によつてリセツトされる。加算器１８０の
出力が１度でも“１”になると、このループ２０
５，２０６，２０７に“１”が記憶される。加算
器１８０の出力が１度も“１”にならなかつたと
き、すなわち積がオール“０”のときこのループ
２０５〜２０７には“１”が記憶されず、“０”
のままである。遅延回路２０７及び排他オア回路
１９６の出力がアンド回路２０８に入力されてい
る。積がオール“０”でなければ、排他オア回路
１９６の出力すなわちサインビツトの積がそのま
まアンド回路２０８を通過する。積がオール
“０”ならば、アンド回路２０８が不能化され、
排他オア回路１９６の出力の如何にかかわらず該
アンド回路２０８の出力は“０”（つまり正のサ
インを示す）となる。アンド回路２０８の出力は
アンド回路２０９及びオア回路２０２を介して加
算器６２のＡ入力に与えられる。アンド回路２０
９は信号８をインバータ２１０で反転した信
号によつてサインビツトのタイミングでだけ可能
化されるようになつている。従つて、アンド回路
２０８の出力が積のサインビツトを示すものとな
り、積がオール“０”のときはサインビツトは強
制的に“０”つまり正とされる。 次に、第１９図及び第２１図を参照して演算動
作の細部につき説明する。第２１図のタイムスロ
ツトの欄には第１サンプリング周期の第25タイム
スロツト乃至第56タイムスロツトが示されてい
る。ここに示された合計32タイムスロツトを利用
してチヤンネルch１に関する24ビツトの信号
FS′と８ビツトのフイルタ係数との乗算が行なわ
れる。ただし32タイムスロツトのうち最初の８タ
イムスロツト（第25乃至第32タイムスロツト）は
チヤンネルch１に先行するチヤンネルch４に関
する上位ビツトの演算タイミングでもあり、この
部分ではチヤンネルch４に関する演算を優先し、
チヤンネルch１に関する演算は切捨てるように
している。従つて、チヤンネルch１に関する実
質的な乗算演算が行なわれるのは第33乃至第56タ
イムスロツトの合計24タイムスロツトの期間にお
いてである。 第２１図のk₁乃至k₈の欄にはシフトレジスタ
SR１乃至SR８から並列的に出力されるフイルタ
係数の各ビツトk₁乃至k₈の状態がチヤンネルch
１乃至ch４に関して示されている。シフトレジ
スタSR１から出力されるフイルタ係数の最下位
ビツトk₁は、第１４図のＬ１のSR１欄のＱ４に
も示したように第25タイムスロツト乃至第48タイ
ムスロツトの間チヤンネルch１に関するもので
あり、第49タイムスロツトからはチヤンネルch
２に関するものに切換わる。前述の通り、シフト
レジスタSR１乃至SR８のシフトタイミングは１
タイムスロツトずつ順次ずれているので、シフト
レジスタSR２から出力されるビツトk₂は第26タ
イムスロツトでチヤンネルch１に関するものに
切換わり、k₃乃至k₇に関しては、第２１図に示し
ていないが、第27、第28、第29、第31、第32タイ
ムスロツトで夫々チヤンネルch１に切換わる。
そして、シフトレジスタSR８から出力されるビ
ツトk₈は第33タイムスロツトでチヤンネルch１
に切換わる。尚、余分の遅延回路１４５，１４６
が設けられていることにより、シフトレジスタ
SR６から出力されるビツトk₆は第30タイムスロ
ツトではなく第31タイムスロツトでチヤンネル
ch１に切換わる。 第２１図のFS′の欄には加算器４からシリアル
に出力される信号FS′の状態を示した。第１４図
のFS′の欄にも示したように第25から第48タイム
スロツトまでの24タイムスロツトの間チヤンネル
ch１に関する信号FS′が出力される。第２１図に
は、このチヤンネルch１に関する信号FS′の各ビ
ツトF₁乃至F₂₄のタイミングが示されている。F₁
が最下位ビツトLSBである。 第２１図の１７１乃至１７４の欄には、各乗算
器部分Ｍ１乃至Ｍ７の部分積演算用アンド回路１
７１乃至１７４において各タイムスロツト毎に実
行されるチヤンネルch１に関する部分積演算の
状態が示されている。例えば、「F₁・k₁」は信号
SF′の最下位ビツトF₁にフイルタ係数の最下位ビ
ツトk₁を乗算することを示す。図から明らかなよ
うに、部分Ｍ１のアンド回路１７１では下位ビツ
トから順にシリアルに与えられる信号FS′のF₁，
F₂，F₃…F₂₄に対して常にフイルタ係数の最最下
位ビツトk₁が乗算される。ビツトk₁がチヤンネル
ch１に切換わるタイミングとチヤンネルch１の
信号FS′の最下位ビツトF₁がアンド回路１７１に
与えられるタイミングとが一致しており、すなわ
ちそれは第25タイムスロツトであり、この第25タ
イムスロツトでアンド回路１７１から部分積
「F₁・k₁」が出力される。従つて、ビツトk₁がチ
ヤンネルch１に関する値を維持する24タイムス
ロツト（第25から第48タイムスロツトまで）の間
で、第２１図に示すように、信号FS′の各ビツト
F₁乃至第F₂₄とフイルタ係数の最下位ビツトk₁と
の部分積「F₁・k₁」乃至「F₂₄.k₁」がアンド回路
１７１で順次求められる。フイルタ係数の他のビ
ツトk₂と乃至k₇と信号FS′との乗算も上述と同様
にして各部分Ｍ２乃至Ｍ７のアンド回路１７２乃
至１７４で夫々実行される。ただし、信号FS′を
遅延回路１７５，１７６，１７７…で順次遅延し
たものと各ビツトk₂乃至k₇とを乗算するため、演
算タイミングは第２１図に示すように順次ずれて
いる。 第２１図の１乃至９の欄には、信号
１及びこの信号１を遅延回路１８４〜１８７
で順次遅延した信号２乃至９の状態が示し
てある。遅延回路１８４から出力される信号
２は信号１よりも１タイムスロツト遅れてお
り、遅延回路１８５から出力される信号３は
信号１よりも２タイムスロツト遅れている。
また、部分Ｍ６内の遅延回路（図示せず）から出
力される信号８は、信号１を７タイムスロ
ツト遅延したものである。部分Ｍ７の遅延回路１
８７から出力される信号９は信号８を更に
１タイムスロツト遅延したものである。 第25タイムスロツトでは、信号１の“０”
によつて部分Ｍ１のアンド回路１８１が不能化さ
れ、アンド回路１７１から出力される部分積
「F₁・k₁」が切捨てられる。このとき部分Ｍ２乃
至Ｍ７では演算タイミングが先行するチヤンネル
ch４の部分積を求めており、チヤンネルch４に
関する乗算結果が乗算器６４から出力される。 次の第26タイムスロツトでは、信号２の
“０”によつて部分Ｍ２のアンド回路１８２が不
能化され、アンド回路１７１から出力された部分
積「F₂・k₁」とアンド回路１７２から出力され
た部分積「F₁・k₂」の和すなわち加算器１７８
の出力が切捨てられる。このとき部分Ｍ３乃至Ｍ
７ではチヤンネルch４の部分積を求めており、
チヤンネルch４に関する乗算結果が乗算器６４
から出力される。 以後、第31タイムスロツトまで、信号１の
遅延信号３…によつてチヤンネルch１に関す
る乗算結果が切捨てられる。すなわち、第31タイ
ムスロツトでは、信号１を６タイムスロツト
遅延した信号７（図示せず）によつて部分Ｍ
６の加算器（図示せず）の出力が禁止される。こ
のとき、この部分Ｍ６の加算器からは「F₆・k₁
＋F₅・k₂＋F₄・k₃＋F₃・k₄＋F₂・k₅＋F₁・k₆」
なる部分積の和が出力されている。第２１図を参
照すると「F₆・k₁」、「F₅・k₂」、「F₄・k₃」…は
第30タイムスロツトのときの部分積であるが、前
述の通り、部分Ｍ１乃至Ｍ５の部分積の和は遅延
回路１９２で１タイムスロツト遅延されるので、
部分Ｍ６からは第31タイムスロツトで出力され
る。 第32タイムスロツトでは、部分Ｍ１乃至Ｍ７で
はチヤンネルch１の乗算結果の切捨ては行なわ
れない。従つて、部分Ｍ７の加算器１８０からは
「F₇・k₁＋F₆・k₂＋F₅・K₃＋…＋F₁・k₇」なる部
分積の和が出力される。しかし、この加算器１８
０の出力は排他オア回路１９４及び加算器１９５
を経由してアンド回路１９９に入力されており、
このアンド回路１９９の他の入力に加わる信号
SH８の“０”によつて禁止される。従つて、第
32タイムスロツトでもチヤンネルch１の乗算結
果は切捨てられる。前述の通り、この第32タイム
スロツトまでは、演算タイミングが先行するチヤ
ンネルch４の乗算結果が乗算器６４から（その
出力回路であるオア回路２０２から）出力され
る。 第33タイムスロツトから第48タイムスロツトま
では信号SH１乃至SH８はすべて“１”であり、
アンド回路１８１，１８２，１８３…１９９がす
べて可能化されている。従つて、この間は、部分
Ｍ１乃至Ｍ７で求めたチヤンネルch１に関する
すべての部分積の和が乗算器６４から出力され
る。第49タイムスロツトから第56タイムスロツト
において信号１乃至８は順次“０”となる
が、これは次のチヤンネルch２に関する部分積
を切捨てるために作用し、チヤンネルch１に関
する乗算結果は乗算器６４から確実に出力され
る。従つて、チヤンネルch１に関する実質的な
乗算結果は第33タイムスロツトから第56タイムス
ロツトまでの24タイムスロツトにおいて乗算器６
４から出力される。 チヤンネルch１に関するシリアル乗算出力の
各ビツトS₁乃至S₂₃のタイミングを第２１図の
Moutの欄に示す。第33タイムスロツトで出力さ
れる乗算結果の最下位ビツトS₁は、上述から明ら
かなように、下記のような部分積の和から成る。
更に、S₂，S₃，…S₂₁，S₂₂，S₂₃は下記の通りで
ある。 S₁＝F₈・K₁＋F₇・K₂＋F₆・K₃＋…＋F₂・K₇ S₂＝F₉・K₁＋F₈・K₂＋F₇・K₃＋…＋F₃・K₇ S₃＝F₁₀・K₁＋F₉・K₂＋F₈・K₃＋…＋F₄・K₇ 〓 S₂₁＝F₂₄・K₅＋F₂₃・K₆＋F₂₂・K₇ S₂₂＝F₂₄・K₆＋F₂₃・K₇ S₂₃＝F₂₄・K₇ 尚、信号FS′の最上位ビツトF₂₄は加算器６１
の出力のサインビツトの部分であり、正のとき
“０”がそのまま排他オア回路３を通過し、負の
ときは“１”が排他オア回路３で反転されて
“０”とされるので、F₂₄は常に“０”である。 第２１図から判かるように信号９は乗算出
力の最下位ビツトS₁のタイミングで“０”とな
る。従つて、この信号９をインバータ２１１
で反転したものをアンド回路２００に入力するこ
とにより、加算器１９５における２の補数変換の
ために最下位ビツトへの１加算を行なうことがで
きる。 また、オール“０”検出のためのループ２０５
〜２０７のアンド回路２０６には信号８が入
力されている。第２１図から判るように、信号
SH８は乗算出力の最下位ビツトS₁の直前で“０”
となる。従つて、新たな乗算結果が加算器１８０
から出力される直前に（例えば第32タイムスロツ
トで）ループ２０５〜２０７がリセツトされる。
そして、加算器１８０から出力される乗算結果の
どのビツトも“０”の場合は、乗算出力の最上位
ビツトS₂₃の出力タイミングの次のタイムスロツ
ト（例えば第56タイムスロツト）では依然として
遅延回路２０７から“０”が出力されている。こ
のように、シリアル乗算出力の最上位ビツトS₂₃
のタイミングの次のタイムスロツトで、乗算出力
の全ビツトが“０”か否かが正式に判かる。この
とき、信号８をインバータ２１０で反転した
信号によつてアンド回路２０９が可能化され、乗
算出力のサインビツトを示すデータが選択され
る。前述の通り、このサインビツトデータは通常
は排他オア回路１９６の出力信号であるが、乗算
出力がオール“０”のときは遅延回路２０７の出
力“０”にもとづき強制的に“０”にされる。 こうして、オア回路２０２を経由して加算器６
２のＡ入力に与えられる乗算器６４の出力は、最
下位ビツトから順に現われる23ビツトのシリアル
データS₁乃至S₂₃であり、その次のタイムスロツ
トにサインビツトが割当てられているものであ
る。また、負の値に関してはこれらの乗算出力デ
ータS₁乃至S₂₃は２の補数形式で表現されている。 一方、加算器６２のＢ入力に遅延回路６５から
与えられる楽音信号dFSは第２１図のようになつ
ている。すなわち、第１乃至第24タイムスロツト
の間で入力端子FS−INに与えられたチヤンネル
ch１の楽音信号FSが遅延回路６５で32タイムス
ロツト遅延されることにより、遅延回路６５から
は第33乃至第56タイムスロツトの間でチヤンネル
ch１の楽音信号dFSが出力される。従つて、加算
器６２のＡ入力とＢ入力に加わる信号のチヤンネ
ルは一致しており、同じチヤンネルの乗算器出力
と楽音信号とを加算することができる。ところ
で、楽音信号の最下位ビツトLSB（これは信号
FS′のビツトF₁と同じ重みである）の重みを10進
数の「１」とした場合、乗算器６４の出力の最下
位ビツトS₁の重みも10進数の「１」である。この
ビツトS₁は前述の通り「F₈・K₁＋…＋F₂・K₇」
なる部分積の和から成るものである。ここで部分
積「F₂・K₇」に注目してみると、ビツトF₂はビ
ツトF₁の１ビツト上であるため10進数の「２」
の重みであり、「F₂・K₇」が10進数の「１」の重
みであることからビツトK₇は10進数「0.5」の重
みであることがわかる。このように、フイルタ係
数K₁〜K₇の最上位ビツトK₇の重みが「0.5」とな
るように演算処理が施されている。このことは、
フイルタ係数の絶対値が１未満の数であることを
意味する。 加算器６２の出力が順向出力端子FS−OUTを
経由して次段のフイルタユニツトＬ２に入力され
る。次段のフイルタユニツトＬ２では、その順向
入力端子（第１９図のFS−INに相当するもの）
を経由して前段のフイルタユニツトＬ１から与え
られる楽音信号及びシフトレジスタ（第１９図の
SR１乃至SR８に相当するもの）に記憶されたフ
イルタ係数等にもとづき前述と同様の演算を行な
う。ただし、各フイルタユニツトＬ１乃至Ｌ１２
における入力端子FS−INと出力端子FS−OUT
との間の楽音信号の時間遅れが32タイムスロツト
であるのに対して、タイミング信号LD及びSHの
時間遅れは８タイムスロツトであるため、他のユ
ニツトＬ２乃至Ｌ１２のすべてを前述のユニツト
Ｌ１と全く同一構成とすると、乗算器（第１９図
の６４に相当する）におけるフイルタ係数K₁〜
K₈と信号FS′のチヤンネルにずれが生じてしま
う。そこで、各ユニツトＬ１乃至Ｌ１２の乗算器
（第１９図の６４に相当する）におけるフイルタ
係数K₁〜K₈と信号FS′のチヤンネルを一致させる
ために、シフトレジスタSR１乃至SR８の出力Ｑ
として取り出すステージを各ユニツトＬ１乃至Ｌ
１２毎に次のように異ならせるものとする。すな
わち、ユニツトＬ１ではシフトレジスタSR１乃
至SR８の出力Ｑとして第４ステージの出力Ｑ４
（第２０図参照）を取り出しているが、ユニツト
Ｌ２では第１ステージの出力Ｑ１、ユニツトＬ３
では第２ステージの出力Ｑ２、ユニツトＬ４では
第３ステージの出力Ｑ３、ユニツトＬ５では第４
ステージの出力Ｑ４、というように、出力Ｑとし
て取り出すステージを順次ずらすようにする。 第２２図は、第１０図に示されたゼロフイルタ
を更に詳細に示したものであり、第１０図の乗算
器７３，７４，８１、加算器７５，７６、遅延回
路７７，７８，７９，８０に相当する回路は第２
２図でも同一符号が付してある。シリアルフイル
タ係数データＫをタイミング信号KL，LD，SH
に応じてパラレルなフイルタ係数データに変換し
て各乗算器７３，７４，８１に分配するための係
数分配回路２１２，２１３，２１４は第１０図で
は省略されているが第２２図では図示されてい
る。 各演算段における乗算器７３，７４，８１及び
係数分配回路２１２，２１３，２１４の内部構成
は第１９図に示されたもの（６４及び１３９）と
同一のものを用いることができる。すなわち、乗
算器７３，７４，８１の各々は、第１９図に示さ
れた乗算器６４と同一構成とすることができ、係
数分配回路２１２，２１３，２１４の各々は、第
１９図の係数分配回路１３９（遅延回路列１４
０，１４２，１４３、ラツチ回路１４１及び係数
記憶装置１４４から成る部分）と同一構成とする
ことができる。詳しくは、第１の演算段における
乗算器７３と係数分配回路２１２のブロツクにお
ける入力ポイントＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５
及び出力ポイントＰ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１
０，Ｐ１１は、第１９図における同一符号のポイ
ントに相当するものであり、第１９図の遅延回路
１６８及びラツチ回路１６９の入力側に示された
入力ポイントＰ１からオア回路２０２の出力側に
示された出力ポイントＰ６及び信号９のライ
ンに示された出力ポイントＰ７に至る乗算器６４
の詳細回路と第２２図の乗算器７３の詳細回路は
全く同一である。また、第１９図のデータＫ及び
各信号KL，LD，SHの入力ラインに示された入
力ポイントＰ２〜Ｐ５から出力ラインに示された
出力ポイントＰ８〜Ｐ１１に至る係数分配回路１
３９の詳細回路と第２２図の係数分配回路２１２
の詳細回路は全く同一である。また、第１９図に
おいて係数分配回路１３９内のフイルタ係数記憶
装置１４４の各シフトレジスタSR１〜SR８の出
力Ｑが乗算器６４に入力されているのと全く同様
に、第２２図でも係数分配回路２１２から乗算器
７３にフイルタ係数を示す信号が入力される。第
２の演算段における乗算器７４、係数分配回路２
１３及び第３の演算段における乗算器８１、係数
分配回路２１４も同様に、各入出力ポイントＰ１
〜Ｐ１１が第１９図の同一符号のポイントに対応
している。 尚、各係数分配回路２１２，２１３，２１４内
のシフトレジスタSR１〜SR８（第１９図）の出
力Ｑとして取り出すステージは前述の極フイルタ
ユニツトＬ１〜Ｌ１２と同様に順次ずらすものと
する。最後の極フイルタユニツトＬ１２では第３
ステージの出力Ｑ３（第２０図）が取り出される
ので、ゼロフイルタ４３における第１の演算段
（分配回路２１２）では第４ステージの出力Ｑ４
（第２０図）を取り出し、第２の演算段（分配回
路２１３）では第１ステージの出力Ｑ１を取り出
し、第３の演算段（分配回路２１４）では第２ス
テージの出力Ｑ２を取り出すようにする。 第２２図において、極フイルタ４２の最後のユ
ニツトＬ１２からライン９３及び９４を介して与
えられたシリアルフイルタ係数データＫ及びタイ
ミング信号KL，LD，SHは１段目の係数分配回
路２１２に入力される。１段目の係数分配回路２
１２を経由したデータＫ、信号KL，LD，SHは
２段目の係数分配回路２１３に与えられ、更に２
段目の回路２１３から３段目の回路２１４に与え
られる。前述の通り、データＫ、信号LD，SHは
各段の回路２１２，２１３，２１４で夫々８タイ
ムスロツト遅延され、信号KLは遅延されない。
そして、最終的に、各段の係数分配回路２１２，
２１３，２１４内の記憶装置１４４（第１９図参
照）に当該演算段に対応する所のフイルタ係数
（第１０図のK₁₃，K₁₄，K₁₅）が各チヤンネルch
１〜ch４毎に記憶される。 因みに、ゼロフイルタ４３の１段目に入力され
るタイミング信号LD及びSHの状態を第２３図の
＊LD及び＊SHの欄に示す。第２３図のFSの欄
には第１４図と同様にセレクタ８７（第１３図）
から出力される楽音信号FSのチヤンネルタイミ
ングが示されている。信号LD及びSHは極フイル
タ４２の12個のユニツトＬ１〜Ｌ１２において
夫々８タイムスロツト遅延されるので、第１４図
の信号LD，SHを96タイムスロツト遅延したもの
がゼロフイルタ４３の１段目に入力される。従つ
て、120タイムスロツト周期のタイミング信号LD
は第２３図の＊LDに示すように96タイムスロツ
ト遅延された状態となるが、24タイムスロツト周
期の信号SHは第２３図の＊SHに示すように第１
４図のSHと事実上同じである。第２３図のKD
の欄には１段目の係数分配回路２１２のラツチ回
路（第１９図の１４１に相当するもの）にラツチ
されるフイルタ係数のチヤンネルを示したもので
あるが、これは前述の通り、第１４図のKDと同
じである。従つて、１段目の係数分配回路２１２
内のフイルタ係数記憶装置（第１９図の１４４に
相当するもの）の最下位ビツトのシフトレジスタ
SR１の各ステージの出力Ｑ１〜Ｑ４（第２０図
参照）のチヤンネル状態を示すと、第２３図の
「２１２のSR１」の欄のようになる。これは第１
４図の「Ｌ１のSR１」の欄と同じ状態であるこ
とが理解されるであろう。また、後述するよう
に、ゼロフイルタ４３の入力端子ZSiに入力され
るシリアル楽音信号＊FSのチヤンネル状態はど
んな場合でも極フイルタ４２に入力されるシリア
ル楽音信号FSのチヤンネル状態と同じである。
従つて、ゼロフイルタ４３の１段目の乗算器７３
におけるシリアル演算タイミングは、極フイルタ
４２の１段目のユニツトＬ１の乗算器６４のシリ
アル演算タイミングに同期している。このこと
は、後述するように、極フイルタ４２とゼロフイ
ルタ４３の接続組合せを切換える場合に、演算タ
イミングをいちいち考慮することなく自由に切換
えることを可能にするので、有利である。 一方、ゼロフイルタ４３の入力端子ZSiに与え
られた楽音信号＊FSは加算器７５の入力Ｂ及び
遅延回路７８に入力されると共に、入力ポイント
Ｐ１（第１９図参照）を介して１段目の乗算器７
３に入力される。この楽音信号＊FSに対応する
乗算結果は、前述の通り、32タイムスロツト遅れ
て出力ポイントＰ６（第１９図参照）から出力さ
れる。出力ポイントＰ６から出力されたシリアル
楽音信号は遅延回路７７で64タイムスロツト遅延
された後、加算器７５の入力Ａに与えられる。こ
の入力Ａに与えられるシリアル楽音信号は、入力
Ｂに与えられるシリアル楽音信号＊FSのタイミ
ングよりも96タイムスロツト（丁度１サンプリン
グ周期）遅れており、同じチヤンネルのシリアル
楽音信号が同じ重みのビツト同士で加算器７５で
加算される。加算器７５のキアリイ出力C₀₊₁はア
ンド回路２１５を介してキヤリイ入力Ciに与えら
れる。アンド回路２１５の他の入力には、乗算器
７３の出力ポイントＰ７（第１９図参照）から出
力された信号９（第２１図参照）を遅延回路
２１６で64タイムスロツト遅延した信号が与えら
れる。前述の通り、この信号９は出力ポイン
トＰ６（第１９図のオア回路２０２）から出力さ
れるシリアル楽音信号（そのタイミングは第２１
図のMoutに示されている）の重みが最下位ビツ
トのとき“０”となる。遅延回路２１６は遅延回
路７７の遅延動作に同期させるために設けられた
ものであり、先行するチヤンネルの最上位ビツト
の加算によつて生じたキヤリイアウト信号を次の
チヤンネルの最下位ビツトの加算タイミングにお
いてキヤリイ入力Ciに入力しないようにするため
にアンド回路２１５が設けられている。 ２段目の乗算器７４の入力ポイントＰ１には、
シリアル楽音信号＊FSを遅延回路７８で128タイ
ムスロツト遅延したものが入力されている。第１
９図に示すような構成の係数分配回路１３９と乗
算器６４とを用いてシリアル乗算を行なう場合、
乗算器におけるシリアル演算タイミングを同期さ
せる（乗算すべきシリアル楽音信号とフイルタ係
数のチヤンネル及び各ビツトの重みを同期させ
る）には、前述から明らかなように、シリアル楽
音信号の入力タイミングが前段の乗算器の入力タ
イミングよりも32タイムスロツト遅れていなけれ
ばならない。そこで、２段目の乗算器７４の楽音
信号入力タイミングと１段目の乗算器７３のそれ
と比較してみると、２段目の入力タイミングは遅
延回路７８によつて１サンプリング周期（96タイ
ムスロツト）と32タイムスロツト（合計128タイ
ムスロツト）だけ遅延されるので、32タイムスロ
ツト分の遅延という条件が満さされている。従つ
て、２段目の乗算器７４においてもシリアル演算
タイミングの同期化が計れる。 ２段目の乗算器７４の出力ポイントＰ６（第１
９図参照）から出力されたシリアル楽音信号すな
わち乗算結果は、遅延回路７９で32タイムスロツ
ト遅延された後、加算器７６の入力Ａに与えられ
る。加算器７６の入力Ｂには前段の加算器７５の
出力Ｓが与えられる。前述と同様に、乗算器７４
の出力ポイントＰ７（第１９図参照）から出力さ
れた信号９は遅延回路７９の遅延時間に同期
して遅延回路２１７で32タイムスロツト遅延され
た後アンド回路２１８に入力される。アンド回路
２１８の他の入力には加算器７６のキヤリイ出力
C₀₊₁が与えられ、その出力がキヤリイ入力Ciに与
えられる。この遅延回路２１７とアンド回路２１
８は前述の回路２１５，２１６と同じ機能を果
す。遅延回路７９は、前述の通り、加算器７６の
入力Ａに入力される信号のタイミングが入力信号
＊FSのタイミングよりも２サンプリング周期
（192タイムスロツト）遅れるようにするためのも
のである。すなわち、遅延回路７８で128タイム
スロツト、乗算器７４の内部で32タイムスロツ
ト、遅延回路７９で32タイムスロツトの遅延が
夫々設定されることにより、合計192タイムスロ
ツトの遅延が設定される。 加算器７６の出力信号は遅延回路８０で64タイ
ムスロツト遅延された後、乗算器８１の入力ポイ
ントＰ１に入力される。そして乗算器８１の出力
ポイントＰ６からは、入力ポイントＰ１のタイミ
ングよりも32タイムスロツト遅れたタイミングで
シリアル楽音信号が出力され、これがゼロフイル
タ４３の出力楽音信号Z₀として出力端子ZSoに与
えられる。遅延回路８０は、前述と同様の理由に
より、２段目の乗算器７４の楽音信号入力タイミ
ングと３段目の乗算器８１のそれとの間に32タイ
ムスロツトの時間遅れを設定するために設けられ
たものである。すなわち、乗算器７４の内部で32
タイムスロツト、遅延回路７９で32タイムスロツ
ト、遅延回路８０で64タイムスロツトの時間遅れ
が夫々設定され、合計128タイムスロツトの遅れ
が両者の間に設定される。128タイムスロツトは
１サンプリング周期（96タイムスロツト）と32タ
イムスロツトであるので、２段目の乗算器７４の
楽音信号入力タイミングと３段目の乗算器８１の
それとの間には実質的に32タイムスロツトの時間
遅れが設けられたことになる。 ゼロフイルタ４３の入力信号＊FSと出力信号
Zoとのタイミングを比較すると、遅延回路７８、
乗算器７４、遅延回路７９，８０、乗算器８１の
ルートによつて合計288タイムスロツトの遅延が
設けられており、これは丁度３サンプリング周期
であるため、入力信号＊FSと出力信号Zoのタイ
ミング（チヤンネル及びシリアルデータの各ビツ
トの重みのタイミング）は完全に同期している。
従つて出力信号Zoは、第１４図あるいは第２３
図のFSのタイミングに完全に同期したシリアル
楽音信号である。 尚、極フイルタ４２の最終段のユニツトＬ１２
の順向出力端子FSoから出力されるシリアル楽音
信号のタイミングも第１４図のFSに完全に同期
している。つまり、12段の各ユニツトＬ１〜Ｌ１
２では夫々32タイムスロツトずつ楽音信号が遅延
されるので、合計遅延時間は384タイムスロツト
となり、これは丁度４サンプリング周期であるた
め、極フイルタ４２の順向入力端子FSiと順向出
力端子FSoのシリアル楽音信号のタイミングが同
期することになる。第１３図に示すように、極フ
イルタ４２の出力端子FSoの信号または入力制御
回路３７から出力されたシリアル楽音信号Siの一
方がセレクタ８９で選択されてゼロフイルタ４３
の入力端子ZSiに与えられる。従つて、入力端子
ZSiを介してゼロフイルタ４３に入力されるシリ
アル楽音信号＊FSのタイミングは、前述のよう
に、どんな場合でも第１４図のFSに同期してい
る。従つて、第１３図の入力端子I₁〜I₃から入力
されるシリアル楽音信号S₁〜S₃、入力制御回路３
７から出力されるシリアル楽音信号Si、セレクタ
８７から極フイルタ４２に入力されるシリアル楽
音信号FS、極フイルタ４２の出力端子FSoから
出力されるシリアル楽音信号、ゼロフイルタ４３
の入力端子ZSiに入力されるシリアル楽音信号＊
FS、ゼロフイルタ４３の出力端子ZSoから出力
されるシリアル楽音信号Zoのタイミング（チヤ
ンネル及びシリアルデータ各ビツトの重みのタイ
ミング）がすべて同期しており、第１４図または
第２３図のFSの欄のようである。 第１図において、デイジタルフイルタ部１４は
第１３図に示すようなデイジタルフイルタ回路装
置DFCを単独で、あるいは複数個適宜組合せて
用いて構成することができる。第１３図におい
て、デイジタルフイルタ回路装置DFC内の極フ
イルタ４２とゼロフイルタ４３の接続組合せ及び
それらに対する入力信号の与え方及び出力信号の
取り出し方は制御コードＣ１，Ｃ２によつて４つ
の状態のいずれかに制御される。制御コードＣ
１，Ｃ２に従つて所望の状態に制御された１乃至
複数のデイジタルフイルタ回路装置DFCを用い
ることにより、極フイルタとゼロフイルタの組合
せを様々なバリエーシヨンで実現することができ
る。 制御コードＣ１，Ｃ２の内容に対応するデイジ
タルフイルタ回路装置DFCの４つの状態の一例
を示すと下記表のようである。

【表】 上記表のＣ１，Ｃ２の欄には制御コードＣ１，
Ｃ２の真理値が示されている。「DFCのタイプ」
の欄には、各状態に対応するデイジタルフイルタ
回路装置DFCの識別符号が示されている。「状
態」の欄には、極フイルタ４２とゼロフイルタ４
３の接続組合せと、楽音信号の入出力に使用する
入出力端子の参照番号が示されている。「極」の
みとは、極フイルタ４２のみを用いることを示
し、「ゼロ→極」とは、ゼロフイルタ４３を前段
にし極フイルタ４２を後段にして直列接続するこ
とを示し、「極→ゼロ」とは極フイルタ４２を前
段にしゼロフイルタ４３を前段にして直列接続す
ることを示す。 第１３図のセレクタ８７の制御入力には制御コ
ードＣ１，Ｃ２が入力されており、このコードＣ
１，Ｃ２の内容に応じて下記表に示すように入力
Ａ，Ｂ，Ｃのいずれかを選択する。

【表】 また、セレクタ８８のＢ選択制御入力SBには
制御コードＣ２が入力され、このコードＣ２を反
転した信号がＡ選択制御入力SAに入力される。
セレクタ８８も同様に、選択制御入力SBにコー
ドＣ２が入力され、選択制御入力SAにコードＣ
２の反転信号が入力される。 制御コードがC1＝“０”、C2＝“０”の場合につ
いて説明すると、前記第３表のようにセレクタ８
７では入力Ａが選択され、入力端子Fiを介して外
部から該入力Ａに与えられるシリアル楽音信号が
該セレクタ８７から出力され、信号FSとして極
フイルタ４２の順向入力端子FSiに与えてくる。
セレクタ８８ではコードＣ２の“０”により入力
Ａが選択され、入力端子Biを介して外部から該
入力Ａに与えられる信号が該セレクタ８８から出
力され、該フイルタ４２の逆向入力端子BSiに与
えられる。セレクタ８９ではＣ２の“０”により
入力Ａを選択し、シリアル楽音信号Siがゼロフイ
ルタ４３に入力されるが、ゼロフイルタ４３の出
力信号Zoは出力制御回路３９で出力禁止される
と共にセレクタ８７でも選択されないので、ゼロ
フイルタ４３は事実上使用されない。出力制御回
路３９では、コードＣ２の“０”によりアンド回
路１２４〜１２６が常時不能化され、これにより
アンド回路９０〜９２が常時不能化されて、ゼロ
フイルタ出力信号Zoを出力禁止する。従つて、
デイジタルフイルタ回路装置DFCの状態は、入
力端子Fiを介して外部から入力されたシリアル楽
音信号を極フイルタ４２に通し、この極フイルタ
４２の出力信号を出力端子Foを介して外部に出
力し、ゼロフイルタ４３は事実上使用しない、と
いう状態となる。この状態の装置DFCを第２表
のように「DFC−Ｉ」で示すものとし、これは
上述の通り、12段ラテイス型の極フイルタ４２の
みから成る。但し、最後のフイルタユニツトＬ１
２の逆向入力端子BSiには遅延回路７２を経由し
た自己の順向出力端子FSoの出力ではなく入力端
子Biを介して外部から与えられる信号が入力さ
れる。これは、この極フイルタ４２単独でフイル
タシステムが完結するのではなく、更に後段に
（端子FoとBiに）ラテイス型のフイルタが付加さ
れることを意味する。 制御コードがC1＝“１”、C2＝“０”の場合につ
いて説明すると、前記第３表のようにセレクタ８
７では入力Ｃを選択し、ゼロフイルタ４３の出力
信号Zoを信号FSとして極フイルタ４２の入力端
子FSiに与える。セレクタ８８ではＣ２の“０”
により入力Ａを選択し、前述と同様に、端子Bi
を介して外部から与えられる信号を極フイルタ４
２の逆向入力端子BSiに与える。セレクタ８９で
はＣ２の“０”により入力Ａを選択し、入力制御
回路３７から与えられるシリアル楽音信号Siが該
セレクタ８９を介してゼロフイルタ４３の入力端
子ZSiに与えられる。出力制御回路３９では、Ｃ
２の“０”により、前述と同様に、ゼロフイルタ
出力信号Zoが出力端子O₁〜O₃に導かれることを
禁止する。従つて、デイジタルフイルタ回路装置
DFCの状態は、入力端子I₁〜₃から入力制御回路
３７を介して与えられたシリアル楽音信号Siをセ
レクタ８９を介してゼロフイルタ４３に通し、こ
のゼロフイルタ４３の出力信号Zoをセレクタ８
７を介して極フイルタ４２に通し、この極フイル
タ４２の出力信号を出力端子Foを介して外部に
出力する、という状態になる。つまり、前記第２
表の「DFC−」のタイプのようにゼロフイル
タ４３が前段で極フイルタ４２が後段に接続され
る状態となる。但し、極フイルタ４２の最後のフ
イルタユニツトＬ１２の逆向入力端子BSiには、
前述と同様に、遅延回路７２ではなく端子Biか
らの信号が与えられる。従つて、この場合も更に
後段に（端子FoとBiに）ラテイス型フイルタが
付加されることを意味する。 制御コードがC1＝“０”、C2＝“１”の場合につ
いて説明すると、前記第３表のようにセレクタ８
７では入力Ａを選択し、入力端子Fiを介して外部
から与えられるシリアル楽音信号を信号FSとし
て極フイルタ４２に入力する。セレクタ８８で
は、Ｃ２の“１”により入力Ｂを選択し、極フイ
ルタ４２の逆向入力端子BRiに自己の順向出力端
子FSoの出力信号を遅延回路７２で32タイムスロ
ツト遅延した信号を入力する。セレクタ８９では
Ｃ２の“１”により入力Ｂを介して極フイルタ４
２の出力端子FSoから与えられたシリアル楽音信
号を選択し、ゼロフイルタ４３に入力する。出力
制御回路３９では、Ｃ２の“１”によりアンド回
路１２４〜１２６が可能化され、前述の通り、フ
イルタイネーブル信号FE１〜FE３に応じてアン
ド回路９０〜９２が可能化され、ゼロフイルタ４
３の出力信号Zoが出力端子O₁〜O₃に分配される。
従つて、デイジタルフイルタ回路装置DFCの状
態は、入力端子Fiを介して外部から与えられたシ
リアル楽音信号をセレクタ８７を介して極フイル
タ４２通し、この極フイルタ４２の出力信号をセ
レクタ８９を介してゼロフイルタ４３に通し、か
つ極フイルタ４２の出力信号を遅延回路７２及び
セレクタ８８を介して自己の逆向入力端子BSiに
戻し、ゼロフイルタ４３の出力信号Zoを出力制
御回路３９を介して各サブ系列毎の出力端子O₁
〜O₃に分配して出力する、という状態となる。
つまり、前記第２表の「DFC−」のように、
極フイルタ４２が前段でゼロフイルタ４３が後段
に接続され、入力端子Fiから楽音信号が入力さ
れ、出力端子O₁〜O₃から楽音信号が出力される
状態となる。 制御コードがC1＝“１”、C2＝“１”の場合につ
いて説明すると、前記第３表のようにセレクタ８
７では入力Ｂを選択し、入力端子I₁〜I₃から入力
制御回路３７を介して与えられるシリアル楽音信
号Siを出力し、この信号Siを信号FSとして極フ
イルタ４２に入力する。セレクタ８８及び８９で
は、C2の“１”により、前述と同様に入力Ｂを
選択する。また、出力制御回路３９でも前述と同
様に、C2の“１”によりゼロフイルタ４３の出
力信号Zoを信号FE１〜FE３に従つて出力端子
O₁〜O₃に分配する。従つて、デイジタルフイル
タ回路装置DFCの状態は、入力端子I₁〜I₃から入
力制御回路３７を介して与えられたシリアル楽音
信号Siをセレクタ３７を介して極フイルタ４２に
入力し、この極フイルタ４２の出力信号をセレク
タ８９を介してゼロフイルタ４３に入力し、かつ
極フイルタ４２の出力信号を自己の逆向入力端子
BSiに戻し、ゼロフイルタ４３の出力信号Zoを出
力制御回路３９を介して各サブ系列毎の出力端子
O₁〜O₃に分配して出力する、という状態になる。
つまり、前記第２表の「DFC−」のように、
極フイルタ４２が前段、ゼロフイルタ４３が後段
で、入力端子I₁〜I₃から楽音信号が入力され、出
力端子O₁〜O₃から楽音信号が出力されると状態
となる。 尚、デイジタルフイルタ回路装置DFCの上述
のタイプDFC−及びDFC−では、コードＣ
２が“０”であるため、出力制御回路３９のアン
ド回路１３３，１３４，１３５が常時可能化され
る。従つて、入力端子₁〜I₃に与えられた全べ
てのシリアル楽音信号がアンド回路１３３〜１３
５及びオア回路１３６〜１３８を経由して出力端
子O₁〜O₃に常時導かれる。一方、DFC−及び
DFC−のタイプでは、コードＣ２が“１”で
あるため、前述の通り、フイルタイネーブル信号
FE１〜FE３に従つて、フイルタを通さないサブ
系列のシリアル楽音信号だけがアンド回路１３３
〜１３５及びオア回路１３６〜１３８を介して出
力端子O₁〜O₃に導かれる。 尚、第１３図に示すように、デイジタルフイル
タ回路装置DFCに関連して制御コード発生器２
１９を設け、ここから制御コードＣ１，Ｃ２を発
生して各セレクタ８７〜８９及びアンド回路１２
４〜１２６に供給する。この発生器２１９は、例
えばROMによつて構成し、装置DFCの用途（タ
イプDFC−１乃至DFC−）に応じて発生コー
ドＣ１，Ｃ２の真理値が固定されるようにしても
よい。また、外部からスイツチ出力信号等をアド
レス入力として加え、これに応じて発生コードＣ
１，Ｃ２の真理値を自由に切換えることができる
ようにしてもよい。また、外部から所望の制御コ
ードＣ１，Ｃ２を直接供給するようにしてもよ
い。 次に、１乃至複数のデイジタルフイルタ回路装
置DFCを組合せて構成するデイジタルフイルタ
部１４のいくつかの例を示す。 デイジタルフイルタ部１４におけるフイルタ構
成を第２４図ａのようにする場合は、同図ｂのよ
うにDFC−タイプの１チツプのデイジタルフ
イルタ回路装置DFCを単独で使用する。前述の
通り、装置DFCをタイプDFC−とすれば、第
２４図ａのように極フイルタ４２が前段がゼロフ
イルタ４３が後段となり、しかも入力端子I₁〜I₃
から与えられた楽音信号が入力制御回路３７を介
して極フイルタ４２に入力され、ゼロフイルタ４
３の出力信号が出力端子O₁〜O₃から出力される。
同図ｂにおいては外部回路と結線される端子I₁〜
I₃、O₁〜O₃、T₁〜T₅のみを示した。従つて、図
示されていない端子Fi，Fo，Bi，Bo（第１３図
参照）は、DFCを単独使用する場合はどこにも
接続されない。また、同図ｂにおいてはタイプ
DFC−における制御コードＣ１，Ｃ２の真理
値を付記した。Ｃ１，Ｃ２が破線矢印によつて入
力されるように示されている理由は、前述の通
り、外部から入力するようにしてもよいことを示
すためである。第２５図ｂ、第２６図ｂにおいて
も上述と同様の図示方法が採用されている。この
単独使用タイプDFC−では、12段ラテイス型
極フイルタ４２と２次ゼロフイルタ４３を直列接
続したフイルタ構成となり、それに応じたフイル
タ特性が得られる。 フイルタ構成を第２５図ａのようにする場合
は、同図ｂのようにDFC−及びDFC−タイ
プのデイジタルフイルタ回路装置DFCを２個用
いてデイジタルフイルタ部１４を構成する。前述
の通り、DFC−タイプではゼロフイルタ４３
が前段で極フイルタ４２が後段となり、楽音信号
入力端子がI₁〜I₃、出力端子がFoとなるのに対
し、DFC−タイプでは極フイルタ４２が前後
でゼロフイルタ４３が後段となり、楽音信号入力
端子がFi、出力端子がO₁〜O₃となる。そこで、
同図ｂに示すように、DEC−タイプの出力端
子FoをDFC−タイプの入力端子Fiに接続し、
DFC−の入力端子BiをDFC−の出力端子Bo
に接続し、DFC−の各サブ系列毎の出力端子
O₁〜O₃をDFC−の入力端子I₁〜I₃に接続する。
すると、同図ａに示すように、２次のゼロフイル
タ４３−、12段のラテイス型極フイルタ４２−
、12段のラテイス型極フイルタ４２−、２次
のゼロフイルタ４３−という順に各フイルタが
直列接続された構成となる。DEC−の端子Fo，
BiとDFC−の端子Fi，Boが接続されることに
より、前段の（つまりDFC−の）極フイルタ
４２−の出力端子FSo、入力端子BSiが後段の
（つまりDFC−の）極フイルタ４２−の入力
端子FSi、出力端子BSoに接続されることにな
る。これは、前述の通り、DFC−タイプでは
セレクタ８８（第１３図）の働きによつて端子
Biの信号を端子BSiに加え、遅延回路７２で32タ
イムスロツト遅延した端子FSoの出力信号はBSi
に加わらないように制御しているためである。そ
の結果、極フイルタ４２−と４２−によつ
て、事実上、24段のラテイス型フイルタが構成さ
れることになる。 ラテイス型フイルタにおいては、段数が増すほ
どの多数の山（極）をもつ周波数特性が実現でき
ることが知られている。同様に、ゼロフイルタに
おいても次数（段数）が増すほど多数の谷（ゼロ
点）の制御が可能となる。従つて、第２５図の組
合せによれば、24段のラテイス型フイルタ４２−
、４２−と合計４次のゼロフイルタ４３−
、４３−とによつて、第２４図の場合よりも
更に複雑な周波数特性の設定及び制御が可能であ
る。 フイルタ構成を第２６図ａのようにする場合
は、同図ｂのようにDFC−、DFC−、DFC
−タイプのデイジタルフイルタ回路装置DFC
を３個用いてデイジタルフイルタ部１４を構成す
る。これは、第２５図ｂで説明したDFC−タ
イプとDFC−タイプとの間にDFC−タイプ
を挿入したものである。前述の通り、DFC−
タイプは、極フイルタ４２のみを使用する状態と
なつており、楽音信号入力端子としてFiを使用
し、出力端子としてFoを使用する。そこで、同
図ｂに示すように、DFC−タイプの出力端子
FoをDFC−タイプの入力端子Fiに接続し、
DFC−の出力端子BoをDFC−の入力端子Bi
に接続し、DFC−の端子Fo，BiをDFC−の
端子Fi，Boに接続する。また、DFC−の各サ
ブ系列毎の出力端子O₁〜O₃をDFC−の入力端
子I₁〜I₃に接続し、DFC−の出力端子O₁〜O₃を
DFC−の入力端子I₁〜I₃に接続する。すると、
同図ａに示すように、２次のゼロフイルタ４３−
、12段のラテイス型フイルタ４２−、12段の
ラテイス型フイルタ４２−、12段のラテイス型
フイルタ42−、２次のゼロフイルタ４３−、
という順に各フイルタが直列接続された構成とな
る。 DFC−の端子Fo，BiとDFC−の端子Fi，
Boが接続されることにより、及びDFC−の端
子Fo，BiとDFC−の端子Fi，Boが接続される
ことにより、前後の極フイルタ４２−の端子
FSo，BSiと中段の極フイルタ42−の端子FSi，
BSoが接続され、かつ中段の極フイルタ４２−
の端子FSo，FSiと後段の極フイルタ４２−の
端子FSi，BSoが接続されることになる。その理
由は、前述の各タイプDFC−、，の説明
から明らかであろう。その結果、３つの12段ラテ
イス型フイルタ４２−、４２−、４２−に
よつて事実上36段のラテイス型極フイルタが構成
されることになる。従つて、第２６図の組合せに
よれば、第２５図の場合よりも更に複雑な周波数
特性の設定及び制御が可能である。 尚、第２６図において、中段に設けるDFC−
タイプのデイジタルフイルタ回路装置DFCの
数は１個に限らず、それ以上であつてもよい。そ
うすると、ラテイス型極フイルタの段数が更に増
し、更に複雑な周波数特性の設定、制御が可能と
なる。 第２５図ｂ及び第２６図ｂにおいて、デイジタ
ルフイルタ回路装置DFCの各チツプ間では各サ
ブ系列毎の出力端子O₁〜O₃と入力端子I₁〜I₃が順
次接続されている。この接続によつて、フイルタ
を通さないシリアル楽音信号が最初の装置DFC
−から最終の装置DFC−まで導かれるよう
になつている。 第２５図ｂ及び第２６図ｂのように複数のデイ
ジタルフイルタ回路装置DFC（DFC−，，
）を使用する場合、各々で使用するフイルタ係
数を異ならせて、各々の周波数制御特性が異なる
ようにするのが効果的である。そのためには、
各々の内部に設けられるフイルタ係数ROM９７
（第１３図）の記憶内容を夫々異ならせる、及び
外部から供給されるフイルタ係数KOを夫々異な
らせる、等の処置をとればよい。また、デイジタ
ルフイルタ部１４を構成する複数のデイジタルフ
イルタ回路装置DFC（DFC−，，）のうち
１または複数で外部からのフイルタ係数KOを使
用し、残りでは内部のフイルタ係数を使用するよ
うにしてもよい。 尚、デイジタルフイルタ回路装置DFCの内部
における選択回路あるいはゲート（第１３図のセ
レクタ８７，８８，８９等）の設け方を変更する
ことにより、上述とは別の極フイルタ４２とゼロ
フイルタ４３の接続組合せを実現することが可能
である。それに伴ない、複数のデイジタルフイル
タ回路装置DFCの組合せも上述とは別のものを
実現することが可能となる。例えば、装置DFC
でゼロフイルタ４３を単独使用するような接続を
実現することも可能であり、そのようなゼロフイ
ルタ単独使用型のデイジタルフイルタ回路装置
DFCを複数個縦続接続することにより多段のゼ
ロフイルタを構成することが可能である。 以上説明したようにこの発明によれば、極フイ
ルタとゼロフイルタを組み合わせて、所望の音色
（固定フオルマント）に対応する振幅周波数特性
の「山」の部分を極フイルタによつて制御し、
「谷」の部分をゼロフイルタによつて制御するよ
うにしたので、所望の振幅周波数特性を比較的容
易に実現することができるという優れた効果を奏
する。 また、制御信号に応じた接続制御によつて第１
の回路部と第２の回路部との接続状態を切り換え
るようにしたため、異なるフイルタユニツトを縦
続接続してフイルタ回路を構成する場合において
その接続順序を自由に切換え制御できるようにな
り、これにより、実現しようとする音色に応じ
て、ダイナミツクレンジが大きく、Ｓ／Ｎ比の良
好な、音色制御を行なうことができるようにな
る、という優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明に係るデイジタルフイルタ装
置を実施した電子楽器の一例を示す全体構成ブロ
ツク図、第２図は第１図における楽音信号発生部
及び楽音信号振分け及び累算及びシリアル変換制
御回路の一例を示すブロツク図、第３図は第１図
におけるデイジタルフイルタ部の一例を示すブロ
ツク図、第４図ａ，ｂ，ｃは第２図に示された多
系音源（サブ系列）の使用例を示す図、第５図
ａ，ｂ，ｃは極フイルタとゼロフイルタの組合せ
によつて実現し得る振幅周波数特性の一例をいく
つかの音色に関して夫々示す図、第６図は極フイ
ルタとして使用できる無限インパルス応答フイル
タの基本構成を示すブロツク図、第７図はゼロフ
イルタとして使用できる有限インパルス応答フイ
ルタの基本構成を示すブロツク図、第８図ａは極
フイルタとして使用できるラテイス型フイルタの
基本構成を示すブロツク図、第８図ｂ，ｃは同じ
くラテイス型フイルタの等価回路を示すブロツク
図、第９図は第３図の極フイルタを12段のラテイ
ス型フイルタによつて構成した一例を示すブロツ
ク図、第１０図は第３図のゼロフイルタの一例を
示すブロツク図、第１１図は楽音信号のシリアル
化形式の一例を示すタイミングチヤート、第１２
図はフイルタ係数のシリアル化形式の一例を示す
タイミングチヤート、第１３図は第１図及び第３
図のデイジタルフイルタ部として使用可能なデイ
ジタルフイルタ回路装置の詳細例を示すブロツク
図、第１４図は第１３図の極フイルタに入力され
るシリアル楽音信号及びフイルタ係数及びタイミ
ング信号の一例を示すと共に該極フイルタの１段
目における主要な信号のチヤンネルタイミング状
態を示すタイミングチヤート、第１５図は第１図
における音色選択装置の一例を示すブロツク図、
第１６図は第１５図から出力される音色パラメー
タのシリアル化形式の一例を示すタイミングチヤ
ート、第１７図は第１図におけるフイルタ係数外
部記憶装置の一例を示すブロツク図、第１８図は
第１７図のアドレス信号発生回路におけるアドレ
ス信号の発生例を示す図、第１９図は第９図にお
けるラテイス型の極フイルタの１段目のフイルタ
ユニツトの詳細例を示す回路図、第２０図は第１
９図におけるフイルタ係数記憶用のシフトレジス
タの内部構成例を示す回路図、第２１図は第１９
図における乗算器のシリアル乗算動作を説明する
ためのタイミングチヤート、第２２図は第１０図
のゼロフイルタの詳細例を示す回路図、第２３図
は第２２図の１段目の演算段における各種信号の
状態を例示するタイミングチヤート、第２４図ａ
は第１図のデイジタルフイルタ部における極フイ
ルタとゼロフイルタの接続組合せの一例を示すブ
ロツク図、同図ｂは第１３図に示すデイジタルフ
イルタ回路装置を１個だけ用いて同図ａのフイル
タ構成を実現することを示すブロツク図、第２５
図ａは第１図のデイジタルフイルタ部における極
フイルタとゼロフイルタの別の接続組合せ例を示
すブロツク図、同図ｂは第１３図に示すデイジタ
ルフイルタ回路装置を２個用いて同図ａのフイル
タ構成を実現することを示すブロツク図、第２６
図ａは第１図のデイジタルフイルタ部における極
フイルタとゼロフイルタの別の接続組合せ例を示
すブロツク図、同図ｂは第１３図に示すデイジタ
ルフイルタ回路装置を３個用いて同図ａのフイル
タ構成を実現することを示すブロツク図、であ
る。 １１…楽音信号発生部、１２…音色選択装置、
１３…楽音信号振分け及び累算及びシリアル変換
制御回路、１４…デイジタルフイルタ部、２０…
フイルタ係数外部記憶装置、２１…フイルタ係数
切換スイツチ、３７…フイルタ入力制御回路、３
８…デイジタルフイルタ主回路、３９…出力制御
回路、４０…タイミング信号発生回路、４１…フ
イルタ係数供給回路、４２…極フイルタ、４３…
ゼロフイルタ、Ｌ１〜Ｌ１２…ラテイス型のフイ
ルタユニツト、６１，６２，６３，６９，７５，
７６…加算器、６４，６８，７３，７４，８１，
８２…乗算器、６５，６６，６７，７０，７１，
７７，７８，７９，８０…遅延回路、１３９，２
１２，２１３，２１４…係数分配回路。

Claims (1)

1. 【特許請求の範囲】 １ 振幅周波数特性における極を制御し得るデイ
   ジタル型の第１の極フイルタと、振幅周波数特性
   における零点を制御し得るデイジタル型の第１の
   ゼロフイルタと、該第１の極フイルタと第１のゼ
   ロフイルタとを直列に接続し、その直列接続にお
   ける該極フイルタとゼロフイルタとの前後順序を
   第１の制御信号によつて切り換えることが可能な
   第１の接続切換え制御手段とを含み、該第１の極
   フイルタとゼロフイルタの直列回路にデイジタル
   楽音信号を入力する第１の回路部と、 振幅周波数特性における極を制御し得るデイジ
   タル型の第２の極フイルタと、振幅周波数特性に
   おける零点を制御し得るデイジタル型の第２のゼ
   ロフイルタと、該第２の極フイルタと第２のゼロ
   フイルタとを直列に接続し、その直列接続におけ
   る該極フイルタとゼロフイルタとの前後順序を第
   ２の制御信号によつて切り換えることが可能な第
   ２の接続切換え制御手段とを含み、前記第１の回
   路部の後段に直列接続された第２の回路部と、 前記第１の回路部と第２の回路部に対して第１
   及び第２の制御信号を夫々供給し、この制御信号
   に応じて夫々のフイルタ直列回路における極フイ
   ルタとゼロフイルタとの前後順序を夫々設定する
   ことにより、前記第１の回路部のフイルタ直列回
   路における後段のフイルタとそれに直列接続され
   る前記第２の回路部のフイルタ直列回路における
   前段のフイルタの種類を同一にする接続状態若し
   くは異ならせる接続状態の一方に切換え設定する
   ことが可能な接続制御手段と を具えた電子楽器のデイジタルフイルタ装置。 ２ 前記極フイルタは無限インパルス応答フイル
   タから成り、前記ゼロフイルタは有限インパルス
   応答フイルタから成るものである特許請求の範囲
   第１項記載の電子楽器のデイジタルフイルタ装
   置。 ３ 前記極フイルタはラテイス型フイルタから成
   るものである特許請求の範囲第２項記載の電子楽
   器のデイジタルフイルタ装置。 ４ 前記極フイルタは、順向出力と順向入力並び
   に逆向出力と逆向入力を介して順次縦続接続され
   た複数のフイルタユニツトを含み、このフイルタ
   ユニツトの各々は、逆向入力から与えられた信号
   を所定時間遅延する第１の遅延回路と、順向入力
   から与えられたデイジタル楽音信号を前記第１の
   遅延回路の出力信号から減算する第１の加算器
   と、この第１の加算器の出力信号にフイルタ係数
   を乗算する乗算器と、この乗算器における演算時
   間遅れに応じた時間だけ前記順向入力から与えら
   れた信号を遅延する第２の遅延回路と、前記乗算
   器の出力信号と前記第２の遅延回路の出力信号と
   を加算し、その加算出力を順向出力に与える第２
   の加算器と、前記第１の遅延回路の出力信号を前
   記乗算器における演算時間遅れに応じた時間だけ
   遅延する第３の遅延回路と、この第３の遅延回路
   の出力信号と前記乗算器の出力信号とを加算し、
   その加算出力を逆向出力に与える第３の加算器と
   を具え、第１の遅延回路における遅延時間は前記
   デイジタル楽音信号の１サンプリング周期から前
   記乗算器における演算時間遅れの２倍の時間を引
   いた時間であり、 前記ゼロフイルタは、複数次の有限インパルス
   応答型フイルタ演算段と、このフイルタ演算段に
   縦続的に設けられたゲイン調整用の演算段とを含
   むものである特許請求の範囲第３項記載の電子楽
   器のデイジタルフイルタ装置。 ５ 振幅周波数特性における極を制御し得るデイ
   ジタル型の第１の極フイルタと、振幅周波数特性
   における零点を制御し得るデイジタル型の第１の
   ゼロフイルタと、該第１の極フイルタと第１のゼ
   ロフイルタとを直列に接続し、その直列接続にお
   ける該極フイルタとゼロフイルタとの前後順序を
   第１の制御信号によつて切り換えることが可能な
   第１の接続切換え制御手段とを含む第１の回路部
   と、 振幅周波数特性における極を制御し得るデイジ
   タル型の第２の極フイルタと、振幅周波数特性に
   おける零点を制御し得るデイジタル型の第２のゼ
   ロフイルタと、第２の制御信号によつて該第２の
   極フイルタと第２のゼロフイルタの一方を無効に
   し、他方を有効にする接続切り換えを行うことが
   可能な第２の接続切換え制御手段とを含み、前記
   第１の回路部に対して直列に接続される第２の回
   路部と、 前記第１の回路部と第２の回路部に対して第１
   及び第２の制御信号を夫々供給し、この制御信号
   に応じて第１の回路部のフイルタ直列回路におけ
   る極フイルタとゼロフイルタとの前後順序を設定
   すると共に第２の回路部で有効にするフイルタを
   設定し、これにより、前記第２の回路部で有効な
   フイルタの種類と前記第１の回路部のフイルタ直
   列回路における接続状態とを切換え設定すること
   が可能な接続制御手段と を具えた電子楽器のデイジタルフイルタ装置。 ６ 前記第２の回路部は、前記第１の回路部の後
   段に直列に接続されるものである特許請求の範囲
   第５項記載の電子楽器のデイジタルフイルタ装
   置。 ７ 前記第２の回路部は、前記第１の回路部の前
   段に直列に接続されるものである特許請求の範囲
   第５項記載の電子楽器のデイジタルフイルタ装
   置。