JPH02191999A - 電子楽器のディジタルフィルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子楽器のディジタルフィルタ装置に関し、
特に、フィルタ回路に対するフィルタ係数の供給制御に
関する。

〔従来の技術〕

ディジタルフィルタは、そこに与えられるフィルタ係数
の値に応じてその特性が制御される。そのため、電子楽
器の音色回路としてディジタルフィルタを使用する場合
、望みの音色に応じたフィルタ係数を適切に与えてやる
必要がある。特開昭５４−５９９２２号においては、電
子楽器において、ディジタルフィルタに与える係数を適
宜変更することにより、１個のディジタルフィルタ回路
を任意のフィルタ特性で使用することが示されている。

また、特開昭５３−８８７１５号においては、電子楽器
において、ディジタルフィルタに与える係数を時間的に
変化させることにより、時間的な音色変化を実現するこ
とが示されている。また、特開昭５５−８９８９５号に
おいては、ディジタルフィルタを使用するものではない
が、Ｎ組の楽音設定パラメータを第１のメモリに記憶し
、この第１のメモリからＭ組（ただしＮ＞Ｍ＞１）の楽
音設定データを適宜選択して第２のメモリに転送記憶し
、演奏中の発生楽音の音色設定のためには第２のメモリ
から所望の楽音設定データを選択するようにすることに
より、演奏中の音色選択操作に関わる負担を軽減するよ
うにしたことが開示されている。

〔発明が解決しようとする課題〕

特開昭５３−８８７１５号や特開昭５４−５９９２２号
においては、豊富なフィルタ係数を操作性よくかつ効率
的に供給する技術については何も開示されていない、一
方、特開昭５５−８９８９５号においては一般的な楽音
設定データについてそのような技術が開示されている。

しかし、この特開昭５５−８９８９５号においては、演
奏中に発生楽音の音色設定を行なうために、第２のメモ
リしかアクセスできないから、演奏中の音色選択操作に
関わる負担を軽減することはできるが、演奏中における
選択の自由度が低下するという問題点がある。

この発明は上述の点に鑑みてなされたもので、選択され
た音色に応じてフィルタ係数を適切に供給し、フィルタ
の特性を所望の音色に応じて自由に制御しうるようにす
ると共に、豊富なフィルタ係数を操作性よくかつ効率的
に供給することを可能にしつつ、演奏中の音色選択操作
に関わる負担を軽減するのみならず、演奏中における選
択の自由度も低下させることがないようにした電子楽器
のディジタルフィルタ装置を提供しようとするものであ
る。

〔課題を解決するための手段〕

この発明に係る電子楽器のディジタルフィルタ装置は、
ディジタル楽音信号を入力し、フィルタ演算を行なうデ
ィジタルフィルタと、このディジタルフィルタにおける
演算で利用されるべきフィルタ係数を複数組予じめ記憶
した第１のフィルタ係数記憶手段と、前記第１のフィル
タ係数記憶手段より多くのフィルタ係数の複数組を予め
記憶した第２のフィルタ係数記憶手段と、所望の音色を
選択するためのものであり、選択された音色を特定する
音色パラメータを出力する音色選択手段と、前記音色選
択手段から出力された音色パラメータに応じて所定の係
数組を前記第１の係数記憶手段から選択出力する第１の
選択手段と、前記音色選択手段から出力された音色パラ
メータに応じて所定の係数組を前記第２の係数記憶手段
から選択出力する第２の選択手段と、前記第１及び第２
の選択手段の一方をさらに選択する切換手段とを具え、
前記切換手段によって選択された前記第１及び第２の選
択手段の一方によって選択出力された前記第１又は第２
のフィルタ係数記憶手段のフィルタ係数組を前記ディジ
タルフィルタに供給することを特徴とするものである。

〔作　　用〕

音色選択手段によって成る音色が選択されると、選択さ
れた音色に対応して、第１の選択手段と第２の選択手段
によって第１の係数記憶手段及び第２の係数記憶手段か
ら所定の係数組をそれぞれ選択出力することができる。

このとき、切換手段によって第１及び第２の選択手段の
どちらが選択さ九でいるかに応じて、該切換手段によっ
て選択された方の選択手段によって選択出力された前記
第１又は第２のフィルタ係数記憶手段のフィルタ係数組
がディジタルフィルタに供給される。

従って、第１及び第２のフィルタ係数記憶手段に記憶さ
れたフィルタ係数組の総数よりも、音色選択手段による
選択操作対象となる音色数は少数であり、所望の音色を
選び出す手間がその分省略できるので、演奏中の音色選
択操作に関わる負担を軽減することができる。また、切
換手段の操作によって第１及び第２の選択手段のどちら
かを選択することにより、第１及び第２のフィルタ係数
記憶手段のどちらでも自由に選択できるので、演奏中に
おける音色選択の自由度も低下させることがない。

〔実施例〕

以下、添付図面を参照してこの発明の一実施例を詳細に
説明しよう。

第１図において、鍵盤部９は、複数の鍵盤（例えば上鍵
盤、下鍵盤、ペダル鍵盤）と、これら鍵盤の６鍵に対応
するキースイッチを含むキースイッチ回路とを含んでい
る。キーアサイナ１０は、鍵盤部９の各キースイッチの
オン・オフを検出するための回路と、オンされたキース
イッチに対応する鍵すなわち押圧鍵を複数の楽音発生チ
ャンネルのいずれかに割当てる喪めの回路とを含んでい
る。各楽音発生チャンネルに割当てられた鍵を示す情報
（キーコードＫＣ）とその鍵の押圧が持続しているかま
たは離鍵されたかを示す情報（キーオン信号ＫＯＮ）と
がキーアサイナ１０から楽音信号発生部１１に与えられ
る。楽音信号発生部１１は、鍵盤部９で押圧された鍵に
対応する楽音信号を前記キーアサイナ１０の出力に応じ
て発生するものであり、発生した楽音信号を鍵盤種類及
び音色等に応じ九複数系列に区分して並列的に出力する
。詳しくは、楽音信号発生部１１は、１乃至複数の鍵に
対応する楽音信号を同時に発生し得るようにするために
、同時最大発音可能数に相当する数の音源用楽音発生チ
ャンネルを各鍵盤に対応して具備して＞５、更に、これ
らの音源用集音発生チャンネルを多系列にわたって重複
して具備しておシ、各系列の楽音信号を並列的にディジ
タル形式で出力する。

音色選択装置１２は各鍵盤毎の音色及び各種効果等を選
択するための多数のスイッチを含んでいる。音色選択装
置１２の出力のうち所定の出力ＴＰ１が楽音信号発生部
１１に与えられており、該発生部１１における楽音信号
発生動作（発生すべき楽音信号に対する音色付与、音色
に応じ大振幅エンベロープの設定、音源波形の選択、等
）を制御する。楽音信号発生部１１で発生される楽音信
号の中には、音色選択装置１２による音色選択に応じて
該発生部１１内で所定の音色付与が完了するものもある
が、音色付与が完了していないものもあシ、それらは後
段のディジタルフィルタ部１４で音色制御が施される。

例えば、音高にかかゎシなく常に同じスペクトル分布を
もつ音色（いわば移動７オルマントａの音色）は楽音信
号発生部１１で付与し、固定フォルミント型の音色はデ
ィジタルフィルタ部１４で付与する。尚、移動７オルマ
ント型の音色にあっても、例えばプラス系の低域特性や
ストリング系の複雑な特性など、固定７オルマント型の
フィルタ制御を更に施すことによってスペクトル補正を
行なうのが好ましいものがあり、これらの音色に関して
もディジタルフィルタ部１４が利用される。

楽音信号発生部１１から出力された各系列毎のディジタ
ル楽音信号は、楽音信号振分は及び累算及びシリアル変
換制御回路１３に与えられる。この制御回路１３には音
色選択装置１２の出力のうち所定の出力ＴＰ２が与えら
れている。制御回路１６は、音色選択装置１２から与え
られる音色パラメータＴＰ２に応じて、各系列のうち楽
音信号を累算することが可能なものとディジタルフィル
タ部１４全通すべきものとを根分け、累算可能なものは
それらの楽音信号を累算（ミックス）してライン１５に
出力し、ディジタルフィルタ部１４を通すべきものはそ
れら各系列毎の並列ディジタル楽音信号を夫々時間的に
シリアル化し更にそのシリアルディジタル楽音信号を所
定の系列間で時分割多重化して共通の信号ラインに出力
する。尚、時分割多重化する所定の系列とは、鍵盤種類
あるいは音色が互いに異なる系列である。後で詳しく説
明するように、この実施例では、実現しようとする工つ
の音色に関して複数の音源もしくは楽音発生系列（以下
、サブ系列という）を準備しているが、このサブ系列間
では時分割多重化を行なわないようになっている。従っ
て、制御回路１６からは、所定の系列間で時分割多重化
されたシリアルディジタル楽音信号が各ナプ系列毎に並
列的に出力され、ライン１６を介してディジタルフィル
タ部１４に与えられる。

複数ビットのディジタル楽音信号を時間的にシリアル化
した上でディジタルフィルタ部１４に与えることは、該
フィルタ部１４内部の演算回路をシリアル演算回路とす
ることができ、該フィルタ部１４の構成縮小に寄与する
。また、複数系列のディジタル楽音信号を時分割多重化
して共通ラインにまとめることは、各系列毎にディジタ
ルフィルタを設けねばならない無駄を省き、ディジタル
フィルタ部１４の構成縮小に寄与する。しかし、必ずし
もシリアル化及び時分割多重化を行なわねばならないわ
けではなく、複数ビットのディジタル楽音信号を並列的
にディジタルフィルタ部１４に入力するようにしてもよ
い。

下記衣に、各系列の一例及び制御回路１３におけるそれ
らの振分は態様の一例を示す。「単／複」の欄にはそれ
らの系列が単音発生系であるか複音発生系列であるかが
示されている。勿論、複音系列の場合は複数音のディジ
タル楽音信号を加算混合した信号が１系列分の楽音信号
として楽音信号発生部１１から出力される。「振分け」
の欄に示された記号ｃｂ１．ｃｈ２．ｃｈ３．ｃｈ４は
フィルタチャンネルの表示であ夛、各系列の楽音信号を
ディジタルフィルタ部１４で時分割処理する説明を行な
う際の各系列の識別記号として用いる。

尚、ここでいうフィルタチャンネルｃｈ１〜ｃｈ４とは
、キーアサイナ１０によって各押圧鍵を割当てるための
楽音発生チャンネルとは全く別のものであり、異なるフ
ィルタ処理を行なう系列を示す。

第１表 第１表の系列の欄に示された各系列においては、夫々複
数種類の音色のうち１乃至複数を選択することが可能で
ある。前述のサブ系列は、ディジタルフィルタ部１４に
導かれる４つの系列において大々設けられている。すな
わち、例えば「上鍵盤スペシャル系」においては、所定
の複数種類の音色のうちｌ乃至複数を選択することが可
能であシ、選択された音色に対応する楽音信号（音源信
号）が複数のサブ系列で夫々発生されるようになってい
る。

ライン１５の楽音信号は混合回路１７に与えられ、ライ
ン１６のシリアル楽音信号はディジタルフィルタ部１４
を経由して混合回路１７に与えられる。混合回路１７は
ディジタルフィルタ部１４でフィルタ制御され次楽音信
号とフィルタ制御されなかったライン１５の楽音信号と
をミキシング（ディジタル加算）するためのもので、フ
ィルタ制御された楽音信号はシリアル化されているため
、これらのシリアル楽音信号を各系列毎にパラレル化し
た後上記ミキシングを行なうようになっている。混合回
路１７から出力されたディジタル楽音信号はディジタル
／アナログ変換器１８でアナログ信号に変換され、サウ
ンドシステム１９に与、ｔられる。

ディジタルフィルタ部１４は、フィルタ特性における山
部分の特性を有効に制御できる極フィルタと、フィルタ
特性における谷部分の特性を有効に制御できるゼロフィ
ルタとを含んでおり、両フィルタの接続組合せを切換え
ることができるように構成され、複雑なフィルタ特性を
実現し得るよりになっている。音色選択装置１２の出力
のうち所定の出力ＴＰ３がディジタルフィルタ部１４に
与えられており、音色選択に応じて各フィルタチャンネ
ルｃｈ１〜ｃｈ４毎のフィルタ特性（例えばフィルタ係
数）が夫々設定されるようになっている。また、ディジ
タルフィルタ部１４においては、入力された各サブ系列
の楽音信号のうちフィルタを通すべきものと通さないも
のとを音色パラメータＴＰ５に応じて振分けるようにな
っている。

フィルタ特性の設定のためＫ、フィルタ部１４の内部に
はフィルタ係数内部ＲＯＭ（ＲＯＭはリードオンリーメ
モリのこと、以下同じ）が含まれており、この内部ＲＯ
Ｍから所定のフィルタ係数が音色選択情報（音色パラメ
ータＴＰ３）に応じて読み出されてフィルタ部１４で利
用されるよう罠なっている。このフィルタ係数内部ＲＯ
Ｍとは別にフィルタ係数外部記憶装置２０が設けられて
いる。この外部記憶装置２０は半導体記憶装置であって
もよいし、また、磁気カード等着脱自在のｍみ出された
フィルタ係数ＫＯはディジタルフィルタ部１４に供給さ
れる。ディジタルフィルタ部１４に関連してフィルタ係
数切換スイッチ２１が設けられている。このスイッチ２
１はディジタルフィルタ部１４にンいて内部ＲＯＭまた
は外部記憶装置２０のどちらを利用すべきかを選択する
ためのもので、フィルタ部１４ではスイッチ２１の出力
信号ＫＳに応じて選択されたどちらか一方のフィルタ係
数に従ってフィルタ制御を実行する。

外部記憶装置２０に記憶するフィルタ係数の一例として
は、時間的に変化するフィルタ係数などがある。フィル
タ係数を時間的に変化させるためには大きな記憶容量が
要求されるが、それＫは外部記憶装置が適しているから
である。この外部記憶装置２０にはキーアサイナ１０か
らのキーオン信号ＫＯＮと音色選択装置１２からの音色
パラメータＴＰ４とが供給されるようＫなっておシ、キ
ーオン信号ＫＯＮに応じて鍵押圧中及び離鍵後の時間経
過に伴なうフィルタ係数の変化を制御し、かつこのフィ
ルタ係数の変化特性を音色パラメータＴＰ４に応じて制
御する。

尚、制８回路１３は、ラインｆ６に対する楽音信号のシ
リアル送出の基準タイミングに対応して同期パルス５Ｙ
ＮＣを出力するようになっている。

この同期パルス５ＹＮＣは、ディジタルフィルタ部１４
及び外部記憶装置２０に与えられ、ライン１６のシリア
ル楽音信号に同期してフィルタ係数をシリアル化する（
シリアルに読み出す）ため、及び、フィルタ部１４にお
けるシリアル演算タイミングの同期制御のため、に利用
される。

多系列音源すなわちサブ系列を具えた楽音信号発生部１
１の一例、及びこれに接続された楽音信号振分は及び累
算及びシリアル変換制御回路１３の一例を第２図に示す
。楽音信号発生部１１は、鍵盤種類あるいは発生すべき
音の性質を異にする複数系列のトーンジェネレータ２２
乃至２６を含んでお夛、そのうちディジタルフィルタ部
１４を２６乃至２６ノは大々３つのｆ７４グＩＪＦＩＩ
ＷＩ＃３で区別する）に対応する３つのトーンジェネレ
ータを夫々含んでいる。ペダル鍵盤系トーンジェネレー
タ２２、上鍵盤ソロ系トーンジェネレータ２３、上鍵盤
カスタム系トーンジェネレータ２５は単音型トーンジェ
ネレータであシ、上鍵盤複音系トーンジェネレータ２４
及び下鍵盤複音系トーンジェネレータ２６は複音型トー
ンジェネレータである。キーアサイナ１０（第１図）か
ら出力された鍵情報（キーコードＫＣ，キーオン信号Ｋ
ＯＮ等）が各トーンジェネレータ２２〜２６に入力され
る。この鍵情報は鍵盤情報を含んでおり、その鍵盤情報
に対応するトーンジェネレータ２２〜２６でその鍵情報
（ＫＣ、ＫＯＮ等）が利用される。

複音系のトーンジェネレータ２４．２６では、各楽音発
生チャンネルに割当てられた複数の鍵情報（ＫＣ、ＫＯ
Ｎ）に対応する複数の楽音信号を発生することが可能で
ある。上鍵盤の単音型トーンジェネレータ２３．２５で
は、上鍵盤の鍵情報（ＫＣ、ＫＯＮ）が同時に複数与え
られたとき、そのうち１つ（最高音または最低音）を選
択してその楽音信号を発生する。

灸トーンジェネレーメ２２乃至２６では、発生すべき楽
音信号に対して複数種類の音色のうち１乃至複数を選択
的に付与することが可能である。

そのために、選択された音色に対応する様々な音色バラ
メータＴＰｌが音色選択装置１２（第１図）から各トー
ンジェネレーメ２２乃至２６に夫々与えられるようにな
っておフ、この音色パラメータＴＰ１に応じた周波数成
分または音源波形、及び振幅エンベローブ、及びフィー
ト数、及び音量、及びその他様々な楽音要素、を有する
楽音信号が押圧鍵に対応する音高で発生される。しかし
、固定フォルマントによる音色要素はここでは付与され
ず、後段のディジタルフィルタ部１４において付与され
る。

ディジタルフィルタ部１４を利用することが可能な系列
（トーンジェネレータ２３〜２６）において夫々設けら
れているサブ系列（＃１〜＃３）は、各系列（２３〜２
６）で発生しようとする楽音に関する多系列音源となっ
ている。例えば、上系列＃　１　、　＃２　、　＃３に
対応するトーンジェネレータで夫々発生された楽音信号
を最終的に加算することによって得られる。従って、各
サブ系列＃１゜＃２　、　＃３で発生する楽音信号は部
分音信号であるということも可能である。しかし、音色
の種類によってはサブ系列のトーンジェネレータすべて
を利用しないものがあってもよく、例えば１つのサブ系
列＃１のトーンジェネレータだけを利用して楽音信号を
発生するようにしてもよい。このような多系列音源すな
わち複数のサブ系列＃１〜＃６は、１つの楽音信号を溝
底する部分音信号の一部を選択的にディジタルフィルタ
部１４で制御し得るようにする場合に有利である。この
点については後で更に詳述する。

各トーンジェネレータ２２〜２６は楽音信号をディジタ
ル形式で発生するもので１、その楽音発生方式としては
周波数変調演算方式、高周波合成方式、波形メモリ読出
し方式等その他任意の方式を使用することができる。

複音系トーンジェネレータ２４．２６からは複数押圧鍵
に対応するディジタル楽音信号が夫々出力される。各ト
ーンジェネレータ２４．２６の各サブ系列（＃１〜＃６
）に対応して夫々設けられたアキエムレータ２７．２８
では、複数押圧鍵に対応する楽音信号を各サブ系列毎に
夫々累算する。

楽音信号振分は及び累算及びシリアル変換制御回路１３
において、ゲート２９，３０，３１，３２は楽音信号発
生部１１から与えられ次各系列の楽音信号を振分けるた
めのものでちゃ、音色選択装置１２から与えられる音色
パラメータＴＰ２に応じて制御される。ゲート２９は、
上鍵盤複音系トーンジェネレータ２４の第１のサブ系列
＃１のトーンジェネレータに対応するアキエムレータ２
７の出力楽音信号を選択してアキ為ムレータロ３に与え
るためのものである。前記第１表を参照すると、このゲ
ート２９の出力が上鍵盤系フルート系（ＵＦＬ）の楽音
信号に相当する。つまり、音色選択装置１２で上鍵盤フ
ルート系（ＵＦＬ）の何らかの音色が選択された場合は
、上鍵盤複音系トーンジェネレータ２４のうち第１のサ
ブ系列＃１に対応するトーンジェネレータでその上鍵盤
フルート系音色の楽音信号を発生し、ゲート２９でアキ
エムレータ３３の側（ディジタルフィルタ部１４に通さ
ないグループ）に振分ける。

ゲート３０は、下鍵盤複音系トーンジェネレータ２６の
うち第１のサブ系列＃１に対応するトーンジェネレータ
の出力を累算したアキエムレータ２８の出力楽音信号を
選択してアキュムレータ３３に与える之めのものである
。前記第１表を参照すると、このゲート３０の出力が下
鍵盤オーケストラ系（ＬＯＲ）の楽音信号に相当する。

つまシ、音色選択装置１２で下鍵盤オーケストラ系（Ｌ
ＯＲ）の何らかの音色が選択された場合は、下鍵盤複音
系トーンジェネレータ２６のうち第１のサブ系列＃１に
対応するトーンジェネレータでその下鍵盤オーケストラ
系音色の楽音信号を発生し、ゲート３０でアキエムレー
タ３３の側に振分ける。

グー）３１ｉ１１：上鍵盤スペシャル系（ＵＳＰ）の楽
音信号をディジタルフィルタ部１４の側に振分けるため
のもの、ゲート３２は下鍵盤スペシャル系（ＬＳＰ）の
楽音信号をディジタルフィルタ部１４の側に振分ける九
めのものである。音色選択装置１２で上鍵盤スペシャル
系（ＵＳＰ）の何らかの音色が選択され次場合は、上鍵
盤複音系トーンジェネレータ２４の各サブ系列＃１〜＃
３で該音色に対応する楽音信号を夫々発生し、アキエム
レータ２７を経由して与えられるそれら各サブ系列＃１
〜＃３の楽音信号をゲート３１を介してマルチプレクサ
３４の側（ディジタルフィルタ部１４の側）Ｋ振分ける
。下鍵盤スペシャル系（ＬＳＰ）の音色が選択された場
合も同様に、下鍵盤複音系トーンジェネレータ２６の各
サブ系列＃１〜＃３で該音色に対応する楽音信号を夫々
発生し、ゲート３２を介してそれらをマルチプレクサ３
４の側に振分ける。

尚、上鍵盤複音系トーンジェネレータ２４の第１のサブ
系列＃１を上鍵盤フルート系（ＵＦＬ）の九めに使用し
ているときに該トーンジェネレータ２４の他のサブ系列
＃２．＃３を上鍵盤スペシャル系（ＵＳＰ）のために使
用することも可能であり、その場合はゲート３１ではサ
ブ系列＃２゜＃３に対応する楽音信号を選択してマルチ
プレクサ３４に与える。下鍵盤複音系トーンジェネレー
タ２６の第１のサブ系列＃１を下鍵盤オーケストラ系（
ＬＯＲ）のために使用しているときも同様に他のサブ系
列＃２．＃３を下鍵盤スペシャル系（ＬＳＰ　）のため
に使用することが可能である。

ｔ＊、）−ンジエネレータ２４．！：２６はスペシャル
系（ＵＳＰ　、ＬＳＰ）の専用とし、上鍵盤フルート系
（ＵＦＬ）及び下鍵盤オーケストラ系（ＬＯＲ）の専用
トーンジェネレータを更に設けてもよい。

アキエムレータ３３は、グー）２９．３０から与えられ
穴上鍵盤フルート系（ＵＦＬ）及び下鍵盤オーケストラ
系（ＬＯＲ）の楽音信号と、トーンジェネレータ２２で
発生されたペダル鍵盤系（ＰＫＢ）の楽音信号とを累算
するものであシ、その出力信号がライン１５を介して混
合回路１７（第１図）に与えられる。

トーンジェネレータ２３で発生された上鍵盤ソロ系（Ｕ
３Ｌ）の楽音信号、トーンジェネレータ２４からゲート
３１を介して与えられる上鍵盤スペシャル系（ＵＳＰ）
の楽音信号、トーンジェネレータ２５で発生された上鍵
盤カスタム系（ＵＯ３）の楽音信号、及びトーンジェネ
レータ２６からゲート３２を介して与えられる下鍵盤ス
ペシャル系（ＬＳＰ）の楽音信号は、マルチプレクサ３
４及びパラレル−シリアル変換器３５及びライン１６を
介してディジタルフィルタ部１４（第１図）に与えられ
る。マルチプレクサ３４は、各系列（ＵＳＬ、ＵＳＰ、
ＵＯ３，ＬＳＰ）の楽音信号をフィルタチャンネルｃｈ
１〜ｃｈ４に対応して時分割多重化する之めのもので、
その九めの制御信号がタイミング信号発生器３６から与
えられる。各系列（ＵＳＬ、ＵＳＰ、ＵＯ３，ＬＳＰ）
の楽音信号は各サブ系列（１，＃２．＃３）毎に個別に
時分割多重化される。各サブ系列（＃１〜＃３）に対応
してマルチプレクサ３４から出力された並列的なディジ
タル楽音信号は、各サブ系列に対応して設けられたパラ
レル−シリアル変換器３５に夫々入力される。この変換
器３５は、各サブ系列（＃１〜＃３）のディジタル楽音
信号を時間的にシリアルな楽音信号Ｓ１　＊Ｓ２　ｔＳ
３に夫々変換する九めのもので、そのための制御信号が
タイミング信号発生器６６から与えられる。また、タイ
ミング信号発生器３６は前述の同期パルス５ＹＮＣを出
力する。

第３図はディジタルフィルタ部１４の一例を大まかなブ
ロック図によって示したものである。第２図のパラレル
−シリアル変換器６５から出力された各サブ系列＃１〜
＃３に対応するシリアルなディジタル楽音信号８１．Ｓ
ｚ、Ｓｓは、フィルタ入力制御回路３７に入力される。

フィルタ入力制御回路３７は、各楽音信号Ｓ、、ｓ、、
ｓ、のうちディジタルフィルタ主回路６８に入力すべき
ものとそうでないものとを音色パラメータＴＰ３に応じ
て振分けるためのものである。ディジタルフィルタ主回
路３８に入力すべき系音信号（Ｓ１＊Ｓ！。

Ｓｓのりち１または複数）は同じフィルタチャンネル同
士で加算混合されて、入力制御回路３７からフィルタ主
回路３８に入力される。ディジタルフィルタ主回路３８
を通さない残シの楽音信号は出力制御回路３９を経由し
てディジタルフィルタ部１４から出力される。出力制御
回路３９は、ディジタルフィルタ主回路３８を経由した
楽音信号と経由していない音色信号とを音色パラメータ
ＴＰ３に応じて各サブ系列に対応する出力ライン３１０
　、ＳｚＯ，８３０に分配するものである。

タイミング信号発生回路４０は、ディジタルフィルタ主
回路３８におけるフィルタ演算動作を制御するための各
種タイミング信号を同期パルス５ＹＮＣにもとづき発生
し、これらの信号をディジタルフィルタ主回路３８に供
給する。フィルタ係数供給回路４１はディジタルフィル
タ主回路３８に対してフィルタ係数Ｋを供給するための
ものであり、前述のフィルタ係数内部ＲＯＭを含んでお
り、音色パラメータＴＰ３に応じて該ＲＯＭから所定の
フィルタ係数を読み出して供給する。また、フィルタ係
数供給回路４１にはフィルタ係数外部記憶装置２０から
与えられるフィルタ係数ＫＯの信号とフィルタ係数切換
スイッチ２１の出力信号ＫＳとが入力されるようになっ
ておシ、このスイッチ出力信号ＫＳに応じて内部ＲＯＭ
で読出したフィルタ係数または外部記憶装置２０から与
えられたフィルタ係数ＫＯの一方をディジタルフィルタ
主回路３８に供給する。また、フィルタ係数供給回路４
１には同期パルス５ＹＮＣとタイミング信号発生回路４
０の出力信号が与えられておシ、フィルタ演算タイミン
グに同期してフィルタ係数を供給するようになっている
。

ディジタルフィルタ主回路５８ｔｉ極フイルタ４２トセ
ロフイルタ４３とを含んでおシ、両フィルタ４２゜４３
は直列に接続されている。極フィルタとはフィルタ特性
（振幅周波数特性）の山の部分（極）を主に制御できる
ものであり、ゼロフィルタとはフィルタ特性の谷の部分
（零点）を主に制御できるものである。このように極フ
ィルタ４２とゼロフィルタ４３とを組合せれば、フィル
タ特性における山の部分と谷の部分を夫々独立して制御
することができ、複雑な特性も比較的容易に実現するこ
とができるので有利である。

一般Ｋ、極フィルタは、現在のディジタル信号入力と過
去のｎサンプル数分のディジタル信号出力の各々に係数
Ｋｉ（ただしｉ＝１　、２、−ｎ　）による重みづけを
したものとの総和を入力側に帰還する閉ループを有する
ものであって、無限インパルス応答フィルタ（以下ＩＩ
Ｒフィルタという）によって表現される。また、ゼロフ
ィルタは、現在及び過去のｎサンプル数分のディジタル
信号入力の各々に係数Ｋｉ（ただしｉ＝１．２．−ｎ）
Ｋよる重みづけをしたものの総和を出力するものであっ
て、有限インパルス応答フィルタ（以下ＦＩＲフィルタ
といり）によって表現される。

ＩＩＲフィルタの一種としてラティス型フィルタが有シ
、このラティス型フィルタは音声合成に適したフィルタ
として知られている。しかも、このラティス型フィルタ
は、他の型式に比べて乗算器の数が小なくて済み、ハー
ドフェアを小型化できるという利点があると共に、フィ
ルタ係数のビット数が少なくて済み、かつ、望みのフィ
ルタ特性に対して係数の設定の仕方が確立されていると
いう利点がある。そこで、この実施例では極フィルタの
好ましい一例として、ラティス型フィルタを使用するも
のとする。

ディジタルフィルタ主回路３８における極フィルタ４２
を２テイス型フイルタによって構成した一例を第４図に
示す。この極フィルタ４２は１２段のラティス型フィル
タから成るもので、各段のフィルタユニットをＬｌ乃至
Ｌ１２なる符号で示す。

第４図における極フィルタ４２は乗算器における演算時
間遅れを考慮して構成されている。同じく演算時間遅れ
を考慮して構成したディジタルフィルタ主回路３８にお
けるゼロフィルタ４３の一例を第５図に示す。このゼロ
フィルタ４３は２次のゼロフィルタ（２サンプリング時
間分の遅延９素を含むゼロフィルタ）であり、単純には
ＦＩＲフィルタを２段分だけ縦続接続した構成とすれば
よいのであるが、演算時間遅れ及びその他の要素を考慮
して第５図のように構成するものとする。

第４図及び第５図の説明の前に、この極フィルタ４２及
びゼロフィルタ４３に入力されるディジタル楽音信号の
データ形式について説明する。−例として、１つの楽音
信号が冴ビットのディジタルデータから成るとすると、
第２図の制御回路１３からライン１６を介して第３図の
ディジタルフィルタ部１４に与えられる各サブ系列のシ
リアル楽音信号Ｓ１　ｒ　８２　ｒ　８３は、夫々１信
号につき冴タイムスロットを使用して時間的にシリアル
化されており、かつ、この冴タイムスロット分のシリア
ル楽音信号が４フィルタチャンネル分時分割多重化され
ている。従って、各サブ系列のシリアル楽音信号Ｓ１　
＋　ｓ、ｊｓ、における楽音波形振幅の１サンプリング
周期はｒ２４Ｘ４＝％タイムスロット」となる。この１
サンプリング周期内の頴次タイムスロットに１乃至％の
番号を付けて図示したものが第６図（ａ）である。第６
図Φ）は各タイムスロットに対応するシリアル楽音信号
ｓ１　、ｓ、、ｓ、のデータ内容を示し友ものである。

第６図（ａ）　、　（ｂ）に示すタイミングは、各サブ
系列のシリアル楽音信号Ｓ１．Ｓｌ、Ｂ３に共通である
。第６図の）に示すように、シリアル楽音信号Ｓ、、Ｓ
、、Ｓ、においては、第１タイムスロツト乃至第冴タイ
ムスロットにフィルタチャンネルｃｈ１（上鍵盤ソロ系
ＬＴＳＬ）のシリアル楽音信号データ、第５乃至第砺タ
イムスロットにフィルタチャンネルｃｈ２（上鍵盤スペ
シャル系ＵＳＰ）のシリアル楽音信号データ、第４９乃
至第７２タイムスロツトにフィルタチャンネルｃｈ３（
上鍵盤カスタム系ＵＣＳ）のシリアル楽音信号データ、
第７３乃至第９６タイムスロツトにフィルタチャンネル
ｃｈ４　（下鍵盤スペシャル系ＬＳＰ）のシリアル楽音
信号データ、が夫々割当てられている。スタイムスロッ
ト毎の各楽音信号データにおいて、最初のタイムスロッ
ト（第１、第５．第４９．第７３タイムスロツ））Ｋは
最下位ビットＬＳＢが割当てられており、以下遅いタイ
ムスロットになるほど重みが増し、ｎ番目のタイムスロ
ット（第る。第４７．第７１．第９５タイムスロツト）
に最上位ピッ）ＭＳＢが割当てられ、最後のタイムスロ
ット（温潤、第招、第７２．第％タイムスロット）には
サインビットＳＲが割当てられる。

第４図に戻シ、１段目のフィルタユニットＬ１について
説明すると、参照番号６１は引算器として機能する加算
器、６２．６３は加算器、６４は乗算器、６５．６６．
６７は遅延回路である。遅延回路６５〜６７のブロック
内に示された数字！Ｄはｎタイムスロット分の遅延を行
なうことを示している。ＦＳ−ＩＮは楽音信号の順向入
力端子、ＦＳ−ＯＵＴは楽音信号の順向出力端子、ＢＳ
−ＩＮは逆向入力端子、Ｂ５−０ＵＴは逆向出力端子、
である。他のユニットＬ２乃至Ｌ１２もユニットＬ１と
同一構成で１、各ユニットＬ１乃至Ｌ１１の顔向出力端
子ＦＳ−ＯＵＴがその次段のヱニツ）Ｌ２乃至Ｌ１２の
順向入力端子ＦＳ−ＩＮＫ接続され、各二二ツ）Ｌ２乃
至Ｌ１２の逆向出力端子Ｂ５−０ＵＴがその前段のユニ
ットＬ１乃至Ｌ１１の逆向入力端子ＢＳ−ＩＮに接続さ
れる。

フィルタユニットＬ１の加算器（機能としては引算器）
６１においては、層内入力端子ＦＳ−ＩＮから入力され
た楽音信号を逆向入力端子Ｂ　５−ＩＮ及び遅延回路６
６を介して次段のユニットＬ２からフィードバックされ
た楽音信号から引算する。

この加算器６１の出力が乗算器６４に入力され、フィル
タ係数Ｋｌが乗算される。この係数に１の添字１は１段
目のユニツ）Ｌｌに対応する係数であることを示す。乗
算器６４の出力は加算器６２に与えられ、端子ＦＳ−Ｉ
Ｎ及び遅延回路６５を介して与えられる入力楽音信号と
加算される。ここで、遅延回路６５を設けた理由は、乗
算器６４における演算時間遅れに合わせるためである。

すなわち、この例では、乗算器６４の演算時間遅れが認
タイムスロットとなるように設計されてお夛、この遅れ
に合わせるために遅延回路６５では兇タイムスロット分
の遅延を行なうのである。加算器６２の出力は出力端子
ＦＳ−ＯＵＴを経由して次段のユニツ）Ｌ２に入力され
る。

ところで、加算器６１の出力と次段のユニットＬ２から
遅延回路６６を経由してこの加算器６１にフィードバッ
クされる信号との間には１サンプリング周期に相当する
時間遅れがなければならないわけであるが、これは次の
ように溝たされている。次段のユニツ）Ｌ２の乗算器６
８から加算器６９を経由した楽音信号がユニツ）Ｌｌの
逆向入力端子ＢＳ−ＩＮに入力され、これが遅延回路６
６を経由して加算器６１に入力されている。従って、加
算器６１の出力信号は、乗算器６４で翌タイムスロット
遅延され、その後、次段の乗算器６８で！タイムスロッ
ト遅延され、更に遅延回路６６で糞タイムスロット遅延
され、結局合計９６タイムスロツト遅延されて該加算器
６１にフィードバックされることになる。前述の通シ、
シリアル楽音信号Ｓ１乃至Ｓ３の１サンプリング周期は
９６タイムスロツトであるので、上記のよりに必要な遅
延時間が確保されていることＫなる。

逆向出力端子Ｂ５−０ＵＴに信号を与える加算器６３（
Ｌ２では６９）は、乗算器６４（Ｌ２では６８）の出力
と遅延回路６６及び６７（Ｌ２では７０．７１）を経由
して与えられる次段のユ二ッ）Ｌ２（Ｌ２ではＬ３）か
らのフィードバック信号とを加算する九めのものである
。遅延回路６６の出力に対応する乗算器６４の出力は遅
延回路６６の出力タイミングよりも支タイムスロット遅
れている。この遅れに見合った時間遅れを設定するため
に遅延回路６７が設けられている。

尚、最終段のユニツ）Ｌｔ２は自己の出力楽音信号をフ
ィードバックするようになっている。そのため、前述の
ような次段ユニットの乗算器におけるにタイムスロット
の時間遅れは見込めないので、ユニツ）Ｌ１２の順向出
力端子ＦＳ−ＯＵＴの出力信号を逆向入力端子ＢＳ−Ｉ
Ｎにフィードバックするループに３２タイムスロツトの
時間遅れを設定するための遅延回路７２を設けるものと
する。

崗、以下では、１段目のフィルタユニットＬ１の原向入
力端子ＦＳ−ＩＮ及び逆向出力端子Ｂ５−０ＵＴを特定
するためＫＦＳｉ及びＢＳ。なる符号を用い、最後のフ
ィルタユニツ）Ｌ１２の順向出力端子Ｆ８−ＯＵＴ及び
逆向入力端子ＢＳ−ＩＮを特定するためにＦＳｏ及びＢ
Ｓｉなる符号を用いる。

第５図に示すゼロフィルタ４３にシいて、２次のゼロフ
ィルタは乗算器７３．７４と、加算器７５゜７６及び遅
延回路７７．７８．７９によって構成されている。この
２次ゼロフィルタの１段目は、入力楽音信号が与えられ
る乗算器７３と、この乗算器７６の出力信号を６４タイ
ムスロツト遅延する遅延回路７７と、この遅延回路７７
の出力信号と入力楽音信号とを加算する加算器７５とか
ら成る。

乗算器７３には１段目のゼロフィルタに対応するフィル
タ係数に１３が与えられる。乗算器７３　、７４におけ
る演算時間遅れは前述と同様支タイムスロットであると
する。従って、乗算器７６と遅延回路７７における遅延
時間は合計％タイムスロットであり、丁度１サンプリン
グ周期となる。従って、加算器７５では現サンプリング
時間の楽音信号とその１サンプリング時間前の楽音信号
にフィルタ係数に！３を掛けた信号とが加算される。２
段目のゼロフィルタは、入力楽音信号を１２８タイムス
ロット遅延する遅延回路７８と、この遅延回路７８の出
力信号にフィルタ係数に１４を乗算する乗算器７４と、
この乗算器７４の出力信号を３２タイムスロツト遅延す
る遅延回路７９と、この遅延回路７９の出力信号と加算
器７５の出力信号とを加算する加算器７６とから放る。

回路７８，７４．７９による遅延時間の合計は１９２タ
イムスロツトであシ、Ｔ度２サンプリング周期となる。

従って、加算器７６では、２サンプリング時間前の楽音
信号にフィルタ係数に１４を掛は之信号と加算器７５の
出力信号とが加算される。つま夛、加算器７５及び７６
においては、現サンプリング時間の楽音信号と、その１
サンプリング時間前の楽音信号にフィルタ係数に１３を
掛けた信号と、その２サンプリング時間前の楽音信号に
フィルタ係数に１４を掛けた信号との総和が求められる
。こうして、加算器７６からは２次ゼロフィルタの出力
信号が得られる。

加算器７６の出力信号は遅延回路８０で６４タイムスロ
ツト遅延されて乗算器８１に入力される。

乗算器８１はゼロフィルタ４３の出力ゲインを制御する
ために設けられたもので、ゲイン制御用の係数に１５が
入力されている。前述の係数Ｋ１３．に１４はゼロフィ
ルタ４３のフィルタ特性設定に関与するが、この係数に
１５はフィルタ特性設定には関与せず、ゼロフィルタ全
体のゲインを設定するものである。乗算器８１に訃ける
演算時間遅れは前述と同様に諺タイムスロットであり、
−タイムスロットの遅延を行なう遅延回路８０は、この
ゲイン制御用の回路８０．８１における信号遅延時間を
１サンプリング周期（９６タイムスロツト）に同期させ
るために設けられたものである。

尚、ゼロフィルタ４３の１段目の回路７６．７７゜７５
及び２段目の回路７８．７４，７９．７６及びゲイン制
御用回路８０，８１の各々における遅延回路７７．７８
，７９，８０の挿入箇所は図示の箇所に限らず、要は１
段目でｌテンブリング時間、２段目で２サンプリング時
間、ゲイン制御段で１サンプリング時間の遅延が設定さ
れるようになっていればよい。例えば、乗算器７３０入
力側に遅延回路７７を設け、遅延回路７８と７９０位置
を入れ替え、乗算器８１の出力側に遅延回路８０を設け
るようにしてもよい。しかし、後述するようにこの実施
例では各フィルタ係数に１〜に１５は時間的にシリアル
なデータ形式でディジタルフィルタ主回路３８に与えら
れるようになっておシ、各乗算器６４　、６Ｂ　、・−
８２，７３，７４，８１は所定の時間関係でシリアル演
算を行なうようになっている。その九め、各乗算器６４
．６８゜８２．７３．７４．８１に対する信号の入力タ
イミングを適切に制御する必要があり、その目的のため
に第５図に示す箇所に遅延回路７７．７８゜７９．８０
が設けられている。

第４図及び第５図の極フィルタ４２及びゼロフィルタ４
３に訃ける入力信号と出力信号との間の時間遅れは、極
フィルタ４２ではＬ段のフィルタユニットＬ１〜Ｌ１２
の各々で支タイムスロットの遅れがあるため合計３８４
　ｊ１イムスロットすなわち４サンプリング周期であり
、ゼロフィルタ４３では３サンプリング周期である。

極フィルタ４２及びゼロフィルタ４３のフィルタ係数に
１〜に１５は、フィルタ係数供給回路４１（第３図）か
ら与えられる。このフィルタ係数に１〜ＫＩＳは所定の
乗算器６４．６８．・−８２，７３゜７４．８１にパラ
レルに与えられるようになっていてもよいが、この実施
例ではフィルタ係数供給回路４１からディジタルフィル
タ主回路６８に与えられるフィルタ係数には吾フィルタ
係数Ｋｌ〜Ｋｘｓｔ−時間的にシリアル化したものとな
っている。

シリアル化されたフィルタ係数にのフォーマットは第７
図に例示されている。−例として、１つのフィルタ係数
は８ビツトのディジタルデータであシ、１５個のフィル
タ係数に１〜ＫＩＳの全ビット数は１２０ビツトである
。従って、ｌ音色（１フイルタチヤンネル）分のフィル
タ係数に１〜に□、のシリアル化に要するタイムスロッ
ト数ハ１２０　ｆあり、これらを４フイルタチヤンネル
分時分割送出するのに要するタイムスロット数はｒ　１
２０　Ｘ　４　＝　４８０Ｊである。このフィルタ係数
にのシリアル時分割送出の１サイクル時間（４８０タイ
ムスセツト）ハシリアル楽音信号の５サンプリング周期
（４８０÷９６；５）に相当する。

第７図（ａ）を参照すると、１チヤンネル分のフィルタ
係数シリアルデータには、ゼロフィルタ４３の後段に対
応するものから順に（Ｋ１５　＋　Ｋ１４　ＨＫ１３の
順に）送出され、次いで極フィルタ４２の後段に対応す
るものから順に（Ｋ１２　＋　Ｋ１１−に２　＋　Ｋ１
の順に）送出されるようになっている。そして、８ビツ
ト毎の個々のフィルタ係数のシリアルデータにおいては
サインピッ）ＳＢを先頭に上位のビットから順に送出さ
れる（ＭＳＢは最上位ビットを示し、ＬＳＢは最下位ビ
ットを示す）。ディジタルフィルタ主回路３８の内部で
はフィルタ係数シリアルデータＫを順送シにシフトして
、個々のフィルタ係数Ｋｌ””’Ｋｉｌ＋をシリアル・
パラレル変換し、所定の乗箕器６４，６８．・−８２，
７３゜７４．８１（第４図、第５図）に供給するように
なっている。１チヤンネルにつき第７図（ａ）に示すよ
うな形式でシリアル化されたデータには、更に同図Φ）
Ｋ示すように％フィルタチャンネルｃｂ１〜ｃｈ４の間
で（ｃｈ［、ｃｈ２．ｃｈ３．ｃｈ４の順で）時分割多
重化されている。

第８図は、第１図、第３図におけるディジタルフィルタ
部１４の更に詳細な実施例を示すものである。詳しくは
、第８図は第１図及び第３図に示されたディジタルフィ
ルタ部１４として使用することが可能な１つの集積回路
化されたディジタルフィルタ回路装置（チップ）ＤＦＣ
の内部構成を示すブロック図である。第１図におけるデ
ィジタルフィルタ部１４は、第８図に示すようなディジ
タルフィルタ回路装置ＤＦＣを１個だけ用いて構成して
もよいし、該装置ＤＦＣを複数個組合せて構成してもよ
い。第８図においては、第３図に示された各回路３７〜
４３に対応する部分に同一符号が付されている。すなわ
ち、１つのディジタルフィルタ回路装置ＤＦＣは、大別
すると、第３図と同様に、フィルタ入力制御回路６７、
ディジタルフィルタ主回路３８、出力制御回路３９、タ
イミング信号発生回路４０及びフィルタ係数供給回路４
１を含んでおり、ディジタルフィルタ主回路３８は臆段
のラティス型フィルタから成る極フィルタ４２（第４図
参照）と２次のゼロフィルタ４３（第５図参照）とを含
んでいる。

楽音信号入力端子Ｉ、、Ｉ、、！、には各サブ系列＃１
〜＃３に対応するシリアルディジタル楽音信号ＳＩ　Ｈ
Ｓ２　＋　Ｓ３が夫々印加される。フィルタ入力制御回
路３７は、該端子工ｌ〜工３から与えられる各信号５１
−８．を個別にゲートするためのアンド回路８３，８４
．８５と、これらのアンド回路８３〜８５から出力され
たシリアル楽音信号を加算するためのシリアル加算器８
６とを含んでいる。ディジタルフィルタ主回路３８は、
前述の極フィルタ４２とゼロフィルタ４３のほか、これ
らのフィルタ４２．４３の接続組合せを切換えるための
セレクタ８７，８８．８９を含んでいる。

セレクタ８７の第１の入力Ａには、入力端子Ｆｉから与
えられた楽音信号が入力され、第２の入力Ｂにはシリア
ル加算器８６から出力されたシリアル楽音信号Ｓｉが入
力され、第３の入力ＣＫはゼロフィルタ４３の出力信号
ｚ０が入力される。セレクタ８７の出力Ｓから出力され
たシリアル楽音信号（これをＦＳで示す）は極フィルタ
４２の１段目のフィルタユニットＬ１の顔向入力端子Ｆ
’Ｓｉ（第４図参照）に入力される。また、極フィルタ
４２の１段目のフィルタユニットＬ１の逆向出力端子Ｂ
Ｓｏ（第４図参照）は出力端子Ｂ。に与えられる。

極フィルタ４２の最終段のフィルタユニットＬ１２の層
内出力端子ＦＳｏ（第４図参照）は遅延回路７２に与え
られると共に出力端子Ｆｏ及びセレクタ８９の第２の入
力Ｂに与えられる。セレクタ８９の第１の入力人には前
記シリアル加算器８６から出力されたシリアル楽音信号
Ｓｉが入力される。このシリアル楽音信号Ｓｉ及び前記
セレクタ８７から出力されたシリアル楽音信号ＦＳは、
共に、入力端子１１〜工３に与えられるシリアル楽音信
号８１〜Ｓｓと同一のデータフォーマットであり、タイ
ミングも同じである（第６図Ｇ）参照）。

第８図の遅延回路７２は第４図の遅延回路７２と同じ働
きをするものである。この遅延回路７２の出力信号はセ
レクタ８８の第２の入力Ｂに与えられる。セレクタ８８
の第１の入力人には逆向入力端子Ｂｉから与えられるシ
リアル楽音信号が加わり、その出力Ｓは極フィルタ４２
の最後のフィルタユニッ）Ｌ１２の逆向入力端子ＢＳｉ
　（第４図参照）に接続されている。また、前記セレク
タ８９の出力Ｓはゼロフィルタ４６の入力端子ＺＳｉ（
第５図参照）に接続されている。ゼロフィルタ４３の出
力端子ＺＳｉ　（第５図参照）から出力されたシリアル
楽音信号２゜は前述の通シセレクタ８７０入力Ｃに与え
られると共に出力制御回路３９のアンド回路９０，９１
．９２に与えられる。

ディジタルフィルタ主回路３８においては、例として、
極フィルタ４２とゼロフィルタ４３の接続を３通シに切
換えることができる。その１つは、極フィルタ４２を前
段にし、ゼロフィルタ４３を後段にして、両者を直列接
続するものである。

もう１つは、その逆に、ゼロフィルタ４３を前段にし、
極フィルタ４２を後段にして、両者を直列接続するもの
である。更にもう１つは、極フィルタ４２を単独で用い
、ゼロフィルタ４６への結線は行なわないようにするも
のである。このような極フィルタ４２とゼロフィルタ４
６の接続切換光は、ディジタルフィルタ部１４として複
数個のディジタルフィルタ回路装置ＤＦＣ′ｔ−組合せ
て使用する場合に有効に機能する。極フィルタ４２とゼ
ロフィルタ４３の接続切換えを制御するために、制御コ
ードｃ１．ｃ２がセレクタ８７．８８．８９に入力され
る。

接続切換え態様の詳細及び制御コードｃ１．ｃ２の詳細
内容については説明を省略し、１個のディジタルフィル
タ回路装置ＤＦＣを単独でディジタルフィルタ部１４と
して使用し、極フィルタ４２を前段に、ゼロフィルタ４
３を後段にして両者を直列接続するものとして説明を進
める。その場合、制御コードＣＩ、Ｃ２は共に信号１１
”とされる。

セレクタ８７ではコードＣ１，Ｃ２の”１１”により入
力Ｂを選択し、セレクタ８８ではコードＣ２の“１″に
より入力Ｂｉ選択し、セレクタ８９ではコードＣ２の１
”Ｋより入力Ｂｔ−選択する。

従って、入力制御回路３７のシリアル加算器８６から出
力されたシリアル楽音信号Ｓｉがセレクタ８７を介して
信号ＦＳとして極フィルタ４２の順向入力端子ＦＳｉに
入力され、この極フィルタ４２の順向出力端子ＦＳｏの
出力信号がセレクタ８９を介してゼロフィルタ４３の入
力端子ＺＳｉに入力され、かつ該順向出力端子ＦＳｏの
出力信号を遅延回路７２で支タイムスロット遅延した信
号がセレクタ８８を介して極フィルタ４２の逆向入力端
子ＢＳｉにフィードバックされる。こうして極フィルタ
４２を前段に、ゼロフィルタ４３を後段にして両者が直
列接続される。

タイミング信号発生回路４０Ｆｉ、端子Ｔ１を介して入
力された同期パルス５ＹＮＣＫもとづき、シリアルフィ
ルタ演算を制御するための所定のタイミング信号ＫＬ　
、ＬＤ　、ＳＨ，及びシリアルフィルタ係数Ｋにおける
各フィルタチャンネルｃｈ１〜ｃｈ４の時分割タイミン
グに同期したチャンネル選択コードＫｃｈ、及びシリア
ル楽音信号Ｓｉ〜Ｓ３における各フィルタチャンネルｃ
ｈ１〜ｃｈ４の時分割タイミングに同期し次チャンネル
選択コードＳｃｈ、及びフィルタ係数をシリアル化する
ための同期パルスＫＳＹＮＣ，を夫々発生する。

タイミング信号ＫＬ、ＬＤ、ＳＨはライン９５を介して
極フィルタ４２の１段目のフィルタユニットＬ１（第４
図参照）に供給される。フィルタ係数供給回路４１から
出力されたフィルタ係数のシリアルデータにも極フィル
タ４２の１段目のユニットＬ１に供給される。後述する
ように、シリアルフィルタ係数データには極フイルタ４
２内の各段を順次シフトされていき、更にライン９３を
経てゼロフィルタ４３に入シ、このゼロフィルタ４３内
の各段でも順次シフトされ、最終的にシリアル形式から
パラレル形式に変換されて、所定の段に各係数に１〜Ｋ
ｔｓが分配されるようになっている。

タイミング信号ＫＬ　、ＬＤ　、ＳＨはシリアルフィル
タ係数Ｋをパラレル変換するために利用される。

従って、これらの信号ＫＬ、ＬＤ、ＳＨはライン９４を
経てゼロフィルタ４３にも与えられる。後述するように
、信号ＫＬはフィルタ４２．４３の各段に同時に与えら
れるが、信号ＳＨ，ＬＤはシリアルフィルタ係数にと同
様に各段で順次シフトされる。

ライン９５を介して極フィルタ４２の１段目に入力され
る各タイミング信号ＫＬ、ＬＤ　、ＳＨの一例を示すと
第９図のようである。また、セレクタ８７を介して極フ
ィルタ４２０１段目のフィルタユニットＬ１に入力され
るシリアル楽音信号ＦＳの時分割チャンネル状態（つま
ｒｓｘ−ｓ、の時分割チャンネル状態）ｃｈｌ〜ｃｈ４
を示すと、第９図のＦＳの欄のようである。同様に、第
９図のＫの欄には、ライン９６を介して極フィルタ４２
の１段目のユニットＬ１に与えられるシリアルフィルタ
係数データにの時分割チャンネル状態Ｃｈ１〜ｃｈ４が
示されている。第９図において、信号波形図に添えて記
した数字は１サンプリング周期内のタイムスロットの順
位を示す番号（第６図（ａ）に示すもの）を示す。第９
図に示し之信号ＦＳ及びデータにの細部は第６図（ｂ）
及び第７図（ａ）に示した通りである。

シリアルフィルタ係数データＫ及びタイミング信号ＫＬ
、ＬＤの発生パターンは楽音信号ＦＳの５サンプリング
周期を１サイクルとして繰返すものである。この５サン
プリング周期の各々を第１乃至第５サンプリング周期と
すると、タイミング信号ＫＬは、第１サンプリング周期
の第ｎタイムスロット、第２サンプリング周期の第４７
タイムスロツト、第３サンプリング周期の第７１タイム
スロツト、第４サンプリング周期の第９５タイムスロツ
ト、で夫々パルスが発生する信号で１、その１周期は１
２０タイムスロツトである。また、タイミング信号ＬＤ
はＫＬと同じく１２０タイムスロツトを１周期とする信
号で１りす、ＫＬ、よりも１タイムスロツト遅れてパル
スが発生する信号である。シリアルフィルタ係数データ
Ｋにおいては、前述の通り１チヤンネルのフィルタ係数
に対して１２０タイムスロツトが割当てられている。ま
ず、第１サンプリング周期の第ｎタイムスロットから第
２サンプリング周期の第４６タイムスロツトまでの１２
０タイムスロツトにおいてチャンネルｃｈｌのフィルタ
係数Ｋが割当てられ、以下、信号ＫＬのタイミンクに同
期して１２０タイムスロツト毎にチャンネルｃｈ２．ｃ
ｈ３．ｃｈ４の係数Ｋが順次割当てられている。タイミ
ング信号ＳＨはスタイムスロットの周期で第脚、第招、
第７２．第９６タイムスロツト毎に繰返し発生するもの
である。

タイミング信号発生回路４０から発生されたチャンネル
選択コードＫｃｈは、第９図のに欄に示すようなフィル
タ係数にの時分割チャンネルタイミングに同期して各チ
ャンネルＣｈ１〜ｃｈ４を示すコード内容を示す。また
、他方のチャンネル選択コードＳｃｈは、第９図のＦＳ
欄に示すようなシリアル楽音信号ＦＳの時分割チャンネ
ルタイミングに同期して各チャンネルｃｈ１〜ｃｈ４を
示すコード内容を示す。

フィルタ係数供給回路４１は、フィルタ係数ＲＯＭ９７
と、音色パラメータＴＰ３に応じてこのＲＯＭ９７のＲ
み出しを制御するための回路とを含んでいる。音色パラ
メータＴＰ３に応じてＲＯＭ９７の読み出しを制御する
九めの回路は、シフトレジスタ９８、ラッチ回路９９、
書込み及び読出し自在なランダムアクセスメモリ（以下
ＲＡＭという）１００、セレクタ１０１を含んでいる。

音色パラメータＴＰ３はシリアル化されたパラメータデ
ータＰＤから成シ、シフトレジスタ９８とラッチ回路９
９はこのシリアルデータＰＤをパラレル変換するシリア
ル／パラレル変換器として機能する。音色選択装置１２
（第１図）は、音色パラメータＴＰ３を示す情報として
、シリアル化されたパラメータデータＰＤと、そのシリ
アル化の基準タイミングを示すタイミングパルスＰＥと
を出力し、端子Ｔ２．Ｔｌを介してディジタルフィルタ
部１４に供給する。このように音色パラメータＴＰ３を
シリアルデータ化することによって音色選択装置１２か
らディジタルフィルタ部１４への配線を簡略化すること
ができるので有利である。

音色選択装置１２の一例は第１０図に示されている。複
数の音色選択スイッチＴＣ−８Ｗが設けられてお夕、そ
の出力がエンコーダ１０２に入力される。奏者によって
音色選択スイッチＴＣ−３Ｗのいずれかが操作されると
、そのスイッチを示すコード信号がエンコーダ１０２か
ら出力される。

また、スイッチＴＣ−３Ｗが操作されたとき、ラッチ回
路１０３のロード制御人力りにアンド回路１０４からロ
ードパルスが与えられ、エンコーダ１０２の出力コード
信号がラッチ回路１０３に取シ込まれる。ラッチ回路１
０３にラッチされたコード信号すなわち選択された音色
を示すコード信号は音色パラメータメモリ１０５のアド
レス入力に与えられる。音色パラメータメモリ１０５は
選択可能な各種音色に対応して音色パラメータを示すデ
ータを予じめ記憶したもので、ラッチ回路１０３から与
えられるコード信号に従って選択された音色に対応する
音色パラメータデータを読み出す。このうちディジタル
フィルタ部１４に与えられるべきパラメータデータＴＰ
３はラッチ回路１０６に並列的に入力される。ラッチ回
路１０６のロード制御人力りにはアンド回路１０４から
出力されたロードパルスが遅延フリップフロップ１０７
を介して与えられる。従って、ラッチ回路１０６のラッ
チタイミングはラッチ回路１０３のそれよりも僅かに遅
れている。これはラッチ回路１０３にラッチされたコー
ド信号に対応する音色パラメータＴＰ３がメモリ１０５
から確実に読み出されるのを待ってラッチ回路１０６の
ラッチ動作を行なうようにするためである。

音色パラメータＴＰ３は例えば１０ビツトのディジタル
データであり、そのうち５ビツトが選択された音色を表
わす音色コードＴＣであり、３ビツトが各サブ系列＃１
〜＃３の楽音信号８１〜Ｓ３のうちどれをディジタルフ
ィルタ主回路３８に通すべきかを示すフィルタイネーブ
ル信号ＦＥＤ。

ＦＥ２　、ＦＥ３であシ、２ビツトがこの音色を付与す
べき楽音信号がどの系列（ＵＳＬ、ＵＳＰ。

ＵＯ３、ＬＳＰ）のものであるか、すなわちどのフィル
タチャンネルｃｈ１〜ｃｈ４にこの音色を付与すべきか
、を示すチャンネルコードＣＨである。ラッチ回路１０
６は１０個のラッチ箇所を有しておシ、パラメータＴＰ
３の各ビットを夫々ラッテする。ラッチ回路１０６の各
ラッチ箇所の出力信号は１０個のアンド回路１０８．１
０９１１０の一方入力に夫々入力される。

シフトレジスタ１１１は１１ステージを有しており、遅
延フリップフロップ１０７から第１ステージに与えられ
たパルス信号をクロックパルスφに従って屓次シフトす
る。シフトレジスタ１１１の第１ステージから第１０ス
テージまでの出力信号が１０個のアンド回路１０８，１
０９，１１０の他方入力に夫々入力される。各アンド回
路１０８，１０９．１１０の出力がすべてオア回路１１
２に入力されるようになっておシ、このオア回路１１２
の出力信号が音色パラメータＴＰ３のシリアルデータＰ
Ｄとしてディジタルフィルタ部１４に与えられる。シフ
トレジスタ１１１の第１１ステージの出力信号はスリッ
プフロツブ１１３０セツト人力Ｓに与えられると共にタ
イミングパルスＰＥとり。

てディジタルフィルタ部１４に与えられる。

シフトレジスタ１１１における入カバルスのシフトタイ
ミングを１乃至１１で示し、このタイミングに対応する
シリアルデータＰＤの状態の一例を示すと、第１１図の
ようＫなる。また、タイミングパルスＰＥは同図に示す
ようにタイミングＵで、つまりシリアルデータＰＤの送
出を終えた直後に、発生する。

オア回路１１４にはすべての音色選択スイッチＴＣ−８
Ｗの出力信号が入力されるよう罠なってお夕、いずれか
のスイッチが押圧されたとき該オア回路１１４の出力が
信号”１′″となる。オア回路１１４の出力信号はアン
ド回路１０４に加わると共に７リツプ７０ブプ１１３の
リセット人力ＲＫ加わる。フリップフロップ１１３の出
力Ｑは遅延７リツプ７０ツブ１１５でクロックパルスφ
の１周期時間だけ遅延された後アンド回路１０４に加わ
る。通常は、７リツプ７０ツブ１１３がセット状態とな
ってお夛、アンド回路１０４が動作可能となっている。

音色選択スイッチＴＣ−８Ｗが押圧されると、オア回路
１１４の出力信号の立上夛に対応してアンド回路１０４
の出力が信号′″１”となる。同時に７リツプフロフプ
１１３がリセットされ、クロックパルス−の１周期後に
遅延７すッグ７０ツブ１１５の出力が６０′に立下り、
アンド回路１０４が動作不能となる。従って、アンド回
路１０４は、音色選択スイッチＴＣ−８Ｗが押圧された
瞬間にクロックパルスφの１周期時間幅の短パルスを出
力する。そして、このアンド回路１０４の出力パルスに
もとづき、前述の通シシリアルデータＰＤ及びタイミン
グパルスＰＥが送出される。タイミングパルスＰＫが発
生すると、フリップ７０ツブ１１６がセットされる。こ
れにより、次に音色選択スイッチＴＣ−８Ｗが押圧され
たときアンド回路１０４からロードパルスを発生し得る
ように、該アンド回路１０４を動作可能状態に設定する
。

音色選択装Ｒｆ２は、更に各種の楽音制御用操作子１１
６を含んでおり、この操作子１１６の操作子に応じてパ
ラメータ発生回路１１７が所定の音色パラメータを発生
する。音色パラメータメモリ１０５から読み出されたフ
ィルタ制御用の音色パラメータＴＰ５以外のパラメータ
データ及びパラメータ発生回路１１７から出力されたパ
ラメータのうち所定のものが音色パラメータＴＰ１．τ
Ｐ２．ＴＰ４として楽音信号発生部１１、制御回路１３
、外部記憶装置２０に夫々供給される。これらの音色パ
ラメータＴＰ　ｔ　、ＴＰ２　、ＴＰ４はＴＰ３と同様
にシリアルデータ形式で供給するようにしてもよい。

尚、第１０図では音色選択装置１２をディスクリート回
路によって構成するように示されているが、これに限ら
ず、マイクロコンピュータ方式によって処理してもよい
。その場合、鍵盤部９及びキーアサイナ１０（第１図）
も併せてマイクロコンビエータ方式で処理することが可
能である。

第８図に戻ると、音色パラメータＴＰ３のシリアルデー
タＰＤはシフトレジスタ９８に入力される。シフトレジ
スタ９８は１０ステージであり、クロックパルスφによ
ってシリアルデータＰＤの時分割タイムスロットに同期
してシフト制御を行なう。タイミングパルスＰＥはラッ
チ回路９９のロード制御人力りに与えられる。シフトレ
ジスタ９８の各ステージ出力がラッチ回路９９にパラレ
ル（入力されておシ、タイミングパルスＰＥが供給され
九とき、該各ステージ出力信号の状態がラッチ回路９９
にラッチされる。シリアルデータＰＤとタイミングパル
スＰＥの関係は第１１図のよりになっているため、シフ
トレジスタ９８の第１、第２ステージにチャンネル；−
ドＣＨが入力、第３、第４、第５ステージにフィルタイ
ネーブル信号ＦＥ５．ＦＩ２．ＦＥｌが入力、第６乃至
第１０ステージに音色コードＴＣが入ったときタイミン
グパルスＰＫが供給され、これらのデータがラッチ回路
９９に確実にラッチされるようになりている。

ＲＡＭ１００は各フィルタチャンネルｃｈｊ〜ｃｈ４に
対応して音色；−ドＴＣを記憶するためのものであＪ、
ＲＡＭ１１５は各フィルタチャンネルｃｈｌ〜ｃｈ４に
対応してフィルタイネーブル信号Ｆｇｌ〜ＦＥ３を記憶
するためのものである。ＲＡＭ１ＱＱ及び１１８は各チ
ャンネルｃｈ［〜ｃｈ４に対応する記憶位置（アドレス
）を有している。ＲＡＭ１００，１１８の書込み制御人
力ＷにはタイミングパルスＰＥを遅延フリップフロップ
１１９で遅延した信号が与えられる。書込みアドレス指
定入力ＷＡＤにはラッチ回路９９にラッチされたチャン
ネルコードＣＨが与えられる。

ＲＡＭ　１００のデータ入力にはラッチ回路９９にラッ
テされた音色コードＴＣが入力される。ＲＡＭ１１８の
データ入力にはラッチ回路９９にラッチされたフィルタ
イネーブル信号ＦＥ１〜ＦＥ３が入力される。ラッチ回
路９９に新しいデータＴＣ。

ＦＥ１〜ＦＥ３　、ＯＨが取込まれた直後にＲＡＭ１０
０．１１８が書込みモードとな力、この新しいチャンネ
ルコードＣＨによって指定され念アドレスに音色コード
ＴＣ及び信号ＦＦ：１〜ＦＥ３を夫々書込む。このよう
にして、音色選択操作が行なわれる毎に（データＰＤ、
ＰＫが与えられる毎に）ＲＡＭ１００及び１１８にデー
タが書込まれ、最終的に、各フィルタチャンネルＣｈ１
〜ｃｈ４に対応して選択された音色の音色コードＴＣが
ＲＡＭ１００に夫々記憶されると共に、各フィルタチャ
ンネルｃｈ１〜ｃｈ４に対応して選択された音色のフィ
ルタイネーブル信号ＦＥ１〜ＦＥ３がＲＡＭ１１８に夫
々記憶される。

ＲＡＭ　１Ｑ　Ｑの読今出しアドレス指定人力ＲＡＤＫ
は各チャンネルｃｈ１〜ｃｈ４のチャンネル選択コード
Ｋｃｈがタイミング信号発生回路４０から時分割的に与
えられる。ＲＡＭ１１８の読み出しアドレス指定人力Ｒ
ＡＤには同じく回路４０からチャンネル選択コードＳｃ
ｈが時分割的に与えられる。ｇＡＭｌｏＯ，１１８は読
み出しを行なっている最中でも書き込みを行なうことが
できるタイプのものである。チャンネル選択コードＫｃ
ｈは第９図のに欄に示すように各チャンネルｃｈ１〜ｃ
ｈＪを示すコード信号が１チヤンネルにつき１２０タイ
ムスロツト幅で時分割的に生じるものである。ＲＡＭ１
００はこのコードＫｃｈに従って各チャンネルＣｈ１〜
ｃｈ４の音色コードＴＣを時分割的に読み出す。一方、
チャンネル選択コードＳＣｈは第９図のＦ’Ｓ［に示す
ように各チャンネルＣｈ１〜ｃｈ４を示すコード信号が
１チヤンネルにつき冴タイムスロット幅で時分割的に生
じるものである。ＲＡＭ１１８はこのコードＳｃｈに従
って各チャンネルＣｈ１〜ｃｈ４のフィルタイネーブル
信号ＦＥｊ〜Ｆｌ、１を時分割的に！！！み出す。

ＲＡＭ１００から読み出された音色コード′ｒＣはセレ
クタ１０１の制御入力に与えられる。セレクタ１０１は
音色コードＴＣの内容に応じてフィルタ係数ＲＯＭ９７
から読み出されたフィルタ係数を選択する。フィルタ係
数ＲＯＭ９７は、音色選択装置１２で選択可能な各種音
色に対応してフィルタ係数の組を予じめ記憶したもので
ある。前述の通り、１音色に対応する１ｍのフィルタ係
数は１５個のフィルタ係数Ｋｌ”−に１５から成り、１
個のフィルタ係数が８ビツトであるため１組のフィルタ
係数は１２０ビツトのデータである。５ビツトの音色コ
ードＴＣによって選択可能な音色数はｎ種類であるため
、ＲＯＭ９７には例えば３２組のフィルタ係数が大々記
憶されている。タイミング信号発生回路４０から発生さ
れたフィルタ係数読み出し用の同期パルスＫＳＹＮＣが
ＲＯＭ９７に供給される。ＲＯＭ９７は、同期パルスＫ
ＳＹＮＣＫ４とづき所定のタイミングで、１２０ビツト
から成るフィルタ係数の組を時間的にシリアルに１ビツ
トづつ順次読み出し、かつこのシリアル読み出しを全音
色に関して同時に並列的に行なう。並列的に読み出され
た各組のシリアルフィルタ係数データの各々の状態は前
述の第７図（ａ）のようになっている。

ＲＯＭ９７から読み出された各音色毎のフィルタ係数の
シリアルデータはセレクタ１０１に入力される。セレク
タ１０１はＲＡＭ１００から時分割的に与えられ次音色
コードＴＣに従って１組のシリアルフィルタ係数データ
を選択する。１チヤンネルに関する音色コードＴＣがセ
レクタ１０１に与えられる１２０タイムスロツトの時間
幅に同期して、ＲＯＭ９７では１２０ビツト分の１組の
フィルタ係数のシリアル読み出しが繰返し行なわれるよ
うになっている。一方、ＲＡＭ１００から読み出される
音色コードＴＣの内容はチャンネル選択コードＫｃｈに
応じて１２０タイムスロツト毎に時分割的で変化する。

従って、各フィルタデヤンネルｃｈｊ〜ｃｈ４に対応し
て選択された音色に対応する４組のフィルタ係数のシリ
アルデータが１２０タイムスロツト毎（時分割でセレク
タ１０１から出力される。このセレクタ１０１から出力
されたシリアルフィルタ係数データのチャンネル状態は
第９図のに欄に示すものと同一である。

セレクタ１０１の出力はセレクタ１２０の入力人に与え
られる。セレクタ１２０の他の入力Ｂには外部記憶装置
２０（第１図）から読み出されたフィルタ係数のシリア
ルデータＫＯが端子Ｔ５ｔニー介して与えられる。この
シリアルフィルタ係数データＫＯのシリアルデータ形式
はセレクタ１０１から出力されるものと全く同じでアク
、４チャンネルｃｈ１〜ｃｈ４分のシリアルフィルタ係
数データが第９図のに欄に示すように時分割多重化され
たものでおる。セレクタ１２００Ｂ選択制御入力ＳＢに
はフィルタ係数切換スイッチ２１（第１図）の出力信号
ＫＳが端子で４を介して与えられてお夕、Ａ選択制御人
力ＳＡＫはこの信号ＫＳを反転したものが与えられる。

従って、スイッチ２１のオンま之はオフに厄じて外部記
憶装置２０の出力またはセレクタ１０１の出力（すなわ
ちＲＯＭ９７の出力）の一方が選択される。スイッチ２
１がオンのとき信号ＫＳが１”となり、セレクタ１２０
のＢ入力を介して外部からのデータＫＯが選択される。

スイッチ２１がオフのときまたはスイッチ２１が端子Ｔ
４に接続されていないとき信号ＫＳが“Ｏ”となり、Ａ
入力を介して内部の係数データが選択される。こうして
セレクタ１２０で選択されたシリアルフィルタ係数デー
タにはライン９６を介して極フィルタ４２の１段目のフ
ィルタユニットＬ１に入力される。

フィルタ係数外部記憶装置２０は、ディジタルフィルタ
部１４の内部に設けられるフィルタ係数ＲＯＭ９７と同
様な構成でおってもよいが、キーオン信号ＫＯＮにもと
づき時間的に変化するフィルタ係数を供給するような構
成であってもよい。

後者のタイプの外部記憶装置２０の一例が第丘図に示さ
れている。第ｎ図において、フィルタ係数メモリ１２１
は、１音色につき複数組のフィルタ係数を複数種類の音
色に対応して夫々予じめ記憶したもので、音色選択装置
１２（第１図、第１０図）から与えられる音色パラメー
タＴＰ４に従って成る１音色に対応する複数組のフィル
タ係数を選択し、選択したフィルタ係数をアドレス信号
発生回路１２２から与えられるアドレス信号ＡＤＲ３に
応じて時間経過に従って１組づつ順次読み出す。

アドレス信号発生回路１２２は、キーアサイナ１０（第
１図）から与えられるキーオン信号ＫＯＨにもとづき時
間的にその値が変化するアドレス信号ＡＤＲ８を発生し
、かつ、このアドレス信号ＡＤＲ８ｏ時間的変化のパタ
ーンを音色パラメータＴＰ４に応じて制御する。

アドレス信号発生回路１２２におけるアドレス信号ＡＤ
Ｒ８の発生例を第１３図に示す。キーオン信号ＫＯＮの
立上りに同期してアドレス信号ＡＤＲ３の値が「０」に
リセットされ、所定のアタックレートに従って該信号Ａ
ＤＲ３の値が「０」。

「Ｂ　、ｒ２Ｊ−と順次増大していく。アドレス信号Ａ
ＤＲ８の値が所定のサスティン値Ａｓに違すると、その
増数が停止し、サスティン値Ａ、を維持する。やがてキ
ーオン信号ＫＯＮが立下ると、所定のデイケイレートに
従って該信号ＡＤＲ３Ｏ値が「ｈｓＪ　、ｒｈｓ＋１」
、ｒＡｓ＋２Ｊ−、と贋次増大する。そして、最終値ｒ
ＮＪに達すると増大が停止し、キーオン信号ＫＯＨに応
じたアドレス信号ＡＤＲＳの時間変化が終了する。フィ
ルタ係数メモリ１２１において１音色に対応して記憶さ
れているフィルタ係数の組数はＮ組であシ、アドレス信
号ＡＤＲ８の値ｒＱＪ乃至ｒＮ　−Ｉ　Ｊに応じて各組
のフィルタ係数が順次読み出される。

尚、第１３図において、アタックレート、デイケイレー
ト、サスティン値Ａｓは音色パラメータＴＰ４に応じて
可変設定される。

尚、各フィルタチャンネルｃｈ［〜ｃｈ４ｔｃｌＩ当て
られる音色種類は予じめ判かっているので、選択された
音色がどのフィルタチャンネルｃｈ１〜ｃｈ４に属する
のかは音色パラメータＴＰ４の内容から自ずと判明する
。従って、フィルタ係数メモリ１２１では、各チャンネ
ルｃｈ１〜ｃｈ４に対応して選択された音色のフィルタ
係数を各チャンネルタイミングに対応して時分割で読み
出すようＫすることができる。こうして、フィルタ係数
メモリ１２１からは、１２０ビツトから成る１組のフィ
ルタ係数のデータがパラレルに、かつ、各チャンネルｃ
ｈ１〜ｃｈ４毎に時分割で読み出され、しかもその１組
のフィルタ係数はアドレス信号ＡＤＲ３の変化に応じて
時間的に変化するものである。パラレル／シリアル変換
器１２３はメモリ１２１からパラレルに読み出された１
２０ビツトデータから成る１組のフィルタ係数を時間的
にシリアルな（１２０タイムスロツトから成る）データ
に変換する九めのものである。シリアル変換の際の基準
タイミング信号として使用するために同期パルス５ＹＮ
Ｃが利用される。こうして、外部記憶装置２０から供給
されるシリアルフィルタ係数データＫＯは、前述のよう
に、第９図のＫｍに示すようなデータ形式である。

第ｎ図に示すよ５な、時間的に変化するフィルタ係数Ｋ
Ｏを供給する記憶装置２ｏは、周波数特性が時間的に変
化する音色を実現する場合に役立つ。特に、人声音は周
波数特性が時間的に微妙に変化するので、人声音のため
のフィルタ係数を供給するのに適している。すなわち、
所望の人声音の周波数特性変化に対応するようにフィル
タ係数を供給するようにフィルタ係数メモリ１２１及び
アドレス信号発生回路１２２を構成すればよいのである
。尚、第１３図では、サスティン部では一定値Ａｓをア
ドレス信号ＡＤＲ３として一定のフィルタ係数が読み出
されるようにしているが、これに限らず、サスティン部
においてもアドレス信号ＡＤＲ８の値を微妙に変化させ
るようにしてもよい。例えば、サスティン部においてア
ドレス信号ＡＤＲ８Ｏ値を微妙に周期的に変化させ、フ
ィルタ係数が僅かに周期的に変化するよりにするのも効
果的である。

ｆｓ８図に戻ると、ＲＡＭ１１８から読み出されたフィ
ルタイーネーブル信号ＦＥ１〜ＦＥ３は、入力制御回路
３７のアンド回路８３〜８５及び出力制御回路３９のア
ンド回路１２４，１２５，１２６に夫々入力される。ア
ンド回路８６〜８５のうちそこに入力されたフィルタイ
ネーブル信号ＦＥ１〜ＦＥ３が＃１“となっているもの
が動作可能となり、それに対応するシリアル楽音信号（
Ｓｌ−Ｓ３のうちいずれか工乃至複数）が選択されてシ
リアル加算器８６に入力される。前述の通り、几ＡＭｊ
１８から読み出されたフィルタイネーブル信号ＦＢ１−
ＦＥ３のチャンネルｃｈ１〜ａｈ４のタイミングは第９
図のＦＳ＠に示すようなシリアル楽音信号８１〜Ｓ３の
チャンネルタイミングに一致している。従って、各フィ
ルタチャンネルｃｈｊ〜ｃｈ４に対応して設定さｎてい
る組合せで各サブ系列のシリアル楽音信号３１〜８３が
選択される。

シリアル加算器８６の詳細について説明すると、加算器
１２７においてアンド回路８４から与えられるシリアル
楽音信号Ｓ２とアンド回路８５から与えられるシリアル
楽音信号Ｓ３とを加算し、この加算器１２７の出力信号
とアンド回路８６から与えられるシリアル楽音信号Ｓ１
とを加算器１２８で加算する。加算器１２７，１２８は
共に、キャリイ人力Ｃｉを有するフルアダーであり、自
己のキャリイ出力ＣＯ＋１がアンド回路１２９，１３０
を介してキャリイ人力Ｃ，に夫々入力されるようになっ
ている。キャリイアウド信号が生じた加算タイミングと
キャリイ出力ｃｏ４−ｔから信号＃１″が出力されるタ
イミングとの間には１タイムスロツトの時間遅れがある
ものとする。第０図（ｂ）に示したようにシリアル楽音
信号８１〜Ｓ３においては上位ビットのデータはどより
遅いタイムスロットに割当てらｎているう従って、１タ
イムスロツト遅れて出力ＣＯ＋１から出力されたキャリ
イアウド信号をキャリイ人力Ｃ１＃こ加えることにより
、キャリイアウド信号を１ビツト上位のデータに加算す
ることができる。アンド回路１２９，１３０の他の入力
にはタイミング信号発生回路４０から発生されたタイミ
ング信号ＳＨを遅延回路１３１で１タイムスロツト遅延
した信号をインバータ１３２で反転したものが与えられ
る。第９図に示すようなタイミング信号ＳＨはＷ、２４
．ｉ４８゜第７２．第９６タイムスロツトで夫々“１“
　トする信号であり、これを１タイムスロツト遅延した
遅延回路１６１の出力信号は舅２５．第４９．第７３、
第１タイムスロツトで夫４　／／　１　／／となる。

一方、シリアル楽音信号Ｓ、〜Ｓ、は第６図（ｂ）のよ
うであるため、各チャンネルｃｈ１〜ｃｈ４のシリアル
楽音信号の最下位ビット（ＬＳＢ）のタイミングで遅延
回路１６１の出力信号が“１″となυ、インバータ１３
２の出力は“０“となる。

その結果、各チャンネルｃｈ１〜ｃｈ４毎のシリアル加
算において、最下位ビット（ＬＳＢ）のタイムスロット
において別のチャンネルのサインピッ）（ＳＢ）の演算
によって生じたキャリイアウド信号がキャリイ入力Ｃ１
に与えられるのを禁止することができる。

一方、出力制御回路６９のアンド回路１２４〜１２６の
他の入力には制御コードＣ２が入力されている。ゼロフ
ィルタ４６の出力信号ｚｏをこのディジタルフィルタ回
路部ｆｉＤＦｃの出力楽音信号として使用する場合には
、制御コードＣ１，Ｃ２のうちＣ２が必らず＃１″とな
るように定められている。従って、ゼロフィルタ４３の
出力信号ｚ。

を出力楽音信号として使用する場合アンド回路１２４〜
１２６が常時可能化され、フィルタイネーブル信号Ｆ’
Ｅ１〜ＦＥ３の値に応じて咳アンド回路１２４〜１２６
の出力が＃１＃または＃０＃となるっこのアンド回Ｉ！
８１２４〜１２６の出力はアンド回路９０，９１．９２
に別々に入力される。

一方アンド回路１２４〜１２６の出力信号を反転した信
号がアンド回路１３３，１３４，１３５に別々に入力さ
几てセリ、各アンド回＄１３３〜１３５の他め入力には
各サブ系列のシリアル楽音信号Ｓ、−Ｓ３が別々に入力
さｎる。アンド回路９０と１３３の出力はオア回路１６
６を介して出力端子０１に与えられ、アンド回路９１と
１６４の出力はオア回路１３７を介して出力端子Ｏ２に
与えられ、アンド回路９２と１３５の出力はオア回路１
３８を介して出力端子０３に与えられる。

ゼロフィルタ４３の出力信号２ｏを出力楽音信号として
使用する場合、フィルタイネーブル信号ＦＥ１〜ＦＥ３
が／／　ｌ　ｌ／となるチャンネルタイミングに対応し
てゼロフィルタ４３から出力された信号Ｚｏが、′１＃
となっている信号ＦＢ１　〜ＦＢ３に対応するアンド回
路９０，９１．９２を介して各サブ系列に対応する出力
端子０１　＋　０２　＊０３に分配される。その場合、
フィルタイネーブル信号ＦＥ１〜ＦＥ３が“０“となっ
ているサブ系列に対応するアンド回路１３３．１３４，
１３５が可能化され、フィルタを通らないシリアル楽音
信号Ｓ！〜８３が出力端子０１　＊　０２　＋　０３に
導かれる。つまり、ゼロフィルタ４３の出力信号Ｚ。

が分配されなかった出力端子Ｏ１〜０３に入力楽音信号
５ｌ−Ｓ、がそのまま導かれる。

一方、ゼロフィルタ４６の出力信号Ｚｏを出力楽音信号
として使用しない場合は、コードＣ２が＃ａ＃であり、
アンド回路１６６〜１６５が常時可能化されると共に、
アンド回路９０〜９２が常時不能化され、すべての出力
端子０１−０３に入力楽音信号８１〜Ｓ３がそのまま導
かれる。

第８図における極フィルタ４２及びゼロフィルタ４３は
第４図及び第５図に示したものと同じものを用いること
ができる。ところで、第４図、第５図では基本構成のみ
が示されており、シリアルフィルタ係数データＫを並列
データに変換して各ユニットＬ１〜Ｌ１２の乗算器６４
．６８・・・８２及びゼロフィルタ４２の各乗算器７３
，７４．８１に分配するための回路及び複数チャンネル
ｃｈ１〜ｃｈ４に関する時分割的フィルタ演算を可能に
する回路及びシリアルフィルタ演算を可能にする回路等
については図示を省略しである。そこで、第４図に示す
ような基本構成から成る極フィルタ４２のフィルタユニ
ツ）Ｌｌ乃至Ｌ１２の詳細例につき第１４図を参照して
説明し、その次にゼロフィルタ４３の詳細例につき説明
する。

第１４図は極フィルタ４２の１段目のフィルタユニツ）
Ｌｌの詳細例を示したものである。他のフィルタユニッ
トＬ２乃至Ｌ１２もこれと全く同一もしくはほぼ同一構
成である。第９図の加算器６１．６２．６３及び遅延回
路６５，６６．６７に相当する回路は第１４図でも同一
符号が付しである。また第４図の乗算器６４に相当する
回路部分は第１４図では同一符号を用いて包括的に示し
である。

タイミング信号ＫＬ、ＬＤ、ＳＨを利用してシリアルフ
ィルタ係数データＫをパラレル変換し、乗算器６４に分
配する係数分配回路１３９は第４図では省略されていた
が第１４図では図示されている。この回路１６９につき
、まず説明する。尚、図において１タイムスロツトの遅
延を行なう遅延回路はｌ’−ＤＪなる記号を記したブロ
ックＩこよって表示するものとし、特に説明を要する場
合を除き個々の１タイムスロット遅延回数の参照番号は
省略する。係数分配回路１６９は遅延回路列１４０゜１
４２．１４３とラッチ回路１４１及びフィルタ係数記憶
装置１４４を含んでいる。８個の１タイムスロット遅延
回路を縦続接続した遅延回路列（すなわち８ステージの
直列シフト並列出力型シフトレジスタ）１４０と、この
遅延回路列１４０の各遅延回路出力を夫々入力した８個
の１ビツト型ラッチ回路から成るラッチ回路１４１は、
シリアルフィルタ係数データＫをパラレル変換するため
のものである。遅延回路列１４０（こはシリアルフィル
タ係数データＫが入力される。このデータには各遅延回
路で順次シフトされて８タイムスロツト後１こ次段のフ
ィルタユニットＬ２に与えられろ。ラッチ回路１４１の
各ラッチ制御人力りにはタイミング信号ＫＬが与えられ
ており、この信号ＫＬが＃１”のとき遅延回路列１４０
の各遅延回路の出力を各ラッチ回路にラッチする。尚、
この例ではラッチ回路１４１の出力タイミングはラッチ
タイミングから１タイムスロツト遅れるものとする。１
４２及び１４６は１４０と同様に８個の１タイムスロッ
ト４延回路をａｉ’ｙ接続した遅延回路列（直列シフト
並列出力型シフトレジスタ）である。遅延回路列１４２
にはタイミング信号ＬＤが入力さ几、１４６にはタイミ
ング信号ＳＨが入力される。これらの信号ＬＤ、ＳＨは
遅延回路列１４２．１４３の各ｉｐ延回路で、順次遅延
され、８タイムスロツト後に次段のフィルタユニットＬ
２に与えられる。

遅延回路列１４０，１４２．１４．５及びラッチ回路１
４１と同様の回路は他のフィルタユニットＬ２乃至Ｌ１
２Ｊこも設けらｎている。従って、シリアルフィルタ係
数データに１　タイミング信号ＬＤ、ＳＨは各フィルタ
ユニットＬ１乃至Ｌ１２で８タイムスロツトずつ順次遅
延される。一方、タイミング信号ＫＬは遅延されること
なく各フィルタユニツ）Ｌｌ乃至Ｌ１２１こ同時に供給
される。

また、極フィルタ４２の最終段のフィルタユニットＬ１
２から出力されたデータに１信号ＫＬ、ＫＤ。

ＳＨはライン９５．９４（第８図）を介してゼロフィル
タ４３に入力されろ。後述するように、ゼロフィルタ４
６の３つの乗算器７５，７４゜８１（第５図）に対応し
て第１４図の係数分配回路１３９（遅延回路列１４ＣＩ
、１４２，１４３、。

ラッチ回路１４１、記憶装置１４４）と同様の回路が設
けられており、ライン９５．９４から入力されたデータ
に１タイミング信号ＬＤ、８１（はゼロフィルタ４６の
３段の演算段で夫々８タイムスロツトずつ順次遅延され
る。また、タイミング信号；（Ｌは遅・・舅さｎろこと
なく、ゼロフィルタ４６の各演算段に同時に供給さｎる
。

タイミング信号発生回路４０（第８図）からう・ｆン９
５を介して１段目のフィルタユニットＬ１に与えられる
各タイミング信号！（Ｌ、ＬＤ、ＳＨのパルス発生タイ
ミングは前述の通り第９図のようになっている。またセ
レクタ８７（Ｋ８図）から１段目のフィルタユニットＬ
１に与えられるシリアル楽音信号Ｂ′Ｓのチャンネルタ
イミング、及びセレクタ１２０（第８図）からライン９
６を介してユニットＬ１に与えられるシリアルフィルタ
係数データにのチャンネルタイミングも第９図の通りで
ある。

第９図から明らかなように、１チャンネル分のフィルタ
係数データにのシリアル送出を完了した亘（支）にタイ
ミング信号ＫＬが発生される０第７図（ａ）に示すよう
に１チャンネル分のシリアルフィルタ係数データには後
段の演算段（乗算器８１゜７４．７３、フィルタユニッ
トＬ１２〜Ｌ１）に対応するもの（Ｋｎ　ａ　Ｋｌａ　
＊・・・Ｋ１）から順に送出される。従って、タイミン
グ信号ＫＬが発生したとき、個々の極フィルタユニット
Ｌ１乃至Ｌ１２及びゼロフィルタ演算段に対応する８ビ
ツトのフィルタ係数に、〜に４は、各々に対応する所定
の演算段の遅延回路列（第１４図の１４０に相当するも
の）に丁度入っており、これらが各演算膜内のラッチ回
路（第１４図の１４１に相当するもの）（こ夫々ラッチ
される。こうして、シリアルフィルタ係数データＫが夫
々所定のフィルタユニツ）Ｌｌ乃至Ｌ１２及びゼロフィ
ルタ演算段において並列データに、〜に工に変換される
。この並列データは次のラッチタイミングが到来するま
でラッチ回路（第１４図では１４１）で保持される。例
えば、第９図（こ示す２１！１サンプリング周期の第２
３タイムスロツトでタイミング信号ＫＬが発生したとき
はチャンネルｃｈ４のフィルタ係数データが各ユ二ツ）
Ｌｌ乃至Ｌ１２及びゼロフィルタ演算段のラッチ回路（
ｉｌＪ図の１４１）ｊこ夫々ラッチされ、次に第２サン
プリング周期の第４７タイムスロツトでタイミング信号
ＫＬが発生するまでチャンネルｃｈ４のフィルタ係数が
保持される。従って、ラッチ回路１４１から出力される
フィルタ係数のチャンネルｃｈｌ乃至ｃｈ４ｉ示すと、
菓９図のＫＤのようになる。

第１４図において、フィルタ係数記憶装置１４４は各チ
ャンネルｅｈ１乃至ｃｈ４のフィルタ係数を夫々記憶し
、これらを各チャンネルのシリアル楽音信号ＦＳのタイ
ミング（こ合わせて乗算器６４に供給するためのもので
ある。フィルタ係数記憶装置１４４は、フィルタ係数の
各ビットに対応する８個のシフトレジスタＳＲ１乃至Ｓ
Ｒ８から成る。８ビツトから成るフィルタ係数の各ビッ
トをラッチした各ラッチ回路１４１の出力は、各々に対
応するシフトレジスタＳＲ１乃至ＳＲ８のＫＤｉ入力に
加えられる。シフトレジスタＳＲＩ乃至ＳＲ８のうちＳ
ＲＩがフィルタ係数の最下位ビット（ＬＳＢ）に対応し
、ＳＲ７が係数の最上位ピッ）　（Ｍ　Ｓ　Ｂ　）に対
応し、ＳＲ８がサインビット（ＳＢ）ｌこ対応する。尚
、８ビツトのフィルタ係数データはサイン・マグニチュ
ード形式で表わすものとし、下位７ビツトでフィルタ係
数の絶対値を表わし、その上位のサインピッ）（ｓＢ）
で係ａの正負符号（“０″のとき正、”１″のとき負）
を表わす。係数の最上位ピッ）（ＭＳＢ）すなわちシフ
トレジスタＳＲ７に対応するビットの重みが１０進数の
０．５であるとする。

フィルタユニットＬ１に入力されたタイミング信号ＳＨ
及びＬＤはシフトレジスタＳＲ１のＳＨｉ入力及びＬＤ
ｉ入力に夫々入力されろ。また、遅延回路列１４２及び
１４−３でこれらの信号ＬＤ。

ＳＲを順次遅延したものがシフトレジスタＳＲ２乃至Ｓ
Ｒ８のＳＨｉ入力及びＬＤｉ入力１こ夫々入力きれろ。

尚、遅延回路列１４２．，１４３における５段目の遅延
回路１４５，１４６はどのレジスタにも入力されないが
、これは乗算器６４（こおける後述の演算時間遅れに合
わせるために設けられたものである。

シフトレジスタＳＲ１乃至ＳＲ８の各々は８ｇ１５図に
示すよう１こ構成′２！れている。１タイムスロツトの
遅延時間をもつ４つの遅延回路１４７，１４８．１４９
，１５０によって４ステージのシフトレジスタが構成さ
れている。ＫＤｉはデータ入力であり、ＬＤｉは新デー
タ取り込み制御入力、ＳＨｌはシフト制御入力である。

ＫＤｊ入力に与えられた新データは、ＬＤｉ入力とＳＨ
ｉ入力の両方に信号”１″が与えられたときアンド回路
１５１及びオア回路１６０を介して１ステージ目の遅延
回路１４７に取り込まれる。ＳＨｉ入力の信号が“０″
のとき、この信号を反転したインバータ１６４の出力が
１１＃であり、ホールド用のアンド回路１５６．１５５
，１５７，１５９が可能化されて各遅延回路１４７，１
４８，１４９，１５０の出力が該アンド回路１５３，１
５５，１５７，１５９及びオア回路１６０，１６１．１
６２，１６３を介して自己保持される。ＳＨｉ入力の信
号が”１＃のとき上記ホールド用のアンド回路１５３．
１５５゜１５７　、１５９が不能化され、シフト用アン
ド回路１５２　、１５４　、１５６　、１５８が可能化
てれる。これにより、１ステージ目の遅延回路１４７の
出力Ｑ１は２ステージ目の遅延回路１４８に、２ステー
ジ目の出力Ｑ２は３ステージ目の遅延回路１４９に、３
ステージ目の出力Ｑ６は４ステージ目の遅延回路１５０
に、４ステージ目の出力Ｑ４は１ステージ目の遅延回路
１４７に、夫々シフトされる。尚、ＬＤｉ入力の信号を
インバータ１６５で反転した信号がアンド回路１５２に
入力されており、析データを１ステージ目の遅延回路１
４７に取り込むときは４ステージ目の出力Ｑ４が１ステ
ージ目１こシフトされるのを禁止している。

以上の構成によって、タイミング信号ＬＤにもとづく信
号″１”がＬＤｉ人力１こ与えられる毎に（１２０タイ
ムスロツト毎ｔこ）フィルタ係数データがラッチ回路１
４１（Ｗ、１４図）・からシフトレジスタＳＲ１乃至Ｓ
Ｒ８の１ステージ目に取込１ｔｔ。

かつタイミング信号ＳＨにもとづく信号１１″がＳＨ１
入力に与えられる毎に（２４タイ゛ムスロット毎に）各
シフトレジスタＳＲ１乃至ＳＲ８の各ステージのデータ
が次段にシフトされる。

１段目のフィルタユニットＬ１のシフトレジスタＳＲ１
についてみてみると、ＫＤｉ入力を介して１ステージ目
の遅延回路１４７にラッチ回路１４１のフィルタ係数デ
ータが取込まれるのはタイミング信−ＩＬＤの発生時で
ある。すなわち、第１サンプリング周期の第２４タイム
スロツトではチャンネルｃ　ｂ　４のフィルタ係数デー
タが、第２サンプリング周期の第４８タイムスロツトで
はチャンネルｃｈ１のデータが、８ｇ３サンプリング周
期の第７２タイムスロツトではチャンネルｃｈ２のデー
タが、第４サンプリング周期の第９６タイムスロツトで
はチャンネルｃｈ３のデータが、夫々１ステージ目に取
込まれるら第９図のＬＤ及びΩ及びＬｌのＳＲ１参照）
。タイミング信号ＬＤの１周期の間にタイミング信号Ｓ
Ｈが５回発生するので、シフトレジスタ８Ｒ１における
シフトは５回行なわする。従って、第１サンプリング周
期の第２４タイムスロツトで１ステージ目の遅延回路１
４７＃こ取り込んだチャンネルｃｈ４のデータは、第４
８．７２，９６．２４タイムスロツトで信号ＳＨが発生
する毎に（第９図のＳ　Ｈ参照）、２ステージ目、３ス
テージ目、４ステージ目、エステージ目と！！負にシフ
トされ、次に第２サンプリング周期の第４８タイムスロ
ツトでチャンネルｃｈｉのデータが１ステージ目の遅延
回路１４７に取込まれるとき、先に取込んだチャンネル
ｃ　ｂ　４のデータは２ステージ目の遅延回路１４８に
シフトされる。こうして、シフトレジスタＳＲ１の各ス
テージ（遅延回路１４７〜１５０）に各チャンネルｃｈ
１乃至−ｈ４のフィルタ係数データが順次取込″１れる
。タイミング信号ＬＤの４周期すなわち５サンプリング
周期で、シフトレジスタＳＲ１における各チャンネルｃ
ｈ１乃至ｃｈ４のフィルタ係数データの書替えが１通り
完了する。そして、この書替えは５サンプリング周期毎
に繰返し行なわれる。以上のような制御によって、１段
目のフィルタユニットＬ１のシフトレジスタＳＲ１の各
ステージ（遅延回路１４７〜１５０）の出力Ｑ１゜Ｃ２
、Ｃ３、Ｃ４に現われるフィルタ係数のチャンネルｃｈ
１乃至ｃｈ４は、第９図のＬｌのＳＲ１に示すように変
化する。

第１４図に戻ると、フィルタユニットＬ１における他の
シフトレジスタＳＲ２乃至ＳＲ８のＳＨ１入力及びＬＤ
ｉ入力にはシフトレジスタＳＲ１のＳＨｉ入力及びＬＤ
ｉ入力入力前わる信号ＳＨ及びＬＤを夫々順次１タイム
スロツトづつ遅延した信号が加わる。従って、これらの
シフトレジスタＳＲ２乃至ＳＲ８における各ステージの
出力Ｑ１〜Ｑ４の変化のパターンは第９図のＬｌのＳＲ
１に示したシフトレジスタＳＲＩのそれと同じだが、そ
の変化のタイミングが順次１タイムスロツトづつ遅れた
ものとなる。但し、シフトレジスタＳＲ５とＳＲ６との
間には余分の遅延回路１４５，１４６が設けられている
のでシフトレジスタＳＲ６における変化のタイミング（
シフトタイミング）はＳＲ５のそれよりも２タイムスロ
ツト遅れる。こうして、１つのフィルタユニット（ごつ
き合計８タイムスロツトの遅れを出しながら各シフトレ
ジスタＳＲ１乃至ＳＲ８の変化タイミング（シフトタイ
ミング）が順次ずれてゆく。

ｉＬＪ図のフィルタユニットＬ１においては、シフトレ
ジスタＳＲ１乃至ＳＲ８の出力Ｑとして４ステージ目の
出力Ｑ　４　（菌１５図参照）が取り出され、乗算器６
４に入力される。

さて、順向入力端子ＦＳ−ＩＮ（ＦＳｉ）から入力てれ
たシリアル楽音信号ＦＳはインバータ１６６で反転され
て、加算器６１のＢ入力に与えられる。刃口算器６１は
全加算器であり、遅延回路６６を介して次段のフィルタ
ユニットＬ２からフィードバックされる楽音信号がＡ入
力に与えられる。Ｃ０＋１はキャリイアウド出力であり
、キャリイアウド信号が生じた加算タイミングとこの出
力Ｃａ＋＋ｆと信号″″１＃が出力されるタイミングと
の間には１タイムスロツトの時間遅れがあるものとする
。キャリイアウド出力Ｃ６＋、の出力信号はオア回路２
を介して加算器６１のＣｉ大入力与えられる。第６図（
ｂ）に示したようにシリアル楽音信号ＦＳにおいては上
位ビットのデータはどより遅いタイムスロットに割当て
られている。従って、１タイムスロット遅れで出力Ｃｏ
−）−＋から出力されたキャリイアウド信号をＣｔ大入
力加えることによシ、キャリイアウド信号を１ビツト上
位のデータ１こ加算することができろ。オア回路２の他
の入力には遅延回路列１４３の１段目の遅延回路１６７
から出力される信号５ｆ（１が与えられろ。この信号Ｓ
Ｈ１は第９図１こ示すように発生するタイミング信号Ｓ
Ｈ’ｔｌタイムスロット遅延させたものであり、第２５
．第４９．第７３及び第１タイムスロツトにおいて１１
となる信号である。一方、入力端子ＦＳ−ＩＮ　（ＦＳ
　ｉ　）に入力されるシリアル楽音信号ＦＳは第６図（
ｂ）のようであるため、各チャンネルｃｈ１乃至ｃｈ４
のシリアル楽音信号の最下位ピッ）（ＬＳＢ）のタイミ
ングに対応して信号ＳＨＩが“１”となることになり、
加算器６１では最下位ビット（ＬＳＢ）のタイミングで
繰返し＠ｌ”が加算される。この操作は、入力端子Ｆ　
Ｓ　−Ｉ　Ｎから加Ｘ器６１のＢ入力番こ与えられる楽
音信号ＦＳを負の値に変換するためのものである。すな
わち、楽音信号ＦＳをインバータ１６６で反転し、その
最下位ピッ）（ＬＳＢ）に１を加算することにより、２
の補数形式の負の値に変換する操作が行なわれている。

尚、入力端子ＦＳ−ＩＮに与えられる楽音信号ＦＳも負
の値は２の補数形式で表わされているものとする。従っ
て、楽音信号ＦＳが負の値のときは、上記インバータ１
６６及び信ｇＳＨ１による２の補数化操作によって実質
的番こ正の値１こ変換されることになる。こうして、加
算器６１では、逆向入力端子ＢＳ−ＩＮ及び遅延回路６
６を介してＡ入力に与えられるフィードバックされた楽
音信号の振幅データから順向入力端子ＦＳ−ＩＮに与え
られた楽音信号の釡幅データを減算する操作が行なわれ
る。

加算器６１の出力は遅延回路１６８に入力されると共に
ラッチ回路１６９のデータ入力に与えられる。加算器６
１と遅延回路１６８との間に示された入カポインドＰ１
から後述のオア回路２０２の出力側に示された出カポイ
ンドＰ６ｔでの部分が乗算器６４に相当する。

フィードバック楽音信号と入力楽音信号ＦＳとの差を示
す加算器６１の出力信号は遅延回路１６８で２４タイム
スロツト遅延され、υシ他オア回路６に与えられる。排
他オア回路３の出力は加算器４のへ入力に与えられる。

遅延回路１６８、ラッチ回ＩＮｒ１６９、排他オア回路
６及び加算器４は、２の補数形式で表わされた加算器６
１の出力信号をサイン・マグニチュード（サインビット
と絶対値）形式に変換するためのものである。

ラッチ回路１６９のラッチ制御人力りにはタイミング信
号ＳＨが入力される。信号ＳＲが発生する第２４タイム
スロツトまたは第４８、第７２、第９６タイムスロツト
では、加速器６１からはサインビット（ＳＢ）を表わす
信号が出力されている（第６図（ｂ）参照）。従って、
サインピッ）（ＳＢ）の値がラッチ回路１６９にラッチ
される。このラッチ回路１６９の出力は排他オア回路６
及びアンド回路５１こ与えられろ。例えば、第２４タイ
ムスロツトでチャンネルｃｈ１ｉこ関するサインピッ）
（ＳＢ）をラッチし、ラッチした信号を第２５タイムス
ロツトから８ｇ４８タイムスロツトまでの２４タイムス
ロツトの間該ラッチ回路１６９から出力しているとき、
第１乃至第２４タイムスロツトで加算器６１から出力さ
れたチャンネルｃｈ１に関する信号を２４タイムスロツ
ト遅延した信号が遅延回路１６８から出力てれる。従っ
て、ラッチ回路１６９から出力されるサインビット信号
と遅延回路１６８から出力される信号のチャンネルは合
致している。ラッチ回路１６９にラッチてれたサインビ
ット信号が“０″すなわち正のとき、遅延回路１６８の
出力信号は排他オア回路３をそのまま通過し、加算器４
０八入力を介してＳ出力からそのまま出力される。サイ
ンビット信号が１１１すなわち負のとき、遅延回路１６
８の出力信号は排他オア回路６で反転嘔れる。このとき
ラッチ回路１６９の出力１１”１こよってアンド回路５
が可能化され、信号ＳＨ１のタイミングでアンド回路５
から“１＃が出力され、オア回路６を介して加算器４の
Ｃｔ大入力＠１″が与えられる。この信号ＳＨ１はタイ
ミング信号ＳＲを１タイムスロット遅延した信号であり
、最下位ビットに対応している。例えば、チャンネルｃ
ｈＩに関する信号が遅延回路１６８から出力される第２
５乃至第４８タイムスロツトにおいては、第２５タイム
スロツトで信ｇＳＨ１が１１＃となり、最下位ピッ２こ
関する排他オア回路３の出力信号に対して加算器４で１
が加算てれる。加算の結果中じたキャリイアウド信号は
１タイムスロツト遅れて出力ＣＯ＋　ｔから出力され、
アンド回路７、オア回路６を介してＣｔ大入力与えられ
る。アンド回路７の他の入力には信号ＳＨＩをインバー
タ１７０で反転した信号ＳＨ１が与えられる。最下位ビ
ットの演算タイミングでは信号ＳＨ１の＠０＃によって
アンド回路７が不能化され、演算タイミングが先行する
チャンネルの最上位ビットからのキャリイアウド信号を
禁止するようにしている。排他オア回路乙における反転
と最下位ビットへの１加算とによって、２の補数で表わ
された負の値が絶対値に変換される。

以上の構成によって、加算器４の出力Ｓからは加算器６
１の出力信号を絶対値で表わした信号ＦＳ’が出力され
る。この信号ＦＳ’の状Ｌ！ｌをチャンネルｃｈ１乃至
ｃｈ４に関して示すと、第９図のＦＳ’のようであり、
入力楽音信号Ｆ’　Ｓのタイミングよυも２４タイムス
ロツト遅れている。この信号ＦＳ’は第６図（ｂ）に示
す信号ＦＳと同様に１チヤンネルにつ＠２４ビット（タ
イムスロット）のシリアルデータであり、最下位ビット
（ＬＳＢ）が先行している。

乗算器６４では、加算器４から出力された２４ビツトの
シリアルデータＦＳ’に各シフトレジスタＳＲ１乃至Ｓ
Ｒ８から出力された８ビツトのフィルタ係数を乗算する
。２４ビツトと８ビツトのシリアル乗算では普通３２タ
イムスロット分の演算時間が必要であるが、２４タイム
スロツト毎に各系列の時分割演算を行なわねばならない
ため下位８ビット分の乗算結果は切捨て、サインビット
も含めて上位２４ビット分の積を求めるようにしている
。乗算器６４は、シフトレジスタＳＲ１乃至ＳＲ７から
並列的（こ出力されるフィルタ係数の絶対値部分の各ビ
ット（こ対応する７個の乗算器部分Ｍｌ乃至Ｍ７ｆ、含
んでいる。これらの部分Ｍｌ乃至Ｍ７は順に縦続接続さ
れている。部分Ｍ４゜Ｍ５．Ｍ６１こ関しては詳細図を
省略し几が、部分Ｍ２及びＭ６と同一構成である。

各部分Ｍｌ乃至Ｍ７は部分積を求めるためのアンド回路
１７１．１７２，１７６、−０・１７４を夫々含んでお
り、各アンド回路１７１乃至１７４に各シフトレジスタ
ＳＲＩ乃至ＳＲ７から出力されるフィルタ係数の絶対値
部分の各ビットに、　、　ｋ。

・・・ｋ、が夫々入力される。また、部分Ｍｌ乃至Ｍ６
は縦続接続された遅延回路１７５，１７６゜１７７・・
・を夫々含んでおり、謔′ｎ器４の出力信号ＦＳ’をこ
れらの遅延回路１７５，１７６．１７７・・・で１タイ
ムスロツトずつ順次遅延し、各々の遅延出力を上記アン
ド回路１７２　、１７３・・・１７４に夫々印加する。

部分Ｍ１のアンド回路１７１に線遅延されていない信号
ＦＳ’が印加される。部分Ｍ２乃至Ｍ７は加算器１７１
３　、１７９　、・・・１８０を夫々含んでおり、各ア
ンド回路１７１乃至１７４で求めた部分積をこれらの加
算器１７８乃至１８０で加算する。信号ＦＳ’が各遅延
回路１７５゜１７６．１７７で順次遅延てれるので、個
々のタイムスロット毎の各アンド回路１７１方至１７４
の出力の重みは一致しており、従って加算器１７３乃至
１８０では同じ重み同士の部分積を加算することができ
る。

加算器１７８乃至１８０において、個々のビットの部分
積すなわちアンド回路１７２乃至１７４の出力はＡ入力
に夫々印加される。Ｂ入力には部分積もしくは部分積の
和がアンド回路１８１゜１８２．１８３・・・を介して
入力される。アンド回路１８１にはアンド回路１７１の
出力及びインバータ１７０の出力信号ＳＫＩが入力でれ
る。アンド回路１８２，１８３・・・には加算器１７８
．１７９・・・の出力Ｓ及び上記信号ＳＨＩを遅延回路
１８４．１８５，１８６・・・で順次遅延し光信号が加
わる。

これらのアンド回路１８１．１８２，１８３・・・は下
位の部分積を切捨てる之めのものである。各加算５１７
８，１７９．・・・１８０のキャリイアウト出力Ｃｏ−
）−ｔはアンド回路１８８　、１８９．．１９０を介し
てキャリイイン人力Ｃｉに入力てれる。アンド回路１８
８，１８９・・・１９０の他の入力には信号ＳＨＩを遅
延回路１８４　、１８５　、１８６　、、。

で順次遅延した信号が加わる。アンド回路１８８゜１８
９・・・１９０は同チャンネルに関するキャリイアウ）
！号の加算を可能にする一方で、演算タイミングが先行
する別のチャンネルの最上位ビットに関するキャリイア
ウド信号がその次のチャンネルの最下位ビットに加算さ
れないようにする九めのものである。

部分ＭＳとＭ６の間に設けられた遅延回路１９１゜１９
２　、１９３は、部分Ｍｌ乃至Ｍ５におけるアンド回路
１８１，１８２，１８３・・・及び加算器１７８．１７
９・・・の動作遅れを補償するためのものである。これ
らの部分Ｍｌ乃至ＭＳＪこおける演算動作遅れ時間の合
計（これは１タイムスロツトに満たないものである）を
遅延回路１９２でタイムスロットの変化に同期させてｌ
タイムスロットの遅れとし、かつ、これに合わせる九め
齋こ遅延回路１７５，１７６．１７７の経路に遅延回路
１９１を挿入し、遅延回路１８４，１８５，１８６・・
・の経路に遅延回路１９３を挿入しである。また、この
遅れに合わせるため、遅延回路列１４２及び１４３１こ
余分の遅延回路１４５，１４６が挿入されている。

こうして、信号ＦＳ’とフィルタ係数の絶対値部分（ビ
ットに＋　−に？　　）との積に相当するシリアルデー
タが部分Ｍ７の加算器１８０から出力される。この加算
器１８０の出力は排他オア回路１９４を介して加算器１
９５の八人力に加わる。

排他オア回路１９４及び加算器１９５は信号ＦＳ’とフ
ィルタ係数のサインビット同士の乗算結果に応じて積を
２の補数形式に変換するためのものである。フィルタ係
数のサインビット（ＳＢ）を示すデータに、はシフトレ
ジスタＳＲ８から排他オア回路１９６に入力される。信
号ＦＳ’のサインビットはラッチ回路１６９にラッチさ
れている。

このラッチ回路１６９の出力信号をシフトレジスタＳＲ
８の出力に同期させるためにラッチ回路１９７が設けら
れており、ラッチ回路１６９の出力を遅延回路列１４６
０８段目の遅延回路１９８の出力が１１″となるタイミ
ングでラッチする。このラッチ回路１９７の出力が排他
オア回路１９６の他の入力に与えられる。ラッチ回路１
９７のラッチタイミングとシフトレジスタＳＲ８のシフ
トタイミングが同じであるため、同じチャンネルに関す
るフィルタ係数のサインビットデータと信号ＦＳ’のサ
インビットデータとが同期して排他オア回路１９６に入
力されることになる。排他オア回路１９６は両者のサイ
ンビットが不一致のとき負を示す１１″を出力し、一致
しているとき正を示す１０＃を出力する。この排他オア
回路１９６の出力が”ｏ“のときつまり積のサインが正
のときは、加算器１８０の出力は排他オア回路１９４及
び加算器１９５をそのまま通過し、アンド回路１９９に
与えられる。排他オア回路１９６の出力が“１＃のとき
つまり積のサインが負のときは、加算器１８０の出力は
排他オア回路１９４で反転され、加算器１９５のＡ入力
に加わる。加算器１９５のＣ１入力には、排他オア回路
１９６の出力が１１＃のとき後述のように最下位ビット
のタイミングでアンド回路２００からオア回路２０１を
介して”１″が与えられるようになっている。どうして
、負の値の積は２の補数形式に変換されろ。

２の補数形式で表わされた積は加算器１９５からアンド
回路１９９及びオア回路２０２を介して加算器６２０八
入力に与えられる。尚、加算器１９５及び６２のキャリ
イアウド出力Ｃ０＋１のキャリイイン人力Ｃｉへの供給
を制御するアンド回路２０６及び２０４は前記アンド回
路１８８゜１８９、・・・１９０と同じ目的で設けられ
たものである。

加算器１８０の出力を入力したオア回路２０５、アンド
回路２０６、遅延回路２０７から成るループは積が全ビ
ット″０＃であるか否かを検出するためのものである。

信号ＳＨＩを７タイムスロツト遅延した信号５ｌ（８が
アンド回路２０６に加えられており、このループの記憶
内容がこの信号ＳＨ８によってリセットされる。加算器
１８０の出力が１度でも“１″１こなると、このループ
２０５，２０６，２０７に“１＃が記憶される。加算器
１８０の出力が１度も１１″にならなかったとき、すな
わち積がオール′０″のときこのループ２０５〜２０７
には“１“が記憶されず、″０″のままである。遅延回
路２０７及び排他オア回路１９６の出力がアンド回路２
０８に入力されている。積がオール“Ｏ″でなければ、
排他オア回路１９６の出力すなわちサインビットの積が
そのままアンド回路２０８を通過する。讃がオール“０
″ならば、アンド回路２０８が不能化され、排他オア回
路１９６の出力の如何にかかわらず該アンド回路２０８
の出力は０″（つまり正のサインを示す）となる。アン
ド回路２０８の出力はアンド回路２０９及びオア回路２
０２を介して加算器６２のＡ入力（こ与えられる。アン
ド回路２０９は信号ＳＨ８をインバータ２１０で反転し
た信号によってサインビットのタイミングでだけ可能化
されるようになっている。従って、アンド回路２０８の
出力が積のサインビットを示すものとなり、積がオール
１０“のときはサインビットは強制的ｔごｏ″つまり正
とされる。

乗算器６４において、２４ビツトのシリアル信号ＦＳ’
と８ビツトの係故に、〜に、とのシリアル乗算は３２タ
イムスロツトの間１こ下位桁から順に行なわれる。但し
、３２タイムスロツトのうち最初の８タイムスロツト（
下位桁の乗算を行なっているとき）は先行するチャンネ
ルに関す不上位桁の乗算を行なっているときでもｔりＤ
、この部分では後続のチャンネルの乗算結果が切捨てら
れ、先行チャンネルの演算が優先される。こうして、信
号ＦＳ’のタイミングから８タイムスロツト遅れて該信
号ＦＳ’に関する２４タイムスロツト分の乗算結果がオ
ア回路２０２を介して出力され、加算器６２の入力Ａに
与えられる。この加ズ器６２の入力Ａは信号ＦＳのタイ
ミングから見ると、丁贋３２タイムスロット遅れている
。加算器６２０入力Ｂには遅延回路６５で入力信号ＦＳ
を３２タイムスロツト遅延した信号ｄＦＳが与えられる
。

加算器６２の出力が顔向出力端子ＦＳ−ＯＵＴを経由し
て次段のフィルタユニットＬ２１こ入力すれる。次段の
フィルタユホッ）Ｌ２では、その原註入力端子（ｍｌ　
４図のＦＳ−ＩＮに相当するもの）を経由して前段のフ
ィルタユニットＬ１から与えられる楽音信号及びシフト
レジスタ（第１４図のＳＲＩ乃至ＳＲ８に相当するもの
）に記憶されたフィルタ係数等にもとづき前述と同様の
演算を行なう。ただし、各フィルタユニットＬ１乃至し
１２（こおける入力端子Ｆ”５−ＩＮと出力端子ＦＳ−
ＯＵＴとの間の楽音信号の時間遅れが３２タイムスロツ
トであるのに対して、タイミング信号ＬＤ及びＳＲの時
間遅れは８タイムスロツトでるるため、他のユニツ）Ｌ
２乃至Ｌ１２のすべてを前述のユニツ）Ｌｌと全く同一
構成とすると、乗算器（第１４図の６４１こ相当する）
におけるフィルタ係数に、〜に８と信号ＦＳ’のチャン
ネルにずれが生じてしまう。そこで、各ユニツ）Ｌｌ乃
至Ｌ１２の乗算器（第１４図の６４に相当する）におけ
ろフィルタ係数ｋ　、　−ｋ、と信号ＦＳ’のチャンネ
ルを一致させるために、シフトレジスタＳＲＩ乃至ＳＲ
８の出力Ｑとして取り出すステージを各ユニットＬ１乃
至Ｌ１２毎に次のように異ならせるものとする。すなわ
ち、ユニットＬ１ではシフトレジスタＳＲ１乃至ＳＲ８
の出力Ｑとして第４ステージの出力Ｑ４（第１５図参照
）を取り出しているが、ユニットＬ２では第１ステージ
の出力Ｑ１、ユニットＬ６では第２ステージの出力Ｑ２
、ユニットＬ４では第３ステージの出力Ｑ６、ユニット
Ｌ５では第４ステージの出力Ｑ４、というように、出力
Ｑとして取り出すステージをｊ頁次ずらずようにする。

第１６図は、第１５図に示されたゼロフィルタを更に詳
細（こ示したものであり、第５図の乗算器７６゜７４．
８１．加算器７５，７６、遅延回路７７．７９゜８０に
相当する回路は第１６図でも同一符号が付しである。シ
リアルフィルタ係数データＫをタイミング信号ＫＬ、Ｌ
Ｄ、ＳＨに応じてパラレルなフィルタ係数データに変換
して各乗算器７３，７４．８１に分配するための係数分
配回路２１２，２１３，２１４は第５図では省略されて
いるが第１６図では図示されている。

各演算段における乗算器７３，７４．８１及び係数分配
回路２１２，２１３，２１４の内部構成は第１４図に示
されたもの（６４及び１３９）と同一のものを用いるこ
とができる。すなわち、乗算器７３，７４゜８１の各々
は、第１４図に示された乗算器６４と同一構成とするこ
とができ、係数分配回路２１２゜２ｔ３，２１４の各々
とは、第１４図の係数分配回路１３９（遅延回路列１４
０　、１４２　、　ｊ　４３、ラッチ回路１４１及び係
数記憶装置１４４から成る部分）と同一構成ちすること
ができる。詳しくは、第１の演算段における乗算器７３
と係数分配回路２１２のブロックにおける入カポインド
Ｐ１　、Ｐ２．Ｐ３．Ｐ４゜Ｐ５及び出カポインドＰ６
　、Ｐ７　、Ｐ８　、Ｐ９　、Ｐｌｏ。

Ｐｌｌは、第１４図（こおける同一符号のポイントに相
当するものであυ、第１４図の遅延回路１６８及びラッ
チ回路１６９の入力側に示された入カポインドＰ１から
オア回路２０２の出力側に示された出カポインドＰ６及
び信号ＳＨ９のライン（びされた出力ポイン）Ｐ７に至
る乗算器６４の詳細回路と第１６図の乗算器７６の詳細
回路は全く同一である。また、第１４図のデータＫ及び
各信号ＫＩ；、ＬＤ、ＳＲの入カライ、ンに示された入
力ポイン）Ｐ２〜Ｐ５から出力ラインに示された出カポ
インドＰ８〜Ｐ１１に至る係数分配回路１６９の詳細回
路と第１６図の係数分配回路２１２の詳細回路は全く同
一である。また、第１４図において係数分配回路１３９
内のフィルタ係数記憶装ｆ１４４の各シフトレジスタＳ
Ｒ１〜ＳＲ８の出力Ｑが乗算器６４に入カブれているの
と全く同様に、第１６図でも係数分配回路２１２から乗
算器７６にフィルタ係数を示す信号が入力される。ＷＪ
２の演算段における乗算器７４、係数分配回路２１６及
び第３の演算段における乗算器８１、係数分配回路２１
４も同様に、各入出カポインドＰ１〜Ｐ１１が第１４図
の同一符号のポイントに対応している。

尚、各係、散分配回路２１２，２１３．２ｔ４内のシフ
トレジスタＳＲ１〜５Ｒ８（第１４図）の出力Ｑとして
取り出すステージは前述の極フイルタユニットＬ１〜Ｌ
１２と同様番こ頑次ずらすものとする。最後の極フイル
タユニットＩｊ２では第３ステージの出力Ｑ３（第１５
図）が取υ出されるので、ゼロフィルタ４６における第
１の演算段（分配回路２１２）では第４ステージの出力
Ｑ４（第１５図）を取り出し、第２の演算段（分配回路
２１６）では第１ステージの出力Ｑ１を取シ出し、第３
の演算段（分配回路２１４）では第２ステージの出力Ｑ
２を取り出すよう番こする。

第１６図において、極フィルタ４２の最後のユニットＬ
１２からライン９３及び９４を介して与えられたシリア
ルフィルタ係数データＫ及びタイミング信号ＫＬ、ＬＤ
、ＳＲは、１段目の係数分配回路２１２に入力される。

１段目の係数分配回路２１２を経由したデータに１信号
ＫＬ、ＬＤ、ＳＨは２段目の係数分配回路２１６に与え
られ、更に２段目の回路２１６から３段目の回路２１４
に与えられる。前述の通り、データに１信号ＬＤ、ＳＲ
は各段の回路２１２．２１３，２１４で夫々８タイムス
ロツト遅延嘔れ、信号ＫＬは遅延されない。そして、最
終的に、各段の係数分配回路２１２，２１３，２１４内
の記憶装ｆｉ１１４４（第１４図参照）に当該演算段に
対応する所定のフィルタ係数（第５図の！（１！−に＋
ｉ　−Ｋｌ＊　）が各チャンネルｃｈ１〜ｃｈ４毎に記
憶される。

因ミニ、ゼロフィルタ４６の１段目（こ入力されるタイ
ミング信号ＬＤ及びＳＲの状態全第１７図の＊ＬＤ及び
＊ＳＨの欄に示す。第１７図のＦＳの欄には第９図と同
様にセレクタ８７（第８図）から出力される楽音信号Ｆ
Ｓのチャンネルタイミングが示されている。信号ＬＤ及
びＳＨは梶フィルタ４２０１２個のユニットＬ１〜Ｌ１
２において夫々８タイムスロツト遅延されるので、第９
図の信号ＬＤ。

ＳＲを９６タイムスロツト遅延したものがゼロフィルタ
４３０１段目番こ入力てれる。従って、１２０タイムス
ロット周期のタイミング信号ＬＤは第１７図の＊ＬＤに
示すように９６タイムスロツト遅延された状態となるが
、２４タイムスロット周期の信号ＳＨは第１７図の＊Ｓ
Ｈに示すように第９図のＳＨと事実上同じである。第１
７図のＫＤの欄Ｉこは１段目の係数分配回路２１２のラ
ッチ回路（第１４図の１４１に相当するもの）にラッチ
されるフィルタ係数のチャンネルを示したものであるが
、これは前述の通り、第９図の包と同じである。従って
、１段目の係数分配回路２１２内のフィルタ係数記憶装
置（第１４図の１４４に相当するもの）の最下位ビット
のシフトレジスタＳＲＩの各ステージの出力Ｑｌ−Ｑ４
（第１５図参照）のチャンネル状態を示すと、第１７図
の「２１ｚのＳＲＩ　Ｊの欄のようになる。これは第９
図のｒＬｌのＳＲＩ　Ｊの欄と同じ状態であることが理
解されるであろう。また、後述するように、ゼロフィル
タ４３の入力端子ｚＳｉに入力される楽音信号＊ＦＳの
チャンネル状態はどんな場合でも極フィルタ４２に入力
されるシリアル楽音信号ＦＳのチャンネル状態と同じで
ある。従って、ゼロフィルタ４６の１段目の乗算器７６
におけるシリアル演算タイミングは、極フィルタ４２０
１段目のユニットＬ１の乗算器６４のシリアル演算タイ
ミングに同期している。

このことは極フィルタ４２とゼロフィルタ４３の妥続組
合せを切換える場合に、演算タイミングをいちいち考慮
することなく自由に切換えることを可能にするので、有
利である。

一方、ゼロフィルタ４３の入力端子Ｚ８　ｉｌこ与えら
れた楽音信号＊ＦＳは加算器７５の入力Ｂ及び遅延回路
７８番こ入力されると共に、入カポインドＰ１（第１４
図参照）を介して１段目の乗算器７６に入力される。こ
の楽音信号＊ＦＳに対応する乗算結果は、前述の通り、
３２タイムスロツト遅れて出力ポイン）Ｐ（Ｓ　（ｇｌ
　４図参照）から出力される。出カポインドＰ６から出
力されたシリアル楽音信号は遅延回路７７で６４タイム
スロツト遅延された後、加算器７５の入力Ａに与えられ
る。この入力人に与えられるシリアル楽音信号は、入力
Ｂに与えられるシリアル楽音信号＊ＦＳのタイミングよ
りも９６タイムスロツト（丁度ｌサンプリング周期）遅
ｎており、同じチャンネルのシリアル楽音信号が同じ重
みのビット同士で加算器７５で加算される。加算器７５
のキャリイ出力ＣＤ＋１はアンド回路２１５を介してキ
ャリイ人力Ｃｉに与えられる。アンド回路２１５の他の
入力には、乗算器７３の出カポインドＰ７（第１４図参
照）から出力さｎた信号ＳＨ９を遅ｇ回路２１６で６４
タイムスロツト遅延した信号が与えられる。前述の通り
、この信号ＳＨ９は出カポインドＰ６（第１４図のオア
回路２０２）から出力さｎるシリアル楽音信号の重みが
最下位ビットのとき＃０″となる。遅延回路２１６は遅
延回路７７の遅延動作に同期させるために設けられたも
のであり、先行するチャンネルの最上位ビットの加算に
よって生じたキャリイアウド信号を次のチャンネルの最
下位ビットの加算タイミングにおいてキャリイ人力Ｃｉ
に入力しないようにするためにアンド回路２１５が設け
らｎている。

２段目の乗算器７４の入力ポイン）Ｐｌには、シリアル
楽音信号＊ＦＳを遅延回路７８で１２８タイムスロツト
遅延したものが入力されている。

第１４図に示すような構成の係数分配回路（１３９’）
と乗算５（６４）とを用いてシリアル乗算を行なう場合
、乗算器におけるシリアル演算タイミングを同期させる
（乗算すべきシリアル楽音信号とフィルタ係数のチャン
ネル及び各ビットの重みを同期させる）には、前述から
明らかなように、シリアル楽音信号の入力タイミングが
前段の乗算器の入力タイミングよりも３２スイムスロツ
ト遅レテいなければならない。そこで、２段目の乗算器
７４の楽音信号入力タイミングと１段目の乗算器７６の
それと比較してみると、２段目の入力タイミングは遅延
回路７８によって１サンプリング周期（９Ｇタイムスロ
ツト）と３２タイムスロツト（合計１２８タイムスロツ
ト）だけ遅延されるので、３２タイムスロツト分の遅延
という条件が満たされている。従って、２段目の乗算器
７４においてもシリアル演算タイミングの同期化が計れ
る。

２段目の乗算器７４の出カポインドＰ６’（第１４図参
照）から出力さｎたシリアル楽音信号すなわち乗算結果
は、遅延回路７９で３２タイムスロツト遅延された後、
加算器７６の入力人に与えられる。加算器７６の入力Ｂ
ζこは前段の加算器７５の出力Ｓが与えられる。前述と
同様に、乗算器７４の出カポインドＰ７（第１４図参照
）から出力された信号ＳＨ９は遅延回路７９の遅延時間
に同期して遅延回路２１７で３２タイムスロツト、遅延
された後アンド回路２１８に入力される。アンド回路２
１８の他の入力には加算器７６のキャリイ出力Ｃ６＋、
が与えられ、その出力がキャリイ人力Ｃｉに与えら、几
る。この遅延回路２１７とアンド回＠２１８は前述の回
路２１５．２１６と同じ機能を果す。遅延回路７９は、
前述の通り、加算器７６の入力Ａ１こ入力される信号の
タイミングが入力信号＊ＦＳのタイミングよりも２サン
プリング周期（１９２タイムスロツト）逼れるようにす
るためのものである。すなわち、遅延回路７８で１２８
タイムスロット１１乗算器７４の内部で３２タイムスロ
ツト、遅延回路７９で３２タイムスロツトの遅延が夫々
設定されるこ七により、合計１９２タイムスロツトの遅
延が設定される。

加算器７６の出力信号は遅延回路８０で６４タイムスロ
ツト遅延された後、乗ｇ５８１の入カポインドＰ１に入
力される。そして、乗４４８１の出カポインドＰ６から
は、入カポインドＰ１のタイミングよりも３２タイムス
ロツト遅ｎたタイミングでシリアル楽音信号が出力され
、これがゼロフィルタ４３の出力楽音信号Ｚｏとして出
力端子ＺＳｏに与えられる。遅延回路８０は、前述と同
様の理由により、２段目の乗算器７４の楽音信号入力タ
イミングと３段目の乗算器８１のそれとの間に３２タイ
ムスロツトの時間遅ｎを設定するために設けら孔たもの
である。すなわち、乗算器７４の内部で３２タイムスロ
ツト、遅延回路７９で３２タイムスロツト、遅延回路８
０で６４タイムスロツトの時間遅れが夫々設定され、合
計１２８タイムスロツトの遅ｎが両者の間に設定される
。

１２８タイムスロツトは１サンプリング周期（９６タイ
ムスロツト）と３２タイムスロツトであるので、２段目
の乗算器７４の楽音信号入力タイミングと３段目の乗算
器８１のそれとの間には実質的に３２タイムスロツトの
時間遅れが設けられたことになる。

ゼロフィルタ４３の入力信号＊ＦＳと出力信号ＺＯとの
タイミングを比較すると、遅延回路７８、乗算器７４、
遅延回路７９，８０．乗算器８１のルートによって合計
２８８タイムスロツトの遅延が設けられており、これは
丁度３サンプリング周期であるため、入力信号＊ＰＳと
出力信号Ｚ、のタイミング（チャンネル及びシリアルデ
ータの各ビットの重みのタイミング）は完全に同期して
いる。従って出力信号Ｚｏは、第９図あるいは第１７図
のＦＳのタイミングに完全に同期したシリアル楽音信号
である。

尚、極フィルタ４２の渋終段のユニツ）Ｌｌ　２の順向
出力端子ＦＳｏから出力されるシリアル楽音信号のタイ
ミングも第９図のＦＳに完全に同期している。つまり、
１２段の各ユニットＬ１〜Ｌ１２では夫々３２タイムス
ロツトずっｉ音信号が遅延されるので、合計遅延時間は
３８４タイムスロツトとなり、これは丁度３サンプリン
グ周期であるため、１フイルタ４２の順向入力端子ＦＳ
ｉと順向出力端子ＦＳｏのシリアル楽音信号のタイミン
グが同期することになる。第８図に示すように、極フィ
ルタ４２の出力端子Ｆ８０の信号または入力制御回路６
７から出力された。シリアル楽音信号Ｓｉの一方がセレ
クタ８９で選択されてゼロフィルタ４３の入力端子ＺＳ
ｉに与えられる。従って、入力端子ｚＳｌを介してゼロ
フィルタ４６に入力されるシリアル楽音信号＊ＦＳのタ
イミングは、前述のように、どんな場合でも第９図のＦ
Ｓに同期している。従って、第８図の入力端子１、〜工
３から入力されるシリアル楽音信号８１〜Ｓ３、入力制
御回路３７から出力されるシリアル楽音信号Ｓｉ１セレ
クタ８７から極フィルタ４２に入力されるシリアル楽音
信号ＦＳ、極フィルタ４２の出力端子ＦＳＯから出力さ
れるシリアル楽音信号、ゼロフィルタ４３の入力端子Ｚ
Ｓｉに入力されるシリアル楽音信号＊ＦＳ、ゼロフィル
タ４６の出力端子ＺＳｏから出力されるシリアル楽音信
号Ｚｏのタイミング（チャンネル及びシリアルデータ各
ビットの重みのタイミング）がすべて同期しており、！
９図または第１７図のＬ”　Ｓの偶のようである。

尚、ディジタルフィルタ主回路３８におけるフイタの型
式は上述のものに限らず如何なるものでもよい。

〔発明の効果〕

以上の通り、この発明によれば、第１−及び第２のフィ
ルタ係数記憶手段に記憶されたフィルタ係数組の総数よ
りも、音色選択手段による選択操作対象となる音色数は
少数であるから、所望の音色を選び出す手間がその分省
略できるので、演奏中の音色選択操作に関わる負担を軽
減することができる、という効果を奏するのみならず、
切換手段の操作によって第１及び第２の選択手段のどち
らかを選択することにより、第１及び第２のフィルタ係
数記憶手段のどちらでも自由に選択できるので、演奏中
における音色選択の自由度も低下させることがない、と
いう効果を奏する。

また、時間的にフィルタ係数を変化させたり、あるいは
反対に時間経過に無関係にフィルタ係数を固定する１等
の使い分け（つまり、第１及び第２のフィルタ係数記憶
手段に記憶したフィルタ係数の特性に応じた使い分け）
を切換手段の操作１つで演奏中においても容易に行うこ
とができるようになるので、電子楽器の表現能力を向上
させることができる、という優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明に係るディジタルフィルタ装置を実施
した電子楽器の一例を示す全体構成ブロック図、 第２図は第１図における楽音信号発生部及び楽音信号振
分は及び累算及びシリアル変換制御回路の一例を示すブ
ロック図、 第３図は第１図におけるディジタルフィルタ部の一例を
示すブロック図・ 第４図は第３図の極フィルタを１２段のラティス型フィ
ルタによって構成した一例を示すブロック図、 第５図は第３図のゼロフィルタの一例を示すブロック図
。 第６図は楽音信号のシリアル化形式の一例を示すタイミ
ングチャート、 第７図はフィルタ係数のシリアル化形式の一例を示すタ
イミングチャート、 第８図は第１図及び第３図のディジタルフィルタ部とし
て使用可能なディジタルフィルタ回路装置の詳細例を示
すブロック図、 第９図は第８図の極フィルタに入力されるシリアル楽音
信号及びフィルタ係数及びタイミング信号の一例を示す
と共に該極フィルタの１段目における主要な信号のチャ
ンネルタイミング状態を示すタイミングチャート。 第１０図は第１図における音色選択装置の一例を示すブ
ロック図。 第１１図は第１０図から出力される音色パラメータのシ
リアル化形式の一例を示すタイミングチャート、 第１２図は第１図におけるフィルタ係数外部記憶装置の
一例を示すブロック図、 第１３図は第１２図のアドレス信号発生回路におけるア
ドレス信号の発生例を示す図、第１４図は第４図におけ
るラティス型の極フィルタの１段目のフィルタユニット
の詳細例を示す回路図、 第１５図は第１４図におけるフィルタ係数記憶用のシフ
トレジスタの内部構成例を示す回路図、第１６図は第５
図のゼロフィルタの詳細例を示す回路図、 第１７図は第１６図の１段目の演算段における各種信号
の状態を例示するタイミングチャートである。 １１・・・楽音信号発生部、１２・・・音色選択装置、
１３・・・楽音信号振分は及び累算及びシリアル交換１
ＧＩＪ御回路、１４・・・ディジタルフィルタ部、２０
１．。 フィルタ係数外部記憶装置、２１・・・フィルタ係数切
換スイッチ、３７・・・フィルタ入力制御回路、３８・
・・ディジタルフィルタ主回路、３９・・・出力制御回
路、４０・・・タイミング信号発生回路、４１・・・フ
ィルタ係数供給回路、４２・・・極フィルタ、４３・・
・ゼロフィルタ、９７・・・フィルタ係数ＲＯＭ、１０
０・・・音色コードのためのＲＡＭ、１０１，１０２・
・・セレクタ、９８．９９・・・シリアルパラレル変換
用のシフトレジスタとラッチ回路、ＴＰＩ〜ＴＰ４・・
・音色パラメータ、 ＴＣ・・・音色コード、 ＣＨ・・・ チャンネルコード。

Claims (3)

【特許請求の範囲】
1. （１）ディジタル楽音信号を入力し、フィルタ演算を行
   なうディジタルフィルタと、 このディジタルフィルタにおける演算で利用されるべき
   フィルタ係数を複数組予じめ記憶した第１のフィルタ係
   数記憶手段と、 前記第１のフィルタ係数記憶手段より多くのフィルタ係
   数の複数組を予め記憶した第２のフィルタ係数記憶手段
   と、 所望の音色を選択するためのものであり、選択された音
   色を特定する音色パラメータを出力する音色選択手段と
   、 前記音色選択手段から出力された音色パラメータに応じ
   て所定の係数組を前記第１の係数記憶手段から選択出力
   する第１の選択手段と、 前記音色選択手段から出力された音色パラメータに応じ
   て所定の係数組を前記第２の係数記憶手段から選択出力
   する第２の選択手段と、 前記第１及び第２の選択手段の一方をさらに選択する切
   換手段とを具え、 前記切換手段によって選択された前記第１及び第２の選
   択手段の一方によって選択出力された前記第１又は第２
   のフィルタ係数記憶手段のフィルタ係数組を前記ディジ
   タルフィルタに供給することを特徴とする電子楽器のデ
   ィジタルフィルタ装置。
2. （２）前記ディジタルフィルタ、前記第１の係数記憶手
   段、前記第１及び第２の選択手段は同一集積回路装置に
   予じめ組込まれており、前記第２の係数記憶手段及び切
   換手段は前記集積回路装置に対して接続端子を介して付
   加されるものであり、前記切換手段が接続端子に接続さ
   れていない状態のときは前記第１の選択手段により選択
   された前記第１の係数記憶手段の係数組を常時選択する
   ようにした特許請求の範囲第１項記載の電子楽器のディ
   ジタルフィルタ装置。
3. （３）前記第２の係数記憶手段は、選択された音色に応
   じて複数組の係数を選択し、楽音発音期間における時間
   経過に応じて前記選択された複数組の係数を１組ずつ順
   次読み出すものである特許請求の範囲第１項または第２
   項に記載の電子楽器のディジタルフィルタ装置。