JPS5944096A - 電子楽器のデイジタルフイルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電子楽器のディジタルフィルタ装置に関し、
特に、フィルタ回路に対するフィルり係数の供給制御に
関する。

ディジタルフィルタは、そこに与えられるフィルタ係数
の値に応じてその特性が制御される。そのため、電子楽
器の音色回路としてディジタルフィルタを使用する場合
、望みの音色に応じたフィルタ係数を適切に与えてやる
必要がある。そこで、この発明は、選択された音色に応
じてフィルタ係数を適切に供給し、フィルタの特性を所
望の音色に応じて自由に制御し得るようにした電子楽器
のディジクルフィルタ装置を提供することを目的とする
。この目的を達成するディジタルフィルタ装置は、ディ
ジタル楽音信号を入力し、フィルタ演算を行なうディジ
クルフィルタ回路と、このディジタルフィルタ回路にお
ける演算で利用されるべきフィルタ係数を複数組子じめ
記憶した係数記憶装置と、選択された音色を特定する音
色パラメータが音色選択装置から与えられ、この音色パ
ラメータに応じて所定の係数組を前記係数記憶装置で選
択し、選択した係数組を前記ディジタルフィルタ回路に
供給する係数供給手段とを具える。この構成により、選
択された１つの音色に対応する１組の係数が音色パラメ
ータに応じて一意に決定され、ディジタルフィルタ回路
で使用する係数の設定、切換が容易に行なえるようにな
る。

１つのティジタルフィルタ回路で複数の音色（固定フォ
ルマント）に対応する異なるフィルタ演算を同時に実行
し得るようにするために、このティジタルフィルタ回路
で複数のチャンネルに関して時分割的にフィルタ演算動
作を行なうことが提案される。この発明によれば、時分
割的なフィルタ演算動作のために、各チャンネルに対応
するフィルタ係数の組を時分割的に供給することが提案
される。そのため、音色パラメータは音色を識別する音
色情報（−例として音色コート）とその音色を割当てる
べきフィルタチャンイ・ルを示すチャンイ・ル情報（−
例としてチャンイ・ルコード）とを含んでいる。係数供
給手段では、与えられた音色情報に応じて所定の係数組
を係数記憶装置で選択し、この係数組を、匈えられたチ
ャンイ・ル情報に応じた時分割演算タイミングに従って
ティジタルフィルタ回路に供給する。音色パラメータと
して複数ビットの音色コードとチャンネルコードを時間
的にシリアルなデータ形式で与えるようにするのが好ま
しく、そうすると配線数を縮小することができる。ソリ
アルな音色パラメータは係数供給手段においてパラレル
データ形式に変換した」−で利用される。

ティジタルフィルタを利用した音色設定において更に幅
広い音色設定を可能にするために、第２の係数記憶装置
が設けられる。−例として、第１の係数記憶装置がティ
ジタルフィルタ回路を含む集積回路装置内に組込まれる
のに対して、第２の係数記憶装置はオブンヨナルな外部
記憶装置とされる。−例として、フィルタ特性を時間的
に変化させるために、第２の係数記憶装置では、音色選
択操作子によって選択可能な１音色に対応して複数組の
係数を記憶しておき、楽音発音期間中の時間経過（て伴
ってこれらの係数を１組ずつ順次読み出すようにすると
よい。

以下添付図面を参照してこの発明の実施例を詳細に説明
しよう。

第１図において、鍵盤部９は、複数の鍵盤（例えば上鍵
盤、下鍵盤、ペダル鍵盤）と、これら鍵盤の各鍵に対応
するキースイッチを含、、むキースイッチ回路とを含ん
でいる。キーアサイナ１０は、鍵盤部９の各キースイッ
チのオン・オフを検出するための回路と、オンされたキ
ースイッチに対応する鍵すなわち押圧鍵を複数の楽音発
生チャンイ・ルのいずれかに割当てるための回路とを含
んでいる。各楽音発生チャンイ・ルに割当てられた鍵を
示す情報（キーコードＫＣ）とその鍵の抑圧が持続して
いるかまたは離鍵されたかを示、す情報（キーオン信号
ＫＯＮ）とがキーアサイナ１０から楽音信号発生部１１
に与えられる。楽音信号発生部１１は、鍵盤部９で押圧
された鍵に対応する楽音信号を前記キーアサイナ１０の
出力に応じて発生するものであり、発生した楽音信号を
鍵盤種類及び音色等に応じた複数系列に区分して並列的
に出力する。詳しくは、楽音信号発生部１１は、■乃至
複数の鍵に対応する楽音信号を同時に発生し得るように
するために、同時最大発音可能数に相当する数の音源用
楽音発生チャンオ・ルを各鍵盤に対応して具備しており
、更に、これらの音源用楽音発生チャンネルを多系列に
わたって重複して具備しており、各系列の楽音信号を並
列的にディジタル形式で出力する、。

音色選択装置１２は各鍵盤毎の音色及び各種効果等を選
択するための多数のスイッチを含んでいる。音色選択装
置１２の出力のうち所定の出力ＴＰ１が楽音信号発生部
１１に与えられており、該発生部１１における楽音信号
発生動作（発生すべき楽音信号に対する音色付与、音色
に応じた振幅エンベロープの設定、音源波形の選択、等
）を制御する。楽音信号発生部１１で発生される楽音信
号の中には、音色選択装置１２による音色選択に応じて
該発生部１１内で所定の音色付与が完了するものもある
が、音色付与が完了していないものもあり、それら（は
後段のディジタルフィルタ部１４で音色制御が施される
。例えば、音高にかかわりなく常に同じスペクトル分布
をもつ音色（いわば移動フォルマント型の音色）は楽音
信号発生部１１で付与し、固定フォルマント型の音色は
ディジタルフィルタ部１４で伺与する。尚、移動フォル
マント型の音色にあっても、例えばプラス系の低域特性
やストリング系の複雑外特性など、固定フォルマント型
のフィルタ制御を更に施すことによってスペクトル補正
を行なうのが好ましいものがあり、これらの音色に関し
てもディジクルフィルタ部１４が利用される。

楽音信号発生部１１から出力された各系列毎のディジタ
ル楽音信号は、楽音信号振分は及び累算及びンリアル変
換制御回路１３に与えられる。この制御回路１３には音
色選択装置１２の出力のうち所定の出力ＴＰ２が与えら
れている。制御回路１６は、音色選択装置１２から与え
られる音色パラメータＴＰ２に応じて、各系列のうち楽
音信号を累算することが可能なものとディジクルフィル
タ部１４を通すべきものとを据分け、累算可能なものは
それらの楽音信号を累算（ミックス）してライン１５に
出力し、ディジタルフィルタ部１４を通すべきものはそ
れら各系列毎の並列ディジタル楽音信号を夫々時間的に
シリアル化し更にそのシリアルディジタル楽音信号を所
定の系列間で時分割多重化して共通の信号ラインに出力
する。尚、時分割多重化する所定の系列とは、鍵盤種類
あるいは音色が互いに異なる系列である。後で詳しく説
明するように、この実施例では、実現しようとする１つ
の音色に関して複数の音源もしくは楽音発生系列（以下
、サブ系列という）を準備しているが、このサブ系列間
では時分割多重化を行なわないようになっている。従っ
て、制御回路１３からは、所定の系列間で時分割多重化
されたシリアルディジタル楽音信号が各サブ系列毎に並
列的に出力され、ライン１６を介してディジタルフィル
タ部１４に与えられる。

複数ビットのディジタル楽音信号を時間的にシリアル化
した上でディジタルフィルタ部１４に与えることは、該
フィルタ部１４内部の演算回路を７リアル演算回路とす
ることができ、該フィルタ部１４の構成縮小に寄与する
。また、複数系列のディジタル楽音信号を時分割多重化
して共通ラインにまとめることは、各系列毎にディジタ
ルフィルタを設けねばならない無駄を省き、ディジタル
フィルタ部１４の構成縮小に寄与する。しかし、必ずし
もシリアル化及び時分割多重化を行なわねばならないわ
けではなく、複数ビットのディジタル楽音信号を並列的
にディジタルフィルタ部１４に入力するようにしてもよ
い、。

下記表に、各系列の一例及び制御回路１６におけるそれ
らの振分は態様の一例を示す。「単／複」の欄にはそれ
らの系列が単音発生系であるか複音発生系列であるかが
示されている。勿論、複音系列の場合は複数音のディジ
タル楽音信号を加算混合した信号が１系列分の楽音信号
として楽音信号発生部１１から出力される。「振分け」
の欄に示された記号ｃｈ１．ｃｈ２．ｃ’ｈ３．ｃｈ４
はフィルタチャンネルの表示であり、各系列の楽音信号
をディジタルフィルタ部１４で時分割処理する説明を行
なう際の各系列の識別記号として用いる。

尚、ここでいうフィルタチャンネルｃｈ１〜ｃｈ４とは
、キーアサイナ１０によって各押圧鍵を割当てるための
楽音発生チャンネルとは全く別のものであり、異なるフ
ィルタ処理を行なう系列を示す。

第　　１　　表 第１表の系列の欄に示された各系列においては、夫々松
数独類の音色のうち１乃至複数を選択することが可能で
ある。前述のサブ系列は、ディジタルフィルタ部１４に
導かれる４つの系列において夫々設けられている。すな
わち、例えば「上鍵盤スペシャル系」においては、所定
の複数種類の音色のうち１乃至複数を選択することが可
能であり、選択された音色に対応する楽音信号（音源信
号）が複数のサブ系列で夫々発生されるようになってい
る。

ライン１５の楽音信号は混合回路１７に与えられ、ライ
ン１６のシリアル楽音信号はディジタルフィルタ部１４
を経由して混合回路１７に与えられる。混合回路１７は
ディジタルフィルタ部１４でフィルタ制御された楽音信
号とフィルタ制御されなかったライン１５の楽音信号と
をミキシング（ディジタル加算）するためのもので、フ
ィルタ制御された楽音信号はシリアル化されているため
、これらのシリアル楽音信号を各系列毎にパラレル化し
た後上記ミキシングを行なうようになっている。混合回
路１７から出力されたゲイジタル楽音信号はディジタル
／アナログ変換器１８でアナログ信号に変換され、サウ
ンドシステム１９　Ｋ　Ｓ　ｔられる。

ディジタルフィルタ部１４は、フィルタ特性における山
部分の特性を有効に制御できる極フィルタと、フィルタ
特性における谷部分の特性を有効に制御できるゼロフィ
ルタとを含んでおり、両フィルタの接続組合せを切換え
ることができるように構成され、複雑なフィルタ特性を
実現し得るようになっている３、音色選択装置１２の出
力のうち所定の出力ＴＰ３がディジタルフィルタ部１４
に与えられており、音色選択に応じて各フィルタチャン
ネルｃｈ１〜ｃｈ４毎のフィルタ特性（例えばフィルタ
係数）が夫々設定されるようになっている。また、ディ
ジタルフィルタ部１４においては、入力された各サブ系
列の楽音信号のうちフィルタを通すべきものと通さない
ものとを音色パラメータＴＰ３に応じて振分けるように
なっている。

フィルタ特性の設定のために、フィルタ部１４の内部に
はフィルタ係数内部ＲＯＭ（ＲＯＭはリードオンリーメ
モリのこと、以下同じ）が含まれており、この内部ＲＯ
Ｍから所定のフィルタ係数が音色選択情報（音色パラメ
ータＴＰ３）に応じて読み出されてフィルタ部１４で利
用されるようになっている。このフィルタ係数内部ＲＯ
Ｍとは別にフィルタ係数外部記憶装置２０が設けられて
いる。この外部記憶装置２０は半導体記憶装置であって
もよいし、また、磁気カード等着脱自在のζシ 記憶媒体を含んでもよい。外部記憶装置２０から読み出
されたフィルタ係数ＫＯはディジタルフィルタ部１４に
供給される。ディジタルフィルタ部１４に関連してフィ
ルタ係数切換ス４ツチ２１が設けられている。このスイ
ッチ２１はディジタルフィルタ部１４において内部ＲＯ
Ｍｔたは外部記憶装置２０のどちらを利用すべきかを選
択するためのもので、フィルタ部１４ではスイッチ２１
の出力信号ＫＳに応じて選択されたどちらか一方のフィ
ルタ係数に従ってフィルタ制御を実行する。

外部記憶装置２０に記憶するフィルタ係数の一例として
は、時間的に変化するフィルタ係数などがある。フィル
タ係数を時間的に変化させるためには大きな記憶容量が
要求されるが、それには外部記憶装置が適しているから
である。この外部記憶装置２０にはキーアサイナ１０か
らのキーオン信号ＫＯＮと音色選択装置１２からの音色
パラメータＴ　Ｐ、　４とが供給されるようになってお
り、キーオン信号ＫＯＮに応じて鍵押圧中及び離鍵後の
時間経過に伴なうフィルタ係数の変化を制御し、がつこ
のフィルタ係数の変化特性を音色ハラメータＴＰ４に応
じて制御する。

尚、制御回路１３は、ライン１６に対する楽音信号の７
リアル送出の基準タイミングに対応して同期パルス５Ｙ
ＮＣを出力するようになっている。

この同期パルス５ＹＮＣは、ディジタルフィルタ部１４
及び外部記憶装置２０に与えられ、ライン１６のシリア
ル楽音信号に同期してフィルタ係数をシリアル化する（
シリアルに読み出す）ため、及び、フィルタ部１４にお
けるシリアル演算タイミングの同期制御のため、に利用
される。

多系列音源すなわちサブ系列を具えた楽音信号発生部１
１の一例、及びこれに接続された楽音信号振分は及び累
算及びシリアル変換制御回路１３の一例を第２図に示す
。楽音信号発生部１１は、鍵盤種類あるいは発生すべき
音の性質を異にする複数系列の１・−ンジェ坏レータ２
２乃至２６を含んでおり、そのうちディジタルフィルタ
部１４を１１６で区別する）に対応する３つの１・−ン
ジエ坏レータを夫々含んでいる。ペダル鍵盤系ｌ・−ン
ジェ不レータ２２、ｊＪｔ盤ソロ系トーンジェネレータ
２６、」：　鍵盤カスタム系トーンジェネレータ２５は
単音型１・−ンジェ不レークであり、上鍵盤複音糸トー
ンジェイ・レータ２４及び下鍵盤複音系トーンジェネレ
ータ２６は複音型トーンジェネレータである。キーアサ
イナ１０（第１１Ｔｈｌ　）から出力された鍵情報（キ
ーコードＫＣ，キーオン信号ＫＯＮ等）が各トーンジェ
イ・レーク２２〜２６に入力される。この鍵情報は鍵盤
情報を含んでおり、その鍵盤情報に対応するトーンジェ
ネレータ２２〜２６でその鍵情報（ＫＣ、ＫＯＮ等）が
利用される。

複音系のトーンジェネレータ２４．２６では、各楽音発
生チャンイ・ルに割当てられた複数の鍵情報（ＫＣ、Ｋ
ＯＮ）に対応する複数の楽音信号を発生することが可能
である。上鍵盤の単音型トーンジェイ・レーク２３．２
５では、上鍵盤の鍵情報（ＫＣ、ＫＯＮ）が同時に複数
与えられたとき、そのうち１つ（最高音または最低音）
を選択してその楽音信号を発生する。

各トーンジェネレータ２２乃至２６てば、発生すべき楽
音信号に対して複数種類の音色のうち１乃至複数を選択
的に付与することが可能である。

そのために、選択された音色に対応する様々な音色パラ
メータＴＰ１が音色選択装置１２（第１図）から各トー
ンジェネレータ２２乃至２６に夫々与えられるようにな
っており、この音色パラメータＴＰ１に応した周波数成
分または音源波形、及び振幅エノベロープ、及びフィー
ト数、及び音量、及びその他様々な楽音要素、を有する
楽音信号が押圧鍵に対応する音高で発生される。しかし
、固定フォルマントによる音色要素はここでは付与され
ず、後段のディジタルフィルタ部１４において付与され
る。

ディジクルフィルタ部１４を利用することが可能な系列
（トーンジェネレータ２３〜２６）において夫々設けら
れているサブ系列（４１１〜１１３）は、各系列（２６
〜２６）で発生しようとする楽音に関する多系列音源と
なっている。例えば、上系列＃ｌ　、１　、１１２．１
１６に対応するトーンジェネレータで夫々発生された楽
音信号を最終的に加算することによって得られる。従っ
て、各サブ系列＃１゜４１２、１１３で発生する楽音信
号は部分音信号であるということも可能である。しかし
、音色の種類によってはザブ系列の１・−ンジエイ・レ
ータすべてを利用しないものがあってもよく、例えば１
つのサブ系列４１１の１・−ンジエオ・レークだけを利
用して楽音信号を発生するようにしてもよい。このよう
な多系列音源すなわち複数のサブ系列４１１〜Ｉ＋３は
、１つの楽音信号を構成する部分音信号の一部を選択的
にディジタルフィルタ部１４で：１ｉｌｌ　ＭｌｌＩ　
Ｌ　？するようにする場合に有利である。この点につい
ては後で更に詳述する。

各１・−ンジェ洋レータ２２〜２６は楽音信号をディジ
クル形式で発生するものであり、その楽音発生方式とし
ては周波数変調演算方式、高周波合成方式、波形メモリ
読出し方式等その他任意の方式を使用することができる
。

複音系トーンジェイ・レータ２４．２６からは複数押圧
鍵に対応するディジクル楽音信号が夫々出力される。各
トーンジェネレータ２４．２６の各サブ系列（４１１〜
４Ｌ３）に対応して夫々設けられたアキュムレータ２７
．２８では、複数押圧鍵に対応する楽音信号を各サブ系
列毎に夫々累算する。

楽音信号振分は及び累算及びンリアル変換制御回路１６
において、ゲート２９．３０．３１．３２は楽音信号発
生部１１から与えられた各系列の楽音信号を振分けるた
めのものであり、音色選択装置１１２から力えられる音
色パラメータＴＰ２に応じて制御される。ゲート２９は
、上鍵盤複音系１・−ンジエイ・レータ２４の第１のサ
ブ系列１４−１のトーンジェネレータに対応するアキュ
ムレータ２７の出力楽音信号を選択してアキュムレータ
３３に力えるためのものである。前記第１表を参照する
と、このゲート２９の出力が上鍵盤系フルート系（ＵＦ
Ｌ）の楽音信号に相当する。つまり、音色選択装置１２
で上鍵盤フルート系（ＵＦＬ　）の何らかの音色が選択
された場合は、上鍵盤複音系１・−ンジェ不レータ２４
のうち第１のサブ系列廿１に対応するトーンジェネレー
タでその上鍵盤フルート系音色の楽音信号を発生し、ゲ
ート２９でアキュムレータ３３の側（ディジタルフィル
タ部１４に通さないグループ）に振分ける。

ゲート３０は、下鍵盤複音系ｌ・−ンジェ坏レータ２６
のうち第１のサブ系列４１１に対応する１・−ンジエイ
・レークの出力を累算したアキコムレータ２８の出力楽
音信号を選択してアキコムレータ３３に与えるためのも
のである。前記第１表を参照すると、このゲート６０の
出力が下鍵盤オーケストう系（ＬＯＲ）の楽音信号に相
当する。つ捷り、音色選択装置１２で下鍵盤オーケスト
う系（Ｔ、ＯＲ）の側らかの音色が選択された場合は、
下鍵盤複音系トーンジェネレータ２６のうち第１のサブ
系列４Ｊ−１に対応するトーンジェネレータでその下鍵
盤オーケストラ系音色の楽音信号を発生し、ゲート３０
でアキコムレータ３６の側に振分ける。

ゲート３１は上鍵盤スペシャル系（ｕｓｐ）の楽音信号
をディジタルフィルタ部１４の側に振４１分けるための
もの、ゲート６２はＴ鍵盤スペーンヤル系（Ｌ　Ｓ　Ｐ
　）の楽音信号をディジタルフィルり部１４の側に振分
けるためのものである。音色選択装置１２で−１−鍵盤
スペノヤル系（ＵＳＰ）の何らかの音色が選択された場
合は、上鍵盤複音系１・−ンジエオ・レータ２４の各サ
ブ系列４１１〜１１６で該音色に対応する楽音信号を夫
々発生し、アキュムレータ２７を経由して与えられるそ
れら各サブ系列１１１〜１１６の楽音信号をゲート６１
を介してマルチプレクサ６４の側（ディジタルフィルタ
部１４の側）に振分ける。下鍵盤スペ／ヤル系（ＬＳＰ
）の音色が選択された場合も同様に、下鍵盤複音系トー
ンジェネレータ２６の各サブ系列４１１〜井６で該音色
に対応する楽音信号を夫々発生し、ゲート６２を介して
それらをマルチプレクサ６４の側に振分ける。

尚、下鍵盤複音系トーンジェネレータ２４の第１のザブ
系列１１１を上鍵盤フルート系（ＵＦＬ）のために使用
しているときに該トーンジェネレータ２４の他のサブ系
列＋＋　２　、　Ｉｆ　３を」−鍵′ＩＡ牙スペシャル
系（’ＵＳＰ）のために使用することも町有旨であり、
その場合はゲート６１ではサフ゛系夕１１　ｆｔ　２　
。

１１３に対応する楽音信号を選択してマルチプレクサタ
２６の第１のサブ系列１１１を下鍵ｆＡＫオーケストラ
系（ＬＯＲ）のために使用してｌ，＞るときも同号永に
他のザブ系列＃Ｉ−　２　、　＃　３を下鍵盤スペシ４
・ル系（ｒ，ｓｐ）のために使用することが可能である
。

ｔｆｖ、ｌ・−ンシエ不レータ２　４　ト２　６　ｆｒ
．］１．スペシャル系（ＵＳＩ）、ＬＳＰ）の専用とし
、上鍵６１フルート系（ＩＪＦＬ）及び下鍵盤オーケス
トう系（ＬＯＲ）の専用１・−ンジエ坏レータを更に設
けてもよい。

アキュムレータ３６は、グー１−２９．３０力・ら力え
られた上鍵盤フルート系（ＬＪ．ＦＬ）及び下鍵盤オー
ケストう系（ＬＯＲ）の楽音信号と、トーンジェネレー
タ２２で発生されたペタ゛ル鍵＃悸系（ＰＫＢ）の楽音
信号とを累算するものであり、その出力信号がライン１
５を介して混合回路１７（第１図）に与えられる。

１・−ンンエ不レータ２６で発生された」二鍵盤ソロ系
（ＵＳＬ）の楽音信号、トーンジェネレータ２４からゲ
ート６１を介して力えられる上鍵盤スペシャル系（　Ｕ
　Ｓ　Ｐ　、）の楽音信号、１−　−　７　ジェネレー
タ２５で発生された上鍵盤カスタム系（ＵＣＳ）の楽音
信号、及びトーンジェネレータ２６カ＼らゲート６２を
介して与えられる下鍵盤スペシャル系（ＬＳＰ）の楽音
信号は、マルチプレクツ−６４及びパラレル−７リアル
変換器６５及びライン１６を介してディジタルフィルタ
部１４（第１図）に４、（られる。マルチプレクサ３４
は、各系列（ＵＳＬ，ＵＳＰ，ＵＣＳ，ＬＳＰ）の楽音
信号をフィルタチャンネルＣ１１１〜ｃｈ４に対応して
時分割多重化するためのもので、そのための制御信号が
タイミング信号発生器３６から与えられる。各系列（Ｕ
ＳＬ，ＵＳＰ，ＵＣＳ，ＬＳＰ）の楽音信号は各サブ系
列（＃１　、　ＩＬ２，１１３）毎に個別に時分割多重
化される。各サブ系列（　−１ｔ　１〜１ｔ６）に対応
してマルチプレクサ３４から出力された並外的なディジ
タル楽音信号は、各サブ系列に対応して設けられたパラ
レル−シリアル変換器３５に夫々入力される。この変換
器３５は、各サブ系列（１１１〜１）３）のディジタル
楽音信号を時間的にシリアルな楽音信号Ｓ１．Ｓ２．Ｓ
３に夫々変換するためのもので、そのための制御信号が
タイミング信号発生器６６から与えられる。また、タイ
ミング信号発生器３６は前述の同期パルス５ＹＮＣを出
力する。

第３１ン１はディジタルフィルタ部１４の一例を大まか
なブロック図によって示したものである。第２図のパラ
レル−シリアル変換器３５から出力された各サブ系列４
ノ１〜＃６に対応するシリアルなディジタル楽音信号ｓ
、＋　５２１ｓ３は、フィルタ入力制御回路６７に入力
される。フィルタ入力制御回路６７は、各楽音信号ｓ、
、ｓ２．．Ｓ３のうちディジタルフィルタ主回路３８に
入力すべきものとそうでないものとを音色パラメータＴ
Ｐ３に応じて振分けるためのものである。ディジタルフ
ィルタ主回路６８に入力すべき楽音信号（Ｓ、、Ｓ２゜
Ｓ３のうち１捷たは複数）は同じフィルタチャンネル同
士で加算混合されて、入力制御回路６７からフィルタ主
回路３８に入力される。ディジタルフィルタ主回路３８
を通さない残りの楽音信号は出力制御回路３９を経由し
てデイジタルフイルり部１４から出力される。出力制御
回路３９は、ディジタルフィルタ主回路３８を経由した
楽音信号と経由していない音色信号とを音色パラメータ
ＴＰ３に応じて各サブ系列に対応する出力ラインＳ、Ｏ
、Ｓ２０　、Ｓ３０に分配するものである。

タイミング信号発生回路４０は、ディジクルフィルタ主
回路６８におけるフィルタ演算動作を制御するだめの各
種タイミング信号を同期パルス５ＹＮＣにもとづき発生
し、これらの信号をディジタルフィルタ主回路６８に供
給する。フィルタ係数供給回路４１はディジタルフィル
タ主回路３８に対してフィルタ係数Ｋを供給するための
ものであり、前述のフィルタ係数内部ＲＯＭを含んでお
り、音色パラメータＴＰ６に応じて該ＲＯＭから所定の
フィルタ係数を読み出して供給する。また、フィルタ係
数供給回路４１にはフィルり係数外部記憶装置２０から
与えられるフィルり係数ＫＯの信号とフィルタ係数切換
スイッチ２１の出力信号ＫＳとが入力されるようになっ
ており、このスイッチ出力信号ＫＳに応じて内部ＲＯＭ
で読出したフィルタ係数または外部記憶装置２０から与
えられたフィルタ係数ＫＯの一方をデイジタルフイルり
主回路６８に供給する。また、フィルり係数供給回路４
１には同期パルス５ＹＮＣとタイミング信号発生回路４
０の出力信号が与えられており、フィルタ演算タイミン
グに同期してフィルり係数を供給するようになっている
。

ディジタルフィルタ主回路３８は極フィルタ４２とゼロ
フィルタ４６とを含んでおり、両フイルり４２゜４３は
直列に接蒜されている。極フイルりとはフィルり特性（
振幅周波数特性）の山の部分（極）を主に制御できるも
のであり、ゼロフィルりとはフィルり特性の谷の部分（
零点）を主に制御できるものである。このように極フィ
ルタ４２とゼロフィルり４３とを組合せれば、フィルタ
特性における山の部分と谷の部分を夫々独立して制御す
ることができ、複雑な特性も比較的容易に実現すること
ができるので有利である。

一般に、極フィルタは、現在のディジタル信号入力と過
去の１１サンプル数分のディジタル信号出力の各々に係
数Ｋｉ（ただしｉ＝１．２．・・・１１　）による重み
づけをしたものとの総和を入力側に帰還する閉ループを
有するものであって、無限インパルス応答フィルタ（以
下ＩＩＲフィルタという）によって表現される。また、
ゼロフィルタは、現在及び過去のｎサンプル数分のディ
ジタル信号入力の各々に係数Ｋｉ（ただしに１．２．・
・・ｎ）による重みづけをしたものの総和を出力するも
のテアって、有限インパルス応答フィルタ（以下ＦＩＲ
フィルタという）によって表現される。

ＩＩＲフィルタの一種としてラティス型フィルタが有り
、このラティス型フィルタは音声合成に適したフィルタ
として知られている。しかも、このラティス型フィルタ
は、他の型式に比べて乗算器の数が小なくて済み、ノ・
−ドウエアを小型化できるという第１点があると共に、
フィルタ係数のビット数が少なくて済み、かつ、望みの
フィルタ特性に対して係数の設定の仕方が確立されてい
るという利点がある。そこで、この実施例では極フィル
タの好ましい一例として、ラティス型フィルタを使用す
るものとする。

ディジタルフィルタ主回路３８における極フィルタ４２
をラティス型フィルタによって構成した一例を第４図に
示す。この極フィルタ４２は１２段のラティス型フィル
タから成るもので、各段のフィルタユニットをＬｌ乃至
Ｌ１２なる符号で示す。

第４図における極フィルタ４２ｉｌ′ｉ乗算器における
演算時間遅れを考慮して構成されている。同じく演算時
間遅れを考慮して構成したディジタルフィルタ主回路６
８におけるゼロフィルタ４６の一例を第５図に示す。こ
のゼロフィルタ４６は２次のゼロフィルタ（２サンプリ
ング時間分の遅延要素を含むゼロフィルタ）であり、単
純にはＦＩＲフィルタを２段分だけ縦続接続した構成と
すればよいのであるが、演算時間遅れ及びその他の要素
を考慮して第５図のように構成するものとする。

第４図及び第５図の説明の前に、この極フィルタ４２及
びセロフィルタ４３に入力されるディジタル楽音信号の
データ形式について説明する。−例として、１つの楽音
信号が２４ビツトのディジタルデータから成るとすると
、第２図の制御回路１６カラライ／１６を介して第３図
のディジタルフィルタ部１４に与えられる各サブ系列の
シリアル楽音信号Ｓ　１＋　Ｓ　２　＋　Ｂ３は、夫々
１信号にっき２／Ｉタイムスロツトを使用して時間的に
シリアル化されており、かつ、この２４タイムスロット
分のシリアル楽音信号が４フィルクチヤンネル分時分割
多重化されている。従って、各ザブ系列のシリアル楽音
信号Ｓ、、Ｓ２．Ｓ３における楽音波形振幅の１サンプ
リング周」υ１はｒ２４　Ｘ　４　＝９６タイムスロツ
ト１となる。このｌサンプリング周期内の順次タイムス
ロットに１乃至９６の番号を付けて図示したものが第６
図（ａ）である。第６図（ｂ）は各タイムスロットに対
応するシリアル楽音信号ｓ、　、Ｂ２　、ｓ、、のデー
タ内容を示したものである。第６図（ａ）、［有］）に
示すタイミングは、各サブ系列のシリアル楽音信号Ｓ１
．Ｂ２．Ｂ３に共通である。第６図（ｂ）に示すように
、シリアル楽音信号Ｓｌ、Ｓ２．Ｓ３においては、第１
タイツ・スロット乃至第２１タイムスロツトにフィルタ
チャンネルｃ　１１ｉ　（上鍵盤ソロ系ＵＳＬ）のシリ
アル楽音信号データ、第２５乃至第４８タイムスロツト
にフィルタチャンネルｃ　ｈ　’ｌ　（上鍵盤スペシャ
ル系ＵｓＰ）のシリアル楽音信号データ、第４９乃至第
７２タイムスロツトにフィルタチャンネルｃ　ｈ　３　
（上鍵盤カスタム糸ＵＣ３）のシリアル楽音信号データ
、第７３乃至第９６タイムスロフトにフィルタチャンネ
ルｃ　ｈ　４　（下鍵盤スペシャル糸ＬＳＰ）の７リア
ル楽音信号データ、が夫々割当てられている。２４タイ
ムスロツト毎の各楽音信号データにおいて、最初のタイ
ムスロット（第１、第２５．第゛４９．第７３タイツ・
スロット）には最下位ピッ）ＬＳＢが割当てられており
、以下遅いタイムスロットになるほど重みが増し、２３
番目のタイムスロット（第２３．第４７．第７１．第９
５タイムスロツト）に最上位ピッ）ＭＳＢが割当てられ
、最後のタイムスロット（第２／Ｉ、第、蓼、第７２．
第９６タイムスロツト）にはサインビットＳＢが割当て
られる。

第４図に戻り、１段目のフィルタユニソ）Ｌｌについて
説明すると、参照番号６１は引算器として機能する加算
器、６２．６３は加算器、６４は乗算器、６５．６６．
６７は遅延回路である。遅延回路６５〜６７のブロック
内に示された数字３２Ｄは３２タイムスロット分の遅延
を行なうことを示している。ＦＳ−ＩＮは楽音信号の順
向入力端子、ＦＳ−ＯＵＴは楽音信号の順向出力端子、
ＢＳ−ＩＮは逆向入力端子、Ｂ５−０ＵＴは逆向出力端
子、である。他のユニットＬ２乃至Ｌ１２もユニットＬ
１と同一構成であり、各ユニッ）Ｌｌ乃至Ｌｌｌの順向
出力端子ＦＳ−ＯＵＴがその次段のユニノ）　Ｌ　２乃
至Ｌ１２の順向入力端子ＦＳ−ＩＮに接続され、各ユニ
ットＬ２乃至Ｌ１２の逆向出力端子Ｂ５−０ＵＴがその
前段のユニントＬ１乃至Ｌ１１の逆向入力端子ＢＳ−Ｉ
Ｎに接続される。

フィルタユニットＬ１の加算器（機能としては引算器）
６１においては、順向入力端子Ｆ’５−ＩＮから入力さ
れた楽音信号を逆向入力端子Ｂ　５−ＩＮ及び遅延回路
６６を介して次段のユニニア）Ｌ２からフィードバック
された楽音信号から引算する。

この加算器６１の出力が乗算器６４に入力され、フィル
タ係数に１が乗算される。この係数に１の添字１は１段
目のユニソ）Ｌｌに対応する係数であることを示す。乗
算器６４の出力は加算器６２に与えられ、端子ＦＳ−Ｉ
Ｎ及び遅延回路６５を介して与えられる入力楽音信号と
加算される。ここで、遅延回路６５を設けた理由は、乗
算器６４における演算時間遅れに合わせるためである。

すなわち、この例では、乗算器６４の演算時間遅れが３
２タイムスロットとなるように設計されており、この遅
れに合わせるために遅延回路６５では３２タイムスロッ
ト分の遅延を行なうのである。加算器６２の出力は出力
端子Ｆｉ−ＯＵＴを経由して次段のユニソ）Ｌ２に入力
される。

ところで、加算器６１の出力と次段のユニットＬ２から
遅延回路６６を経由してこの加算器６１にフィートハッ
クされる信号との間には１サンプリング周期に相当する
時間遅れがなければならないわけであるが、これは次の
ように満たされている。次段のユニットＬ２の乗算器６
８から加算器６９を経由した楽音信号がユニットＬ１の
逆向入力端子ＢＳ−ＩＮに入力され、これが遅延回路６
６を経由して加算器６１に入力されている。従って、加
算器６１の出力信号は、乗算器６４で３２タイムスロッ
ト遅延され、その後、次段の乗算器６８で３２タイムス
ロット遅延され、更に遅延回路６６で３２タイムスロツ
ト遅延され、結局合計９６タイムスロツト遅延されて該
加算器６１にフィードバックされることになる。前述の
通り、／リアル楽音信号Ｓ１乃至Ｓ３の１サンプリング
周期は９６タイムスロノトであるので、上記のように必
要な遅延時間が確保されていることになる。

逆向出力端子Ｂ５−０ＵＴに信号を与える加算器６３（
Ｌ２では６９）は、乗算器６４（Ｌ２では６８）の出力
と遅延回路６６及び６７（Ｌ２では７０．７１）を経由
して与えられる次段のユニットＬ２（Ｌ２ではＬ３）か
らのフィートノく、ツク信号とを加算するためのもので
ある。遅延回路６６の出力に対応する乗算器６４の出力
は遅延回路６６の出力タイミングよりも３タタイムスロ
ツｌ−遅れている。この遅れに見合った時間遅れを設定
するために遅延回路６７が設けられている。

尚、最終段のユニ７）Ｌ１２は自己の出力某音信号をフ
ィードバックするように’ｆ１っている。そのため、前
述のような次段ユニットの乗算器における：３２タイツ
、スロットの時間遅れは見込めないので、ユニソ）Ｌ１
２の順向出力端子ＦＳ−ＯＵＴの出力信号を逆向入力端
子ＢＳ−ＩＮにフィードバックするループに３２タイｌ
、スロットの時間遅れを設定するための遅延回路７２を
設けるものとする。

尚、以下では、１段目のフィルタユニットの順向入力端
子ＦＳ−ＩＮ及び逆向出力端子Ｂ５−０ＵＴを特定する
ためにＦＳｉ及びＢＳｏなる符号を用い、最後のフィル
タユニットＬ１２の順向出力端子ＦＳ−ＯＵＴ及び逆向
入力端子ＢＳ−ＩＮを特定するためにＦＳｏ及びＢＳｉ
なる符号を用いる。

第５図に示すゼロフィルタ４３において、２次のセロフ
ィルタは乗算器７３．７４と、加算器７５゜７６及び遅
延回路７７．７８．７９によって構成されている。この
２次ゼロフィルタの１段目は、入力楽音信号が与えられ
る乗算器７３と、この乗算器７３の出力信号を６４タイ
ムスロツト遅延する遅延回路７７と、この遅延回路７７
の出力信号と入力楽音信号とを加算する加算器７５とか
ら成る。

乗算器７６には１段目のゼロフィルタに対応するフィル
タ係数に＋３が与えられる。乗算器７３　、７４におけ
る演算時間遅れは前述と同様３２タイムスロツトである
とする。従って、乗算器７３と遅延回路７７における遅
延時間は合計９６タイムスロツトであり、丁度１サンプ
リング周期となる。従って、加算器７５では現サンプリ
ング時間の楽音信号とその１サンプリング時間前の楽音
信号にフィルタ係数に＋３を掛けた信号とが加算される
。２段目のゼロフィルタは、入力楽音信号を１２８タイ
ムスロノド遅延する遅延回路７８と、この遅延回路７８
の出力信号にフィルタ係数に＋４に乗算する乗算器７４
と、この乗算器７４の出力信号を３２タイムスロツト遅
延する遅延回路７９と、この遅延回路７９の出力信号と
加算器７５の出力信号とを加算する加算器７６とから成
る。回路７８，７４．７９による遅延時間の合計は１９
２タイムスロツトであり、丁度２ザングリング周期とな
る。従って、加算器７６では、２サンプリング時間前の
楽音信号にフィルタ係数に＋４を掛けた信号と加算器７
５の出力信号とが加算される。つまり、加算器７５及び
７６においては、現サンプリング時間の楽音信号と、そ
の１サンプリング時間前の楽音信号にフィルタ係数■（
１３を掛けた信号と、その２サンプリング時間前の楽音
信号にフィルタ係数に＋４を掛けた信号との総和が求め
られる。こうして、加算器７６からは２次ゼロフィルタ
の出力信号が得られる。

加算器７６の出力信号は遅延回路８０で６４タイムスロ
ツト遅延されて乗算器８１に入力される。

乗算器８１はゼロフィルタ４３の出力ゲインを制御する
ために設けられたもので、ゲイン制御用の係数に＋５が
入力されている。前述の係数に＋３＋に１４はゼロフィ
ルタ４６のフィルタ特性設定に関与スるか、この係数に
＋５はフィルタ特性設定には関与せず、ゼロフィルタ全
体のゲインを設定するものである。乗算器８１における
演算時間遅れは前述と同様に：う２タイムスロツトであ
り、６４タイムスロツトの遅延を行なう遅延回路８０は
、このゲイン制御用の回路８０．８１における信号遅延
時間を１サンプリング周期（９６タイムスロツト）に同
期させるために設けられたものである。

尚、ゼロフィルタ４６の１段目の回路７３，７７゜７５
及び２段目の回路７８，７４，７９．７６及びゲイン制
御用回路８０．８１の各々における遅延回路７７．７８
．７９　＋　８０の挿入箇所は図示の箇所に限らず、要
は１段目で１サンプリング時間、２段目で２サンプリン
グ時間、ゲイン制御段で１サンプリング時間の遅延が設
定されるようになっていればよい。例えば、乗算器７６
の入力側に遅延回路７７を設け、遅延回路７８と７９０
位置を入れ替え、乗算器８１の出力側に遅延回路８０を
設けるようにしてもよい。しかし、後述するようにこの
実施例では各フィルタ係数Ｋ１−Ｋ１５は時間的にシリ
アルなデータ形式でディジタルフィルタ主回路３８に与
えられるようになっており、各乗算器６４　、６８　、
・・８２，７３，７４．８１は所定の時間関係でシリア
ル演算を行なうようになっている。そのため、各乗算器
６４，６８゜８２．７３，７４．８１に対する信号の入
力タイミングを適切に制御する必要があり、その目的の
ために第５因に示す箇所に遅延回路７７．７８゜７９．
８０が設けられている。

第１ＩＩＪ及び第５□□□の極フィルタ４２及びゼロフ
ィルタ４６における入力信号と出力信号との間の時間遅
れは、極フィルタ４２では１２段のフィルタユニットＬ
１〜Ｌ１２の各々で；３２タイムス口、　ｌ−の遅れが
あるため合計３８４タイムスロツトすなわち４サンプリ
ング周期であり、ゼロフィルタ４３では３サンプリング
周期である。

極フィルタ４２及びゼロフィルタ４３のフィルタ係数に
１〜に＋５は、フィルタ係数供給回路４１（第３図）か
ら馬えられる。このフィルタ係数に１〜に＋５は所定の
乗算器６４　、６８　、・・８２，７３゜７４．８１に
パラレルに与えられるようになっていてもよいが、この
実施例ではフィルタ係数供給回路４１からディジタルフ
ィルタ主回路３８に与えられるフィルタ係数には各フィ
ルタ係数に１〜に＋５を時間的に７リアル化したものと
なっている。

シリアル化されたフィルタ係数にのフォーマントは第７
図に例示されている。−例として、１つのフィルタ係数
は８ビツトのティジタルデータであり、１５個のフィル
タ係数に１〜に＋５の全ビット数は１．２０ビットであ
る。従って、■音色（１フイルタチヤンネル）分のフィ
ルタ係数に１〜に＋５のシリアル化に要するタイムスロ
ット数は１２０であり、これらを４フィルタチャンイル
分時分割送出するのに要するタイムスロット数はｒ’　
１２０　Ｘ　／ｌ　＝　’／＋８０Ｊである。このフィ
ルタ係ｉＫのシリアル時分割送出の１サイクル時間（４
，８０タイムスロツト）はシリアル楽音信号の５サンプ
リング周期（４ｓｏ÷９６＝５）に相当する。

第７１ｐｌ（ａ）を参照すると、１チヤンイ・部分のフ
ィルタ係数シリアルデータには、ゼロフィルタ４３の後
段に対応するものから順に（Ｋ１５　＋　Ｋ１４　＋に
１３の順に）送出され、次いで極フィルタ４２の後段に
対応するものから順に（Ｋ１２　＋　ＫＩ＋・・・Ｋ２
．Ｋ。

の順に）送出されるようになっている。そして、８ビツ
ト毎の個々のフィルタ係数の７リアルデータにおいては
サインピッ）ＳＢを先頭に王位のビットから順に送出さ
れる（ＭＳ　Ｂは最上位ビットを示し、ＬＳＢは最下位
ピントラ示す）。ディジタルフィルタ主回路３８の内部
ではフィルタ係数シリアルデータＫを順送りにシフトし
て、個々のフィルタ係数に１〜Ｋ１５をシリアル・パラ
レル変換し、所定の乗算器６４．６Ｂ、　　８２，７３
゜７４．１（第４図、第５゛図）に供給するようになっ
ている。１チヤン坏ルにつき第７１３Ｊ（ａ）に示すよ
うな形式でシリアル化されたデータには、更に同図（ｂ
）に示すように各フィルタチャンイ・ルｃｈｌ〜ｃ　ｈ
　４の間で（ｃｈｌ、Ｃｌ７２．ｃｈ３．ｃｈ４の順で
）時分誘多重化されている。

第８１′Ｘｌは、第１図、第３図におけるディジタルフ
ィルタ部１４の更に詳細な実施例を示すものである。詳
しくは、第８図は第１図及び第３図に示されたディジタ
ルフィルタ部１４として使用することが可能な１つの集
積回路化されたディジタルフィルタ回路装置（チップ）
ＤＦＣの内部構成を示すブロック図である。第１図にお
けるディジタルフィルタ部１４は、第８図に示すような
ディジタルフィルタ回路装置ＤＦＣを１個だけ用いて構
成してもよいし、該装置ＤＦＣを複数個組合せて構成し
てもよい。第８図においては、第３図に示された各回路
３７〜４６に対応する部分に同一符号が付されている。

すなわち、１つのディジタルフィルタ回路装置ＤＦＣは
、大別すると、第３図と同様に、フィルタ入力制御回路
３７、ディジタルフィルタ主回路３８、出力制御回路６
９、タイミング信号発生回路４０及びフィルタ係数供給
回路４１を含んでおり、ディジタルフィルタ主回路３８
は１２段のラティス型フィルタから成る極フィルタ４２
（第４図参照）と２次のゼロフィルり４６（第５図参照
）とを含んでいる。

楽音信号入力端子Ｉ、、、Ｉ２．Ｉ３には各サブ系列ｔ
１１〜１１３に対応するシリアルディジタル楽音信号Ｓ
、、Ｓ２．ｓ３が夫々印加される。フィルり入力制御回
路６７は、該端子１１〜■３から与えられる各信号８１
〜Ｓ３を個別にゲートするためのアンド回路８６，８４
．８５と、これらのアンド回路８６〜８５から出力され
たシリアル楽音信号を加算するためのシリアル加算器８
６とを含んでいる。ディジタルフィルタ主回路３８は、
前述の極フィルタ４２とゼロフィルタ４３のほか、これ
らのフィルタ４２．４３の接続組合せを切換えるための
セレクタ８７，８８．８９を含んでいる。

セレクタ８７の第１の入力Ａには、入力端子Ｆ１から力
えられた楽音信号が入力され、第２の入力Ｂにはシリア
ル加算器８６から出力されたシリアル楽音信号Ｓ１が入
力され、第３の入力Ｃにはゼロフィルタ４６の出力信号
ｚｏが入力される。セレクタ８７の出力Ｓから出力され
たシリアル楽音信号（これをＦＳで示す）は極フィルタ
４２の１段目のフィルタユニソ）Ｌｌの順向入力端子Ｆ
Ｓｉ（第４図参照）に入力される。また、極フィルタ４
２の１段目のフィルタユニットＬ１の逆向出力端子Ｂ　
Ｓ　（＋　（第４図参照）は出力端子Ｂ。に与えられる
。

極フィルタ４２の最終段のフィルタユニットＬ１２の順
向出力端子ＦＳｏ（第４図参照）は遅延回路７２に与え
られると共に出力端子Ｆ。及びセレクタ８９の第２の入
力Ｂに与えられる。セレクタ８９の第１の入力Ａには前
記シリアル加算器８６から出力されたシリアル楽音信号
Ｓ１が入力される。とのシリアル楽音信号Ｓｉ及び前記
セレクタ８７から出力されたシリアル楽音信号ＦＳは、
共に、入力端子Ｉ】〜＝３に与えられるシリアル楽音信
号ｓ、−８３と同一のデータフォーマットであり、タイ
ミングも同じである（第６図（ｂ）参照）。

第８図の遅延回路７２は第４図の遅延回路７２と同じ働
きをするものである。この遅延回路７２の出力信号はセ
レクタ８８の第２の入力Ｂに与えられる。セレクタ８８
の第１の入力Ａには逆向入力端子Ｂ、から与えられるシ
リアル楽音信号が加☆フリ、ソの出力Ｓは極フィルタ４
２の最後のフィルタユニソ）Ｌ１２の逆向入力端子ＢＳ
ｉ　（第４図参照）に接続されている。また、前記セレ
クタ８９の出力Ｓはゼロフィルタ４３の入力端子ＺＳｉ
（第５図参照）に接続されている。ゼロフィルタ４６の
出力端子ＺＳｉ　（第５図参照）から出力されたシリア
ル楽音信号Ｚ。は前述の通りセレクタ８７０入力Ｃに与
えられると共に出力制御回路３９のアンド回路９０，９
１．９２に与えられる。

ディジクルフィルタ主回路３８においては、−例として
、極フィルタ４２とゼロフィルタ４３の接続を１３通り
に切換えることができる。その１つは、極フィルタ４２
を前段にし、ゼロフィルタ４６を後段にして、両者を直
列接続するものである。

もう１つは、その逆に、ゼロフィルタ４３を前段にし、
極フィルタ４２を後段にして、両者を直列接続するもの
である。更にもう１つは、極フイルタ４２ｅｌ独で用い
、ゼロフィルタ４６へノ結線は行なわないようにするも
のである。このような極フィルタ４２とゼロフィルタ４
６の接続切換工は、ディジタルフィルタ部１４として複
数個のディジタルフィルタ回路装置ＤＦＣを組合せて使
用する場合に有効に機能する。極フィルタ４２とゼロフ
ィルタ４３の接続切換えを制御するために、制御コート
ｃ１．ｃ２がセレクタ８７，８８．８９に入力される。

接続切換え態様の詳細及び制御コードｃ１．ｃ２の詳細
内容については説明を省略し、１個のディ７タルフイル
タ回路装置ＤＦＣを単独でディジタルフィルタ部１４と
して使用し、極フィルタ４２を前段に、ゼロフィルタ４
３を後段にして両者を直列接続するものとして説明を進
める。その場合、制御コードＣＩ、Ｃ２は共に信号ＩＩ
　Ｉ　Ｈｙとされる。

セレクタ８７ではコードＣＩ、Ｃ２の’　ｔ　ｔ　”に
より入力Ｂを選択し、セレクタ８８ではコードＣ２の°
゛１′°により入力Ｂを選択し、セレクタ８９ではコー
ドＣ２の１″により入力Ｂを選択する。

従って、入力制御回路６７のシリアル加算器８６から出
力されたシリアル楽音信号Ｓｉがセレクタ８７を介して
信号ＦＳとして極フィルタ４２の顔向入力端子ＦＳｉに
入力され、この極フィルタ４２の順向出力端子ＦＳｏの
出力信号がセレクタ８９を介してゼロフィルタ４３の入
力端子ＺＳｉに入力され、かつ該順向出力端子ＦＳｏの
出力信号を遅延回路７２で３２タイムスロツト遅延した
信号がセレクタ８８を介して極フィルタ４２の逆向入力
端子ＢＳｉにフィードバックされる。こうして極フィル
タ４２を前段に、ゼロフィルタ４６を後段にして両者が
直列接続される。

タイミング信号発生回路４０は、端子Ｔ１を介して入力
された同期パルス５ＹＮＣにもとづき、シリアルフィル
タ演算を制御するための所定のタイミング信号ＫＬ、Ｌ
Ｄ、ＳＨ１及びシリアルフィルタ係数Ｋにおける各フィ
ルタチャンネルｃ１〕１〜Ｃ１］４の時分割タイミング
に同Ｉυ］したチャンイ、ル選択コードＫｃゝ１］、及
びシリアル楽音信号８１〜Ｓ３における各フィルタチャ
ンネルｃ１１１〜ｃ１１４の時分割タイミングに同期し
たチャン矛ル選択コードＳ　ｃ　ｈ、及びフィルタ係数
をシリアル化するための同期パルスＫＳＹＮＣ１を夫々
発生する。

タイミング信号ＫＬ、ＬＤ、ＳＨはライン９５を介して
極フィルタ４２の１段目のフィルタユニットＬ１（第４
図参照）に供給される。フィルタ係数供給回路４１から
出力されたフィルタ係数のシリアルデータにも極フィル
タ４２の１段目のユニッ］・Ｌｌに供給される。後述す
るように、ンリアルフィルタ係数データには極フイルタ
４２内の各段を順次シフトされていき、更にライン９３
を経てゼロフィルタ４３に入り、このゼロフィルタ４３
内の各段でも順次シフトされ、最終的にシリアル形式か
らパラレル形式に変換されて、所定の段に各係数に１〜
に、５が分配されるようになっている。

タイミング信号ＫＬ、ＬＤ、ＳＨはシリアルフィルタ係
数Ｋをパラレル変換するために利用される。

従って、これらの信号ＫＬ、ＬＤ、ＳＨはライン９４を
経てゼロフィルタ４３にも与えられる。後述するように
、信号ＫＬはフィルタ４２．４３の各段に同時に与えら
れるが、信号ＳＨ，ＬＤはシリアルフィルタ係数にと同
様に各段で順次シフトされる。

ライン９５を介して極フィルタ４２の１段目に入力され
る各タイミング信号ＫＬ、ＬＤ、ＳＨの一例を示すと第
９因のようである。また、セレクタ８７を介して極フィ
ルタ４２の１段目のフィノ゛レタユニットＬ１に入力さ
れるシリアル楽音信号ＦＳの時分割チャンイ・ル状態（
つまり８１〜Ｓ、の時分割チャンイ・ル状態）　ｃ　Ｉ
］１〜Ｃ１１４を示すと、第９図のＦ　Ｓの欄のようで
ある。同様に、第９１釆１のＫの欄には、ライン９６を
ブｒして極フィルタ４２の１段目のユニットＬ１に力え
られるシリアルフィルタ係数データにの時分割チャンイ
・ル状態ｃ１１１〜Ｃ１１４が示されている。第９図に
おいて、信号波形図に添えて記した数字は１サンプリン
グ周期内のタイムスロットの順位を示す番号（第６図（
ａ）に示すもの）を示す。第９図に示した信号ＦＳ及び
データにの細部は第６図（１））及び第７図（ａ）に示
した通りである。

シリアルフィルタ係数データ、Ｋ及びタイミング信号Ｋ
Ｌ、ＬＤの発生パターンは楽音信号Ｆ’Ｓの５サンプリ
ング周期を１サイクルとして繰返すものである。この５
サンプリング周期の各々を第１乃至第５サンプリング周
期とすると、タイミング信号Ｋ　Ｌば、第１サンプリン
グ周期の第２３タイムスロツト、第２サンプリング周期
の第４７タイムスロフト、第３サンプリング周期の第７
１タイムスロット、第４サンフＩＪング周期の第９５タ
イムスロツト、で夫々パルスが発生する信号で、あり、
その１周期ｉｄ１．２０タイムスロットである。また、
タイミング信号ＬＤはＫＬと同じ＜１２０タイムスロッ
トを１周期とする信号であり、ＫＬよりも１タイムスロ
ｙ　ｌ・遅れ゛Ｃパルスが発生する信号である。シリア
ルフィルタ係数デー、、４２Ｋにおいては、前述の通り
１チヤンネルのフィルタ係数に対して１２０タイムスロ
ットが割当てられている。まず、第１サンプリング周期
の第２３タイムスロツトから第２サンプリング周期の第
４６タイムスロツトまでの１２０タイムスロットにおい
てチャンネルｃ１１１のフィルタ係数Ｋが割当てられ、
以下、信号ＫＬのタイミンクに同期して１２０タイムス
ロツト毎にチャン＄　ルＣ１１２、Ｃ１１３，ｃ　ｈ　
４の係数Ｋが順次割当てられている。タイミング信号Ｓ
Ｈは２４タイムスロットの周期で第２／Ｉ、第４８．第
７２．第９６タイムスロツト毎に繰返し発生するもので
ある。

タイミング信号発生回路４０から発生されたチャンイ・
層選択コードＫｃ１１は、第９図のに欄に示すようなフ
ィルタ係数にの時分割チャンイ・ルタイミングに同期し
て各チャンネルｃ１］１〜ｃ　ｈ　４　ｋ示すコード内
容を示す。また、他方のチャンオ・層選択コードＳ　ｃ
　ｈは、第９図のＦＳ欄に示すようなシリアル楽音信号
ＦＳの時分割チャンネルタイミングに同期して各チャン
ネルｃ１１１〜ｃ　ｈ　４　ｆ示すコード内容を示す。

フィルタ係数供給回路４１は、フィルタ係数ＲＯＭ９７
と、音色パラメータＴＩ’３に応じてこのＲＯＭ　９７
の読み出しを制御するための回路とを含んでいる。音色
パラメータＴＰ３に応じてＲＯＭ９７の読み出しを制御
するための回路は、シフトレジスタ９８、ラッチ回路９
９、書込み及び読出ル自在なランダムアクセスメモ’Ｊ
（以下ＲＡＭという）１００、セレクタ１０１−含んで
いる。

音色パラメータＴＰ３はシリアル化されたパラメータデ
ータＰＤから成り、シフトレジスタ９８とラッチ回路９
９はこのシリアルデータＰＤをパラレル変換するシリア
ル／パラレル変換器として機能する。音色選択装置フ２
（第１図）は、音色パラメータＴＰ３を示す情報として
、シリアル化されたパラメータデータＰＤと、そのシリ
アル化の基準タイミングを示すタイミングパルスＰＥと
を出力し、端子Ｔ２．Ｔ３を介してディジタルフィルタ
部１４に供給する。このように音色パラメータＴＰ３を
シリアルデータ化することによって音色選択装置１２か
らディジタルフィルタ部１４への配線を簡略化すること
ができるので有利である。

音色選択装置１２の一例は第１０図に示されている。複
数の音色選択スイッチＴＣ−８Ｗが設けられておジ、そ
の出力がエンコーダ１０２に入力される。奏者によって
音色選択スイッチＴＣ−８Ｗのいずれかが操作されると
、そのスイッチを示すコード信−号がエンコーダ１０２
から出力される。

また、スイッチＴＣ−８Ｗが操作されたとき、ランチ回
路１０３のロート制御人力りにアンド回路１０４からロ
ードパルスがカニられ、エンコーダ１０２の出力コード
信号がラッチ回路１０３に取り込捷れる。ランチ回路１
０６にラッチされたコード信号すなわち選択された音色
を示すコード信号は音色パラメータメモリ１０５のアド
レス入力に与えられる。音色パラメータメモリ１０５は
選択可能な各種音色に対応して音色パラメータを示すデ
ータを予じめ記憶したもので、ランチ回路１０３から与
えられるコード信号に従って選択された音色に対応する
音色パラメータデータを読み出す。このうちディジタル
フィルタ部１４に与えられるべきパラメータデータＴＰ
３はラッチ回路１０６に並列的に入力される。ラッチ回
路１０６のロード制御人力りにはアンド回路１０４から
出力されたロードパルスが遅延フリソゲフロップ１０７
を介して与えられる。従って、ラッチ回路１０６のラッ
チタ゛イミングはラッチ回路１０３のそれよりも僅かに
遅れている。これはランチ回路１０３にラッチされたコ
・−ド信号に対応する音色パラメータＴＰ３がメモリ１
０５から確実に読み出されるのを待ってランチ回路１０
６のランチ動作を行なうようにするためである。

音色パラメータＴＰ３は例えば１０ビツトのディジタル
データであり、そのうち５ビットが選択された音色を表
わす音色コードＴＣであり、３ビツトが各サブ系列１１
１〜＃３の楽音信号５ｌ−８３のうちどれをディジタル
フィルタ主回路３８に通すべきかを示すフィルタイネー
ブル信号ＦＥ１゜ＦＥ２　、ＦＥ３であり、２ビツトが
この音色を何カすべき楽音信号がどの系列（ＵＳＬ、Ｕ
ＳＰ。

ＵＣ８、ＬＳＰ）のものであるか、すなわちどのフィル
タチャンネルｃ　ｈ　１〜ｃ１〕４にこの音色を付与す
べきか、を示すチャンイ、ルコードＣＨである。ラッチ
回路１０６は１０個のランチ箇所を有しており、パラメ
ータＴＰ３の各ビットを夫々ランチする。ラッチ回路１
０６の各ランチ箇所の出力信号は１０個のアンド回路１
０８，１０９，１１０の一方入力に夫々入力される１、 シフトレジスタ１１１は１１ステージを有しており、遅
延フリップフロップ１０７から第１ステージに与えられ
たパルス信号をクロックパルスφに従って順次シフトす
る。シフトレジスタ１１１の第１ステージから第１０ス
テージ捷での出力信号が１０個のアンド回路１０８，１
０９，１１０の他方入力に夫々入力される。各アンド回
路１０８，１０９．１１０の出力がすべてオア回路１１
２に入力されるようになっており、このオア回路１１２
の出力信号が暗色パラメータＴＰ３のシリアルデータＰ
Ｄとしてディジクルフィルタ部１４に力えられる。シフ
トレジスタ１１１の第１１ステージの出力信号はフリッ
プフロップ１１６のセット入力Ｓに与えられると共にタ
イミングパルスＰＥとしてディジクルフィルタ部１４に
力えられる。

シフトレジスタ１１１における入力パルスのシフトタイ
ミングを１乃至１１で示し、このタイミングに対応する
シリアルデータＰＤの状態の一例を示すと、第１１図の
ようになる。また、タイミングパルスＰ　Ｅは同図に示
すようにタイミング１１で、つまり／リアルデータＰＤ
の送出全路えた直後に、発生する。

オア回路１１４にはすべての音色選択スイッチＴＣ−８
Ｗの出力信号が入力されるようになっており、いずれか
のスイッチが押圧されたとき該オア回路１１４の出力が
信号°゛１′′となる。オア回路１１４の出力信号はア
ンド回路１０４に加わると共にノリノブフロップ１１６
のリセット入力Ｒに加わる１、フリップフロップ１１３
の出力Ｑは遅延フリップフロップ１１５でクロックパル
スφの１周期時間だけ遅延された後アンド回路１０４に
加わる。通常は、フリップフロップ１１３がセット状態
となっており、アンド回路１０４が動作可能となってい
る。音色選択スイッチＴＣ−８Ｗが押圧されると、オア
回路１１４の出力信号の立上りに対応してアンド回路１
０４の出力が信号”　１　”となる。同時にフリップフ
ロップ１１３がリセットされ、クロックパルスφの１周
期後に遅延フリツブフロップ１１５の出力が０″に立下
り、アンド回路１０４が動作不能となる。従って、アン
ド回路１０４は、音色選択スイッチＴ　Ｃ−ＳＷが押圧
された瞬間にクロックパルスφの１周期時間幅の短パル
スを出力する。そして、このアンド回路１０４の出力パ
ルスにもとづき、前述の通りシリアルデータＰＤ及びタ
イミングパルスＰＥが送出される。タイミングパルスＰ
Ｅが発生すると、フリップフロップ１１３がセットされ
る。これにより、次に音色選択スイッチＴＣ−８Ｗが押
圧されたときアンド回路１０４からロードパルスを発生
し得るように、該アント回路１０４を動作可能状態に設
定する。

音色選択装置１２は、更に各ｆＩｌｊの楽音制御用操作
子１１６を含んでおり、この操作子１１６の操作子に応
じてパラメータ発生回路１１７が所定の音色パラメータ
を発生する。音色パラメータメモリ１０５から読み出さ
れたフィルタ制御層の音色パラメータＴＰ３以外のパラ
メータデータ及びパラメータ発生回路１１７から出力さ
れたパラメータのうち所定のものが音色パラメータＴＰ
ｊ、ＴＰ２’、ＴＰ４として楽音信号発生部１１、制御
回路１６、外部言己憶装置２０に夫々供給される。これ
らの音色パラメータＴＰ　１　、ＴＰ２　、ＴＰ４１ｄ
ＴＰ３と同様に７リアルデ一タ形式で供給するようにし
てもよい。

尚、第１０図では音色選択装置１２をディスクリート回
路によって構成するように示されているが、これに限ら
ず、マイクロコンピュータ方式によって処理してもよい
。その場合、鍵盤部９及びキーアサイナ１０（第１図）
も併せてマイクロコンピータ方式で処理することが可能
である。

第８図に戻ると、音色パラメータＴＰ３のシリアルデー
タＰＤはシフトレジスタ９８に入力される。ソフトレジ
スタ９８は１０ステージであり、クロックパルスφによ
ってシリアルデータＰＤの時分割タイムスロットに同期
してシフト制御を行なう。タイミングパルスＰＥはラッ
チ回路９９のロード制御人力りに与えられる。シフトレ
ジスタ９８の各ステージ出力がラッチ回路９９にパラレ
ルに入力されており、タイミングパルスＰＥが供給され
たとき、該各ステージ出力信号の状態がラッチ回路９９
にランチされる。／リアルデータＰＤとタイミングパル
スＰＥの関係は第１１図のようになっているため、シフ
トレジスタ９８の第１、第２ステージにチャンネルコー
ドＣ’Ｈが入り、第３、第４．第５ステージにフィルタ
イネルプル信号ＦＥ３．ＦＥ２．ＦＥｌが入り、第６乃
至第１０ステージに音色コードＴＣが入ったときタイミ
ングパルスＰＥが供給され、これらのテークがラッチ回
路９９に確実にラッチされるようになっている。

ＲＡＭ１００ｉｄｆｒフイルタチヤンネルＣ１〕１〜Ｃ
１］４に対応して音色コードＴＣを記憶するためのもの
であり、ＲＡＭ１１８は各フィルクチヤンネルｃｈｌ〜
ｃｈ４に対応してフィルタイネーブル信号ＦＥ１〜ＦＥ
３を記憶するためのものである。ＲＡＭ１ＱＱ及び１１
８は各チャフ　４　／ｌ／　Ｃ１１１〜Ｃ１１４に対応
する記憶位置（アドレス）を有している。ＲＡＭ１００
，１１８の書込み制御人力ＷにはタイミングパルスＰＥ
を遅延フリップフロップ１１９で遅延した信号が与えら
れる。書込みアドレス指定入力ＷＡＤにはラッチ回路９
９にラッチされたチャンネルコードＣＨが与えられる。

ＲＡ　−Ｍ　１００のデータ入力にはラッチ回路９９に
ラッチされた音色コードＴＣが入力される。ＲＡＭ１１
８のテーク入力にはランチ回路９９にラッチされたフィ
ルタイネーブル信号ＦＥ１〜ＦＥ３が入力される。ラッ
チ回路９９に新しいテークＴＣ。

ＦＥ１〜ＦＥ３　、ＣＨが取込まれた直後にＲＡＭ１０
０．１１８が書込みモードとなり、この新しいチャンネ
ルコードＣＨによって指定されたアドレスに音色コード
ＴＣ及び信号ＦＥ１〜ＦＥ３を夫々書込む。このように
して、音色選択操作が行なわれる毎に（テークＰＤ、Ｐ
Ｅが与えられる毎に）ＲＡＭ１００及び１１８にデータ
が書込まれ、最終的に、各フィルタチャンイ・ルＣ１〕
１〜Ｃ１１４に対応して選択された音色の音色コードＴ
ＣがＲＡＭ１００に夫々記憶されると共に、各フィルタ
チャンネルＣｈ１〜ｃｈ４に対応して選択された音色の
フィルタイネーブル信号ＦＥ１〜ＦＦ３がＲＡＭ１１８
に夫々記憶される。

ＲＡＭ１００の読み出しアドレス指定入力ＲＡ　ＤＫＵ
各チャンネルＣｈ１〜Ｃ１］４のチャンイ・ル選択コー
ドＫ　ｃ　ｈがタイミング信号発生回路４０から時分割
的に与えられる。ＲＡＭ１１８の読み出しアドレス指定
人力ＲＡ　Ｄには同じく回路４０からチャンネル選択コ
ードＳｃｈが時分割的に与えられる。ＲＡＭ１００．１
１８は読み出しを行なっている最中でも書き込みを行な
うことができるタイプのものである。チャンネル選択コ
ードＫｃｈは第９図のに欄に示すように各チャ／ネルＣ
１］１〜Ｃ１］４を示すコード信号が１チヤンイ・ルに
つき１２０タイムスロット幅で時分割的に生じるもので
ある。ＲＡ　Ｍ　１００はこのコートＫ　ｃ　ｈに従っ
て各チャンネルＣ１］１〜Ｃ１〕４の音色コードＴＣを
時分割的に読み出す。一方、チャンイ・ル選択コードＳ
　ｃ　ｈは第９図のＦＳ欄に示すように各チャンネルＣ
ｈ１〜ＣＩ〕４を示すコード信号が１チヤン坏ルにつき
２４タイムスロット幅で時分割的に生じるものである。

ＲＡＭ１１８はこのコードＳｃｈに従っ−て各チャンネ
ルｃｈ１〜Ｃ１〕４のフィルタイ坏−ブル信号ＦＥ１〜
ＦＥ３を時分割的に読み出す。

ＲＡ　Ｍ　ｉ　Ｑ　Ｑから読み出された音色コードＴＣ
はセレクタ１０１の制御入力に与えられる。セレクタ１
０１は音色コードＴＣの内容に応じてフィルタ係数ＲＯ
Ｍ　９７から読み出されたフィルタ係数を選択する。フ
ィルタ係数ＲＯＭ９７ｒよ、音色選択装置１２で選択可
能な各種音色に対応してフィルタ係数の組を予じめ記憶
したものである。前述の通り、■音色に対応する１組の
フィルタ係数は１５個のフィルタ係数に、〜に１５から
成り、１個のフィルタ係数が８ビツトであるため１組の
フィルタ係数は１２０ビツトのデータである。５ビット
の音色コードＴＣによって選択可能な音色数は３２神類
であるため、ＲＯＭ　９７には例えば；う２組のフィル
タ係数が夫々記憶されている。タイミング信号発生回路
４０から発生されたフィルタ係数読み出し用の同期パル
スＫＳＹＮＣがＲＯＭ９７に供給される。ＲＯＭ９７は
、同期パルスＫＳＹＮＣにもとづき所定のタイミングで
、１２０ビツトから成るフィルタ係数の組を時間的にシ
リアルに１ヒ゛ツトづつ１唄次読み出し、かつこのシリ
アル読み出しを全音色に関して同時に並列的に行なう。

並列的に読み出された各組のシリアルフィルタ係数デー
タの各々の状態は前述の第７図（ａ）のようになってい
る。

ＲＯＭ９７から読み出された各音色毎のフィルタ係数の
シリアルデータはセレクタ１０１に入力される。セレク
タ１０１はＲＡ　Ｍ　１００から時分割的に与えられた
音色コードＴＣに従って１組のシリアルフィルタ係数デ
ータを選択する。１チヤン坏ルに関する音色コードＴＣ
がセレクタ１０１に与えられる１２０タイツ・スロット
の時間幅に同期して、ＲＯＭ９７ては１２０ピント分の
１組のフィルタ係数のシリアル読み出しが繰返し行なわ
れるようになっている。一方、ＲＡＭ１００から読み出
される音色コードＴＣの内容はチャンネル選択コードＫ
　ｃ　ｈに応じて１２０タイムスロフト毎に時分割的で
変化する。従って、各フィルタチャンネルＣ１１１〜Ｃ
１１４に対応して選択された音色に対応する４組のフィ
ルタ係数のシリアルデータが１２０タイツ、スロット毎
に時分割でセレクタ１０１から出力される。このセレク
タ１０１から出力されたシリアルフィルタ係数データの
チャンネル状態は第９図のに欄に示すものと同一である
。

セレクタ１０１の出力はセレクタ１２０の入力Ａに与え
られる。セレクタ１２０の他の入力Ｂには外部記憶装置
２０（第１図）から読み出されたフィルタ係数のシリア
ルデータＫＯが端子Ｔ５を弁じて与えられる。このシリ
アルフイルり係数データＫ　Ｏの７リアルデ一タ形式は
セレクタ１０１から出力されるものと全く同じであり、
４チャン坏ルＣ１］１〜Ｃ１］４分のシリアルフイルり
係数データが第９図のに欄に示すように時分割多重化さ
れたものである６、セレクタ１２０のＢ選択制ｍ１１人
力ＳＨにはフィルタ係数切換スイッチ２１（第１図）の
出力信号ＫＳが端子Ｔ４を介して与えられており、Ａ選
択制御人力ＳＡにはこの信号Ｋ　Ｓを反転したものが与
えられる。従って、スイッチ２１のオンまたはオフに応
じて外部記憶装置２０の出力せたはセレクタ１０１の出
力（すなわちＲＯＭ９７の出力）の一方が選択される。

スイッチ２１がオンのとき信号ＫＳが°°１”′となり
、セレクタ１２０のＢ入力を介して外部からのデータＫ
Ｏが選択される。スイッチ２１がオフのとき捷たはスイ
ッチ２１が端子Ｔ４に接続されていないとき信号Ｋ　Ｓ
が′Ｏ″となり、Ａ入力を介して内部の係数データが選
択される。こうしてセレクタ１２０で選択されたシリア
ルフィルタ係数データにはライン９６を介して極フィル
タ４２の１段目のフィルタユニットＬ１に入力される。

フィルタ係数外部記憶装置２０は、ティジクルフィルタ
部１４の内部に設けられるフィルタ係数ＲＯＭ　９７と
同様な構成であってもよいが、キーオン信号ＫＯＮにも
とづき時間的に変化するフィルタ係数を供給するような
構成であってもよい。

後者のタイプの外部記憶装置２０の一例が第１２図に示
されている。第１２図において、フィルタ係数メモリ１
２１は、■音色につき複数組のフィルタ係数を複数神石
の音色に対応して夫々予じめ記憶したもので、音色選択
装置１２（第１図、第１０図）から与えられる音色パラ
メータＴＰ４に従って成る１音色に対応する複数組のフ
ィルタ係数を選択し、選択したフィルタ係数をアドレス
信号発生回路１２２から−りえられるアドレス信号Ａ　
Ｄ　ＲＳに応じて時間経過に従って１組づつ順次読み出
す。

アドレス信号発生回路１２２は、キーアサイナ１０（第
１図１）から馬えられるキーオン信号ＫＯＨにもとづき
時間的にその値が変化するアドレス信号Ａ　Ｄ　ＲＳを
発生し、かつ、このアドレス信号ＡＤＲＳの時間的変化
のパターンを音色パラメータＴＰ４に応じて制ｍ１１す
る。

アドレス信号発生回路１２２におけるアドレス信号Ａ　
Ｄ　ＲＳの発生例を第１３図に示す。キーオン信号ＫＯ
Ｎの立上りに同期してアドレス信号ＡＤＲＳの値が「Ｏ
」にリセットされ、所定のアクツクレートに従って該信
号ＡＤＲ８の値か１０」。

ｒｌｌｒ２１−と順次増大していく。アドレス信号ＡＤ
Ｒ８Ｏ値が所定のサスティン値Ａｓに達すると、その増
数が停止し、サスティン値Ａ、を維持する。やがてキー
オン信号Ｋ　ＯＮが立下ると、所定のディケイレ−１・
に従って該信号Ａ、　Ｄ　ＲＳのイ直がｒ　Ａ　ｓ　ｊ
　、　［Ａ　ｓ　＋Ｉ　Ｊ　、　［Ａ　Ｓ＋　２　ｊ　
　　と順次増大する。そして、最終値「Ｎ」に達すると
堆犬が停止し、キーオン信号ＫＯＨに応じたアドレス信
号ＡＤＲ３の時間変化膠終了する。フィルり係数メモリ
１２１において１音色に対応して記憶されているフィル
タ係数の組数は８組であり、アドレス４５号Ａ　Ｉ）　
ＲＳの値ｒＯｊ乃至「Ｎ−Ｉ　Ｊに応じて各組のフィル
タ係数が順次読み出される。

尚、第１３図において、アタックレート、デイケイレ−
１・、サスティン値ＡＳは音色ノくラメータＴＰ４に応
じて可変設定される。

苗、各フィルタチャンイ・ルＣ１］１〜Ｃ１〕４に割当
てられる音色種類は予じめ判かつているので、選択され
た音色がどのフイルタチャンイ・ルＣ１］１〜ｃ１〕４
に属するのかは音色パラメータＴＰ４の内容から自ずと
判明する。従って、フィルり係数メモリ１２１では、各
チャンイ・ルＣ１］１〜ｃｈ４に対応して選択された音
色のフィルり係数を各チャンイ・ルタイミングに対応し
て時分割で読み出すようにすることができる。こうして
、フィルタ係数メモリ１２１からは、１２０ビットから
成る１組のフィルタ係数のデータがパラレルに、かつ、
谷チャンネルＣ１］１〜ｃｈ４毎に時分割で読み出され
、しかもその１組のフィルタ係数はアドレス信号Ａ　Ｄ
　ＲＳの変化に応じて時間的に変化するものである７、
パラレル／シリアル変換器１２６はメモリ１２１からパ
ラレルに読み出された１２０ビツトデータから成る１組
のフィルタ係数を時間的にシリアルな（１２０タイムス
ロツトから成る）データに変換するだめのものである。

シリアル変換の際の基準タイミング信号として使用する
ために同期パルスＳ　ＹＮＣが利用される。こうして、
外部記憶装置２０から供給されるシリアルフィルタ係数
データＫ　Ｏは、前述のように、第９図のに欄に示すよ
うなデータ形式である。

第１２図に示すような、時間的に変化するフィルタ係数
ＫＯを供給する記憶装置２０は、周波数特性が時間的に
変化する音色を実現する場合に役立つ。特に、人声音は
周波数特性が時間的に微妙に変化するので、人声音のだ
めのフィルタ係数を供給するのに適している。すなわち
、所望の人声音の周波数特性変化に対応するようにフィ
ルタ係数を供給するようにフィルタ係数メモリ１２１及
びアドレス信号発生回路１２２を構成すればよいのであ
る。尚、第１３図では、サスティン部では一定値Ａ　Ｓ
、をアドレス信号Ａ　Ｄ　ＲＳとして一定のフィルタ係
数が読み出されるようにしているが、これに限らず、サ
スティン部においてもアドレス信号ＡＤＲ８の値を微妙
に変化さぜるようにしてもよい。例えば、サスティン部
においてアドレス信号ＡＤＲ８の値を微妙に周期的に変
化させ、フィルタ係数が僅かに周期的に変化するように
するのも効果的である。

第８図に戻ると、ＲＡＭ１１８から読み出さ、？またフ
ィルタイネーブル信号に″Ｅ１〜ＦＩＥ１〜ＦＩコ３回
ｔＦ’４６７のアンド回路８６〜８５及び゛出カ利伺ｊ
回路６９のアンド回路１２４，１２５，１２６に夫々人
力さイする。アンド回路８６〜８５のうちそこに入力さ
れたフィルタイネーブル（ｉ　号トＹ　Ｅ　１〜ｒ＞　
ｒ＞　３か１″杏なっているものが動作可能となり、そ
れに対応するシリアル楽音信号（Ｓ＋〜Ｓ３のうちいず
れが１乃至複数）が選択さ１１．てシリアル加算器８６
に入力される。前述の通り、１Ｌ１４１ｉ８から読み出
されたフィルタイネーブル信号Ｆ　Ｉ’〕ｉ　−ｔｒ　
ｒ；＝　３のチャンネルＣ１１１〜ｃ　ｈ４のタイミン
グは第９図のＦｓ欄に示すようなシリアル楽音信号Ｓ】
〜Ｓ３のチャンネルタイミングに一致している。従って
、各フィルタチャンネルｃｈｉ〜ｃ１１４に対応して設
定さイｔている組合せで各サブ系列のシリアル楽音信号
８１〜ｓ３が選択される。

シリアルカｎ　ＰＪ、４８６の詳細について説明すると
、加算器１２７においてアンド回路８４から与えられる
シリアル楽音信号５Ｓ２とアンド回路８５から与えられ
るシリアル楽音信号Ｓ３とを加算し、この加算器１２７
の出力信号とアンド回路８６から与えられるシリアル楽
音信号Ｓｌとを加算器１２８で加算する。加算器１２７
，１２８は共に、キャリイ入力ＣＩを有するフルアダー
であり、自己のキャリイ出力ＣＯ−１−１かアンド回路
１２９，１３０を介してキャリイ入力Ｃ１に夫々入力さ
れるようになっている。キャリイアウド信号が生じた加
算タイミングとキャリイ出力ＣＯ＋　１　から侶−号Ｊ
／　、　Ｌ／が出力されるタイミングとの間には１タイ
ムスロツトの時間遅れがあるものとする。第６図（Ｉ）
）に示したようにシリアル楽音信号８１〜５−６（こお
いては」−位ビットのデータはとよりＵＹいタイムスロ
ットに割当てられてい６つ従って、Ｉタイムスロット遅
れて出力ＣＯ−１−１から出力さ眉、たキャリイアウド
信号をキャリイ人力Ｃｉに加えることにより、キャリイ
アウド信号を１ビット上位のデータに加算することかで
きる。アンド回路１２９，１６０の池の入力にはタイミ
ング信号発生回路４ｏから発生され、にタイミング信号
Ｓ　Ｈを遅延回路１６１で１タイムスロツト遅延した信
号をインパーク１６２で反転したものが与えられる。第
９図に示すようなタイミング１６号ＳＨは第２４．第１
Ｉ８゜第７２．ｉ９．６タイムスロノトで夫々〃１〃　
　となる信号でうり、これを１タイムスロット遅延シタ
遅延回路１６１の出力信号は礪２５．第４９．第７３、
第１タイムスロットで夫々〃１〃となる。

一方、シリアル楽音信号８１〜ｓ３は第６図（ｂ）のよ
うであるため、各チャンネルｃ　ｈ　１〜ｃｈ４のシリ
アル楽音信号の最下位ピッＩ−（Ｌ　Ｓ　Ｂ　）のタイ
ミングでＵ￥延回；賂１３１の出力信号が〃１′ｌとな
り、インパーク１６２の出力は〃ｏ″となる。

その結果、各チャンネルｃ　ｈ　１〜ｃ１〕４毎のシリ
アル加算において、最下位ピッ１−（ＬＳＢ）のタイム
スロットにおいて別のチャンネルのサインピッ）（ＳＲ
）の演算によって生じたキャリイアウド信号がキャリイ
人力ｃ１に与えられるのを禁止することができる。

一方、出力制御卸回路６９のアンド回路１２４〜１２６
の他のベカには制御コードＣ２が入力さイｔている。ゼ
ロフィルタ４３の出力信号２ｏをこのディジクルフィル
タ回路装置Ｄ　Ｆ　Ｃの出力楽音信号として使用する場
合には、制御コードＣ１，Ｃ２のうちＣ２が必らず１″
となるようζこ定められている。従−〇で、ゼロフィル
タ４６の出力信号ＺＯを出力楽音信号として使用する場
合アンド回路１２４〜１２６が常時可能化さイ１５、フ
ィルクイネーブル信号ＦＥ１〜ＦＥ３の値（こ応じて該
アンド回＠１２４〜１２６の出方が“１“または“０″
となる。このアンド回１烙１２４〜１２６の出力はアン
ド回路９０，９１．９２に別々に入力される。

一方アンド回路１２４〜１２６の出力信号を反転した信
号がアンド回路１３３，１３４，１３５に別々に入力さ
れており、各アンド回路１６６〜１６５の他の入力には
各サブ系列のシリアル楽音信号５ｌ−８３が別々に入力
さｊｎる。アンド回路９０と１６６の出力はオア回路１
６６を介して出力端子０１に与えられ、アンド回路９１
と１６４の出力はオア回路１６７を介して出力端子ｏ２
に与えらイＬ−アンド回路９２と１６５の出力はオア回
路１６８を介して出力端子０３に与えらイ９．る。

ゼロフィルタ４６の出力信号Ｚｏを出力楽音信号として
使用する場合、フィルタイネーブル信号ＦＥ１〜Ｉｉ’
　Ｉ！Ｅ　５が“Ｉ・“となるチャンネルタイミングに
対応してゼロフィルタ４３から出力された信号Ｚ　（１
が）“ピＬ′なっている信号ＦＦ、１〜Ｆ　Ｅ　３に対
応するアンド回路９０，９１．９２を介して各サブ系列
に対応する出力端子０．．０２゜０３に分配される。そ
の場合、フィルタイネーブル信号ｒ’　＋＞　ｉ〜Ｉ；
’　Ｉｖ　３がｏ“となっているサブ系列に対応するア
ンド回路１３１，１６４，１３５が可能化され、フィル
タを通らないシリアル楽音信号８１〜Ｓ３が出力端子０
．．０２，０３に導かれる。つまり、ゼロフィルタ４６
の出力信号Ｚ。

が分配されなかった出力端子Ｏ１〜０３に人力楽音信号
８１〜Ｓ３がそのまま導かれる。

一方、ゼロフィルタ４６の出力信号’１６を出力楽音信
号として使用しない場合は、コードＣ２が０“であり、
アンド回路１６６〜１６５が常時可能化されると共に、
アンド回路９０〜９２が常時不能化さイｔ１すへての出
力端子０ｌ−０３に入力楽音信号８１〜Ｓ３がそのまま
導かれる。

第８図における極フィルタ４２及びゼロフィルタ４３は
第４図及び第５図に示したものと同じものを用いること
ができるつきころで、第４図、第５図では基本構成のみ
が示されており、シリアルフィルタ係数データＫを並列
データに変換して各ユニットＬ１〜１ノ１２の乗算器６
４　、６８　、、、８２及びゼロフィルタ４２の各乗算
ｉ７３，７４．８１に分配するための回路及び複数チャ
ンネルｃｈ１〜ｃ　ｈ’４に関する時分割的フィルタ演
算を可能にする回路及びシリアルフィルタ演算を可能に
する回路等については図示を省略しである。そこで、第
４図に示すような基本構成から成る極フィルタ４２のフ
ィルタユニツ）　Ｌ　１乃至Ｌ１２の詳細例につき第１
４図を参照して説明し、その次１こゼロフィルタ４６の
詳細例につき説明する。

第１４図は極フィルタ４２の１段目のフィルタユニット
ｆ、　１の詳細例を示したものであるっ他のフィルタユ
ニット１・２乃至１ノ１２もこれと全く同一もしくはほ
ぼ同一構成である。第９図の加算器６１．６２．６３及
び遅延回路６５，６６．６７に相当する回路は第１４図
でも同一符号が付しである。また第４図の乗算器６４に
相当する回路部分は第１４図では同一符号を用いて包括
的に示しである。

タイミング信号Ｋ　Ｔ、　、　Ｌ　Ｄ　、　Ｓ　Ｉ−Ｔ
を利用してシリアルフィルタ係数データＫをパラレル変
換し、乗算器６４に分配する係数分配回路１６９は第４
図では省略されていたが第１４図では図示されている３
、この回路１６９につき、まず説明する。尚、図におい
て１タイムスロツトの遅延を行なう遅延回路（ま「Ｉ）
」なる記号を記したブロックによって表示するものさし
、特に説明を要する場合を除き個々の１タイムスロット
遅延回数の参照番号は省略する。係数分配回路１６９は
遅延回路列１４０゜１４２．１４３とラッチ回路１４１
及びフィルタ係数記憶装置、ｇ１４４を含んでいる。８
個の１タイムスロット遅延回路を縦続接続した遅延回路
列（すなわら８ステージの直列シフト並列出力快シフト
レジスク）１４０と、この遅延回路列１４０の各遅延回
路出力を夫々入力した８個の１ビツト型ラッチ回路から
成るラッチ回路１４１は、シリアルフィルタ係数データ
Ｋをパラレル変換するだめのものである。遅延回路列１
４０にはシリアルフィルタ係数データＫが入力さｄ″ｌ
、る。このデータには各遅延回路で順次シフトされて８
タイムスロツト後に次段のフィルタユニットＬ２に与え
られる。ラッチ回路１４１の各ラッチ制御人力１・には
タイミング信号ＫＬが与えられており、この信号ＫＬが
″】″のとき遅延回路列１４０の各遅延回路の出力を各
ラッチ回路にラッチする。尚、この例ではラッチ回路１
４１の出力タイミングはラッチタイミングから１タイム
スロット遅、ｎ、るものとする。１４２及び１４６は１
４０と同様に８個の１タイムスロット遅延回路を縦続接
続した遅延回路列（直列シフト並列出力型シフトレジス
ク）である。遅延回路列１４２１こはタイミング信号Ｌ
　ｉ）が入力され、１４６にはタイミング信号ＳＨが入
力される。これらの信号ＬＤ、ＳＨは遅延回路列１４２
．１４３の各遅延回路で順次遅延され、８タイムスロッ
ト後に次段のフィルタユニットＬ２に与えられる。

遅延回路列１４０，１４２，１４３及びラッチ回路１４
１と同様の回路は他のフィルタユニットＬ２乃至ＴＡ２
１こも設けられている。従−って、シリアルフィルタ係
数データＫ、タイミング信号１．１）、ＳＩＴは各フィ
ルタユニットＬ１乃至Ｌ１２て８タイムスロツトずつ順
次遅延される。一方、タイミング信号Ｋ　Ｌは遅延され
ることなく各フィルタユニツｌ−Ｌ　１乃至Ｉ・１２に
同時に供給さイする。

また、極フィルタ４２の最終段のフィルタユニットＩ−
１２カラｉｉｊ　力すｎｆ、＝データに１信号ＫＴ、、
ＫＤ。

ＳＩＴはライン９６．９４（第８図）を介してゼロフィ
ルタ４６に入力される。後述するように、ゼロフィルタ
４６の３つの乗算器７３，７４゜８１（第５図）に対応
して第１４図の係数分配回路１６９（遅延回路列１４Ｃ
１，１４２，１４３、ラッチ回路１４１、記憶装置１４
４）と同様の回路が設けらイ１．でおり、ライン９３．
９４から入力されたデータに１タイミング信号Ｌｌ）、
８１１はゼロフィルタ４６の３段の演算段で夫々８タイ
ムスロツトずつ順次遅延さイ１．る。また、タイミング
信号ＫＬは遅延さイすることなく、ゼロフィルタ４６め
各演算段に同時に供給される。

タイミング信号発生回路４０（第８図）からライン９５
を介して１段目のフィルタユニットＬ１に与えられる各
タイミング信号ＫＬ　、　Ｌｌ）　、　ＳＩＴのパルス
発生タイミングは前述の通り第９図のようになっている
。またセレクタ８７（第８図）から１段目のフィルタユ
ニツＩ−Ｌ　’１に与えられるシリアル楽音信号ト１Ｓ
のチャンネルタイミング、及びセレクタ１２０（第８図
）からライン９６を介してユニットＬ１に与えらイする
シリアルフィルタ係数データにのチャンネルタイミング
も第９図の通りである。

第９図から明らかなように、１チャンネル分のフィルタ
係数データにのシリアル送出を完ｒした直後にタイミン
グ信号ＫＬが発生される。第７図（ａ）に示すように１
チャンネル分のシリアルフィルタ係数データには後段の
演算段（乗算器８１゜７４．７３、フィルタユニットＬ
１２〜Ｌ１）に対応するもの（Ｋ、、　、　Ｋ、、　、
・・・Ｋｌ）からｌ１ｇ（に送出されろ。従って、タイ
ミング信号ＫＬが発生したとき、個々の極フィルタユニ
ットＬ１乃至Ｌ１２及びゼロフィルタ演算段に対応する
８ビツトのフィルタＩ、％　？、ｔ（Ｋ　ｌ〜に１．は
、各々に対応する所定の演算段の遅延ｌｏＪ路列（第１
４図の１４０に相当するもの）に］度入っており、これ
らが各演算膜内のラッチｌｌ’ｊ　ｉ％　（第１４図１
の１４１に相当するもの）に夫々ラッチされる。こうし
て、シリアルフィルタ係数データＫが夫々所定のフィル
タユニットＬ１乃至Ｌ１２及びゼロフィルタ演算段にお
いて並列データに、〜に１．に変換される。この並列デ
ータは次のラッチタイミングが到来する捷でラッチ回路
（第１４図では１４１）で保持される。例えば、第９図
に示す第１サンプリング周期の第２３タイムスロットで
タイミング信号ＫＬが発生したときはチャンネルｃｈ４
のフィルタ係数データが各ユニツ）Ｌ、１乃至Ｌ１２及
びゼロフィルタ演算段のラッチ回路（第１４図の１４１
）に夫々ラッチされ、次に第２サンプリング周期の第４
７タイムスロツトでタイミング信号ＫＬが発生するまで
チャンネルｃｈ４のフィルタ係数が保持される。従って
、ラッチ回路１４１から出力されるフィルタ係数のチャ
ンネルｃｈ１乃至ｃｈ４ｉ示すと、第９図のｆ（Ｄのよ
うになる。

第１４図において、フィルタ係数記・億装置１４４は各
チャンネルｃｈ１乃至ｃｈ４のフィルタ系数を夫々記憶
し、これらを各チャンネルのシリアル楽音信号ＦＳのタ
イミングに合わせて乗算器６４に供給するためのもので
ある。フィルタ係数記憶装置１４４ば、フィルタ係数の
各ビットに対応する８個のシフトレジスタＳＲ１乃至Ｓ
　Ｒ８から成る。８ビツトから成るフィルタ１糸ｊ＆の
各ビットをラッチした各ラッチ回路１４１の出力は、各
々に対応スるシフトレジスタＳＲ１乃＝ＨＳ　Ｒ８のＫ
Ｄｉ入力に加えられろ。シフトレジスタＳ　Ｒ１乃至Ｓ
Ｒ８のうちＳＲＩがフィルタ系数の最下位ビット（’Ｉ
、　Ｓ　Ｂ　）にご′ｊ応し、ＳＲ７が係数の最−１−
位ビット（Ｍ　Ｓ　Ｂ　）に対応し、ＳＲ８がサインビ
ット（ＳＢ’）ニ対応する。尚、８ビツトのフィルり係
故データハサイン・マグニチュード形式で表わすものト
シ、下位７ビツトでフィルり係数の絶対値を表わし、そ
の上位のサインピッＩ−（Ｓ　Ｂ　）で係数の正負符号
（”　ｏ　”のとき正、パビ′のとき負）を表わす。係
数の最上位ピッ）（ＭＳＢ）すなわちシフトレジスタＳ
Ｒ７に対応するビットの重みが１０進数の０．５である
とする。

フィルタユニットＴ、１に入力されたタイミング信号８
１−１及びＬ　Ｄ　（ｄシフトレジスフＳ　Ｒ１のＳ　
Ｈｉ人力及びＩ、ｏｉ大入力夫々入力される。寸だ、遅
延回路列１４２及び１４６でこれらの信号ＬＤ。

ＳＨを順次連帳したものがシフトレジスタＳＲ２乃至Ｓ
Ｒ８の５ＴＩｉ入力及びＬＤｉ入力に夫々入力さルる。

尚、遅延回路列１４２，１４３における５段目の遅延回
路１４５，１４６はどの１ノジスタにも人力沁れないが
、こｆ″Ｌは乗算器６４における後述の演算時間遅れに
合わせるために設けられたものである。

シフトレジスタＳＲ１乃至ＳＲ８の各々は第１５図に示
すように構成されている。１タイムスロツトの遅延時間
をもつ・１つの遅延回路１４７，１４８．１４９，１５
０によって４ステージのシフトレジスタが構成されてい
る。ＫＤｉはデータ入力であり、Ｌ′Ｉ）１は新データ
取り込み制御入力、ＳＨｉはシフト制御入力である。Ｋ
Ｄｉ入力に与えられた新データは、ＬＤ１入力とＳ　Ｈ
ｉ入力の両方に信号°′ビ′が与えられたときアンド回
路１５１及びオア回路１６０を介して】ステージ目の遅
延回路１４７に取り込１れる。ＳＨ１人力の信号が′０
″のとき、この信号全反転したインパーク１６４ノＢ３
　力カ”　］　”であり、ホールド用のアンド回路１５
６．１５５，１５７，１５９が可能化てれて各遅延１０
回路１４７，１４８，１４９，１５０の出力が該アンド
回路１５３，１５５，１５７，１５９及びオア回路１６
０，１６１．１６２，１６３を介して自己保持されろ。

ＳＨｉ入力の信号がＩｔ　１　ｎのどき上記ホールド用
のアンド回路１５３．１５５゜１５７　、１５９カ不能
化され、シフト用アンド回路１５２，１５４，１５６，
１５８が可能化される。これニ、］：す、］ステージ目
の遅延回路１４７の出力Ｑ１は２ステージ目の遅延回路
１４８に、２ステージ目の出力Ｑ２は３ステージ目の遅
延回路１４９に、３ステージ目の出力Ｑ３（は４ステー
ジ目の３１ｉ　ｆｊＬ　１ｒｉｊ　：＆％　１５０に、
４ステージ目）ＩＢ力Ｑ４は１ステージ目の遅延回路１
４７に、夫々シフトされろ。尚、ＬＤｉ入力の信号をイ
ンノく一タ１６５で反転した１石号がアンド回路１５２
に入力されており、新データを１ステージ目の遅延１司
ｌｌ洛１４７に取り込むと＠は４ステージ目の出力Ｑ４
が１ステージ目にシフトされるのを禁止している。

以上の構成によって、タイミンク侶号ＬＤζこもとづ＜
　＜口ｔｔビ″がＬＤｉ入力に与えられる毎（こ（１２
０タイムスロツト毎に）フィルり係数データがラッチ回
路１’４１（第１４図）からシフトレジスタＳＲ１乃＝
ｉｓＲｓの１ステーｅ目（・こ取込壕れ、かつタイミン
グ信号Ｓ　’Ｈにもとづく信号”　１　”　ｄＥＳＨ１
入九に与えられる毎に（２４タイムスロ゛〕ｌ・毎に）
各シフトレジスクＳ　Ｒ１乃至Ｓ　Ｒ８の各ステージの
データ５が次段にシフトさ几る。

１段目のフィルタユニットＬ１のシフトレジスタＳ　Ｒ
１についてみてみると、ＫＤｉ入力を介して１ステージ
目の遅延回路１４７にラッチ回路１４１のフィルタ係数
データが取込剤れるのνまタイミング信号ＬＤの発生時
である。すなわち、第１サンプリング周期の第２７ｉり
７１′ムスロットではチャンネルｃｈ４のフィルタ係数
データが、第２サンプリング周期の第４８タイムスロツ
トではチャンネルｃｈ１のデータが、第；３サンプリン
グ周期の第７２タイムスロットではチャンネルｃｈ２の
データが、冴３４サンプリング１司１（月の第９６タイ
ムスロツトではチャンネルｃｈ３のデータが、夫々１ス
テージ目に取込唸れる（第９図のＬ　Ｄ及びＫＤ及びＬ
ｌのＳ　Ｒ１参照）。タイミングイｇ号Ｌ　’Ｄの１周
期の間にタイミング悟りＳ　Ｈが５回発生するので、シ
フトレジスクＳＲ１におけるシフトは５回行なわれる。

従つ−Ｃ，ｍ１サンプリング周期の第２４タイムスロツ
トで１ステーシロの遅延回路１４７に取り込んだチャン
ネルｃｈ４のデータは、ｌか−よ 第４８　、７２　、９６　、２４タイムスロットで信号
Ｓ　Ｈが発生する毎に（第９図のＳ　Ｉ−Ｉ参照）、２
ステージ目、３ステージ目、４ステージ目、■ステージ
目と順にシフトされ、次に第２サンプリング周期の第４
８タイムスロツトでチーヤンネルｃｈｉのデータが１ス
テーシロの遅延回路１４７に取込剤れるとき、先に取込
んだチャンネルｃｈ４のデータは２ステージ目の遅延回
路１４８にシフｊ・されろ。こうして、シフトレジスク
Ｓ　Ｒ１の各ステージ（遅延回路１４７〜１５０）に各
チャンネルｃｈ１乃至ｃ）１４のフィルタ係数データが
順次取込まれる。タイミング信号ＬＤの４周期すなわち
５サンプリング周期で、シフトレジスタＳ　Ｒ１におけ
る各チＹンネルｃｈ１乃至ｃｈ’４のフィルタ係数デー
タの書替えが１通り完了する。そして、この書替・えは
５サンプリング周期毎に繰返し行なわれる。以」二のよ
うな制御によって、１段目のフィルタユニットＬ１のシ
フトレジスタＳＲＩの各ステージ（遅延回路１４７〜１
５０）の出力Ｑ１゜Ｑ２．Ｑ３．Ｑ４に現われろフィル
タ係数のチャンネルｃｈｉ乃至ｃｈ４は、第９図のＬｌ
のＳＲＩに示すように変化する。

第１４図に戻ると、フィルタユニットＬ１における他の
シフトレジヌクＳＲ２乃至Ｓ　Ｒ８のＳ　Ｈｉ入力及び
ＬＤｉ入力にはシフトレジスタＳＲＩのＳＨｉ入力及び
Ｌ］Ｊｉ入力に加わる信号８Ｈ及びＬ　Ｄを夫々順次１
タイムスロツトづつ遅延した信号が加わる。従って、こ
れらのシフトレジスクＳＲ２乃至ＳＲ８における各ステ
ージの出力Ｑ１〜Ｑ４の変化のパターンは第９図のＬｌ
のＳＲＩに示したシフトレジスタＳ　Ｒ１のそれと同じ
だが、その変化のタイミングが順次１タイムスロツトづ
つ遅れたものとなる。但し、シフ、トレジスタＳＲ５と
ＳＲ６との間には余分の遅延回路１４５，１４６が設け
られているのでシフトレジスタＳ　ＩＲ６ＩＣおける変
化のタイミング（シフトタイミング）はＳＲ５のそれよ
りも２タイムスロツト遅れる。こうして、１つのフィル
タユニットにつき合３”１８タイムスロツトの遅れを出
しながら各シフトレジスタＳ　Ｒ１乃至８１（８の変化
タイミング（シフトタイミング）がｌｌｌｆｆｌ次ずれ
てゆく。

第１４図のフイルクユニツ）Ｌｌにおいては、シフトレ
ジスクＳ　Ｒ１乃至ＳＲ８の出力Ｑとして４ステージ自
の出力Ｑ４　（第１５図参照）が取り出され、乗算器６
４に入力される。

さて、順向入力端子ＦＳ−ＩＮ（ＦＳｉ）から入力され
化シリアル楽音信号ＦＳはインバータ１６６で反転され
て、加３＃器６１のＢ入力に与えられろ。加カニ伽６１
は全加算器であり、遅延回路６６を介して次段のフィル
タユニットＬ２からフィードバックされる楽音信号がＡ
入力に与えられろ。Ｃｏ＋＋はキャリイアウド出力であ
り、ギャリイアウト信号つふ生じた加算タイミングとこ
の出力ＣＯ＋１に信号′ビ′が出力されるタイミングと
の間には１タイムスロツトの時間遅れがあるものとする
。キャリイアウド出力Ｃ８＋１の出力情°号はオア回路
２を介してηｌ算器６１のＣｉ大入力与えられる。第６
図（ｂ）に示したようにシリアル楽音信号１”　Ｓにお
いては上位ビットのデータはどより遅いタイムスロット
に割当てられている。従って、１タイムスロット遅れで
出力Ｃ６＋、から出力されたキャリイアウド信号をＣｉ
大入力加えることにより、キャリイアウド信号を１ビッ
ト上位のデータに加算することができる。オア回路２の
他の入力には遅延回路列１４６の１段１」の遅延１１′
ｌ！回路１６７から出力される信号５Ｆ（１が与えられ
ろ。この信号ＳＨ１は第９図に示すように発生するタイ
ミング信号Ｓ　Ｈを１タイムスロツト遅！１［させたも
のであり、第２５．第４９．第７３及び第１タイムスロ
ツトにおいて“′１″となる信号である。一方、入力）
１子ＦＳ　　ＩＮ（Ｆ”Ｓｉ）に入力されろシリアル楽
音信号Ｆ’Ｓは第６図（ｂ）のよってあるため、各チャ
ンネルｃｈ１乃至ｃｈ４のシリアル楽音１言−サの最下
位ピッ）　（Ｌ　Ｓ　Ｂ　）のタイミングに対応して１
阿号Ｓ　Ｈ１が°′１″となることになり、加算器６１
では能下位ピッｌ−（Ｌ　Ｓ　Ｂ　）のタイミングで繰
返し“１″′が加算される。この操作は、入力端子ＦＳ
−ＩＮから加算器６１のＢ入力に与えられる楽音信号Ｆ
Ｓ’（ｒ負の値に変換するためのものである。すなわち
、楽音信号ＦＳｉインバータ１６６で反転し、その最下
位ピッ）（ＬＳＢ）に１を加算することにより、２の補
数形式の負の値に変換する操作が行なわれている。尚、
入力端子Ｆ　Ｓ　−ＩＮに与えられる楽音信号Ｆ’　Ｓ
も負の値（は２の補数形式で表わされているものとする
。従って、楽音信号ド８が負の値のときは、ト記・ｊン
バーク１６６叉び１ぎ号Ｓ　Ｈ１による２の補数化操作
によって実質的に正の値に変換されることになる。こう
して、加算器６１では、逆向入力端子ＢＳ＝ＩＮ及び遅
延回路６６を介してへ入力に与えられるフィードバック
された楽音信号の振幅データから順向入力端子ＦＳ−Ｉ
Ｎに与えられた楽音信号の振幅データを減算する操作が
行なわれる。

加算器６１つ出力は遅延回路１６８に入力されると共に
ラッチ回路１６９のデータ入力に与えられる。加算器６
１と遅延回路１６８との間に示された入カポインドＰ１
から後述のオア回路２０２の出力側に示された出力ポイ
ン）Ｐ６までの部分が乗算器６４に相当する。

フィードバック楽音信号と入力楽音信号ＦＳとの差を示
す加算器６１の出力信号は遅延回路１６８で２４タイム
スロツト遅延され、排他オア回路乙に与えられる。排他
オア回路６の出力は加算器４のＡ入力に与えられる。遅
延回路１６８、ラッチ回路１６９、排他オア回路６及び
加算器４は、２の補数形式で表わされた加算器６１の出
力信号をサイン・マグニチュード（サインビットと絶対
値）形式に変換するだめのものである。

ラッチ回路１６９のラッチ制御入力しにはタイミング信
号ＳＨが入力される。信号ＳＨが発生する第２４タイム
スロツト捷たは第４８、第７２、第９６タイムスロツト
では、加速器６１からはサインピッｌ−（Ｓ　Ｂ　）を
表わす信号が出カフΣれている（第６図（ｂ）参照）。

従って、サインピッ）（ＳＢ）の値がラッチ回路１６９
にラッチされろ。このラッチ回路１６９の出力は排他オ
ア回路３及びアンド回路５に与えられる。例えば、第２
４タイムスロツトでチャンネルｃｈ１に関するサインビ
ット（ＳＢ：ｌランチし、ラッチした信号を第２５タイ
ムスロツトから第４８タイムスロツトまでの２４タイム
スロツトの間該ラッチ回路１６９から出力しているとき
、第１乃至第２４タイムスロツトで加算器６１から出力
されたチャンネルｃｈ１に関する信号を２／Ｉタイムス
ロツト遅延した信号が遅延回路１６８から出力さルる。

従って、ラッチ回路１６９から出力されるサインビット
信号と遅延回路１６８から出力される信号のチャンネル
は合致している。ラッチ回路１６９にラッチされたサイ
ンビット信号が′０″′すなわち正のとき、遅延回路１
６８の出力信号は排他オア回路６をそのまま通過し、加
算器４のへ入力を介してＳ出力からそのまま出力きれる
。サインビット信号がパ１″すなわち負のとき、遅延回
路１６８の出力信号は排他オア回路６で反転される。こ
のときラッチ回路１６９の出力ＩＩ　ｉ　７１によって
アンド回路５が可能化され、信号ＳＨ１のタイミングで
アンド回路５から”　１　”が出力され、オア回路６を
介してｈｎ算器４のＣｉ大入力°′１″が与えられる。

この信号ＳＨ１はタイミング信号ＳＨを１タイムスロフ
ト遅延した信号であり、最下位ビットに対応している。

例えば、チャンネルｃｈ１ｉこ関する信号が遅延回路１
６８から出力される第２５乃至第４８タイムスロツトに
おいては、第２５タイムスロツトで信号ＳＨＩが°′１
″となり、最下位ビットに関する排他オア回路乙の出力
信号に対して加算器４で１がＪＪｌ算てれる。加算の結
果中じたキャリイアウド信号は１タイムスロツト遅れて
出力Ｃｏ−１−＋から出力され、アンド回路７、オア回
路６を介してＣｉ大入力与えられる。アンド回路７の他
の入力には信号ＳＨ１をインバータ１７０で反転した信
号ＳＨ１が与えられる。最下位ビットの演算タイミング
では信号ＳＨ１の０″によってアンド回路７が不能化さ
れ、演算タイミングが先行するチーヤンネルの最上位ビ
ットからのキャリイアウド信号を禁止するようにしてい
る。排他オア回路６における反転と最下位ビットへの１
加算とによって、２の補数で表わさ＝’した負の値が絶
対値に変換される。

以上の構成によって、加算器４の出力Ｓからは加算器６
１の出力信号を絶対値で表わした信号Ｆｓ′が出力され
る。この信号Ｆ　Ｓ　’の状態をチにンネルｃｈ１乃至
ｃｈ４に関して示すと、第９図のＦＳ／のようであり、
入力楽音信号ＦＳのタイミングよりも２４クイムスロツ
ト遅れている。この信号Ｆ’Ｓ’は第６図（ｂ）に示す
信号ＦＳと同様に１チヤンネルにつき２／Ｉビット（タ
イムスロット）のシリアルデータであり、最下位ビット
（ＬＳＢ）が先行している。

乗算器６４では、加算器４から出力された２４ビットの
シリアルデータＦＳ’に各シフトレジスクＳＲ１乃至Ｓ
Ｒ８から出力された８ビツトのフィルタ係数を乗算する
。２４ビツトと８ビツトのシリアル乗算では普通３２タ
イムスロット分の演算時間が必要であるが、２４タイム
スロット毎に各系列の時分割演算を行なわねばならない
ため下位８ビット分の乗算結果は切捨て、サインビット
も含めてｔ位２４ビット分の積を求めるようにしている
。乗算器６４は、シフトレジスタＳＲ１乃至ＳＲ７から
並列的に出力されるフィルタ係数の絶対値部分の各ビッ
トに対応する７個の乗算器部分■１乃至Ｍ７を含んでい
る。これらの部分Ｍｌ乃至Ｍ７は順に縦続接続されてい
る。部分Ｍ４゜Ｍ５．Ｍ６に関しては詳細内を省略した
が、部分Ｍ２及びＭ６と同一構成である。

各部分Ｍｌ乃至Ｍ７は部分積を求めるためのアンド回路
１７１．１７２，１７３．、・・１７４を夫々含んでお
り、各アンド回路１７１乃至１７４に各シフトレジスタ
ＳＲ１乃至ＳＲ７から出力されるフィルタ系数の絶対値
部分の各ビットに、、に２・・・Ｒ７が夫々入力されろ
。また、部分Ｍｌ乃至Ｍ６は縦続接続された遅延回路１
７５，１７６゜１７７・・・を夫々含んでおり、加算器
４の出力信号ＦＳ’をこれらの遅延回路１７５，１７６
．１７７・・・で１タイムスロツトずつ順次遅延し、各
々の遅延出力を上記アンド回路１７２，１７３・・・１
７４に夫々印加する。部分Ｍ１のアンド回路１７１には
遅延されていない信号ＦＳ’が印加される。部分Ｍ２乃
至Ｍ７は加算器１７８，１７９．・・・１８０を夫々含
んでおり、各アンド回路１７１乃至１７４で求めた部分
償金これらの加算器１７８乃至１８０で加′算する。信
号ＦＳ′が各遅延回路１７５゜１７６．１７７で順次遅
延されるので、個々のタイムスロット毎の各アンド回路
１７１乃至１７４の出力の重み（・よ一致しており、従
って加算器１７８乃至１８０では同じ重み同士の部分積
を加算することができる。

加算器１７８乃至１８０において、個々のビットの部分
布すなわちアンド回路１７２乃至１７４の出力は六入力
に夫々印加される。Ｂ入力には部分積もしくは部分積の
和がアンド回路１８１゜１８２．１８６・・・を介して
入力される。アンド回１ｆｆｘ　１８１にはアンド回路
１７１の出力及びインバータ１７０の出力信号ＳＨ１が
入力される。アンド回路１８２，１８３・・・には加算
器１７８，１７９・・・の出力Ｓ及び上記信号ＳＨ１を
遅延回路１８４．１８５，１８６・・・で順次遅延した
信号が加わる。

これらのアンド回路１８１．１８２，１８５．０．は下
位の部分積を切捨てるためのものである。各加算器１７
８，１７９．．・・１８０のキャリイアウト出力Ｃ８＋
１はアンド回路１８８　、１８９・・・１９０を介して
キャリイイン人力Ｃｉに入力される。アンド回路１８８
，１８９．・・１９０の他の入力には信号ＳＨ１を遅延
回路１８４，１８５，１８６・・・で順次遅延した信号
が加わる。アレド回路１８８゜１８９・・・１９０は同
チャンネルに関するキャリイアウド信号の加算を可能に
する一方で、演算タイミングが先行する別のチャンネル
の最り位ビットに関するキャリイアウド信号がその次の
チャンネルの最下位ビットに加算されないようにするだ
めのものである。

部分Ｍ５とＭ６の間に設けられた遅延回路１９１゜１９
２．１９３は、部分Ｍ　１乃至Ｍ５におけるアンド回路
１８１．１８２，１８３・・・及び加算器１７８．１７
９・・・の動作遅ノ］、を補償するためのものである。

これらの部分Ｍｌ乃至Ｍ５における演算動作遅れ時間の
合計（これは１タイムスロツトに満′たないものである
）を遅延回路１９２でタイムスロットの変化に同期させ
て１タイムスロツトの遅れとし、かつ、これに合わせる
ため（こ遅延回路１７５，１７６．１７７の経路に遅延
回路１９１を挿入し、遅延回路１８４，１８５．１８−
６・・・の経路に遅延回路１９３を挿入しである。また
、この遅れに合わせるため、遅延回路列１４２及び１４
６に余分の遅延回路１４５　、１４６が挿入されている
。

こうして、信号Ｆ　Ｓ　’とフィルタ係数の絶対値部分
（ビットＪ　　〜に７　）との積に相当するシリアルデ
ータが部分Ｍ７の加算器１８０から出力される。この加
算器１８０の出力は排他オア回路１９４を介して加算″
ｇｉ１９５のＡ入力に加わる。

排他オア回路１９４及び加算器１９５は信号ＦＳ’とフ
ィルタ係数のサインビット同士の乗算結果に応じて積全
２の補数形式に変換するためのものである。フィルタ係
数のサインビット（ＳＢ　）ｉ示すデータに８はシフト
レジスタＳＲ８から排他オア回路１９６に入力される。

信号ＦＳ′のサインビットはラッチ回路１６９にラッチ
されている。

このラッチ回路１６９の出力信号をシフトレジスタＳＲ
８の出力に同期させるためにラッチ回路１９７が設けら
れており、ラッチ回路１６９の出力を遅延回路列１４６
の８段目の遅延回路１９８の出力が°′１″となるタイ
ミングでラッチする。このラッチ回路１９７の出力が排
他オア回路１９６の他の入力に与えられろ。ラッチ回路
１９７のラッチタイミングとシフトレジスタＳＲ８のシ
フトタイミングが同じであるため、同じチャンネルに関
するフィルタ係数のサインビットデータと信号Ｉ、ｌ　
Ｓ／のサインビットデータとが同期して排他オア回路１
９６に入力されることになる。１１他オア回路１９６は
両者のサインビットが不一致のとき負を示す１１　＋、
　Ｉ＋を出力し、一致しているとき正を示す“０″を出
力する。この、排他オーア回路１９６の出力が０″′の
ときつ寸り積のサイン、が正のときは、加算器１８０の
出力は排他オア回路１９４及び加算器１９５をその捷ま
通過し、アンド回路１９９に与えられる。排他オア回路
１９６の出力が′１″のときつまり積のサインが負のと
きは、加算器１８０の出力は排他オア回路１９４で反転
され、加算器１９５のへ入力に加わる。加算器１９５の
０１人力には、排他オア回路１９６の出力が”Ｉ”のと
き後述のように最下位ビットのタイミングでアンド回路
２００からオア回路２０１を介して“。

１″が与えられろようになっている。こうして、負の値
の積は２の補数形式に変換される。

２の補数形式で表わされた積は加算器１９５からアンド
回路１９９及びオア回路２０２を介して加算器６２のへ
入力に与えられろ。尚、加算器１９５及び６２のキャリ
イアウド出カＣ６十、のキャリイイン人力Ｃｉへの供給
を制御するアンド回路２０６及び２０４は前記アンド回
路１８８゜１８９’、、、・１９０と同じ目的で設けら
れたものである。

加算器１８０の出力を入力したオア回路２０５、アンド
回路２０６、遅延回路２０７から成るループｌが全ピッ
）　”　Ｏ”であるか否かを検出するためのものである
。信号ＳＨ１を７タイムスロツト遅延した信号ＳＨ８が
アンド回路２０６に加えられており、このループの記憶
内容がこの信号ＳＨ８によってリーセットされる。加算
器１８０の出力が１度でもＩＩ　Ｉ　ＩＩになると、こ
のループ２０５，２０６，２０７にＩＩ　Ｉ　ＩＩが記
憶されろ。加算器１８０の出力が１度も“′１″になら
なかったとき、すなわち積がオール゛’　０　”のとき
このループ２０５〜２０７には”　ｔ”が記憶されず　
＋ｔ　□　ｎの１寸である。遅延回路２０７及び排他オ
ア回路１９６の出力がアンド回路２０８に入力されてい
る。積がオールＩＩ　ＯＩＩでなければ、排他オア回路
１９６の出力すなわちサインビットの積がその寸まアン
ド回路２０８を通過する。積がオールＩＩ　ＯＩＩなら
ば、アンド回路２０８が不能化され、排他オア回路１９
６の出力の如何にかかわらず該アンド回路２０８の出力
は’　ｏ　”　（つ′まり正のサインを示す）となる。

アンド回路２０８の出力はアンド回路２０９及びオア回
路２０２を介して加算器６２０八入力に与えられる。ア
ンド回路２０９は信号ＳＨ８をインバータ２１０で反転
した信号によってサインビットのタイミングでだけ可能
化されるようになっている。従って、アンド回路２０８
の出力が積のサインビットを示すものとなり、積がオー
）、”　（１”のときはサインビットは強制的に“０″
′つまり正とさ托ろ。

乗算器６４において、２４ビツトのシリアル信号ドＳ′
と８ビツトの係□数に１〜に６とのシリアル乗算は３２
クイムスロツトの間に下位桁から順に行なわれる。但し
、３２タイムスロツトのうち最初の８タイムスロツト（
下位桁の乗算を行なっているとき）は先行するチャンネ
ルに関する上位桁の乗算を行なっているときでもあり、
この部分ではｆｉ　ｆｒ？ｃのチャンネルの乗算結果が
切捨てられ、先行チャンネルの演算が優先される。こう
して、何列’　Ｆ　Ｓ　’のタイミングから８タイムス
ロツト遅れて該信号ｌ？８′に関する２４タイムスロッ
ト分の乗算結果がオア回路２０２を介して出力さ九、加
算器６２０入力Ａに与えられる。この加算器６２の入力
Ａは信号ＦＳのタイミングから見ると、丁度３２タイム
スロツト遅れている。加算器６２の入力Ｂには遅延回路
６５で入力信号ＦＳを３２タイムスロツト遅延した信号
ｄＦＳが与えられる。

加算器６２の出力が順向出力端子ＦＳ−ＯＵＴを経由し
て次段のフィルタユニツＩ−Ｌ　２に入力される。次段
のフィルタユニットＬ２では、その顔向入力端子（第１
４図のＦＳ−ＩＮに相当するもの）を経由して前段のフ
ィルタユニットＬ１から与えられる楽音信号及びシフト
レジスタ（第１４図のＳＲ１乃至ＳＲ８に相当するもの
）に記憶されたフィルタ係数等にもとづき前述と同様の
演算を行なう。ただし、各フィルタユニットＬ１乃至Ｌ
１２における入力端子ＦＳ−ＩＮと出力端子ＦＳ−ＯＵ
Ｔとの間の楽音信号の時間遅れが３２タイムスロツトで
あるのに対して、タイミング信号ＬＤ央びＳＨの時間遅
れは８タイムスロツトであるため、他のユニツ１−Ｌ２
乃至Ｌ１２のすべてを前述のユニツ）Ｌｌと全く同一構
成とすると、乗算器（第１４図の６４に相当する）にお
けるフィルタ係数に、−に８と信号ＦＳ’のチャンネル
にずれが生じてし１う。そこで、各ユニツ１−Ｌ１乃至
Ｌ１．２の乗算器（第１４図の６４に相当する）におけ
るフィルタ係数に１〜に８と信号ＦＳ’のチャンネルを
一致さぜるために、シフトレジスタＳＲ１乃至ＳＲ８の
出力Ｑとして取り出すステージ全容ユーツトＬ１乃至Ｌ
１２毎に次のように異ならせるものとする。すなわち、
ユニットＬ１ではシフトレジスタＳＲ１乃至ＳＲ８の出
力Ｑとして第４ステージの出力Ｑ４（第１５図参照）を
取り出しているが、ユニットＬ２では第１ステージの出
力Ｑ１、ユニツ）Ｒ３では第２ステージの出力Ｑ２、ユ
ニツｌ−Ｌ　４では第３ステージの出力Ｑ６、ユニツ′
トＬ５では第４ステージの出力Ｑ４、というように、出
力Ｑとして取り出すステージを順次ずらすようにする。

第１６図は、第１５図に示されたゼロフィルタを更に詳
細に示したものであり、第５図の乗算器７６゜７４．８
１、加算器７５，７６、遅延回路７７．７９゜８０に相
当する回路は第１６図でも同一符号が付しである。シリ
アルフィルタ係数データＫをタイミング信号ｔ（Ｌ、Ｌ
Ｄ、ＳＨに応じてパラレルなフィルタ係数データに変換
して各乗算器７６．７４．８１に分配するための係数分
配回路２１２，２１３，２１４は第５図では省略されて
いるが第１６図では図示されている。

各演算段における乗算器７３，７４．８１及び係数分配
回路２１２，２１３，２１４の内部構成は第１４図に示
されたもの（６４及び１６９）と同一のものを用いるこ
とができる。すなわち、乗算器７３，７４゜８１の各々
は、第１４図に示された乗算器６４と同一構成とするこ
とができ、係数分配回路２１２゜２１．３，２１４の各
々とは、第１４図の係数分配回路１６９（遅延回路列１
４０．Ｌ４２，１４３、ラッチ回路１４１及び係数記憶
装置１４４から成る部分）と同一構成ちすることができ
る。詳しくは、第１の演算段における乗算器７６と係数
分配回路２１２のブロックにおける入カポインドＰｉ　
、Ｐ２．Ｐ３．Ｐ４゜Ｐ５及び出カポインドＰ６．Ｐ７
．ρ８　、Ｐ９　、ＰＩＯ。

Ｐｉｌは、第１４図における同一符号のポイントに相当
するものであり、第１４図の遅延回路１６８及びラッチ
回路１６９の入力側に示された入カポインドＰ１からオ
ア回路２０２の出力１１１１１に示された出力ポイン１
−Ｐ６及び信号ＳＨ９のラインに示された出力ポイン）
Ｐ７に至る乗算器６４の詳細回路と第１６図の乗算器７
６の詳細回路は全く同一である。また、第１４図のデー
タＫ及び各信号ＫＬ、ＬＤ、ＳＨの入力ラインに示さｎ
た入力ポイン）Ｐ２〜Ｐ５から出力ラインに示された出
カポインドＰ８〜Ｐ１１に至る係数分配回路１６９の詳
細回路と第１６図の係数分配回路２１２の詳細回路は全
く同一である。また、第１４図において係数分配回路１
６９内のフィルタ系数記憶装置１４４の各シフトレジス
タＳ　Ｒ１−Ｓ　Ｒ８０出力Ｑが乗算器６４に入力され
ているのと全く同４７発に、；ｇｔ６図でも係数分配回
路２１２から乗算器７６にフィルタ係数を示す信号が入
力される。第２の演算段における乗算器７４、係数分配
回路２１６及び第３の演算段における乗算器８１、係数
分配回路２１４も同様に、各入出カポインｌ−Ｐ　１〜
Ｐ１１が第１４図の同一符号のポイントに対応している
。

尚、各係数分配回路２１２，２１３，２１４内のシフト
レジスタＳＲ１〜５Ｒ８（第１４図）の出力ＱとしてＪ
ｆＹり出すステージは前述の極フィルタユニッ）Ｌｌ〜
Ｌ１２と同様に順次ずらすものとする。最後の極フイル
タユニットＬ１２では第３ステージの出力ｉ（第１５図
）が取り出されるので、ゼロフィルタ４６における第１
の演算段（分配回路２１２）では第４ステージの出力Ｑ
４（第１５図）を取り出し、第２の演算段（分配回路２
１３）では第１ステージの出力Ｑ１を取り出し、第３の
演算段（分配回路２１４）では第２ステージの出力Ｑ２
全取り出すようにする。

第１６図において、極フィルタ４２の最後のユニットＬ
１２からライン９６及び９４を介して与えられたシリア
ルフィルタ係数データｆぐ及びタイミング信号ＫＬ、Ｌ
Ｄ、ＳＨは１段目の係数分配回路２１２に入力される。

１段目の係数分配回路２１２を経由したデータに１信号
ＫＬ、ＬＤ、ＳＨは２段目の係数分配回路２１６に与え
られ、更に２段目の回路２１６から３段目の回路２１４
に与えられる。前述の通り、データに１信号ＬＤ、５ｉ
−ｆは各段の回路２１２．２１３，２１４で夫々８タイ
ムスロツト遅延され、信号Ｋ　Ｌは遅延されない。そし
て、最終的に、各段の係数分１回路２１２，２１３，２
１４内の記憶装置１４４（第１４図参照）に当該演算段
に対応する所定のフィルタ係数（第５図の！（１３ｔＫ
ｎ　−Ｋ＋ｓ　）が各チャンネルｃｈ１〜ｃｈ４毎に記
憶きれる。

因みに、ゼロフィルタ４６の１段目に入力されろタイミ
ング信号ＬＤ及びＳＲの状態を第１７図の＊　Ｌ　Ｄ及
び＊ＳＨの欄に示す。第１７図のＦＳの欄には第９図と
同様に七しクタ８７（第８図）から出力される楽音信−
弓ＦＳのチャンネルタイミングが示されている。信号Ｌ
Ｉ）及びＳＨは極フィルタ４２の１２個のユニツ）Ｌ１
〜Ｌ１２において夫々８タイムスロツト遅延されるので
、第９図の信号ＬＤ。

５ｌ−Ｉを９６タイムスロツト遅延したものがゼロフィ
ルタ４６の１段目に入力される。従って、１２０タイム
スロット周期のタイミング信号Ｌ’Ｄは第１７図の＊Ｌ
Ｄに示す」：うに９６タイムスロツト遅延された状態と
なるが、２４タイムスロット周期の信号ＳＨは第１７図
の＋Ｓ）Ｉに示すように第１）図のＳＨと事実上同じで
ある。第１７図のＩ（Ｄの欄には１段目の係数分配回路
２１２のラッチ回路（第１４図の１４１に相当するもの
）にラッチされるフィルタ係数のチャンネルを示したも
のであるが、これは前ポの通り、第９図の冊と同じであ
る。従って、１段目の係数分配回路２１２内のフィルタ
係数記憶装置（第１４図の１４４に相当するもの）の最
下位ビットのシフトレジスタＳＲ１の各ステージの出力
Ｑ１〜Ｑ４（第１５図参照）のチャンネル状態を示すと
、第１７図（７）　ｒ　２１２１Ｑ）ＳＲＩ　Ｊの欄の
ようになる。これは第９図の［ＬｌのＳＲＩ　Ｊの欄と
同じ状態であることが理解されるであろう。また、後述
するように、ゼロフィルタ４６の入力端子ＺＳｉに入力
される楽音信号＊ＦＳのチャンネル状態はどんな場合で
も他フィルタ４２に入力されるシリアル楽音信号ＦＳの
チャンネル状態と同じである。従って、ゼロフィルタ４
６の１段目の乗算″Ｗ、７３におけるシリアル演算タイ
ミングは、極フィルタ４２の１段目のユニットＬ１の乗
算器６４のシリアル演算タイミングに同期している。

このことは、唖フィルタ４２とゼロフィルタ４３の接続
組合せを切換える場合に、演算タイミングをいちいち考
慮することなく自由に切換えることを可能にするので、
有利である。

一方、ゼロフィルタ４６の入力端子ＺＳ百こ与えられた
楽音信号＊　ｂ’　ｓは加算器７５の入力Ｂ及び遅延回
路７８に入力されると共に、入力ポイントＰ１（第１４
図参照）を介して１段目の乗算器７６に入力される。こ
の楽音信号＊Ｆｓに対応する乗算結果は、前述の通り、
３２タイムスロツト１）￥れて出力ポイン）Ｐ６　（第
１４図参照）から出力される。出カポインドＰ６がら出
力されたシリアル楽音信号は遅・所回路７７で６４タイ
ムスロット遅延された後、加算器７５の入力Ａに与えら
れる。この人力Ａに与えられるシリアル楽音信号は、入
力Ｂに与えら７１．るシリアル楽音信号’＊ＦＳのタイ
ミングよりも９６タイムスロツト（丁度１サンプリング
周期）遅イ１．ており、同じチャンネルのシリアル楽音
信号が同じ重みのビット同士で加算器７５て加算さ、Ｉ
する。加算器７５のキャリイ出カＣＯ’＋　１はアンド
回路２１５を介してキャリイ入力Ｃ１に与えられる。ア
ンド回路２１５の他の入力には、乗算器７６の出カポイ
ンドＰ７（第１４図参照）から出力さｎた信号Ｓ　Ｈ９
を遅延回路２１６で６４タイムスロツト遅延した信号が
与えられる。前述の通り、この信号Ｓ　ｌ−１９は出力
ポインｌ−Ｐ　６　（第１４図のオア回路２０２）から
出力されるシリアル楽音信号の重みが最下位ビットのと
き“Ｏｈとなる。遅延回路２１６は遅延回路７７の遅延
動作に同期さぜるために設けられたものであり、先行す
るチャンネルの最下位ビットの加算によって生じたキャ
リイアウド信号を次のチャンネルの最下位ビットの加算
タイミングにおいてキャリイ入力ＣＩに入力しないよう
にするためにアンド回路２１５が設けられている。

２段目の乗算器７４の入力ポイン）　Ｐ　１には、シリ
アル楽音信号＊ＦＳを遅延回路７８で１２８タイムスロ
ツＩ・遅延したものが入力さイｔている。

第１４図に示すような構成の係数分配回路（１３９’）
と乗算器（６４）とを用いてシリアル乗算を行なう場合
、乗算器におけるシリアル演算タイミングを開明させる
（乗算すべきシリアル楽音信号とフィルタ係数のチャン
ネル及び各ビットの重みを同期させる）には、前述から
明らかなよ・うに、シリアル楽音信号の入力タイミング
が前段の乗算器の入力タイミングよりも３２スイムスロ
ツト遅れていなけイ９．はならない。そこで、２段目の
乗算器７４の楽音信号入力タイミングと１段目の乗算器
７３のそれと比較してみると、２段目の入力タイミング
は遅延回路７８によって１サンプリング周期（９６タイ
ムスロツト）と３２タイムスロット（合計１２８タイム
スロツト）だけ遅延されるのて、３２タイムスロット分
の遅延吉いう条件が満たさイ９．ている。従って、２段
目の乗算器７４においてもシリアル演算タイミングの同
期化が計れる。

２段目の乗算器７４の出カポインドＰ６（第１４図参照
）から出力さ眉５たシリアル楽音信号すなわち乗算結果
は、遅延回路７９で３２′り、イムスロット遅延された
後、加算器７６の入力Ａに与えらイする。加算器７６の
入力Ｂには前段の加算器７５の出力Ｓが与えられる。前
述と同様に、乗算器７４の出力ポイン）　Ｐ　７　（第
１４図参照）から出力された信号Ｓ　ｆ−Ｉ　９は遅延
回路７９の遅延時間に同期して遅延回路２１７で３２タ
イムスロツト遅延された後アンド回路２１８に入力され
る。アンド回路２１８の他の入力には加算器７６のキャ
リイ出力ＣＯ＋］が与えら眉７、その出力がキャリイ入
力Ｃ１に与えられる。この遅延回路２１７とアンド回路
２１８は前述の回路２１５，２１６と同じ機能を果す。

遅延回路７９は、前述の通り、加算器７６の入力Ａに入
力される信号のタイミングが入力信号＊ＦＳのタイミン
グよりも２サンプリング［ｉＪ］（１９２タイムスロツ
ト）遅れるようにするためのものである。すなわち、遅
延回路７８で１２８タイムスロツｌ−１乗算器７４の内
部で３２タイムスロツト、遅延回路７９て３２タイムス
ロットの遅延が夫々設定されることにより、合計１９２
タイムスロツトの遅延が設定される。

加算器７６の出力信号は遅延回路８０で６４タイムスロ
ット遅延さイｔた袋、乗蝉器８１の入力ポイン）　Ｐ　
１に入力される。そして、乗算器８１の出カポインドＰ
６からは、入カポインドＰ１のタイミングよりも３２タ
イムスロット遅イｔたタイミングでシリアル楽音信号が
出力さｎｌことｔがゼロフィルタ４６の出力楽音信号Ｚ
ｏとして出力端子ＺＳｏに与えられる。遅延回路８０は
、前述と同様の理由により、２段目の乗算器７４の楽音
信号入力タイミングと３段目の乗算器８１のそイ９．と
の間に３２タイムスロットの時間遅れを設定するために
設けられたものである。すなわち、乗算器７４の内部で
３２タイムスロツト、遅延回路７９で３２タイムスロツ
ト、遅延回路８０で６４タイムスロツトの時間遅れが夫
々設定され、合計１２８クイムスロツトの遅れが両者の
間に設定される。

１２８タイムスロットは１サンプリング周門（９６タイ
ムスロツｌ−）と３２タイムスロットでアルので、２段
目の乗算器７４の楽音信号入力タイミングと３段目の乗
算器８１のそれとの間には実質的に３２タイムスロツト
の時間遅イｔが設りらイｔたことになる。

ゼロフィルタ４６の入力信号＊ｈ゛ｓと出力信号７．８
とのタイミンク：を比較すると、遅延回路７８、乗算器
７４、遅延回路；’９　、８０、乗算器８１のルートに
よって合計２８８タイムスロツトの遅延が設けら３″１
．ており、これは丁度３サンＺ°リング周期であるため
、入力信号＊ＦＳと出力信号ＺＯのタイミング（チャン
ネル及びシリアルデータの各ビットの重みのタイミング
）は完全に同期している。従って出力信号２ｏは、第９
図あるいは第１７図のＦＳのタイミングに完全に開明し
たシリアル楽音信号である。

尚、極フィルタ４２の最終段のユニット丁７１２の順向
出力端子ＦＳｏから出力されるシリアル楽音信号のタイ
ミングも第９図のＦＳに完全に同期している。つまり、
１２段の各ユニット１ノ１〜Ｌ１２では夫々３２クイム
スロツトずつ楽音信号が遅延されるので、合計遅延時間
は３８４タイムスロツトとなり、これは丁度４サンプリ
ング周期であるため、極フィルタ４２の顔向入力端子Ｆ
Ｓｌと）偵向出力浦晶子Ｆ　Ｓ　Ｏのシリアル楽音信号
のタイミングが同期することになる。第８図に示すよう
に、極フィルタ４２の出力端子ＦＳＯの信号または入力
制御回路６７から出力されたシリアル楽音信号Ｓｉの一
方がセレクタ８９て選択さ７１．てゼロフィルタ４６の
入力端子Ｚ　Ｓ　ｉに与えられる。従って、入力端子Ｚ
Ｓｉを介してゼロフィルり４３に入力さ第１．ろシリア
ル楽音信号＊ＦＳのタイミングは、前ｌボのように、ど
んな場合でも第９図のＦＳに同期している。従って、第
８図の入力端子Ｉ　Ｉ　’＝　１３　から入力されるシ
リアル楽音信号８１〜Ｓ３、入力側・脚回路３７から出
力されるシリア・ル楽音信号ＳＩ　＋、セレクタ８７か
ら極フィルタ４２に入力されるシリアル楽音信号ＦＳ１
極フィルタ４２の出力端子ＦＳＯから出力されるシリア
ル楽音信号、ゼロフィルタ４６の入力端子ＺＳｉに入力
さ１１るシリアル楽音信号＊ＦＳ１ゼロフイルり４６の
出力端子ＺＳＯから出力されるシリアル楽音信号ＺＯの
タイミング（チャンネル及び′シリアルデーク各ビット
の重みのタイミング）がすべて同期しており、第９図ま
たは第１７図のＦＳの欄のようである。

尚、デイジクルフ・１゛ルタ主路３８におけるフィルの
型式は上述のものに限らず如何なるものでもよい〇 以上説明したようｋここの発明によイｔば、所望の音色
に応じてディジタルフィルタの特性を容易に制御できる
ようになる古共に、時分割的な係数供給によってディジ
クルフィルタを複数チャンネルで時分割動作させること
ができるようになり、更に、外部係数記憶装置の追加に
よって音色設定範囲を拡大することができるようになる
。

【図面の簡単な説明】

第１図はこの発明に係るディジクルフィルタ装置を実施
した電子楽器の一例を示す全体構成ブロック図、第２図
は第１図１こおける楽音信号発生部及び楽音信号４辰は
及び累算及びシリアル変換制御回路の一例を示すブロッ
ク図、第３図は第１図におけるディジタルフィルタ部の
一例を示すブロック図、第４図は第３図の極フィルタを
１２段のラティス型フィルタによって構成した一例を示
すブロック図、第５図は第３図のゼロフィルタの一例を
示すブロック図、第６図は楽音信号のシリアル化形式の
一例を示すタイミングチャート、第７図はフィルタ係数
のシリアル化形式の一例を示すタイミングチャート、第
８図は第１図及び第３図のディジクルフィルタ部として
使用可能なディジクルフィルタ回路装置の詳細例を示す
ブロック図、第９図は第８図の極フィルタに入力される
シリアル楽音信号及びフィルタ係数及びタイミング信号
の一例を示すと共に核極フィルタの１段目における主要
な何月のチャンネルタイミング状態を示すタイミングチ
ャート、第１０図は第１図における音色選択装べの一例
を示すブロック図、第１１図は第１０図から出力される
音色パラメータのシリアル化形式の一例を示すタイミン
グチャート、第１２図は第１図におけるフィルタ係数外
部記憶装置の一例を示すブロック図、第１３図は第１２
図のアドレスイ名号発生回路におけるアドレス信号の発
生例を示す図、卯、１４図は第４図におけるラティス型
の極フィルタの１段目のフィルタユニットの詳細例を示
す回路図、第１５図は第１４図におけるフィルタ係数記
憶用のシフトレジスタの内部構成例を示す回路図、第１
６図は第５図のゼロフィルタの詳細例を示す回路図、第
１７図は第１６図の１段目の演算段における各種信号の
状態を例示するタイミングチャートである。 １１　楽音信号発生部、１２・・音色選択装置、１６・
・楽音信号４辰分は及び累算及び゛シリアル変換制御回
路、１４　ディジクルフィルタ部、２０・フィルタ係数
外部記憶装置、２１　フィルタ係数切ｔ％スイッチ、６
７　・フィルタ入力制御回路、６８・・・ディジクルフ
ィルタ主回Ｍ、３９・出力制御回路、４０・・・タイミ
ング信号発生回路、４１フィルタ係数供給回路、４２　
極フィルタ、４６・ゼロフィルり、９７　フィルタ［糸
数１１．　ＯＭ　。 １００　音色コードのためのＩｔＡ　Ｍ、　１０１　、
１０２セレクク、９８．９９・・シリアルパラレル変換
用のシフトレジスタとラッチ回路、ＴＰ１〜ＴＰ４音色
パラメータ、ＴＣ音色コード、Ｃ１−■・・チャンネル
コード。

Claims (1)

1. 【特許請求の範囲】 １、ディジタル楽音信号を入力し、フィルタ演算を行な
   うディジタルフィルタ回路と、このディジタルフィルタ
   回路における演算で利用されるべきフィルタ係数を複数
   組子じめ記憶した係数記憶装置と、選択された音色を特
   定する音色パラメータが音色選択装置から与えられ、こ
   の音色パラメータに応じて所定の係数組を前記係数記憶
   装置で選択し、前記ディジタルフィルタ回路に供給する
   係数供給手段とを具える電子楽器のディジタルフィルタ
   装置。 ２、前記ディジタルフィルタ回路は、複数のチャンネル
   に関して時分割的にフィルタ演算動作を行なうものであ
   シ、前記音色パラメータは音色を識別する音色情報と該
   音色を割当てるべきチャンネを前記係数記憶装置で選択
   し、前記チャンネル情報に応じた時分割演算タイミング
   に従って該係数組を前記ディジクルフィルタ回路に供給
   するものである特許請求の範囲第１項記載の電子楽器の
   ディジクルフィルタ装置。 ３、前記音色選択装置は、選択された１乃至複数の音色
   に対応して該音色を識別する音色コードと該音色を割当
   てるべきチャンネルを示すチャンネルコードとを含む前
   記音色パラメータを夫々出力し、前記係数供給手段は、
   前記音色パラメータに含まれる前記音色コードを前記チ
   ャンネルコードに応じたアドレスに記憶する記憶回路と
   、この記憶回路の各アドレスに記憶された音色コードを
   各チャンネルの時分割タイミングに従って順次読み出す
   手段と、この手段によって時分割的に読み出された各チ
   ャンネルの音色コードに従って１乃至複数組の係数を前
   記係数記憶装置で時分割的に選択し、前記ディジタルフ
   ィルタ回路に供給する手段とを含むものである特許請求
   の範囲第２項記載の電子楽器のディジクルフィルタ装置
   。 ４、前記音色選択装置は、前記音色パラメータを時間的
   にシリアルなデータ形式で出力する手段を含み、前記係
   数供給手段は、シリアルな前記音色パラメータをパラレ
   ルなデータ形式に変換した上で前記記憶回路に供給する
   手段を含むものである特許請求の範囲第３項記載の電子
   楽器のディジタルフィルタ装置。 ５、ディジタル楽音信号を入力し、フィルタ演算を行な
   うディジクルフィルタ回路と、このディジタルフィルタ
   回路における演算で利用されるべきフィルタ係数を複数
   組子じめ記憶した第１の係数記憶装置と、選択された音
   色を特定する音色パラメータが音色選択装置から与えら
   れ、この音色パラメータに応じて所定の係数組を前記第
   １の係数記憶装置で選択する選択手段と、前記フィルタ
   係数の別の複数組を記憶しており、選択された音色に応
   じて所定の係数組が読み出される第２の係数記憶装置と
   、前記選択手段で選択された前記第１の係数記憶装置の
   係数組及び前記第２の係数記憶装置から読み出された係
   数組のうち一方を選択して前記ディジクルフィルタ回路
   に供給する切換装置とを具える電子楽器のディジクルフ
   ィルタ装置。 ６、前記切換装置は、切換スイッチと、この切換スイッ
   チの出力に応じて前記第１の係数記憶装置の係数組及び
   前記第２の係数記憶装置の係数組の一方を選択して前記
   ディジクルフィルタ回路に供給する切換回路とを含むも
   のである特許請求の範囲第５項記載の電子楽器のディジ
   タルフィルタ装置０ ７　前記ディジクルフィルタ回路、前記第１の係数記憶
   装置、前記選択手段、及び前記切換回路は同一集積回路
   装置に予じめ組込１れており、前記第２の係数記憶装置
   及び切換スイッチは前記集積回路装部に対して接続端子
   を介して付加されるものであり、前記切換回路は前記切
   換スイッチが接続端子に接続されていない状態のとき前
   記第１の係数記憶装置の係数組を常時選択するものであ
   る特許請求の範囲第６項記載の電子楽器のディジタルフ
   ィルタ装置。 ８、前記第２の係数記憶装置は、選択された音色に応じ
   て複数組の係数を選択し、楽音発音期間における時間経
   過に応じて前記選択された複数組の係数を１組ずつ順次
   読み出すものである特許請求の範囲第５項乃至第７項の
   いずれかに記載の電子楽器のディジクルフィルタ装置。