JPS63257319A

JPS63257319A - 時分割多重型デジタルフイルタ

Info

Publication number: JPS63257319A
Application number: JP9180287A
Authority: JP
Inventors: Kazuhiro Kitamura; 喜多村　和洋
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-04-14
Filing date: 1987-04-14
Publication date: 1988-10-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、オーデオ信号やビデオ信号をデジタル処理
しながら所定の伝達特性を得るようにしたデジタル信号
処理系に適用して好適な時分割多重型デジタルフィルタ
に関する。

［従来の技術］オーデオ信号やビデオ信号などのデジタル信号を順次信
号処理しながら最終的に所定の伝達特性となされた信号
を得るようにする場合がある。

このようなデジタル信号処理回路においては、第４図に
示すように、端子１に供給された入力信号はＡ／Ｄ変換
器２において、一旦所定ピット数のデジタル信号に変換
され、その後複数のデジタルプロセッサ３Ａ〜３Ｎに順
次供給されて、所定のデジタル処理が実行される。

上述のデジタル処理においては、夫々のデジタルプロセ
ッサから出力されたデジタル信号の伝達特性（フィルタ
特性）を所望のごとく制限したいときがある。

そのような場合には、図示するように夫々のデジタルプ
ロセッサ３Ａ〜３Ｎの出力段に、夫々の伝達特性が適宜
選定されたデジタルフィルタ４Ａ〜４Ｎ（実施例はＮ−
１ｆｆ！７のデータ）が接続されて夫々のデジタル信号
に対してフィルタリング処理が行なわれることになる。

最終的なデジタル処理が終了すると、Ｄ／Ａ変換器５に
おいてアナログ信号に変換される。６はその出力端子を
示す。

このように、異なる複数のデジタル処理を行なうときに
は、夫々のデジタル処理に対して異なったデジタルフィ
ルタ４Ａ〜４Ｎを設ける必要がある。

第５図は、デジタル伝送路の途中の構成を示すもので、
この例はデジタルプロセッサ３の入出力段に接続きれた
デジタルフィルタＩＯＡ、ＩＯＢとも、その伝達特性が
ローパスフィルタ特性である場合を示す。

［発明が解決しようとする問題点］ところで、上述した構成においては、１つのデジタルフ
ィルタに対しては、１つの伝達特性というように、その
ハードと伝達特性が一義的に決められているから、上述
したように複数のデジタルフィルタを必要とする信号処
理系においては、そのデジタル信号処理量数分のデジタ
ルフィルタを用意する必要がある。

しかし、これではデジタル信号処理系のハードが複雑化
し、回路規模の縮小化を達成することができない。

そこで、この発明ではこのような従来の問題点を構成間
単に解決したものであって、１つの信号伝送路に対して
複数のデジタルフィルタを使用する場合であっても、そ
れらに共通な回路素子はできる限り共用することによっ
て回路規模の縮小化を達成した時分割多重型デジタルフ
ィルタを提案するものである。

［問題点を解決するための技術的手段］上述の問題点を
解決するため、この発明においては、ｍ種のパラレルデ
ータ入力を時間軸上で分割選択することにより、データ
間隔ｍ　Ｔのパラレルデータ入力をｍ　Ｔ　／　ｍ周期
のシリアルデータ列に変換する入力データセレクタと、
ｍ種の伝達特性を得るためのｍ種の係数手段と、これら
係数手段を切り替える係数セレクタと、乗算出力を加算
する加算器とで構成される。

そして、加算出力であるフィルタ出力がパラレルデータ
入力として入力データセレクタに帰還されると共に、ｍ
個目の加算出力がデジタルフィルタ出力として使用され
るようになされたを特徴とするものである。

［作　用］この構成において、ｍ種のパラレルデータ入力はｍ　Ｔ
　／　ｍ周期のシリアルデータ列に変換され、シリアル
変換された夫々の入力データに対して所定の伝達特性が
付与される。

そのため、シリアルデータ変換に同期して伝達特性を設
定するための係数手段が順次選択される。

これによって、係数ＫＡを選択したときは伝達特性ＦＡ
のフィルタ出力が得られ、これが再び入力端子側に帰還
され、帰還された入力データに対して係数ＫＢの伝達特
性が付与される。

このような処理が順次ｍ　Ｔ　／　ｍ周期で実行され、
従って最終的にはｍ番目の伝達特性が付与されたデジタ
ルフィルタ出力が得られる。

このように入力データ及び複数の係数手段を時分割的に
切り替え使用すれば、乗算器、単位遅延素子、加算器な
どを共用することができる。

［実　施　例］続いて、この発明に係る時分割多重型デジタルフィルタ
の一例を上述したデジタル信号処理回路に適用した場合
につき、第１図以下を参照して詳細に説明する。

第１図はこの発明の詳細な説明するための系統図であっ
て、デジタルフィルタ１０には複数の異なった伝達特性
を得るための係数手段が内蔵されている。図は、ｍ＝２
、従って２つの伝達特性を付与するようにした場合で、
伝達特性はいづれもローパスフィルタ特性とする。ただ
し、夫々のカットオフ周波数は相違するものとする。

入力端子１に供給されたデジタル入力信号ＤＡは第１の
デジタルフィルタ（特に図示はしていない。以下同様）
として機能する第１の係数手段（図示しない。以下同様
）において、第１の伝達特性が付与される。

第１の伝達特性が付与された第１のデジタル出力信号Ｄ
Ｂ’はデジタルプロセッサ３０で所定のデジタル処理が
なされる。デジタル処理されたデジタル出力信号ＤＢは
再び入力系に第２のデジタル入力信号として帰還される
。このとき、第２のデジタルフィルタが選択される。そ
のため、第２のデジタルフィルタとして機能する第２の
係数手段によって定まる第２の伝達特性が付与される。

この第２のデジタル出力信号ＤＣが最終的なデジタル信
号として使用される。

第２図はその具体例である。

同図はＮ次非巡回型デジタルフィルタに、この発明を適
用した場合である。

デジタルフィルタ１０はトランスバーサルフィルタとし
て構成され、Ｎ個の係数乗算器１２Ａ。

１２Ｂ、・・・１２Ｎと、Ｎ−１個の遅延器１３Ａ〜１
３Ｎと、１個の加算器１４とを有する。初段の係数乗算
ｕｌ　２Ａに供給されるデジタル入力信号は入力データ
セレクタ１５において選択される。

入力データセレクタ１５には第１のデジタル入力信号Ｄ
Ａと第２のデジタル入力信号ＤＢが供給される。

この例では、第１のデジタル入力信号ＤＡは前段の信号
処理系から供給された信号であり、第２のデジタル入力
信号ＤＢは、このデジタルフィルタ１０によって所定の
伝達特性（第１の伝達特性）が付与された信号であるも
のとする。

遅延器１３Ａ〜１３Ｎの単位遅延時間を１゛とすれば、
２つのデジタル入力信号ＤＡ、ＤＢをフィルタリング処
理する関係上、１つのデジタル入力信号の処理時間はＴ
となる。

入力データセレクタ１５で時分割多重されたデジタル入
力信号ＤＤは初段の係数乗算器１２Ａに供給されると共
に、縦続接続された複数の遅延器１３Ａ〜１３Ｎに順次
供給される。実施例では２つのデジタル入力信号を取り
扱うため、夫々の遅延時間は２Ｔに選定きれる。単位遅
延時間がＴに選定された遅延器を使用する場合には、図
示するように縦続接続された２個の単位遅延器１３Ａ１
゜１３Ａ２が使用される。

夫々において２Ｔだけ遅延されたデジタル入力信号は夫
々対応する係数乗算器１２Ｂ〜１２Ｎに供給されて所定
の係数との乗算処理が行なわれる。

そのため、夫々の係数乗算器１２Ａ〜１２Ｎに関連した
係数手段１７Ａ〜１７Ｎには、第１及び第２の伝達特性
を付与するに必要な係数器１７Ａａ〜１７Ｎａ、１７Δ
ｂ〜１７Ｎｂが設けられる。

係数器１７Ａａ〜１７Ｎａは第１のデジタル入力信号Ｄ
Ａに対して第１の伝達特性を付与するためのもので、第
１の伝達特性となるように係数ｋＡ（ｋ八（０）〜ｋＡ
（Ｈ−１））が設定されている。

これに対して、他方の係数器１７Ａｂ〜１７Ｎｂは第２
のデジタル入力信号ＤＢに対して第２の伝達特性を付与
するためのもので、その係数ｋＢ（ｋＢ（０）〜ｋＢ（
Ｈ−１））は第２の伝達特性用として設定されている。

乗算係数は係数セレクタ１６Ａ〜１６Ｎによって選択さ
れる。

加算器１４で順次加算された加算出力ＤＦは出力データ
セレクタ１８によって帰還信号として利用するのか、あ
るいは最終出力として利用するかが選択される。

出力データセレクタ１８は図示するように、一対のラッ
チ回路１９．２０で構成され、一方のラッチ回路１９の
出力がデジタルプロセッサ３０に供給されて所定のデジ
タル信号処理が施され、その後上述した入力データセレ
クタ１５に供給されることになる。

従って、この例では、伝達特性の付与された第１のデジ
タル入力信号ＤＢ’が第２のデジタル入力信号ＤＢとし
て帰還される。

ところで、端子２１には周期２　Ｔのスイッチング信号
ＱＣ（第３図Ｃ）が供給きれ、これによって入力データ
セレクタ１５が］゛周期で切り替えられる。また、これ
に同期して係数セレクタ１６八〜１６Ｎが切り替えられ
る。

遅延器１３Ａ−１３Ｎには端子２２より周期Ｔのクロッ
クＣＫＩ　（第３図Ｅ）が供給され、これによって入力
データが′「ごとに順次シフトされる。

端子２３には周期が２　Ｔで、スイッチング信号ＯＣと
はその位相が反転したクロックＣＫ２　（第３図Ｈ）が
供給され、これでラッチ回路１９．２０の動作状態が交
互に制御される。そのため、一方のラッチ回路２０には
インバータ２４を介してクロックＣＫ２が供給されるこ
とになる。

さて、この構成において、第１のデジタル入力信号ＤＡ
のデータの時系列を第３図Ａに示す。また、第１の伝達
特性が付与された第２のデジタル入力信号ＤＢのデータ
時系列を同図Ｂに示す。

スイッチング信号ＯＣによって第１と第２のデジタル入
力信号ＤＡ、ＤＢが交互に選択されて、時分割多重きれ
る。時分割多重信号ＤＤを第３図りに示す。

一方、係数手段１７Ａ〜１７Ｎも周期２Ｔをもって順次
切り替えられているので、例えば係数手段１７Ａについ
てみると、係数乗算器１２Ａには第３図Ｆに示すように
、係′ＰｌｋＡと係数ｋＢとが交互に供給される。

その結果、時分割多重信号ＤＤのうち、前半の期間Ｔａ
で第１のデジタル入力信号ＤＡは係数ｋＡと乗算処理さ
れる。後半の期間Ｔｂでは第２のデジタル入力信号ＤＢ
が係数ｋＢと乗算処理される。

時分割多重された乗算出力Ｄ［：（第３図Ｇ）のうちラ
ッチ回路１９で乗算出力ＤＢ’のみラッチされて、同図
■に示すようなデータ時系列のデジタル出力信号Ｄｌｌ
ｌ’に同時化される。この出力信号ＤＢ°が第２のデジ
タル入力信号ＤＢとしてデジタルプロセッサ３０を介し
て入力データセレクタ１５に帰還される。

同様にして、後半の期間Ｔｂでは乗算出力ＤＣ（＝　Ｄ
Ｂ−ｋＢ）がラッチ回路２０でラッチされたのち出力端
子２５側に出力される。従って、第２の伝達特性の付与
された第２のデジタル出力信号ＤＣは第３図Ｊに示すよ
うなデータ時系列をもつ信号となる。

このように、係数手段１７Ａ〜１７Ｎを時分割的に使用
することによって、夫々の入力信号に対して所望の伝達
特性を付与することができ、最終的には同時化されたデ
ジタル出力信号を得ることができる。

なお、上述した実施例では２つの伝達特性が得られるよ
うな場合について説明したが、ｍ種の伝達特性が得られ
るようにすることもできる。その場合には、ｍ種の係数
手段とｍ個の単位遅延器を使用して、時分割多重しなが
ら伝達特性を付与するようにすればよい。

［発明の効果］以上説明したように、この発明の構成によれば、入力デ
ータセレクタ１５と係数手段１７Ａ〜１７Ｎに対する係
数セレクタ１６Ａ〜１６Ｎを設け、時分割多重されたデ
ジタル入力信号に対して、ｍ　Ｔ　／　ｍ周期で順次所
定の係数手段を選択しながら伝達特性を付与しつつ最終
的なデジタル出力信号を得るようにしたものである。

これによれば、単一のデジタルフィルタを時分割的に使
用できるために、単位遅延素子（遅延器）、乗算器及び
加算器を各伝達特性付与のためのデジタルフィルタに対
して共通に使用できる。

従って、この発明によれば、所定の伝達特性を回路規模
を増やすことなく付与することができる特徴を有する。

従って、この発明に係る時分割多重型デジタルフィルタ
は上述したように、オーデオ信号やビデオ信号のデジタ
ル信号処理回路に適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明に係る時分割多重型デジタルフィルタ
の概要を説明するための系統図、第２図はその具体例を
示す系統図、第３図はその動作説明に供するタイムチャ
ート、第４図及び第５図は従来のデジタルフィルタを有
するデジタル信号処理回路の説明図である。１０・・・時分割多重型デジタルフィルタ１２Ａ〜１２Ｎ・・・係数乗算器１３Ａ〜１３Ｎ・・・遅延器１４・・・加算器１５・・・入力データセレクタ１６Ａ〜１６Ｎ・・・係数セレクタ１７Ａ〜１７Ｎ・・・係数手段１８・・・出力データセレクタ３０・・・デジタルプロセッサＤＡ、ＤＢ・・・第１及び第２のデジタ、ル入力信号ＤＣ・・・デジタル出力信号

Claims

【特許請求の範囲】

（１）ｍ種のパラレルデータ入力を時間軸上で分割選択
することにより、データ間隔がｍＴのパラレルデータ入
力をｍＴ／ｍ周期のシリアルデータ列に変換する入力デ
ータセレクタと、ｍ種の伝達特性を得るためのｍ種の係数手段と、これら
係数手段を切り替える係数セレクタと、乗算出力を加算
する加算器と、加算出力であるフィルタ出力が上記パラレルデータ入力
として上記入力データセレクタに帰還されると共に、ｍ個目の加算出力がデジタルフィルタ出力として使用さ
れるようになされたことを特徴とする時分割多重型デジ
タルフィルタ。