JPH01268306A - 入力加重型トランスバーサルフィルタ - Google Patents
入力加重型トランスバーサルフィルタInfo
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- JPH01268306A JPH01268306A JP9714188A JP9714188A JPH01268306A JP H01268306 A JPH01268306 A JP H01268306A JP 9714188 A JP9714188 A JP 9714188A JP 9714188 A JP9714188 A JP 9714188A JP H01268306 A JPH01268306 A JP H01268306A
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- 238000005070 sampling Methods 0.000 claims abstract description 7
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、入力信号を実時間でフィルタ演算処理する
入力加重形トランスバーサルフィルタに関する。
入力加重形トランスバーサルフィルタに関する。
（従来の技術）
入力信号の実時間フィルタが、例えば文献ｒｌＥＥＥ、
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｎｓｕｍｅ
ｒ ＥｌｅｃｔｒｏｎｉｃｓＶｏｌ ＣＥ−２８，
Ｆｅｂｒｕａｒｙ １９８０」のＰＥＲＰＯＲＭＡＮＣ
ＥＥＶＡＬＵＡＴＩＯＮＳ ＯＦ ５ＥＬＥＣＴＥＤ
ＡＵＴＯＭＡＴＩＣＤＥＧＨＯ８ＴＩＮＧＳＹＳＴＥＭ
Ｓ ＰＯＲＴＥＲＥＶＩＳＩＯＮに記載されている。
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｎｓｕｍｅ
ｒ ＥｌｅｃｔｒｏｎｉｃｓＶｏｌ ＣＥ−２８，
Ｆｅｂｒｕａｒｙ １９８０」のＰＥＲＰＯＲＭＡＮＣ
ＥＥＶＡＬＵＡＴＩＯＮＳ ＯＦ ５ＥＬＥＣＴＥＤ
ＡＵＴＯＭＡＴＩＣＤＥＧＨＯ８ＴＩＮＧＳＹＳＴＥＭ
Ｓ ＰＯＲＴＥＲＥＶＩＳＩＯＮに記載されている。
第５図は、この種の６タツプの入力加重形トランスバー
サルフィルタ（以下トランスバーサルフィルタと記す）
を示している。期間Ｔ毎にサンプルされて標本化された
標本化系列信号（ｘ（１））は、入力端子１を介して６
個の係数器１０〜１５に入力される。係数器１０〜１４
は、それぞれ入力信号に対して係数ＣＯ〜Ｃ４を掛けて
出力し、その出力をそれぞれ加算器２０〜２４に供給し
、係数器１５は入力信号に係数０５を掛けてその出力を
遅延時間Ｔを持つ遅延素子３４に供給する。
サルフィルタ（以下トランスバーサルフィルタと記す）
を示している。期間Ｔ毎にサンプルされて標本化された
標本化系列信号（ｘ（１））は、入力端子１を介して６
個の係数器１０〜１５に入力される。係数器１０〜１４
は、それぞれ入力信号に対して係数ＣＯ〜Ｃ４を掛けて
出力し、その出力をそれぞれ加算器２０〜２４に供給し
、係数器１５は入力信号に係数０５を掛けてその出力を
遅延時間Ｔを持つ遅延素子３４に供給する。
加算器２０〜２４は、遅延素子３０〜３４と交互になる
ように直列接続され、加算器２０の出力は遅延素子４を
介して出力端子２に導出される。遅延素子２０〜２４及
び４は入力端子３から与えられるクロックＣＫにより駆
動されている。
ように直列接続され、加算器２０の出力は遅延素子４を
介して出力端子２に導出される。遅延素子２０〜２４及
び４は入力端子３から与えられるクロックＣＫにより駆
動されている。
上記のトランスバーサルフィルタの加算器２０の出力系
列信号（ｙｌ）は と表わされる。この出力系列信号（ｙ（１））を遅延素
子４でＴ期間保持したものが、このトランスバーサルフ
ィルタの最終的な出力系列信号（ｙ （１−１） ｌ
となる。
列信号（ｙｌ）は と表わされる。この出力系列信号（ｙ（１））を遅延素
子４でＴ期間保持したものが、このトランスバーサルフ
ィルタの最終的な出力系列信号（ｙ （１−１） ｌ
となる。
上記（１）式で示される演算処理は、広範な技術分野で
用いられている。特にテレビジョンゴースト除去、テレ
ビジョン信号デジタル処理の分野では Ｔ −７０ｎｓ〜９３ｎｓで用いられ、高速でかつ実時
間で（１）式を実行するために、係数器１０〜１５とし
てはランダムロジックによる乗算器以外にＲＯＭ （リ
ードオンリーメモリ） 、ＲＡＭ （ランダムアクセス
メモリ）が用いられてる。
用いられている。特にテレビジョンゴースト除去、テレ
ビジョン信号デジタル処理の分野では Ｔ −７０ｎｓ〜９３ｎｓで用いられ、高速でかつ実時
間で（１）式を実行するために、係数器１０〜１５とし
てはランダムロジックによる乗算器以外にＲＯＭ （リ
ードオンリーメモリ） 、ＲＡＭ （ランダムアクセス
メモリ）が用いられてる。
ところで、トランスバーサルフィルタの集積回路（ＩＣ
）化を考えた場合、上記の係数器の回路規模は比較的大
きく、１つのＩＣチップで確保できるタップ数は高々２
０タップ程度である。これに対して、ゴースト除去装置
を実現するためには、２００タップ以上のトランスバー
サルフィルタが必要とされるため、ＩＣチップが１０個
以上も必要となり、部品点数が多いこと、基板面積が大
きいことなどの理由で経費が高くなり実現性に乏しい。
）化を考えた場合、上記の係数器の回路規模は比較的大
きく、１つのＩＣチップで確保できるタップ数は高々２
０タップ程度である。これに対して、ゴースト除去装置
を実現するためには、２００タップ以上のトランスバー
サルフィルタが必要とされるため、ＩＣチップが１０個
以上も必要となり、部品点数が多いこと、基板面積が大
きいことなどの理由で経費が高くなり実現性に乏しい。
（発明が解決しようとする課題）
上記したように、高速動作で実時間演算を得る従来のト
ランスバーサルフィルタは、係数器の回路規模が大きく
なり、ＩＣ化しても充分な数のタップ数を得られないと
いう問題があった。
ランスバーサルフィルタは、係数器の回路規模が大きく
なり、ＩＣ化しても充分な数のタップ数を得られないと
いう問題があった。
そこでこの発明は、従来と同一タップ数のフィルタを実
現するのに回路規模は従来より格段と小さくてよく、従
来と同一の係数器規模で実現するとタップ数は従来より
も格段と多くすることができる入力加重形トランスバー
サルフィルタを提供することを目的とする。
現するのに回路規模は従来より格段と小さくてよく、従
来と同一の係数器規模で実現するとタップ数は従来より
も格段と多くすることができる入力加重形トランスバー
サルフィルタを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は、係数器を時分割動作させるもので、期間Ｔ
毎にサンプル標本化された入力標本化系列信号に対して
乗算される係数を前記期間Ｔの間にｎ（ｎは２以上の自
然数）回切換えて乗算する。そしてこの係数器の出力を
パイプライン形加算手段により加え合せ、このパイプラ
イン形加算手段の出力を、デマルチプレックス加算手段
により（ｎ−２）サンプルおきにｎサンプル分加算し。
毎にサンプル標本化された入力標本化系列信号に対して
乗算される係数を前記期間Ｔの間にｎ（ｎは２以上の自
然数）回切換えて乗算する。そしてこの係数器の出力を
パイプライン形加算手段により加え合せ、このパイプラ
イン形加算手段の出力を、デマルチプレックス加算手段
により（ｎ−２）サンプルおきにｎサンプル分加算し。
前記Ｔ期間毎に標本化系列出力を出力するように構成さ
れるものである。
れるものである。
また、上記パイプライン形加算手段は、前記複数の係数
器のうち最も遅れたインパルス応答を得るための初段の
係数器を除く他の係数器の出力が人力される加算器と、
この加算器と前記係数器との間を接続し、それぞれ（Ｔ
／ｎ）の遅延期間を持つ遅延素子が０２個の直列接続さ
れた遅延手段とを備えるものである。
器のうち最も遅れたインパルス応答を得るための初段の
係数器を除く他の係数器の出力が人力される加算器と、
この加算器と前記係数器との間を接続し、それぞれ（Ｔ
／ｎ）の遅延期間を持つ遅延素子が０２個の直列接続さ
れた遅延手段とを備えるものである。
（作用）
上記の手段により、係数器が期間Ｔの間に時分割使用さ
れるために、パイプライン形加算手段の遅延素子列から
は期間Ｔの間に複数の係数乗算結果を得ることができる
。そして出力段においてこの乗算結果をデマルチプレッ
クス加算することでフィルタ出力を得ている。よって、
係数器は、従来のものの複数分の機能を果たしており、
係数器の規模を低減できる。また従来と同じ規模の係数
器を使用すればタップ数を格段と増加することができる
。
れるために、パイプライン形加算手段の遅延素子列から
は期間Ｔの間に複数の係数乗算結果を得ることができる
。そして出力段においてこの乗算結果をデマルチプレッ
クス加算することでフィルタ出力を得ている。よって、
係数器は、従来のものの複数分の機能を果たしており、
係数器の規模を低減できる。また従来と同じ規模の係数
器を使用すればタップ数を格段と増加することができる
。
（実施例）
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例であり、タップ数ｋが６、
係数の時分割多重度ｎが２の例を示している。入力端子
１１には期間Ｔ毎に標本化された標本化系列信号ａ−＋
Ｘ（１）ｌが入力される。
係数の時分割多重度ｎが２の例を示している。入力端子
１１には期間Ｔ毎に標本化された標本化系列信号ａ−＋
Ｘ（１）ｌが入力される。
この標本化系列信号ａは、係数器ＡＬＯ〜Ａ１２に入力
される。係数器Ａｌ０−Ａｌ２には、それぞれセレクタ
Ａ９０〜Ａ９２からの係数が供給されるもので、各係数
器ＡＩＯ〜ＡＩ２における係数は、例えば期間Ｔの間に
２種類切換えられる。セレクタＡ９０では係数ＣＯと０
１、セレクタＡ９１では係数０２と０３、セレクタＡ９
２では係数０４と０５が切換えられる。セレクタＡ９０
〜Ａ９２は、セレクト信号Ｓがａｌ”のときは小さい番
号のタップ係数（ＣＯ２Ｃ２，Ｃ４）を選択し、“０”
のときは大きい番号のタップ係数（Ｃ１，Ｃ３，Ｃ５）
を選択する。
される。係数器Ａｌ０−Ａｌ２には、それぞれセレクタ
Ａ９０〜Ａ９２からの係数が供給されるもので、各係数
器ＡＩＯ〜ＡＩ２における係数は、例えば期間Ｔの間に
２種類切換えられる。セレクタＡ９０では係数ＣＯと０
１、セレクタＡ９１では係数０２と０３、セレクタＡ９
２では係数０４と０５が切換えられる。セレクタＡ９０
〜Ａ９２は、セレクト信号Ｓがａｌ”のときは小さい番
号のタップ係数（ＣＯ２Ｃ２，Ｃ４）を選択し、“０”
のときは大きい番号のタップ係数（Ｃ１，Ｃ３，Ｃ５）
を選択する。
係数器Ａｌ０１Ａｌｌの出力はそれぞれ加算器Ａ２０、
Ａ２１に供給され、係数器Ａ１２の出力はラッチ回路に
よる遅延素子Ａ３７に供給される。加算器Ａ２０とＡ２
１との間には、遅延時間（Ｔ／２）の遅延素子Ａ３０〜
Ａ３３が直列接続され、また、加算器Ａ２１と遅延素子
Ａ３７間には遅延素子Ａ３４〜Ａ３Ｂが直列接続在れて
いる。
Ａ２１に供給され、係数器Ａ１２の出力はラッチ回路に
よる遅延素子Ａ３７に供給される。加算器Ａ２０とＡ２
１との間には、遅延時間（Ｔ／２）の遅延素子Ａ３０〜
Ａ３３が直列接続され、また、加算器Ａ２１と遅延素子
Ａ３７間には遅延素子Ａ３４〜Ａ３Ｂが直列接続在れて
いる。
上記加算器Ａ２０から遅延素子Ａ３７までの遅延回路は
、パイプライン形加算器Ａ８０を形成している。
、パイプライン形加算器Ａ８０を形成している。
この加算器Ａ８０の出力は、デマルチプレックス加算手
段Ａ７０に入力される。この加算手段Ａ７０は、先の加
算器Ａ２０の出力が供給される遅延素子Ａ５１及びこの
遅延素子Ａ５１の出力が供給される遅延素子Ａ５２と、
この遅延素子Ａ５２と先の遅延素子Ａ５１の出力を加算
する加算器Ａ６０と、この加算器ＡＢＯの出力が供給さ
れ、期間Ｔの遅延時間を持つ遅延素子Ａ４０とで構成さ
れる。
段Ａ７０に入力される。この加算手段Ａ７０は、先の加
算器Ａ２０の出力が供給される遅延素子Ａ５１及びこの
遅延素子Ａ５１の出力が供給される遅延素子Ａ５２と、
この遅延素子Ａ５２と先の遅延素子Ａ５１の出力を加算
する加算器Ａ６０と、この加算器ＡＢＯの出力が供給さ
れ、期間Ｔの遅延時間を持つ遅延素子Ａ４０とで構成さ
れる。
第２図は、上記のトランスバーサルフィルタの動作を説
明するために示したタイミングチャートである。
明するために示したタイミングチャートである。
第２図に示すように、セレクト信号Ｓ及びデマルチプレ
ックス加算手段Ａ７０で使用されるクロックＣＫＩは、
周期Ｔであり。クロックＣＫ２は、（Ｔ／２）の周期で
ある。標本化系列信号ａは、周期Ｔでサンプリングされ
ているので、クロックＣＫＩ及びセレクト信号Ｓの周期
で ｘ（１−５） 、 ｘ（１−４） 、 ｘ（１−８）
、 ｘ（１−２） −で示すようにデータ内容が変わ
る。
ックス加算手段Ａ７０で使用されるクロックＣＫＩは、
周期Ｔであり。クロックＣＫ２は、（Ｔ／２）の周期で
ある。標本化系列信号ａは、周期Ｔでサンプリングされ
ているので、クロックＣＫＩ及びセレクト信号Ｓの周期
で ｘ（１−５） 、 ｘ（１−４） 、 ｘ（１−８）
、 ｘ（１−２） −で示すようにデータ内容が変わ
る。
これに対して係数器ＡＩＯ〜Ａ１２の出力ｄ、ｃ。
ｂは、係数が周期（Ｔ／２）で切換えられるのでそれぞ
れ 係数器ＡＩＯの場合、 Ｃｉ ｘ（１−５） 、 Ｃ１ｘ（１−５） 、 Ｃ０
−ｘ（１−４） 、 Ｃ１Φ ｘ（１−４） 、
ＣＯ＊ ｘ（１−３） 、 Ｃ１＊ ｘ（
１−３） 、 Ｃ１１ｘ （１−２） 、 ＣＬ
拳ｘ （１−２） −係数器Ａｌｌの場合、 Ｃ２＃ｘｃ１−５） 、 Ｃ３−ｘ（１−５＞ 、 Ｃ
１ｘ（１−４） 、 、Ｃ３＊ ｘ（１−４＞ 、 Ｃ
２串ｘ（１−３） 、 Ｃ３ｅ ｘ（１−３） 、 Ｃ
２・ｘ （１−２） 、 Ｃ３−ｘ （１−２） −係
数器Ａ１２の場合、 Ｃ４・ｘ（１−５） 、 Ｃ５・ｘ（１−５） 、 Ｃ
４−ｘ（１−４） 、 Ｃ５・ｘ（１−４） 、 Ｃ４
・ｘ（１−３） 、 Ｃ５・ｘ（１−３） 、 Ｃ４・
ｘ （１−２） 、 Ｃ５−ｘ （１−２） −・・の
ように周期（Ｔ／２）の系列の出力が得られる。
れ 係数器ＡＩＯの場合、 Ｃｉ ｘ（１−５） 、 Ｃ１ｘ（１−５） 、 Ｃ０
−ｘ（１−４） 、 Ｃ１Φ ｘ（１−４） 、
ＣＯ＊ ｘ（１−３） 、 Ｃ１＊ ｘ（
１−３） 、 Ｃ１１ｘ （１−２） 、 ＣＬ
拳ｘ （１−２） −係数器Ａｌｌの場合、 Ｃ２＃ｘｃ１−５） 、 Ｃ３−ｘ（１−５＞ 、 Ｃ
１ｘ（１−４） 、 、Ｃ３＊ ｘ（１−４＞ 、 Ｃ
２串ｘ（１−３） 、 Ｃ３ｅ ｘ（１−３） 、 Ｃ
２・ｘ （１−２） 、 Ｃ３−ｘ （１−２） −係
数器Ａ１２の場合、 Ｃ４・ｘ（１−５） 、 Ｃ５・ｘ（１−５） 、 Ｃ
４−ｘ（１−４） 、 Ｃ５・ｘ（１−４） 、 Ｃ４
・ｘ（１−３） 、 Ｃ５・ｘ（１−３） 、 Ｃ４・
ｘ （１−２） 、 Ｃ５−ｘ （１−２） −・・の
ように周期（Ｔ／２）の系列の出力が得られる。
これらの係数器ＡＩＯ〜Ａ１２の出力ｄ−ｂは、パイプ
ライン形加算手段Ａ８０で加算されるが、各係数器出力
の時間差を、１つの係数器で切換えられる係数の数ｎに
対してｎ２ （この実施例では４）個の遅延素子（遅
延時間Ｔ ／ ｎ ）で設定すると、第２図に示すよう
に、加算器Ａ２０の出力ｅとしては、偶数タップの出力
和ΣＥと奇数タップの出力和ΣＯとが交互に現れる。
ライン形加算手段Ａ８０で加算されるが、各係数器出力
の時間差を、１つの係数器で切換えられる係数の数ｎに
対してｎ２ （この実施例では４）個の遅延素子（遅
延時間Ｔ ／ ｎ ）で設定すると、第２図に示すよう
に、加算器Ａ２０の出力ｅとしては、偶数タップの出力
和ΣＥと奇数タップの出力和ΣＯとが交互に現れる。
この出力ｅは、デマルチプレックス加算器Ａ７０に入力
されて、偶数タップの出力と奇数タップの出力とが加算
される。この結果、加算器ＡＧＯの出力ｆは、第２図に
示すようになる。
されて、偶数タップの出力と奇数タップの出力とが加算
される。この結果、加算器ＡＧＯの出力ｆは、第２図に
示すようになる。
ここで、第２図に示す出力ｆのうち斜線で示した部分の
信号を式で表わすと、各係数ＣＯ−Ｃ５の要因を含み、
かつ入力信号系列の要因も全て含み、（１）式と同じに
なる。
信号を式で表わすと、各係数ＣＯ−Ｃ５の要因を含み、
かつ入力信号系列の要因も全て含み、（１）式と同じに
なる。
そこで、この斜線で示す期間の信号を、期間Ｔの間遅延
素子Ａ４０で保持するように動作させれば、出力端子１
２に所望の出力系列信号（ｙ（１）ｌを得ることができ
る。
素子Ａ４０で保持するように動作させれば、出力端子１
２に所望の出力系列信号（ｙ（１）ｌを得ることができ
る。
第３図はこの発明の他の実施例である。このフィルタは
、タップ数ｋが、従来と同じ６個、係数の時分割多重度
ｎが３の場合を示している。
、タップ数ｋが、従来と同じ６個、係数の時分割多重度
ｎが３の場合を示している。
入力端子１１には期間Ｔ毎に標本化された標本化系列信
号ａ−１ｘ（１））が入力される。この標本化系列信号
ａは、係数器ＢＩＯ〜Ｂｌｌに入力される。係数器ＢＩ
ＯとＢｌｌには、それぞれ係数レジスタＢ９０と８９１
からの係数が供給されるもので、各係数器ＢＩＯ１Ｂｌ
ｌにおける係数は、例えば期間Ｔの間に３種類切換えら
れる。係数レジスタＢ９０では係数ＣＯ，Ｃ１，Ｃ２、
係数レジスタＢ９１では係数Ｃ３，Ｃ４，Ｃ５が切換え
られる。係数レジスタＢ ９０． Ｂ ９１は、（Ｔ
／３）の周期のクロックＣＫ３で駆動され、入力系列信
号（ｘ（１）ｌの標本化クロックＣＫＩの立上りと同位
相時に、それぞれＣＯと０３を出力し、中間位相時に０
１と０４を出力し、最終位相時に０２と０５を出力する
。
号ａ−１ｘ（１））が入力される。この標本化系列信号
ａは、係数器ＢＩＯ〜Ｂｌｌに入力される。係数器ＢＩ
ＯとＢｌｌには、それぞれ係数レジスタＢ９０と８９１
からの係数が供給されるもので、各係数器ＢＩＯ１Ｂｌ
ｌにおける係数は、例えば期間Ｔの間に３種類切換えら
れる。係数レジスタＢ９０では係数ＣＯ，Ｃ１，Ｃ２、
係数レジスタＢ９１では係数Ｃ３，Ｃ４，Ｃ５が切換え
られる。係数レジスタＢ ９０． Ｂ ９１は、（Ｔ
／３）の周期のクロックＣＫ３で駆動され、入力系列信
号（ｘ（１）ｌの標本化クロックＣＫＩの立上りと同位
相時に、それぞれＣＯと０３を出力し、中間位相時に０
１と０４を出力し、最終位相時に０２と０５を出力する
。
係数器ＢＩＯの出力は加算器Ｂ２０に供給され、係数器
Ｂｌｌの出力は遅延素子８３８に供給される。加算器Ｂ
２０と遅延素子８３ｇとの間には、遅延時間（Ｔ／３）
の遅延素子８３０〜８３８が直列接続される。これらの
遅延素子８３０〜８３８（ｎ２ｍ９個）もクロックＣＫ
３で駆動される。
Ｂｌｌの出力は遅延素子８３８に供給される。加算器Ｂ
２０と遅延素子８３ｇとの間には、遅延時間（Ｔ／３）
の遅延素子８３０〜８３８が直列接続される。これらの
遅延素子８３０〜８３８（ｎ２ｍ９個）もクロックＣＫ
３で駆動される。
上記のパイプライン形加算手段Ｂ８０の出力は、デマル
チプレックス加算手段Ｂ７０の遅延素子Ｂ５１に入力さ
れる。遅延素子８５１〜Ｂ５Ｂは直列接続され、加算器
Ｂ８０では、遅延素子Ｂ５２． Ｂ５４． Ｂ５Ｂの
出力が加算される。そしてこの加算器Ｂ６０の出力が、
クロックＣＫＬで動作する遅延素子Ｂ４（ｌで期間Ｔ保
持され出力端子２２に出力される。
チプレックス加算手段Ｂ７０の遅延素子Ｂ５１に入力さ
れる。遅延素子８５１〜Ｂ５Ｂは直列接続され、加算器
Ｂ８０では、遅延素子Ｂ５２． Ｂ５４． Ｂ５Ｂの
出力が加算される。そしてこの加算器Ｂ６０の出力が、
クロックＣＫＬで動作する遅延素子Ｂ４（ｌで期間Ｔ保
持され出力端子２２に出力される。
第４図は、上記実施例のトランスバーサルフィルタの動
作を説明するために示したタイミングチャートである。
作を説明するために示したタイミングチャートである。
第４図に示すように、係数レジスタＢＩＯ，Ｂｌｌの係
数を切換えるクロックＣＫ３は、標本化サンプル周期Ｔ
のｌ／３である。したがって、標本化系列信号ａは、係
数器ＢＩＯとＢｌｌにおいてそれぞれ、第４図に示す信
号列ｃ、ｂのように係数が時分割多重された信号となる
。従って加算器Ｂ２０の出力は、信号ｄで示すような系
列信号となる。
数を切換えるクロックＣＫ３は、標本化サンプル周期Ｔ
のｌ／３である。したがって、標本化系列信号ａは、係
数器ＢＩＯとＢｌｌにおいてそれぞれ、第４図に示す信
号列ｃ、ｂのように係数が時分割多重された信号となる
。従って加算器Ｂ２０の出力は、信号ｄで示すような系
列信号となる。
このように得られた信号ｄを、デマルチプレックス加算
手段Ｂ７０に入力し、丸印で囲むタイミングの信号を加
算すると、加算器Ｂ６０からは、信号ｅが得られる。こ
の信号ｅのうち２サンプルおき、つまり周期（Ｔ）で得
られる斜線で示したタイミングの成分を見ると、この信
号は先に示した（１）式で表わされる。このサンプルを
行なうのが先の遅延素子Ｂ４０である。よって出力端子
２２からは、所望の信号ｆ＝（ｙ（１））を得ることが
できる。
手段Ｂ７０に入力し、丸印で囲むタイミングの信号を加
算すると、加算器Ｂ６０からは、信号ｅが得られる。こ
の信号ｅのうち２サンプルおき、つまり周期（Ｔ）で得
られる斜線で示したタイミングの成分を見ると、この信
号は先に示した（１）式で表わされる。このサンプルを
行なうのが先の遅延素子Ｂ４０である。よって出力端子
２２からは、所望の信号ｆ＝（ｙ（１））を得ることが
できる。
上記の実施例では、タップ数は、図面の簡単化のために
６として説明したが、係数器とパイプライン加算手段を
繰返して増設することにより、時分割多重度ｎの整数倍
のタップ数とすることができる。また、第１図の実施例
と第３図の実施例かられかるように、時分割多重度がｎ
の場合は、パイプライン形加算手段を構成する遅延手段
の遅延量は（Ｔ／ｎ）になり、その加算器間の数はＢ２
になる。そして、パイプライン加算手段の出力を（ｎ−
２）サンプルおきにｎサンプル加算することにより、所
望の出力系列信号を得ることができる。
６として説明したが、係数器とパイプライン加算手段を
繰返して増設することにより、時分割多重度ｎの整数倍
のタップ数とすることができる。また、第１図の実施例
と第３図の実施例かられかるように、時分割多重度がｎ
の場合は、パイプライン形加算手段を構成する遅延手段
の遅延量は（Ｔ／ｎ）になり、その加算器間の数はＢ２
になる。そして、パイプライン加算手段の出力を（ｎ−
２）サンプルおきにｎサンプル加算することにより、所
望の出力系列信号を得ることができる。
係数器としては掛算機能を有するものであれば、いかな
る構成のものでも有効に適用できる。また出力加重形ト
ランスバーサルフィルタのように、各係数器に入力する
系列信号間に時間差ＩＴ （１は自然数）がある場合は
、パイプライン形加算手段の加算器間に、同じ期間差を
与えるように、遅延期間Ｔ ／ ｎの遅延素子（ｎは時
分割多重度）をｎ１個追加挿入すればよい。
る構成のものでも有効に適用できる。また出力加重形ト
ランスバーサルフィルタのように、各係数器に入力する
系列信号間に時間差ＩＴ （１は自然数）がある場合は
、パイプライン形加算手段の加算器間に、同じ期間差を
与えるように、遅延期間Ｔ ／ ｎの遅延素子（ｎは時
分割多重度）をｎ１個追加挿入すればよい。
［発明の効果］
以上説明したようにこの発明によれば、従来と同じタッ
プ数が要求される場合、係数器を時分割多重して使うこ
とにより、実時間フィルタの構成要素で最も大きな回路
規模の係数器の数を格段と低減できる。よってＩＣ化し
たときはチップ面積が小さくなり同−機能当りのコスト
が低減される。また、従来と同一回路規模が許容される
場合には、タップ数を大幅に増大することができ、特に
ゴースト除去装置等に使用して有効なハードウエアの実
現が容易となる。
プ数が要求される場合、係数器を時分割多重して使うこ
とにより、実時間フィルタの構成要素で最も大きな回路
規模の係数器の数を格段と低減できる。よってＩＣ化し
たときはチップ面積が小さくなり同−機能当りのコスト
が低減される。また、従来と同一回路規模が許容される
場合には、タップ数を大幅に増大することができ、特に
ゴースト除去装置等に使用して有効なハードウエアの実
現が容易となる。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図はこの発明の他の実施例を示す回路図、
第４図は第３図の回路の動作を説明するために示したタ
イミングチャート、第５図は従来の入力加重形トランス
バーサルフィルタを示す回路図である。 Ａ１０〜Ａ１２、Ｂ１０、Ｂｌｌ・・・係数器、Ａ９０
〜Ａ９２・・・セレクタ、Ｂ９０、Ｂ９１・・・係数レ
ジスタ、Ａｓ２、Ｂ８０・・・パイプライン形加算手段
。 出願人代理人 弁理士 鈴江武彦
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図はこの発明の他の実施例を示す回路図、
第４図は第３図の回路の動作を説明するために示したタ
イミングチャート、第５図は従来の入力加重形トランス
バーサルフィルタを示す回路図である。 Ａ１０〜Ａ１２、Ｂ１０、Ｂｌｌ・・・係数器、Ａ９０
〜Ａ９２・・・セレクタ、Ｂ９０、Ｂ９１・・・係数レ
ジスタ、Ａｓ２、Ｂ８０・・・パイプライン形加算手段
。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）期間Ｔ毎に標本化された標本化系列信号が入力さ
れ、この標本化系列信号に対して乗算される係数が前記
期間Ｔの間にｎ（ｎは２以上の自然数）回切換えられる
複数の係数器と、 この係数器の出力を加え合せるパイプライン形加算手段
と、 このパイプライン形加算手段の出力を（ｎ−２）サンプ
ルおきにｎサンプル分加算し、前記Ｔ期間毎に標本化系
列出力を出力するデマルチプレックス加算手段とを具備
したことを特徴とする入力加重形トランスバーサルフィ
ルタ。 - （２）上記パイプライン形加算手段は、前記複数の係数
器のうち最も遅れたインパルス応答を得るための初段の
係数器を除く他の係数器の出力が入力される加算器と、
この加算器と前記係数器との間を接続し、それぞれ（Ｔ
／ｎ）の遅延期間を持つ遅延素子がｎ＾２個の直列接続
された遅延手段とを具備したことを特徴とする請求項第
１項記載の入力加重形トランスバーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9714188A JP2573298B2 (ja) | 1988-04-20 | 1988-04-20 | 入力加重型トランスバーサルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9714188A JP2573298B2 (ja) | 1988-04-20 | 1988-04-20 | 入力加重型トランスバーサルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268306A true JPH01268306A (ja) | 1989-10-26 |
| JP2573298B2 JP2573298B2 (ja) | 1997-01-22 |
Family
ID=14184294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9714188A Expired - Lifetime JP2573298B2 (ja) | 1988-04-20 | 1988-04-20 | 入力加重型トランスバーサルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573298B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157622A (en) * | 1990-06-28 | 1992-10-20 | Kabushiki Kaisha Toshiba | Input-weighted transversal filter |
| US5166895A (en) * | 1990-06-28 | 1992-11-24 | Kabushiki Kaisha Toshiba | Input-weighted transversal filter |
-
1988
- 1988-04-20 JP JP9714188A patent/JP2573298B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157622A (en) * | 1990-06-28 | 1992-10-20 | Kabushiki Kaisha Toshiba | Input-weighted transversal filter |
| US5166895A (en) * | 1990-06-28 | 1992-11-24 | Kabushiki Kaisha Toshiba | Input-weighted transversal filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573298B2 (ja) | 1997-01-22 |
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