JP3034998B2 - トランスバーサルフィルタシステム - Google Patents
トランスバーサルフィルタシステムInfo
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Description
【０００１】
【産業上の利用分野】本発明は、入力信号を実時間でフ
ィルタ演算処理するトランスバーサルフィルタシステム
に係わり、特に映像や音声を表すディジタル信号を処理
するものに関する。
ィルタ演算処理するトランスバーサルフィルタシステム
に係わり、特に映像や音声を表すディジタル信号を処理
するものに関する。
【０００２】
【従来の技術】ディジタル信号のフィルタ演算処理を行
う場合、ゴースト除去を例にとるとタップ数は一般に６
４０タップ必要である。このような処理システム全体で
必要な半導体チップの数を減らすためには、１チップ当
りのタップ数を増加させなければならない。
う場合、ゴースト除去を例にとるとタップ数は一般に６
４０タップ必要である。このような処理システム全体で
必要な半導体チップの数を減らすためには、１チップ当
りのタップ数を増加させなければならない。
【０００３】この場合には、トランスバーサルフィルタ
を用いて大きな回路規模を占める係数器の規模を小さく
する必要が生じる。そこで、係数器を時分割動作させ
て、１タップ当りの回路規模を小さくしたフィルタシス
テムの一例を図８に示す。ここでは係数Ｃ0 〜Ｃ5 が用
いられ、タップ数は６であり、また一周期Ｔ内で２回演
算が行われるため時分割多重度は２である。またこのフ
ィルタシステムでの動作波形は、図９のようなタイミン
グチャートで表される。
を用いて大きな回路規模を占める係数器の規模を小さく
する必要が生じる。そこで、係数器を時分割動作させ
て、１タップ当りの回路規模を小さくしたフィルタシス
テムの一例を図８に示す。ここでは係数Ｃ0 〜Ｃ5 が用
いられ、タップ数は６であり、また一周期Ｔ内で２回演
算が行われるため時分割多重度は２である。またこのフ
ィルタシステムでの動作波形は、図９のようなタイミン
グチャートで表される。
【０００４】このフィルタシステムは、遅延素子Ａ３０
〜Ａ４３、加算器Ａ２０〜Ａ２３、セレクタＡ９０〜Ａ
９２、係数器Ａ１０〜Ａ１２、入力端子１，２および出
力端子３，４を備えている。標本化信号に乗算すべき係
数Ｃ0 〜Ｃ5 を、期間Ｔの間に２回ずつセレクタＡ９０
〜Ａ９２で切り換えて係数器Ａ１０〜Ａ１２に与え、こ
の係数器Ａ１０〜Ａ１２からの出力をパイプライン形加
算手段に与えて加算している。パイプライン加算手段
は、遅延素子Ａ３０〜Ａ４１と加算器Ａ２０〜Ａ２２と
で構成されている。
〜Ａ４３、加算器Ａ２０〜Ａ２３、セレクタＡ９０〜Ａ
９２、係数器Ａ１０〜Ａ１２、入力端子１，２および出
力端子３，４を備えている。標本化信号に乗算すべき係
数Ｃ0 〜Ｃ5 を、期間Ｔの間に２回ずつセレクタＡ９０
〜Ａ９２で切り換えて係数器Ａ１０〜Ａ１２に与え、こ
の係数器Ａ１０〜Ａ１２からの出力をパイプライン形加
算手段に与えて加算している。パイプライン加算手段
は、遅延素子Ａ３０〜Ａ４１と加算器Ａ２０〜Ａ２２と
で構成されている。
【０００５】入力端子１より入力された系列信号ａ＝ｘ
i が、遅延素子Ａ４３に与えられる。ここで、系列信号
ａは、ｘi-5 ，ｘi-4 ，ｘi-3 ，ｘi-2 ，…というよう
に、周期Ｔ毎にデータの内容が変化していく。クロック
信号ＣＫ１で規定される時間Ｔだけ遅延された後、系列
信号ａは係数器Ａ１０〜Ａ１２に与えられる。また入力
端子２には、ここでは「０」の信号が入力される。
i が、遅延素子Ａ４３に与えられる。ここで、系列信号
ａは、ｘi-5 ，ｘi-4 ，ｘi-3 ，ｘi-2 ，…というよう
に、周期Ｔ毎にデータの内容が変化していく。クロック
信号ＣＫ１で規定される時間Ｔだけ遅延された後、系列
信号ａは係数器Ａ１０〜Ａ１２に与えられる。また入力
端子２には、ここでは「０」の信号が入力される。
【０００６】セレクタＡ９０〜Ａ９２には、それぞれ図
９に示されるようなセレクト信号Ｓが入力され、それぞ
れ入力された係数Ｃ0 又はＣ1 、係数Ｃ2 又はＣ3 、係
数Ｃ4 又はＣ5 のうちの一方が期間Ｔ毎に切り換えられ
て交互に出力される。セレクタＡ９０〜Ａ９２から出力
された係数Ｃ0 又はＣ1 、係数Ｃ2 又はＣ3 、係数Ｃ4
又はＣ5 は、それぞれ係数器Ａ１０〜Ａ１２に与えられ
る。
９に示されるようなセレクト信号Ｓが入力され、それぞ
れ入力された係数Ｃ0 又はＣ1 、係数Ｃ2 又はＣ3 、係
数Ｃ4 又はＣ5 のうちの一方が期間Ｔ毎に切り換えられ
て交互に出力される。セレクタＡ９０〜Ａ９２から出力
された係数Ｃ0 又はＣ1 、係数Ｃ2 又はＣ3 、係数Ｃ4
又はＣ5 は、それぞれ係数器Ａ１０〜Ａ１２に与えられ
る。
【０００７】セレクタＡ９２からは、セレクト信号Ｓが
「１」のときは係数Ｃ4 が出力され、セレクト信号Ｓが
「０」のときは係数Ｃ5 が出力される。これにより、係
数器Ａ１２からの出力は、図９のようにＣ4 ・ｘi-3 ，
Ｃ5 ・ｘi-3 ，Ｃ4 ・ｘi-2，Ｃ5 ・ｘi-2 ，…とな
る。
「１」のときは係数Ｃ4 が出力され、セレクト信号Ｓが
「０」のときは係数Ｃ5 が出力される。これにより、係
数器Ａ１２からの出力は、図９のようにＣ4 ・ｘi-3 ，
Ｃ5 ・ｘi-3 ，Ｃ4 ・ｘi-2，Ｃ5 ・ｘi-2 ，…とな
る。
【０００８】同様にして、係数器Ａ１１からはＣ2 ・ｘ
i-3 ，Ｃ3 ・ｘi-3 ，Ｃ2 ・ｘi-2，Ｃ3 ・ｘi-2 ，…
が出力され、係数器Ａ１０からはＣ0 ・ｘi-3 ，Ｃ1 ・
ｘi-3 ，Ｃ0 ・ｘi-2 ，Ｃ1 ・ｘi-2 ，…が出力され
る。
i-3 ，Ｃ3 ・ｘi-3 ，Ｃ2 ・ｘi-2，Ｃ3 ・ｘi-2 ，…
が出力され、係数器Ａ１０からはＣ0 ・ｘi-3 ，Ｃ1 ・
ｘi-3 ，Ｃ0 ・ｘi-2 ，Ｃ1 ・ｘi-2 ，…が出力され
る。
【０００９】係数器Ａ１０〜Ａ１２からのこれらの出力
は、それぞれ加算器Ａ２０〜Ａ２２に入力される。加算
器Ａ２０〜Ａ２２は、それぞれ遅延素子Ａ３０〜Ａ４１
を介して直列に接続されており、上述したようにパイプ
ライン形加算器を形成している。また遅延素子Ａ３０〜
Ａ４１は、図９に示されるＴ／２の周期を持つクロック
ＣＫ２を与えられて駆動する。
は、それぞれ加算器Ａ２０〜Ａ２２に入力される。加算
器Ａ２０〜Ａ２２は、それぞれ遅延素子Ａ３０〜Ａ４１
を介して直列に接続されており、上述したようにパイプ
ライン形加算器を形成している。また遅延素子Ａ３０〜
Ａ４１は、図９に示されるＴ／２の周期を持つクロック
ＣＫ２を与えられて駆動する。
【００１０】これにより、係数器Ａ１０〜Ａ１２からの
出力は、加算器Ａ２０〜Ａ２２及び遅延素子Ａ３０〜Ａ
３７により順次加算・遅延されていく。加算器Ａ２０か
らの出力は、周期Ｔ／２毎にＣ1 ・ｘi-1 ＋Ｃ3 ・ｘ
i-3 ＋Ｃ5 ・ｘi-5 ，Ｃ0 ・ｘi-1 ＋Ｃ2 ・ｘi-3 ＋Ｃ
4 ・ｘi-5 ，…となる。このように、係数Ｃ0 ，Ｃ2 ，
Ｃ4 をタップ係数にもつ偶数タップの出力和ΣＥと、係
数Ｃ1 ，Ｃ3 ，Ｃ5 をタップ係数にもつ奇数タップの出
力和ΣＯとが交互に加算器Ａ２０から出力されることに
なる。
出力は、加算器Ａ２０〜Ａ２２及び遅延素子Ａ３０〜Ａ
３７により順次加算・遅延されていく。加算器Ａ２０か
らの出力は、周期Ｔ／２毎にＣ1 ・ｘi-1 ＋Ｃ3 ・ｘ
i-3 ＋Ｃ5 ・ｘi-5 ，Ｃ0 ・ｘi-1 ＋Ｃ2 ・ｘi-3 ＋Ｃ
4 ・ｘi-5 ，…となる。このように、係数Ｃ0 ，Ｃ2 ，
Ｃ4 をタップ係数にもつ偶数タップの出力和ΣＥと、係
数Ｃ1 ，Ｃ3 ，Ｃ5 をタップ係数にもつ奇数タップの出
力和ΣＯとが交互に加算器Ａ２０から出力されることに
なる。
【００１１】加算器Ａ２０の出力は、遅延素子Ａ４０〜
Ａ４２及び加算器Ａ４０を有するデマルチプレクス回路
１０１に与えられる。遅延素子Ａ４０及びＡ４１により
期間Ｔだけ遅延された出力が出力端子３より出力され
る。この出力は、縦続接続用に用いられるものである。
Ａ４２及び加算器Ａ４０を有するデマルチプレクス回路
１０１に与えられる。遅延素子Ａ４０及びＡ４１により
期間Ｔだけ遅延された出力が出力端子３より出力され
る。この出力は、縦続接続用に用いられるものである。
【００１２】図１０に示されるように、複数のトランス
バーサルフィルタＴＦ１，ＴＦ２，…，ＴＦｍが縦続接
続されている場合、それぞれ出力端子３からの出力が入
力端子２に順次入力されていくことになる。この場合に
は、各トランスバーサルフィルタＴＦ１〜ＴＦｍ間のデ
ータの送信は、周期Ｔ／２で出力される。周期Ｔを７０
ｎsec とすると３５ｎsec となり、縦続接続された半導
体チップ間のインターフェイスはこの３５ｎsec で行わ
れることになる。
バーサルフィルタＴＦ１，ＴＦ２，…，ＴＦｍが縦続接
続されている場合、それぞれ出力端子３からの出力が入
力端子２に順次入力されていくことになる。この場合に
は、各トランスバーサルフィルタＴＦ１〜ＴＦｍ間のデ
ータの送信は、周期Ｔ／２で出力される。周期Ｔを７０
ｎsec とすると３５ｎsec となり、縦続接続された半導
体チップ間のインターフェイスはこの３５ｎsec で行わ
れることになる。
【００１３】そして、縦続接続されたトランスバーサル
フィルタの最終結果として必要な出力は、次の（１）式
で表されるものとなる。
フィルタの最終結果として必要な出力は、次の（１）式
で表されるものとなる。
【００１４】５Σ ＣｊＸ（ｉ−ｊ） ………（１）ｊ＝０ この出力を得るために必要な回路が、図８において加算
器Ａ２０の出力端に接続されたデマルチプレクス回路１
０１である。遅延素子Ａ４１により期間Ｔ／２だけ遅延
された加算器Ａ２０の出力と、遅延素子Ａ４０及びＡ４
１により期間Ｔに渡って遅延された出力とが加算器Ａ２
３により加算される。これにより、偶数タップの出力和
ΣＥと奇数タップの出力和ΣＯとが加算された値、Ｃ0
・ｘi-1＋Ｃ2 ・ｘi-3 ＋Ｃ4 ・ｘi-5 ＋Ｃ1 ・ｘi-1
＋Ｃ3 ・ｘi-3 ＋Ｃ5 ・ｘi-5 ，Ｃ1 ・ｘi-1 ＋Ｃ3 ・
ｘi-3 ＋Ｃ5 ・ｘi-5 ＋Ｃ0 ・ｘi ＋Ｃ2 ・ｘi-2 ＋Ｃ
4・ｘi-4 ，Ｃ0 ・ｘi ＋Ｃ2 ・ｘi-2 ＋Ｃ4 ・ｘi-4
＋Ｃ1 ・ｘi ＋Ｃ3 ・ｘi-2 ＋Ｃ5 ・ｘi-4 ，…が順次
出力されていく。
器Ａ２０の出力端に接続されたデマルチプレクス回路１
０１である。遅延素子Ａ４１により期間Ｔ／２だけ遅延
された加算器Ａ２０の出力と、遅延素子Ａ４０及びＡ４
１により期間Ｔに渡って遅延された出力とが加算器Ａ２
３により加算される。これにより、偶数タップの出力和
ΣＥと奇数タップの出力和ΣＯとが加算された値、Ｃ0
・ｘi-1＋Ｃ2 ・ｘi-3 ＋Ｃ4 ・ｘi-5 ＋Ｃ1 ・ｘi-1
＋Ｃ3 ・ｘi-3 ＋Ｃ5 ・ｘi-5 ，Ｃ1 ・ｘi-1 ＋Ｃ3 ・
ｘi-3 ＋Ｃ5 ・ｘi-5 ＋Ｃ0 ・ｘi ＋Ｃ2 ・ｘi-2 ＋Ｃ
4・ｘi-4 ，Ｃ0 ・ｘi ＋Ｃ2 ・ｘi-2 ＋Ｃ4 ・ｘi-4
＋Ｃ1 ・ｘi ＋Ｃ3 ・ｘi-2 ＋Ｃ5 ・ｘi-4 ，…が順次
出力されていく。
【００１５】このデータのうち斜線部のデータが式
（１）に対応し、斜線のない部分は不要なデータであ
る。従って、遅延素子Ａ４２で斜線部のデータを期間Ｔ
の間保持することにより、必要なデータのみがｙi-1 ，
ｙi ，としてＴ毎に出力端子４より出力される。
（１）に対応し、斜線のない部分は不要なデータであ
る。従って、遅延素子Ａ４２で斜線部のデータを期間Ｔ
の間保持することにより、必要なデータのみがｙi-1 ，
ｙi ，としてＴ毎に出力端子４より出力される。
【００１６】
【発明が解決しようとする課題】しかし、このような構
成を備えた従来のトランスバーサルフィルタシステムに
は、次のような問題があった。上述したように、トラン
スバーサルフィルタを内蔵する半導体チップを縦続接続
し、タップ数を増加させることが可能である。そして、
各半導体チップ間のデータの周期は、上述したようにＴ
／２となる。ＩＣ間でデータの送受を行なう場合、ＬＳ
Ｉの製造プロセスのばらつき等により、データ遅延時間
に差異が生じる。このため、半導体チップ間のインター
フェイスを期間Ｔ／２という短い周期で行うと、誤動作
を招く虞れがあった。
成を備えた従来のトランスバーサルフィルタシステムに
は、次のような問題があった。上述したように、トラン
スバーサルフィルタを内蔵する半導体チップを縦続接続
し、タップ数を増加させることが可能である。そして、
各半導体チップ間のデータの周期は、上述したようにＴ
／２となる。ＩＣ間でデータの送受を行なう場合、ＬＳ
Ｉの製造プロセスのばらつき等により、データ遅延時間
に差異が生じる。このため、半導体チップ間のインター
フェイスを期間Ｔ／２という短い周期で行うと、誤動作
を招く虞れがあった。
【００１７】また、図８あるいは図１０に示されたよう
に、従来のトランスバーサルフィルタシステムは、縦続
接続用の出力端子３と最終出力用の出力端子４というよ
うに二系統の出力端子が必要である。従って、出力ビッ
ト数の２倍の出力端子数を要することになる。出力端子
数を１系統にするため、出力データをセレクタで切り換
えることも考えられる。ところがこの場合には、セレク
タという素子が新たに必要となる上に、このセレクタに
入力すべきセレクト信号を生成しなければならない。こ
のため、ハードウェアの増加を招き、チップ面積の増大
を招くことになる。
に、従来のトランスバーサルフィルタシステムは、縦続
接続用の出力端子３と最終出力用の出力端子４というよ
うに二系統の出力端子が必要である。従って、出力ビッ
ト数の２倍の出力端子数を要することになる。出力端子
数を１系統にするため、出力データをセレクタで切り換
えることも考えられる。ところがこの場合には、セレク
タという素子が新たに必要となる上に、このセレクタに
入力すべきセレクト信号を生成しなければならない。こ
のため、ハードウェアの増加を招き、チップ面積の増大
を招くことになる。
【００１８】本発明は上記事情に鑑みてなされたもので
あり、誤動作を防止し、また出力端子数や素子数の増加
を防止し得るトランスバーサルフィルタシステムを提供
することを目的とする。
あり、誤動作を防止し、また出力端子数や素子数の増加
を防止し得るトランスバーサルフィルタシステムを提供
することを目的とする。
【００１９】
【課題を解決するための手段】本発明のトランスバーサ
ルフィルタシステムは、複数のトランスバーサルフィル
タが縦続接続されており、各々の前記トランスバーサル
フィルタは、標本化信号に乗算すべきｎ個の係数が供給
され、所定周期Ｔをｎ分割した期間Ｔ／ｎ毎に、前記係
数を順に選択して出力するセレクタと、前記所定期間Ｔ
毎に前記標本化信号が供給され、前記セレクタから出力
された前記係数を乗算し、この乗算結果を出力する係数
器と、前記所定期間Ｔ毎に、１段目のトランスバーサル
フィルタでは外部から所定値を有する系列信号が供給さ
れ、２段目以降のトランスバーサルフィルタでは前段の
トランスバーサルフィルタから出力された系列信号が供
給され、前記系列信号をｎ個の第１、第２、…、第ｎの
データ（但し、第１、第２、…、第ｎのデータの合計値
が前記系列信号に等しい）に分割し、期間（ｎ−１）＊
Ｔ／ｎずつ遅延させて順次出力していく入力回路と、前
記入力回路から出力されたデータと、前記係数器から出
力された前記乗算結果とが与えられて順次加算し、この
加算結果を出力するパイプライン形加算手段と、前記パ
イプライン形加算手段から出力された前記加算結果を、
ｎ−１個のデータおきにｎ回加算し、前記所定周期Ｔ毎
に系列信号として出力する出力回路とを備えたことを特
徴とする。ここで前記入力回路は、前記系列信号を１／
α倍した第１のデータを期間Ｔ／ｎ（＝（（（１ー１）
＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ）だけ遅延し、
前記系列信号を１／β倍した第２のデータを期間Ｔ（＝
（（（２−１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊
Ｔ）だけ遅延し、前記系列信号を１／γ倍した第３のデ
ータを期間（（２ｎ−１）／ｎ）＊Ｔ（＝（（（３−
１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ）だけ遅延
し、…、前記系列信号を１／δ倍した第ｊ（但し、ｊは
１からｎまでにとり得る値）のデータを期間（（（ｊ−
１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔだけ遅延
し、…、前記系列信号を１／ε（但し、１／α＋１／β
＋１／γ＋…＋１／δ＋…＋１／ε＝１とする）倍した
第ｎのデータを期間（（（ｎ−１）＊（ｎ−１）／ｎ）
＋（１／ｎ））＊Ｔだけ遅延し、遅延した各データを順
次選択し、選択後に遅延量を補正するために（ｎ−２）
＊Ｔ／ｎだけ遅延して出力するするものであってよい。
ルフィルタシステムは、複数のトランスバーサルフィル
タが縦続接続されており、各々の前記トランスバーサル
フィルタは、標本化信号に乗算すべきｎ個の係数が供給
され、所定周期Ｔをｎ分割した期間Ｔ／ｎ毎に、前記係
数を順に選択して出力するセレクタと、前記所定期間Ｔ
毎に前記標本化信号が供給され、前記セレクタから出力
された前記係数を乗算し、この乗算結果を出力する係数
器と、前記所定期間Ｔ毎に、１段目のトランスバーサル
フィルタでは外部から所定値を有する系列信号が供給さ
れ、２段目以降のトランスバーサルフィルタでは前段の
トランスバーサルフィルタから出力された系列信号が供
給され、前記系列信号をｎ個の第１、第２、…、第ｎの
データ（但し、第１、第２、…、第ｎのデータの合計値
が前記系列信号に等しい）に分割し、期間（ｎ−１）＊
Ｔ／ｎずつ遅延させて順次出力していく入力回路と、前
記入力回路から出力されたデータと、前記係数器から出
力された前記乗算結果とが与えられて順次加算し、この
加算結果を出力するパイプライン形加算手段と、前記パ
イプライン形加算手段から出力された前記加算結果を、
ｎ−１個のデータおきにｎ回加算し、前記所定周期Ｔ毎
に系列信号として出力する出力回路とを備えたことを特
徴とする。ここで前記入力回路は、前記系列信号を１／
α倍した第１のデータを期間Ｔ／ｎ（＝（（（１ー１）
＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ）だけ遅延し、
前記系列信号を１／β倍した第２のデータを期間Ｔ（＝
（（（２−１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊
Ｔ）だけ遅延し、前記系列信号を１／γ倍した第３のデ
ータを期間（（２ｎ−１）／ｎ）＊Ｔ（＝（（（３−
１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ）だけ遅延
し、…、前記系列信号を１／δ倍した第ｊ（但し、ｊは
１からｎまでにとり得る値）のデータを期間（（（ｊ−
１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔだけ遅延
し、…、前記系列信号を１／ε（但し、１／α＋１／β
＋１／γ＋…＋１／δ＋…＋１／ε＝１とする）倍した
第ｎのデータを期間（（（ｎ−１）＊（ｎ−１）／ｎ）
＋（１／ｎ））＊Ｔだけ遅延し、遅延した各データを順
次選択し、選択後に遅延量を補正するために（ｎ−２）
＊Ｔ／ｎだけ遅延して出力するするものであってよい。
【００２０】
【作用】セレクタに供給された係数が、所定周期をｎ分
割された期間毎に選択されて出力され、係数器に与えら
れる。係数器には標本化信号が所定周期毎に供給され、
係数が順次乗算されて出力される。入力回路に入力され
た系列信号が、ｎ個のデータに分割されて期間（ｎ−
１）ｎ＊Ｔずつ遅延されて順次出力される。この入力回
路からのデータと係数器からの乗算結果とが順次パイプ
ライン形加算手段により加算され、この加算結果が出力
回路において、ｎ−１個のデータおきにｎ回加算されて
所定周期毎に系列信号として出力される。このように、
入力回路に入力される系列信号、及び出力回路から出力
される系列信号は共に周期Ｔ毎に変化するものであり、
周期Ｔをｎ個に分割してデータの送受信を行う場合と異
なり、製造プロセスによる信号遅延の影響が緩和されて
誤動作の発生が防止される。また出力回路からの出力は
一系統であり、最終的な出力と後続のトランスバーサル
フィルタに与えるときの出力との二系統を有する場合と
比較して、ＬＳＩの出力端子数が減少される。
割された期間毎に選択されて出力され、係数器に与えら
れる。係数器には標本化信号が所定周期毎に供給され、
係数が順次乗算されて出力される。入力回路に入力され
た系列信号が、ｎ個のデータに分割されて期間（ｎ−
１）ｎ＊Ｔずつ遅延されて順次出力される。この入力回
路からのデータと係数器からの乗算結果とが順次パイプ
ライン形加算手段により加算され、この加算結果が出力
回路において、ｎ−１個のデータおきにｎ回加算されて
所定周期毎に系列信号として出力される。このように、
入力回路に入力される系列信号、及び出力回路から出力
される系列信号は共に周期Ｔ毎に変化するものであり、
周期Ｔをｎ個に分割してデータの送受信を行う場合と異
なり、製造プロセスによる信号遅延の影響が緩和されて
誤動作の発生が防止される。また出力回路からの出力は
一系統であり、最終的な出力と後続のトランスバーサル
フィルタに与えるときの出力との二系統を有する場合と
比較して、ＬＳＩの出力端子数が減少される。
【００２１】
【実施例】従来のトランスバーサルフィルタシステム
は、上述したように時分割多重度２の場合最終的に必要
な周期Ｔの出力ｙi （出力端子４からの出力）の他に、
複数チップを縦続接続した場合の周期Ｔ／２の出力ΣＥ
又はΣＯ（出力端子３からの出力）を別に取り出せるよ
うにしていた。これに対し、本発明の実施例では最終的
に必要な周期Ｔの出力ｙi を、縦続接続した場合にも直
接用いている。これにより、半導体チップ間のインター
フェイスを周期Ｔにより行うことができ、さらに出力端
子数をビット数と同数に抑えることができる。
は、上述したように時分割多重度２の場合最終的に必要
な周期Ｔの出力ｙi （出力端子４からの出力）の他に、
複数チップを縦続接続した場合の周期Ｔ／２の出力ΣＥ
又はΣＯ（出力端子３からの出力）を別に取り出せるよ
うにしていた。これに対し、本発明の実施例では最終的
に必要な周期Ｔの出力ｙi を、縦続接続した場合にも直
接用いている。これにより、半導体チップ間のインター
フェイスを周期Ｔにより行うことができ、さらに出力端
子数をビット数と同数に抑えることができる。
【００２２】但し、この周期Ｔの出力ｙi をそのまま次
段のトランスバーサルフィルタにおけるデマルチプレク
ス回路で加算したのでは、出力回路で周期Ｔのデータに
戻す際にｙi ＋ｙi+1 というように異なるデータが加算
されてしまい、本来の求めるべきデータは得られない。
そこで、前段のトランスバーサルフィルタからの出力ｙ
i が入力される部分に、新たに入力回路を設けている。
この入力回路により、カスケードデータが同じもの同志
（例えば、ｙi 同志）加算されるように出力ｙi を必要
なだけ遅延させる。さらに、例えば時分割多重度が２の
場合に、ｙi が２倍されたままの状態で出力されること
がないように、予め１／２倍しておくという動作を行
う。
段のトランスバーサルフィルタにおけるデマルチプレク
ス回路で加算したのでは、出力回路で周期Ｔのデータに
戻す際にｙi ＋ｙi+1 というように異なるデータが加算
されてしまい、本来の求めるべきデータは得られない。
そこで、前段のトランスバーサルフィルタからの出力ｙ
i が入力される部分に、新たに入力回路を設けている。
この入力回路により、カスケードデータが同じもの同志
（例えば、ｙi 同志）加算されるように出力ｙi を必要
なだけ遅延させる。さらに、例えば時分割多重度が２の
場合に、ｙi が２倍されたままの状態で出力されること
がないように、予め１／２倍しておくという動作を行
う。
【００２３】以下、このような特徴を有する本発明の一
実施例について図面を参照し説明する。図１に、本実施
例によるトランスバーサルフィルタシステムの構成を示
し、図２にこのフィルタシステムのタイミングチャート
を示す。ここで、１つの半導体チップのタップ数は６
で、時分割多重度は２とする。
実施例について図面を参照し説明する。図１に、本実施
例によるトランスバーサルフィルタシステムの構成を示
し、図２にこのフィルタシステムのタイミングチャート
を示す。ここで、１つの半導体チップのタップ数は６
で、時分割多重度は２とする。
【００２４】トランスバーサルフィルタＴＦ１及びＴＦ
２が、縦続接続されている。トランスバーサルフィルタ
ＴＦ１では、係数ｇ，ｈ，ｉ，ｊ，ｋ，ｌが用いられ
る。このトランスバーサルフィルタＴＦ１において、入
力端子ＩＮ１に遅延素子１１の入力端が接続され、この
遅延素子１１の出力端には係数器１３，１７，２１の入
力端が接続されている。係数器１３，１７，２１の他の
入力端には、それぞれセレクタ１２，１６，２０の出力
端が接続されている。セレクタ１２には係数ｋ及びｌが
入力され，いずれか一方が交互に出力される。セレクタ
１６には係数ｉ及びｊが入力され、いずれかが交互に出
力される。セレクタ２０には係数ｇ及びｈが入力され、
いずれかが交互に出力される。係数器１３，１７、２１
の出力端には、それぞれ加算器１５，１９，２３の入力
端が接続されている。
２が、縦続接続されている。トランスバーサルフィルタ
ＴＦ１では、係数ｇ，ｈ，ｉ，ｊ，ｋ，ｌが用いられ
る。このトランスバーサルフィルタＴＦ１において、入
力端子ＩＮ１に遅延素子１１の入力端が接続され、この
遅延素子１１の出力端には係数器１３，１７，２１の入
力端が接続されている。係数器１３，１７，２１の他の
入力端には、それぞれセレクタ１２，１６，２０の出力
端が接続されている。セレクタ１２には係数ｋ及びｌが
入力され，いずれか一方が交互に出力される。セレクタ
１６には係数ｉ及びｊが入力され、いずれかが交互に出
力される。セレクタ２０には係数ｇ及びｈが入力され、
いずれかが交互に出力される。係数器１３，１７、２１
の出力端には、それぞれ加算器１５，１９，２３の入力
端が接続されている。
【００２５】トランスバーサルフィルタＴＦ１の他の入
力端子ＩＮ２には、上述した入力回路１４の入力端が接
続されており、その出力端は加算器１５の入力端に接続
されている。加算器１５，１９，２３は、遅延素子１
８，２２を介して直列に接続されている。加算器２３の
出力端は、遅延素子２４，２５を介して加算器２６に接
続され、遅延素子２７を介して出力端子ＯＵ１に接続さ
れている。また、遅延素子２４の出力端は加算器２６の
入力端にも接続されている。加算器１５，１９，２３の
間は遅延素子１８，２２で結ばれパイプライン形加算手
段を構成し、遅延素子２４，２５，２７と加算器２６で
出力回路を構成している。
力端子ＩＮ２には、上述した入力回路１４の入力端が接
続されており、その出力端は加算器１５の入力端に接続
されている。加算器１５，１９，２３は、遅延素子１
８，２２を介して直列に接続されている。加算器２３の
出力端は、遅延素子２４，２５を介して加算器２６に接
続され、遅延素子２７を介して出力端子ＯＵ１に接続さ
れている。また、遅延素子２４の出力端は加算器２６の
入力端にも接続されている。加算器１５，１９，２３の
間は遅延素子１８，２２で結ばれパイプライン形加算手
段を構成し、遅延素子２４，２５，２７と加算器２６で
出力回路を構成している。
【００２６】トランスバーサルフィルタＴＦ２では、係
数ａ，ｂ，ｃ，ｄ，ｅ，ｆが用いられる。遅延素子３
１，３８，４２，４４，４５，４７、係数器３３，３
７，４１、セレクタ３２，３６，４０、加算器３５，３
９，４３，４６の接続関係は、トランスバーサルフィル
タＴＦ１と同様であり、説明を省略する。
数ａ，ｂ，ｃ，ｄ，ｅ，ｆが用いられる。遅延素子３
１，３８，４２，４４，４５，４７、係数器３３，３
７，４１、セレクタ３２，３６，４０、加算器３５，３
９，４３，４６の接続関係は、トランスバーサルフィル
タＴＦ１と同様であり、説明を省略する。
【００２７】トランスバーサルフィルタＴＦ１及びＴＦ
２の入力端子ＩＮ１及びＩＮ１１に、周期Ｔ毎にサンプ
リングされ標本化された標本化系列信号ｘi が入力され
る。この標本化系列信号ｘi は、図２に示されたように
周期Ｔ毎にｘ6 ，ｘ5 ，ｘ4，…というようにデータが
変化していく。入力端子ＩＮ２には、「０」のデータが
入力される。先ず、ＴＦ１について説明する。
２の入力端子ＩＮ１及びＩＮ１１に、周期Ｔ毎にサンプ
リングされ標本化された標本化系列信号ｘi が入力され
る。この標本化系列信号ｘi は、図２に示されたように
周期Ｔ毎にｘ6 ，ｘ5 ，ｘ4，…というようにデータが
変化していく。入力端子ＩＮ２には、「０」のデータが
入力される。先ず、ＴＦ１について説明する。
【００２８】入力端子ＩＮ１より遅延素子１１に系列信
号ｘi が入力されると、図２に示されたクロックＳＣＫ
に基づいて、周期Ｔだけ遅延されて係数器１３，１７，
２０にそれぞれ出力される。係数器１３，１７，２１に
は、それぞれセレクタ１２，１６，２０より係数ｋ又は
ｌ，ｉ又はｊ，ｇ又はｈが交互に与えられる。これによ
り、係数器１３からの出力Ａを例にとると、図２に示さ
れたように、ｋｘ6 ，ｌｘ6 ，ｋｘ5 ，ｌｘ5 ，ｋ
ｘ4 ，ｌｘ4 ，…となり、係数器２１からの出力Ｂは、
ｇｘ6 ，ｈｘ6 ，ｇｘ5 ，ｈｘ5 ，ｇｘ4 ，ｈｘ4 ，…
となる。
号ｘi が入力されると、図２に示されたクロックＳＣＫ
に基づいて、周期Ｔだけ遅延されて係数器１３，１７，
２０にそれぞれ出力される。係数器１３，１７，２１に
は、それぞれセレクタ１２，１６，２０より係数ｋ又は
ｌ，ｉ又はｊ，ｇ又はｈが交互に与えられる。これによ
り、係数器１３からの出力Ａを例にとると、図２に示さ
れたように、ｋｘ6 ，ｌｘ6 ，ｋｘ5 ，ｌｘ5 ，ｋ
ｘ4 ，ｌｘ4 ，…となり、係数器２１からの出力Ｂは、
ｇｘ6 ，ｈｘ6 ，ｇｘ5 ，ｈｘ5 ，ｇｘ4 ，ｈｘ4 ，…
となる。
【００２９】遅延素子１８，２１は期間Ｔ／２だけ遅延
する素子が４つずつ直列に接続されており、全体で期間
２Ｔずつ遅延させるものである。これにより、出力Ａは
加算器１５で「０」が加算された後、遅延素子１８によ
り周期２Ｔだけ遅延され、加算器１９で係数器１７から
の出力と加算される。加算器１９からの出力は、遅延素
子２２で周期２Ｔだけ遅延された後、加算器２３で出力
Ｂと加算され、出力Ｃとして出力される。この出力Ｃ
は、図２に示されたようにｇｘ4 ＋ｉｘ6 ＋ｋｘ8 ，ｈ
ｘ4 ＋ｊｘ6 ＋ｌｘ8 ，ｇｘ3 ＋ｉｘ5 ＋ｋｘ7 ，ｈｘ
3 ＋ｊｘ5 ＋ｌｘ7 ，…となる。この出力を、遅延素子
２４により期間Ｔ／２だけ遅延させたものと、遅延素子
２４及び２５により期間Ｔだけ遅延させたものとが加算
器２６において加算され、出力Ｄとして出力される。こ
の出力Ｄは、ｇｘ2 ＋ｈｘ3 ＋ｉｘ4 ＋ｊｘ5 ＋ｋｘ6
＋ｌｘ7 ，ｇｘ2 ＋ｈｘ2 ＋ｉｘ4 ＋ｊｘ4 ＋ｋｘ6 ＋
ｌｘ6 ，…となる。出力Ｄは、遅延素子Ｔ２７により期
間Ｔだけ遅延され、出力Ｄのハッチングの施された部分
のみが、意味を持つデータＱ0 として取り出される。こ
の出力Ｑ0 は、出力端子ＯＵ１より、出力Ｃａｓとして
出力される。この出力Ｃａｓは、Ｃ6 ：（ｇｘ6 ＋ｈｘ
7 ＋ｉｘ8 ＋ｊｘ9 ＋ｋｘ10＋ｌｘ11），Ｃ5：（ｇｘ
5 ＋ｈｘ6 ＋ｉｘ7 ＋ｊｘ8 ＋ｋｘ9 ＋ｌｘ10），
Ｃ4 ：（ｇｘ4 ＋ｈｘ5 ＋ｉｘ6 ＋ｊｘ7 ＋ｋｘ8 ＋ｌ
ｘ9 ），Ｃ3 ：（ｇｘ3 ＋ｈｘ4 ＋ｉｘ5 ＋ｊｘ6 ＋ｋ
ｘ7 ＋ｌｘ8 ），…となる。
する素子が４つずつ直列に接続されており、全体で期間
２Ｔずつ遅延させるものである。これにより、出力Ａは
加算器１５で「０」が加算された後、遅延素子１８によ
り周期２Ｔだけ遅延され、加算器１９で係数器１７から
の出力と加算される。加算器１９からの出力は、遅延素
子２２で周期２Ｔだけ遅延された後、加算器２３で出力
Ｂと加算され、出力Ｃとして出力される。この出力Ｃ
は、図２に示されたようにｇｘ4 ＋ｉｘ6 ＋ｋｘ8 ，ｈ
ｘ4 ＋ｊｘ6 ＋ｌｘ8 ，ｇｘ3 ＋ｉｘ5 ＋ｋｘ7 ，ｈｘ
3 ＋ｊｘ5 ＋ｌｘ7 ，…となる。この出力を、遅延素子
２４により期間Ｔ／２だけ遅延させたものと、遅延素子
２４及び２５により期間Ｔだけ遅延させたものとが加算
器２６において加算され、出力Ｄとして出力される。こ
の出力Ｄは、ｇｘ2 ＋ｈｘ3 ＋ｉｘ4 ＋ｊｘ5 ＋ｋｘ6
＋ｌｘ7 ，ｇｘ2 ＋ｈｘ2 ＋ｉｘ4 ＋ｊｘ4 ＋ｋｘ6 ＋
ｌｘ6 ，…となる。出力Ｄは、遅延素子Ｔ２７により期
間Ｔだけ遅延され、出力Ｄのハッチングの施された部分
のみが、意味を持つデータＱ0 として取り出される。こ
の出力Ｑ0 は、出力端子ＯＵ１より、出力Ｃａｓとして
出力される。この出力Ｃａｓは、Ｃ6 ：（ｇｘ6 ＋ｈｘ
7 ＋ｉｘ8 ＋ｊｘ9 ＋ｋｘ10＋ｌｘ11），Ｃ5：（ｇｘ
5 ＋ｈｘ6 ＋ｉｘ7 ＋ｊｘ8 ＋ｋｘ9 ＋ｌｘ10），
Ｃ4 ：（ｇｘ4 ＋ｈｘ5 ＋ｉｘ6 ＋ｊｘ7 ＋ｋｘ8 ＋ｌ
ｘ9 ），Ｃ3 ：（ｇｘ3 ＋ｈｘ4 ＋ｉｘ5 ＋ｊｘ6 ＋ｋ
ｘ7 ＋ｌｘ8 ），…となる。
【００３０】ここまでの動作は従来例と同じで、縦続接
続された次段のトランスバーサルフィルタＴＦ２に出力
するデータとして出力Ｃａｓを用いる点が異なる。この
出力Ｃａｓは周期Ｔのデータであり、ＴＦ１の出力はこ
の一系統のみであり、ＴＦ２とのインターフェイスもこ
の周期Ｔで行なうことになる。
続された次段のトランスバーサルフィルタＴＦ２に出力
するデータとして出力Ｃａｓを用いる点が異なる。この
出力Ｃａｓは周期Ｔのデータであり、ＴＦ１の出力はこ
の一系統のみであり、ＴＦ２とのインターフェイスもこ
の周期Ｔで行なうことになる。
【００３１】次に本実施例の特徴である入力回路の説明
に移る。
に移る。
【００３２】入力端子ＩＮ１２に入力された出力Ｃａｓ
は、入力回路３４に入力される。入力回路３４は、遅延
量Ｔ／２でこのデータＣi を遅延させ、１／２倍させて
出力Ｈとして出力する。これは、図３のタイミングチャ
ート及び表１に示されたように、データＣi を最下位ビ
ット側へ１ビット分シフトしたことに相当する。
は、入力回路３４に入力される。入力回路３４は、遅延
量Ｔ／２でこのデータＣi を遅延させ、１／２倍させて
出力Ｈとして出力する。これは、図３のタイミングチャ
ート及び表１に示されたように、データＣi を最下位ビ
ット側へ１ビット分シフトしたことに相当する。
【００３３】
【表１】 トランスバーサルフィルタＴＦ２において、係数器３
３，３７，４１、セレクタ３２，３６，４０、加算器３
５，３９，４３の動作は、上述したトランスバーサルフ
ィルタＴＦ１の場合と同様であり、係数器３３からの出
力Ｅは、ｅｘ4 ，ｆｘ4 ，ｅｘ3 ，ｆｘ3 ，ｅｘ2 ，ｆ
ｘ2 ，ｅｘ1 ，ｆｘ1 ，…となる。係数器３７からの出
力Ｆは、ｃｘ4 ，ｄｘ4 ，ｃｘ3 ，ｄｘ3 ，ｃｘ2 ，ｄ
ｘ2 ，ｃｘ1 ，ｄｘ1 ，…となり、さらに係数器４１か
らの出力Ｇは、ａｘ4 ，ｂｘ4 ，ａｘ3 ，ｂｘ3 ，ａｘ
2 ，ｂｘ2 ，ａｘ1 ，ｂｘ1 ，…となる。
３，３７，４１、セレクタ３２，３６，４０、加算器３
５，３９，４３の動作は、上述したトランスバーサルフ
ィルタＴＦ１の場合と同様であり、係数器３３からの出
力Ｅは、ｅｘ4 ，ｆｘ4 ，ｅｘ3 ，ｆｘ3 ，ｅｘ2 ，ｆ
ｘ2 ，ｅｘ1 ，ｆｘ1 ，…となる。係数器３７からの出
力Ｆは、ｃｘ4 ，ｄｘ4 ，ｃｘ3 ，ｄｘ3 ，ｃｘ2 ，ｄ
ｘ2 ，ｃｘ1 ，ｄｘ1 ，…となり、さらに係数器４１か
らの出力Ｇは、ａｘ4 ，ｂｘ4 ，ａｘ3 ，ｂｘ3 ，ａｘ
2 ，ｂｘ2 ，ａｘ1 ，ｂｘ1 ，…となる。
【００３４】入力回路３４からの出力Ｈと、係数器３３
からの出力Ｅとが加算器３５により加算され、期間Ｔ／
２毎に出力Ｉとして次のようなデータｆｘ3 ＋Ｃ4 ／
２，ｅｘ2 ＋Ｃ4 ／２，ｆｘ2 ＋Ｃ3 ／２，ｅｘ1 ＋Ｃ
3 ／２，ｆｘ1 ＋Ｃ2 ／２，ｅｘ0 ＋Ｃ2 ／２，…が出
力される。
からの出力Ｅとが加算器３５により加算され、期間Ｔ／
２毎に出力Ｉとして次のようなデータｆｘ3 ＋Ｃ4 ／
２，ｅｘ2 ＋Ｃ4 ／２，ｆｘ2 ＋Ｃ3 ／２，ｅｘ1 ＋Ｃ
3 ／２，ｆｘ1 ＋Ｃ2 ／２，ｅｘ0 ＋Ｃ2 ／２，…が出
力される。
【００３５】この出力Ｉが、遅延素子３８で遅延量２Ｔ
だけ遅延され、加算器３９で係数器３７からの出力Ｆと
加算される。この加算結果は出力Ｊとして出力され、デ
ータ内容は、ｄｘ2 ＋ｆｘ4 ＋Ｃ5 ／２，ｃｘ1 ＋ｅｘ
3 ＋Ｃ5 ／２，ｄｘ1 ＋ｆｘ3 ＋Ｃ4 ／２，ｃｘ0 ＋ｅ
ｘ2 ＋Ｃ4 ／２，ｄｘ0 ＋ｆｘ2 ＋Ｃ3 ／２，…とな
る。
だけ遅延され、加算器３９で係数器３７からの出力Ｆと
加算される。この加算結果は出力Ｊとして出力され、デ
ータ内容は、ｄｘ2 ＋ｆｘ4 ＋Ｃ5 ／２，ｃｘ1 ＋ｅｘ
3 ＋Ｃ5 ／２，ｄｘ1 ＋ｆｘ3 ＋Ｃ4 ／２，ｃｘ0 ＋ｅ
ｘ2 ＋Ｃ4 ／２，ｄｘ0 ＋ｆｘ2 ＋Ｃ3 ／２，…とな
る。
【００３６】この出力Ｊが遅延素子４２で遅延量２Ｔだ
け遅延され、加算器４３により係数器４１からの出力Ｇ
と加算される。加算された結果は、次のような出力Ｋ，
ｂｘ2 ＋ｄｘ4 ＋ｆｘ6 ＋Ｃ7 ／２，ａｘ1 ＋ｃｘ3 ＋
ｅｘ5 ＋Ｃ7 ／２，ｂｘ1 ＋ｄｘ3 ＋ｆｘ5 ＋Ｃ6 ／
２，ａｘ0 ＋ｃｘ2 ＋ｅｘ4 ＋Ｃ6 ／２，ｂｘ0 ＋ｄｘ
2 ＋ｆｘ4 ＋Ｃ5 ／２，…として出力される。
け遅延され、加算器４３により係数器４１からの出力Ｇ
と加算される。加算された結果は、次のような出力Ｋ，
ｂｘ2 ＋ｄｘ4 ＋ｆｘ6 ＋Ｃ7 ／２，ａｘ1 ＋ｃｘ3 ＋
ｅｘ5 ＋Ｃ7 ／２，ｂｘ1 ＋ｄｘ3 ＋ｆｘ5 ＋Ｃ6 ／
２，ａｘ0 ＋ｃｘ2 ＋ｅｘ4 ＋Ｃ6 ／２，ｂｘ0 ＋ｄｘ
2 ＋ｆｘ4 ＋Ｃ5 ／２，…として出力される。
【００３７】出力Ｋは、遅延素子４４で遅延量Ｔ／２だ
け遅延されたものと、遅延素子４４及び４５で遅延量Ｔ
だけ遅延されたものとが加算され、加算器４６から出力
Ｌとして、ａｘ1 ＋ｂｘ2 ＋ｃｘ3 ＋ｄｘ4 ＋ｅｘ5 ＋
ｆｘ6 ＋Ｃ7 ／２＋Ｃ7 ／２，ａｘ1 ＋ｂｘ1 ＋ｃｘ3
＋ｄｘ3 ＋ｅｘ5 ＋ｆｘ5 ＋Ｃ6 ／２＋Ｃ7 ／２，ａｘ
0 ＋ｂｘ1 ＋ｃｘ2 ＋ｄｘ3 ＋ｅｘ4 ＋ｆｘ5 ＋Ｃ6 ／
２＋Ｃ6 ／２，ａｘ0＋ｂｘ0 ＋ｃｘ2 ＋ｄｘ2 ＋ｅｘ
4 ＋ｆｘ4 ＋Ｃ5 ／２＋Ｃ6 ／２，…が出力される。
け遅延されたものと、遅延素子４４及び４５で遅延量Ｔ
だけ遅延されたものとが加算され、加算器４６から出力
Ｌとして、ａｘ1 ＋ｂｘ2 ＋ｃｘ3 ＋ｄｘ4 ＋ｅｘ5 ＋
ｆｘ6 ＋Ｃ7 ／２＋Ｃ7 ／２，ａｘ1 ＋ｂｘ1 ＋ｃｘ3
＋ｄｘ3 ＋ｅｘ5 ＋ｆｘ5 ＋Ｃ6 ／２＋Ｃ7 ／２，ａｘ
0 ＋ｂｘ1 ＋ｃｘ2 ＋ｄｘ3 ＋ｅｘ4 ＋ｆｘ5 ＋Ｃ6 ／
２＋Ｃ6 ／２，ａｘ0＋ｂｘ0 ＋ｃｘ2 ＋ｄｘ2 ＋ｅｘ
4 ＋ｆｘ4 ＋Ｃ5 ／２＋Ｃ6 ／２，…が出力される。
【００３８】図２に示されたこの出力Ｌにおいて、斜線
部のデータをみると、Ｃ7 ／２＋Ｃ6 という様にそれぞ
れＣ7 ，Ｃ6 に戻るデータであり、これが意味のあるデ
ータである。つまり、Ｃ6 を元の表現に戻すとこのデー
タは、ａｘ0 ＋ｂｘ1 ＋ｃｘ2 ＋ｄｘ3 ＋ｅｘ4 ＋ｆｘ
5 ＋ｇｘ6 ＋ｈｘ7 ＋ｉｘ8＋ｊｘ9 ＋ｋｘ10＋ｌｘ11
となり、先に述べた（１）式の一般型ｎ−１Σ ＣｊＸ（ｉ−ｊ） ｊ＝０ と対応する。
部のデータをみると、Ｃ7 ／２＋Ｃ6 という様にそれぞ
れＣ7 ，Ｃ6 に戻るデータであり、これが意味のあるデ
ータである。つまり、Ｃ6 を元の表現に戻すとこのデー
タは、ａｘ0 ＋ｂｘ1 ＋ｃｘ2 ＋ｄｘ3 ＋ｅｘ4 ＋ｆｘ
5 ＋ｇｘ6 ＋ｈｘ7 ＋ｉｘ8＋ｊｘ9 ＋ｋｘ10＋ｌｘ11
となり、先に述べた（１）式の一般型ｎ−１Σ ＣｊＸ（ｉ−ｊ） ｊ＝０ と対応する。
【００３９】このデータを、遅延素子４７により期間Ｔ
の間保持することにより、ＴＦ２の出力端子ＯＵ１１か
ら出力Ｑi として周期Ｔで出力される。
の間保持することにより、ＴＦ２の出力端子ＯＵ１１か
ら出力Ｑi として周期Ｔで出力される。
【００４０】この出力Ｑi は、トランスバーサルフィル
タ１からの出力Ｃｄｓと同様に、周期Ｔ毎に変化するも
のである。
タ１からの出力Ｃｄｓと同様に、周期Ｔ毎に変化するも
のである。
【００４１】次に、本発明の第２の実施例によるトラン
スバーサルフィルタシステムについて、説明する。図４
に、本実施例の回路構成を示す。この実施例は、時分割
多重度が３であり、出力回路ではカスケードデータが３
回加算されることになる。従って、カスケードデータを
１／３にする必要があるが、データを均等に３分割する
と処理が複雑化する。そこで、例えば１／４，１／４，
１／２というようにそれぞれ２-m（ｍは正の整数）とな
るように分割し、最終的に加算したものが本来のデータ
に戻るようにする。
スバーサルフィルタシステムについて、説明する。図４
に、本実施例の回路構成を示す。この実施例は、時分割
多重度が３であり、出力回路ではカスケードデータが３
回加算されることになる。従って、カスケードデータを
１／３にする必要があるが、データを均等に３分割する
と処理が複雑化する。そこで、例えば１／４，１／４，
１／２というようにそれぞれ２-m（ｍは正の整数）とな
るように分割し、最終的に加算したものが本来のデータ
に戻るようにする。
【００４２】トランスバーサルフィルタＴＦ１１及びＴ
Ｆ１２が縦続接続されている。トランスバーサルフィル
タＴＦ１１を例にとると、入力端子ＩＮ２１に遅延素子
５１が接続され、その出力端には係数器５３，５７，６
１が接続されている。係数器５３，５７，６１にはセレ
クタ５２，５６，６０がそれぞれ接続されている。セレ
クタ５２，５６及び６０には、それぞれ３つの係数ｐ，
ｑ，ｒ、ｍ，ｎ，ｏ、ｊ，ｋ，ｌ、…が入力される。係
数器５３，５７，６１の出力端は、加算器５５，５９，
６３に接続されている。
Ｆ１２が縦続接続されている。トランスバーサルフィル
タＴＦ１１を例にとると、入力端子ＩＮ２１に遅延素子
５１が接続され、その出力端には係数器５３，５７，６
１が接続されている。係数器５３，５７，６１にはセレ
クタ５２，５６，６０がそれぞれ接続されている。セレ
クタ５２，５６及び６０には、それぞれ３つの係数ｐ，
ｑ，ｒ、ｍ，ｎ，ｏ、ｊ，ｋ，ｌ、…が入力される。係
数器５３，５７，６１の出力端は、加算器５５，５９，
６３に接続されている。
【００４３】入力端子ＩＮ２２は入力回路５４に接続さ
れ、この入力回路５４の出力端は加算器５５に接続され
ている。加算器５５、５９及び６３は、間に遅延素子５
８，６２を介して直列に接続されている。加算器６３の
出力端は、遅延素子６４，６５，６６を介して加算器６
８に接続されている。また、遅延素子６４及び６５の出
力端は加算器６７の入力端にも接続され、加算器６７の
出力端は加算器６８の入力端に接続されている。加算器
６８の出力端は、遅延素子６９を介して出力端子ＯＵ２
１に接続されている。加算器５５，５９，６３の間は遅
延素子５８，６２で結ばれ、パイプライン形加算手段を
構成し、遅延素子６４〜６６，６９と加算器６７，６８
で出力回路を構成している。
れ、この入力回路５４の出力端は加算器５５に接続され
ている。加算器５５、５９及び６３は、間に遅延素子５
８，６２を介して直列に接続されている。加算器６３の
出力端は、遅延素子６４，６５，６６を介して加算器６
８に接続されている。また、遅延素子６４及び６５の出
力端は加算器６７の入力端にも接続され、加算器６７の
出力端は加算器６８の入力端に接続されている。加算器
６８の出力端は、遅延素子６９を介して出力端子ＯＵ２
１に接続されている。加算器５５，５９，６３の間は遅
延素子５８，６２で結ばれ、パイプライン形加算手段を
構成し、遅延素子６４〜６６，６９と加算器６７，６８
で出力回路を構成している。
【００４４】このトランスバーサルフィルタＴＦ１１
は、次のように動作する。
は、次のように動作する。
【００４５】トランスバーサルフィルタＴＦ１１の入力
端子ＩＮ２１に、周期Ｔ毎に標本化系列信号ｘi が入力
される。入力端子ＩＮ２２には、「０」のデータが入力
される。系列信号ｘi が、遅延素子５１により周期Ｔだ
け遅延されて係数器５３，５７，６１にそれぞれ出力さ
れる。係数器５３にはセレクタ５２より係数ｐ，ｑ又は
ｒが与えられ、係数器５７にはセレクタ５６より係数
ｍ，ｎ又はｏが与えられる。係数器５３からの出力Ａを
例にとると、図５のタイミングチャートに示されたよう
に、ｐｘ3 ，ｑｘ3 ，ｒｘ3 ，ｐｘ2 ，ｑｘ2 ，ｒ
ｘ2 ，…となる。入力端子に入力された系列信号「０」
は入力回路５４に与えられるが、入力回路の動作内容に
ついてはトランスバーサルフィルタＴＦ１２の入力回路
７４を例にとり後述する。
端子ＩＮ２１に、周期Ｔ毎に標本化系列信号ｘi が入力
される。入力端子ＩＮ２２には、「０」のデータが入力
される。系列信号ｘi が、遅延素子５１により周期Ｔだ
け遅延されて係数器５３，５７，６１にそれぞれ出力さ
れる。係数器５３にはセレクタ５２より係数ｐ，ｑ又は
ｒが与えられ、係数器５７にはセレクタ５６より係数
ｍ，ｎ又はｏが与えられる。係数器５３からの出力Ａを
例にとると、図５のタイミングチャートに示されたよう
に、ｐｘ3 ，ｑｘ3 ，ｒｘ3 ，ｐｘ2 ，ｑｘ2 ，ｒ
ｘ2 ，…となる。入力端子に入力された系列信号「０」
は入力回路５４に与えられるが、入力回路の動作内容に
ついてはトランスバーサルフィルタＴＦ１２の入力回路
７４を例にとり後述する。
【００４６】加算器５５により、出力Ａと入力回路５４
からの出力「０」とが加算され、遅延素子５８に入力さ
れる。ここで、遅延素子５８，６２は遅延量Ｔ／３だけ
遅延する素子が９つ直列に接続されており、遅延量３Ｔ
だけ遅延させるものである。これにより、出力Ａは遅延
素子５８により遅延量３Ｔだけ遅延され、加算器５９で
係数器５７からの出力と加算される。加算器５９からの
出力は、遅延素子６２で遅延量３Ｔだけ遅延され、加算
器６３で出力Ｂと加算されて出力Ｃとして出力される。
この出力Ｃは、図５に示されたように、ｊｘ3 ＋ｍｘ6
＋ｐｘ9 ，ｋｘ3 ＋ｎｘ6 ＋ｑｘ9 ，ｌｘ3 ＋ｏｘ6 ＋
ｒｘ9 ，ｊｘ2 ＋ｍｘ5 ＋ｐｘ8 ，…となる。この出力
Ｃは、遅延素子６４により遅延量２Ｔ／３だけ遅延され
たものと、遅延素子６４及び６５により遅延量４Ｔ／３
だけ遅延されたものとが加算器６７により加算され、こ
の加算結果と遅延素子６４，６５及び６６により遅延量
２Ｔだけ遅延されたものとが加算器６８により加算され
る。この加算結果は、ｊｘ1 ＋ｋｘ2 ＋ｌｘ3 ＋ｍｘ4
＋ｎｘ5 ＋ｏｘ6 ＋ｐｘ7 ＋ｑｘ8 ＋ｒｘ9 、ｊｘ2 ＋
ｋｘ1 ＋ｌｘ2 ＋ｍｘ3 ＋ｎｘ2 ＋ｏｘ3 ＋ｐｘ4 ＋ｑ
ｘ3 ＋ｒｘ4 、…のようであり、出力Ｄとして遅延素子
６９に与えられる。
からの出力「０」とが加算され、遅延素子５８に入力さ
れる。ここで、遅延素子５８，６２は遅延量Ｔ／３だけ
遅延する素子が９つ直列に接続されており、遅延量３Ｔ
だけ遅延させるものである。これにより、出力Ａは遅延
素子５８により遅延量３Ｔだけ遅延され、加算器５９で
係数器５７からの出力と加算される。加算器５９からの
出力は、遅延素子６２で遅延量３Ｔだけ遅延され、加算
器６３で出力Ｂと加算されて出力Ｃとして出力される。
この出力Ｃは、図５に示されたように、ｊｘ3 ＋ｍｘ6
＋ｐｘ9 ，ｋｘ3 ＋ｎｘ6 ＋ｑｘ9 ，ｌｘ3 ＋ｏｘ6 ＋
ｒｘ9 ，ｊｘ2 ＋ｍｘ5 ＋ｐｘ8 ，…となる。この出力
Ｃは、遅延素子６４により遅延量２Ｔ／３だけ遅延され
たものと、遅延素子６４及び６５により遅延量４Ｔ／３
だけ遅延されたものとが加算器６７により加算され、こ
の加算結果と遅延素子６４，６５及び６６により遅延量
２Ｔだけ遅延されたものとが加算器６８により加算され
る。この加算結果は、ｊｘ1 ＋ｋｘ2 ＋ｌｘ3 ＋ｍｘ4
＋ｎｘ5 ＋ｏｘ6 ＋ｐｘ7 ＋ｑｘ8 ＋ｒｘ9 、ｊｘ2 ＋
ｋｘ1 ＋ｌｘ2 ＋ｍｘ3 ＋ｎｘ2 ＋ｏｘ3 ＋ｐｘ4 ＋ｑ
ｘ3 ＋ｒｘ4 、…のようであり、出力Ｄとして遅延素子
６９に与えられる。
【００４７】出力Ｄは、遅延素子６９により遅延量Ｔだ
け遅延され、ハッチングの施された部分のみが取り出さ
れ、出力端ＯＵ２１より出力Ｃａｓとして出力される。
トランスバーサルフィルタＴＦ１１から出力された出力
Ｃａｓは、期間Ｔを周期として変わるものであり、トラ
ンスバーサルフィルタＴＦ１２の入力端子ＩＮ３２に入
力される。従ってこの第２の実施例においても、トラン
スバーサルフィルタＴＦ１２との間のインターフェイス
は周期Ｔで行われることになる。また、トランスバーサ
ルフィルタＴＦ１１は出力端子としてＯＵ２１のみを有
し、出力は一系統である。
け遅延され、ハッチングの施された部分のみが取り出さ
れ、出力端ＯＵ２１より出力Ｃａｓとして出力される。
トランスバーサルフィルタＴＦ１１から出力された出力
Ｃａｓは、期間Ｔを周期として変わるものであり、トラ
ンスバーサルフィルタＴＦ１２の入力端子ＩＮ３２に入
力される。従ってこの第２の実施例においても、トラン
スバーサルフィルタＴＦ１２との間のインターフェイス
は周期Ｔで行われることになる。また、トランスバーサ
ルフィルタＴＦ１１は出力端子としてＯＵ２１のみを有
し、出力は一系統である。
【００４８】入力端子ＩＮ３２より入力された出力Ｃａ
ｓは、入力回路７４に与えられる。この入力回路７４の
回路構成を、図６に示す。遅延素子２０１，２０２，２
０３、セレクタ２０４、遅延素子２０５が直列に接続さ
れており、さらに遅延素子２０１の出力端及び遅延素子
２０２の出力端が、セレクタ２０４の他の二つの入力端
にそれぞれ接続されている。この入力回路のタイミング
チャートは、図７のようである。
ｓは、入力回路７４に与えられる。この入力回路７４の
回路構成を、図６に示す。遅延素子２０１，２０２，２
０３、セレクタ２０４、遅延素子２０５が直列に接続さ
れており、さらに遅延素子２０１の出力端及び遅延素子
２０２の出力端が、セレクタ２０４の他の二つの入力端
にそれぞれ接続されている。この入力回路のタイミング
チャートは、図７のようである。
【００４９】遅延素子２０１に、出力Ｃａｓが入力され
る。この出力は、周期Ｔ毎に変化するデータＣi として
表される。遅延素子２０１からは、遅延量Ｔ／３だけ遅
延され、さらに次の表２に示されたように１ビット最下
位ビット側へシフトされたＣi ／２のデータａが出力さ
れる。
る。この出力は、周期Ｔ毎に変化するデータＣi として
表される。遅延素子２０１からは、遅延量Ｔ／３だけ遅
延され、さらに次の表２に示されたように１ビット最下
位ビット側へシフトされたＣi ／２のデータａが出力さ
れる。
【００５０】
【表２】 この出力ａは遅延素子２０２に入力され、さらに遅延量
Ｔ／３だけ遅延され、１ビットシフトされたＣi ／４の
データｂとして出力される。出力ｂは、遅延素子３０３
により遅延量Ｔ／３だけ遅延されたＣi ／４のデータｃ
として、セレクタ２０４に出力される。このセレクタ２
０４には、データｃの他にデータａ及びｂも与えられ
る。セレクタ２０によって、周期Ｔ／３毎にセレクト信
号ｓにより選択され、データａ，ｃ，ｂ，…というよう
に交互に出力される。この出力は、遅延素子２０５によ
って周期Ｔ／３だけ遅延されて、Ｃ3 ／２，Ｃ4 ／４，
Ｃ3 ／４，Ｃ2 ／２，Ｃ3 ／４，Ｃ2 ／４，…というよ
うなデータＨが出力される。
Ｔ／３だけ遅延され、１ビットシフトされたＣi ／４の
データｂとして出力される。出力ｂは、遅延素子３０３
により遅延量Ｔ／３だけ遅延されたＣi ／４のデータｃ
として、セレクタ２０４に出力される。このセレクタ２
０４には、データｃの他にデータａ及びｂも与えられ
る。セレクタ２０によって、周期Ｔ／３毎にセレクト信
号ｓにより選択され、データａ，ｃ，ｂ，…というよう
に交互に出力される。この出力は、遅延素子２０５によ
って周期Ｔ／３だけ遅延されて、Ｃ3 ／２，Ｃ4 ／４，
Ｃ3 ／４，Ｃ2 ／２，Ｃ3 ／４，Ｃ2 ／４，…というよ
うなデータＨが出力される。
【００５１】図４におけるトランスバーサルフィルタＦ
１２において、係数器７３，７７，８１、セレクタ７
１，７６，８０、加算器７５，７９，８３の動作は、上
述したトランスバーサルフィルタＴＦ１１の場合と同様
であり、係数器７３からの出力Ｅは、ｇｘ3 ，ｈｘ3 ，
ｉｘ3 ，ｇｘ2 ，ｈｘ2 ，ｉｘ2 ，ｇｘ1 ，ｈｘ1 ，…
となる。係数器７７からの出力Ｆは、ｄｘ3 ，ｅｘ3 ，
ｆｘ3 ，ｄｘ2 ，ｅｘ2，ｆｘ2 ，ｄｘ1 ，ｅｘ1 ，…
となり、さらに係数器８１からの出力Ｇは、ａｘ3 ，ｂ
ｘ3 ，ｃｘ3 ，ａｘ2 ，ｂｘ2 ，ｃｘ2 ，ａｘ1 ，ｂｘ
1 ，…となる。
１２において、係数器７３，７７，８１、セレクタ７
１，７６，８０、加算器７５，７９，８３の動作は、上
述したトランスバーサルフィルタＴＦ１１の場合と同様
であり、係数器７３からの出力Ｅは、ｇｘ3 ，ｈｘ3 ，
ｉｘ3 ，ｇｘ2 ，ｈｘ2 ，ｉｘ2 ，ｇｘ1 ，ｈｘ1 ，…
となる。係数器７７からの出力Ｆは、ｄｘ3 ，ｅｘ3 ，
ｆｘ3 ，ｄｘ2 ，ｅｘ2，ｆｘ2 ，ｄｘ1 ，ｅｘ1 ，…
となり、さらに係数器８１からの出力Ｇは、ａｘ3 ，ｂ
ｘ3 ，ｃｘ3 ，ａｘ2 ，ｂｘ2 ，ｃｘ2 ，ａｘ1 ，ｂｘ
1 ，…となる。
【００５２】入力回路７４からの出力Ｈと、係数器７３
からの出力Ｅとが加算器７５により加算され、周期Ｔ／
２毎に出力Ｉとしてｇｘ3 ＋Ｃ6 ／４，ｈｘ3 ＋Ｃ5 ／
４，ｉｘ3 ＋Ｃ4 ／２，ｇｘ2 ＋Ｃ5 ／４，ｈｘ2 ＋Ｃ
4 ／４，ｉｘ2 ＋Ｃ3 ／２，…が出力される。このよう
な出力Ｉが、遅延素子７８で遅延量３Ｔだけ遅延され、
加算器７９で係数器７７からの出力Ｆと加算される。こ
の加算結果は出力Ｊとして出力され、このデータの内容
は、ｄｘ3 ＋ｇｘ6 ＋Ｃ9 ／４，ｅｘ3 ＋ｈｘ6 ＋Ｃ8
／４，ｆｘ3 ＋ｉｘ6 ＋Ｃ7 ／２，ｄｘ2 ＋ｇｘ5 ＋Ｃ
8 ／４，ｅｘ2＋ｈｘ5 ＋Ｃ7 ／４，…のようである。
からの出力Ｅとが加算器７５により加算され、周期Ｔ／
２毎に出力Ｉとしてｇｘ3 ＋Ｃ6 ／４，ｈｘ3 ＋Ｃ5 ／
４，ｉｘ3 ＋Ｃ4 ／２，ｇｘ2 ＋Ｃ5 ／４，ｈｘ2 ＋Ｃ
4 ／４，ｉｘ2 ＋Ｃ3 ／２，…が出力される。このよう
な出力Ｉが、遅延素子７８で遅延量３Ｔだけ遅延され、
加算器７９で係数器７７からの出力Ｆと加算される。こ
の加算結果は出力Ｊとして出力され、このデータの内容
は、ｄｘ3 ＋ｇｘ6 ＋Ｃ9 ／４，ｅｘ3 ＋ｈｘ6 ＋Ｃ8
／４，ｆｘ3 ＋ｉｘ6 ＋Ｃ7 ／２，ｄｘ2 ＋ｇｘ5 ＋Ｃ
8 ／４，ｅｘ2＋ｈｘ5 ＋Ｃ7 ／４，…のようである。
【００５３】この出力Ｊが遅延素子４２により遅延量３
Ｔだけ遅延され、加算器８３により係数器８１からの出
力Ｇと加算される。加算された結果は、ａｘ2 ＋ｄｘ5
＋ｇｘ8 ＋Ｃ11／４，ｂｘ2 ＋ｅｘ5 ＋ｈｘ8 ＋Ｃ10／
４，ｃｘ2 ＋ｆｘ5 ＋ｉｘ8＋Ｃ9 ／２，ａｘ1 ＋ｄｘ
4 ＋ｇｘ7 ＋Ｃ10／４，…のようであり、出力Ｋとして
出力される。
Ｔだけ遅延され、加算器８３により係数器８１からの出
力Ｇと加算される。加算された結果は、ａｘ2 ＋ｄｘ5
＋ｇｘ8 ＋Ｃ11／４，ｂｘ2 ＋ｅｘ5 ＋ｈｘ8 ＋Ｃ10／
４，ｃｘ2 ＋ｆｘ5 ＋ｉｘ8＋Ｃ9 ／２，ａｘ1 ＋ｄｘ
4 ＋ｇｘ7 ＋Ｃ10／４，…のようであり、出力Ｋとして
出力される。
【００５４】出力Ｋは、遅延素子８４で遅延量２Ｔ／３
だけ遅延されたものと、遅延素子８４及び８５で遅延量
４Ｔ／３だけ遅延されたものとが加算器８７により加算
され、さらに遅延素子８４，８５及び８６で遅延量２Ｔ
だけ遅延されたものとが加算器８９により加算されて、
出力Ｌとして出力される。この出力Ｌのデータの内容
は、ａｘ1 ＋ｂｘ2 ＋ｃｘ3 ＋ｄｘ4 ＋ｅｘ5 ＋ｆｘ6
＋ｇｘ7 ＋ｈｘ8 ＋ｉｘ9 ＋Ｃ10／４＋Ｃ10／４＋Ｃ10
／２，ａｘ2 ＋ｂｘ1 ＋ｃｘ2 ＋ｄｘ5 ＋ｅｘ4＋ｆｘ
5 ＋ｇｘ8 ＋ｈｘ7 ＋ｉｘ8 ＋Ｃ9 ／４＋Ｃ9 ／２＋Ｃ
11／４，…のようである。図５において、出力Ｌのうち
ハッチングの施された部分のみが意味あるデータであ
り、遅延素子８９により遅延量Ｔだけ遅延され周期Ｔ毎
に取り出される。この出力が、トランスバーサルフィル
タＴＦ１２の出力端子ＯＵ３１より出力Ｑi として出力
される。この出力Ｑi は、トランスバーサルフィルタ１
からの出力Ｃｄｓと同様に、周期Ｔ毎に変化する。
だけ遅延されたものと、遅延素子８４及び８５で遅延量
４Ｔ／３だけ遅延されたものとが加算器８７により加算
され、さらに遅延素子８４，８５及び８６で遅延量２Ｔ
だけ遅延されたものとが加算器８９により加算されて、
出力Ｌとして出力される。この出力Ｌのデータの内容
は、ａｘ1 ＋ｂｘ2 ＋ｃｘ3 ＋ｄｘ4 ＋ｅｘ5 ＋ｆｘ6
＋ｇｘ7 ＋ｈｘ8 ＋ｉｘ9 ＋Ｃ10／４＋Ｃ10／４＋Ｃ10
／２，ａｘ2 ＋ｂｘ1 ＋ｃｘ2 ＋ｄｘ5 ＋ｅｘ4＋ｆｘ
5 ＋ｇｘ8 ＋ｈｘ7 ＋ｉｘ8 ＋Ｃ9 ／４＋Ｃ9 ／２＋Ｃ
11／４，…のようである。図５において、出力Ｌのうち
ハッチングの施された部分のみが意味あるデータであ
り、遅延素子８９により遅延量Ｔだけ遅延され周期Ｔ毎
に取り出される。この出力が、トランスバーサルフィル
タＴＦ１２の出力端子ＯＵ３１より出力Ｑi として出力
される。この出力Ｑi は、トランスバーサルフィルタ１
からの出力Ｃｄｓと同様に、周期Ｔ毎に変化する。
【００５５】以上、時分割多重度が２の場合と３の場合
におけるトランスバーサルフィルタシステムについて説
明した。時分割多重度をｎとした場合には、入力回路に
おいてｎ回加算した場合にもとのデータにもどるように
し、さらに同じ時点におけるデータＣi 同志が加算され
るように遅延量を調節すればよい。これにより、半導体
チップ間でのインターフェイスを周期Ｔで行うことがで
き、製造プロセスによるばらつきがあっても誤動作を防
止することができ、さらに出力端子数を減少させてハー
ドウェアの面積を縮小させることが可能である。
におけるトランスバーサルフィルタシステムについて説
明した。時分割多重度をｎとした場合には、入力回路に
おいてｎ回加算した場合にもとのデータにもどるように
し、さらに同じ時点におけるデータＣi 同志が加算され
るように遅延量を調節すればよい。これにより、半導体
チップ間でのインターフェイスを周期Ｔで行うことがで
き、製造プロセスによるばらつきがあっても誤動作を防
止することができ、さらに出力端子数を減少させてハー
ドウェアの面積を縮小させることが可能である。
【００５６】上述した実施例はいずれも一例であり、本
発明を限定するものではない。時分割多重度は、２又は
３に限らず４以上であってもよく、さらに系列信号の分
割は、最終的にもとのデータにもどればよく、均等に１
／ｎに分割する必要はない。
発明を限定するものではない。時分割多重度は、２又は
３に限らず４以上であってもよく、さらに系列信号の分
割は、最終的にもとのデータにもどればよく、均等に１
／ｎに分割する必要はない。
【００５７】
【発明の効果】以上説明したように本発明のトランスバ
ーサルフィルタシステムは、トランスバーサルフィルタ
を縦続接続した場合に、前段のトランスバーサルフィル
タから後段のトランスバーサルフィルタへ与えられる系
列信号ｙi を最終的に必要な周期Ｔ毎に変化するものと
し、代わりに後段においてｙi とｙi+1 とが加算される
ようなことがないように、入力部に入力回路を設け、ｙ
i をｎ個のデータに分割し遅延量を調節して同じｙi ど
うしが加算されてもとのデータに戻るようにしたため、
半導体チップ間でのインターフェイスも周期Ｔ毎に行う
ことができ、製造プロセスのばらつきによる信号遅延の
影響で誤動作が生じるのを防ぐと共に、出力端子数がビ
ット数分で足りて素子数の増加を防止することができ
る。
ーサルフィルタシステムは、トランスバーサルフィルタ
を縦続接続した場合に、前段のトランスバーサルフィル
タから後段のトランスバーサルフィルタへ与えられる系
列信号ｙi を最終的に必要な周期Ｔ毎に変化するものと
し、代わりに後段においてｙi とｙi+1 とが加算される
ようなことがないように、入力部に入力回路を設け、ｙ
i をｎ個のデータに分割し遅延量を調節して同じｙi ど
うしが加算されてもとのデータに戻るようにしたため、
半導体チップ間でのインターフェイスも周期Ｔ毎に行う
ことができ、製造プロセスのばらつきによる信号遅延の
影響で誤動作が生じるのを防ぐと共に、出力端子数がビ
ット数分で足りて素子数の増加を防止することができ
る。
【図１】本発明の第１の実施例によるトランスバーサル
フィルタシステムの構成を示したブロック図。
フィルタシステムの構成を示したブロック図。
【図２】同トランスバーサルフィルタシステムにおける
信号の動作波形を示したタイミングチャート。
信号の動作波形を示したタイミングチャート。
【図３】同トランスバーサルフィルタシステムの入力回
路における信号の動作波形を示したタイミングチャー
ト。
路における信号の動作波形を示したタイミングチャー
ト。
【図４】本発明の第２の実施例によるトランスバーサル
フィルタシステムの構成を示したブロック図。
フィルタシステムの構成を示したブロック図。
【図５】同トランスバーサルフィルタシステムにおける
信号の動作波形を示したタイミングチャート。
信号の動作波形を示したタイミングチャート。
【図６】同トランスバーサルフィルタシステムの入力回
路の構成を示したブロック図。
路の構成を示したブロック図。
【図７】同入力回路の動作波形を示したタイミングチャ
ート。
ート。
【図８】従来のトランスバーサルフィルタシステムの構
成を示したブロック図。
成を示したブロック図。
【図９】同トランスバーサルフィルタシステムにおける
信号の動作波形を示したタイミングチャート。
信号の動作波形を示したタイミングチャート。
【図１０】従来のトランスバーサルフィルタが形成され
た半導体チップを縦続接続した状態を示したブロック
図。
た半導体チップを縦続接続した状態を示したブロック
図。
１１，１８，２２，２４，２５，２７，３１，３８，４
２，４４，４５，４７遅延素子 １２，１６，２０，３２，３６，４０ セレクタ １３，１７，２１，３３，３７，４１ 係数器 １４，３４ 入力回路 １５，１９，２３，２６，３５，３９，４３，４６ 加
算器
２，４４，４５，４７遅延素子 １２，１６，２０，３２，３６，４０ セレクタ １３，１７，２１，３３，３７，４１ 係数器 １４，３４ 入力回路 １５，１９，２３，２６，３５，３９，４３，４６ 加
算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/14 - 5/217
Claims (2)
- 【請求項１】複数のトランスバーサルフィルタが縦続接
続されたトランスバーサルフィルタシステムにおいて、 各々の前記トランスバーサルフィルタは、 標本化信号に乗算すべきｎ（ｎは１以上の正数）個の係
数が供給され、所定周期Ｔをｎ分割した期間Ｔ／ｎ毎
に、前記係数を順に選択して出力するセレクタと、 前記所定期間Ｔ毎に前記標本化信号が供給され、前記セ
レクタから出力された前記係数を乗算し、この乗算結果
を出力する係数器と、 前記所定期間Ｔ毎に、１段目のトランスバーサルフィル
タでは外部から所定値を有する系列信号が供給され、２
段目以降のトランスバーサルフィルタでは前段のトラン
スバーサルフィルタから出力された系列信号が供給さ
れ、前記系列信号をｎ個の第１、第２、…、第ｎのデー
タ（但し、第１、第２、…、第ｎのデータの合計値が前
記系列信号に等しい）に分割し、期間（ｎ−１）＊Ｔ／
ｎずつ遅延させて順次出力していく入力回路と、 前記入力回路から出力されたデータと、前記係数器から
出力された前記乗算結果とが与えられて順次加算し、こ
の加算結果を出力するパイプライン形加算手段と、 前記パイプライン形加算手段から出力された前記加算結
果を、ｎ−１個のデータおきにｎ回加算し、前記所定周
期Ｔ毎に系列信号として出力する出力回路とを備えたこ
とを特徴とするトランスバーサルフィルタシステム。 - 【請求項２】前記入力回路は、前記系列信号を１／α倍
した第１のデータを期間Ｔ／ｎ（＝（（（１ー１）＊
（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ）だけ遅延し、前
記系列信号を１／β倍した第２のデータを期間Ｔ（＝
（（（２−１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊
Ｔ）だけ遅延し、前記系列信号を１／γ倍した第３のデ
ータを期間（（２ｎ−１）／ｎ）＊Ｔ（＝（（（３−
１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ）だけ遅延
し、…、前記系列信号を１／ δ倍した 第ｊ（但し、
ｊは１からｎまでにとり得る値）のデータを期間
（（（ｊ−１）＊（ｎ−１）／ｎ）＋（１／ｎ））＊Ｔ
だけ遅延し、…、前記系列信号を１／ε（但し、１／α
＋１／β＋１／γ＋…＋１／δ＋…＋１／ε＝１とす
る）倍した第ｎのデータを期間（（（ｎ−１）＊（ｎ−
１）／ｎ）＋（１／ｎ））＊Ｔだけ遅延し、遅延した各
データを順次選択し、選択後に遅延量を補正するために
（ｎ−２）＊Ｔ／ｎだけ遅延して出力することを特徴と
する請求項１記載のトランスバーサルフィルタシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162170A JP3034998B2 (ja) | 1991-06-06 | 1991-06-06 | トランスバーサルフィルタシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162170A JP3034998B2 (ja) | 1991-06-06 | 1991-06-06 | トランスバーサルフィルタシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053551A JPH053551A (ja) | 1993-01-08 |
| JP3034998B2 true JP3034998B2 (ja) | 2000-04-17 |
Family
ID=15749353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162170A Expired - Fee Related JP3034998B2 (ja) | 1991-06-06 | 1991-06-06 | トランスバーサルフィルタシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034998B2 (ja) |
-
1991
- 1991-06-06 JP JP3162170A patent/JP3034998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053551A (ja) | 1993-01-08 |
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