KR950009765B1 - 스퀘어롬을 이용한 디지탈 필터용 승산기 및 이를 포함한 유한 임펄스 응답(fir) 디지탈 필터 - Google Patents

Abstract

내용 없음.

Description

스퀘어롬을 이용한 디지탈 필터용 승산기 및 이를 포함한 유한 임펄스 응답(FIR) 디지탈 필터

제1도는 종래의 직렬형 디지탈 필터의 구성도.

제2도는 종래의 멀티플라이어리스 디지탈 필터의 구성도.

제3도는 제2도에 도시된 ROM의 구성도.

제4도는 본 발명에 따른 스퀘어 ROM의 구성도.

제5도는 본 발명의 제1실시예에 따른 2개의 스퀘어롬을 이용한 승산기의 구성도.

제6도는 본 발명의 제2실시예에 따른 1개의 스퀘어롬을 이용한 승산기의 구성도.

제7도는 승산기의 심볼.

제8도는 본 발명의 승산기를 이용한 디지탈 필터의 개략 구성도이다.

본 발명은 승산기에 관한 것으로, 특히 스퀘어 롬(squared ROM)을 사용한 승산기 및 이를 이용한 FIR(Finite Impulse Response) 디지탈 필터에 관한 것이다.

디지탈 필터를 표현하는 기본 전달함수 h(n)은 대별하여 FIR 함수와 IIR(Infinite Impulse Response) 함수로 구분할 수 있다. 입력신호가 단위 임펄스 U₁(n) 일때의 출력을 임펄스 응답 또는 기본전달 함수 h(n)이라고 하며 n＞N인 모든 n에 대해 h(n)=0이 성립하는 상수(N)이 존재하는 시스템을 소위 ROM 필터라고 칭하며, 반면에 입력신호가 단위임펄스 U₁(n)인 경우, N을 아무리 크게 할지라도 n＞N인 n에 대해서 출력 h(n)이 0이 되지 않는 것이 있는 시스템을 IIR 필터라고 칭한다.

종래의 FIR 디지탈 필터는 제1도에 도시한 바와같이, 양자화된 입력데이터(X'n)가 시프트레지스터(SR₁,SR₂)를 통하여 직렬로 시프트되면서 데이터비트(X_n ^j, X_n-1 ^j,X_n-2 ^j)가 차례로 롬(ROM_o)에 입력된다.

이 데이터 비트 (X_n ^j, X_n-1 ^j,X_n-2 ^j)는 롬(ROM_o)에 메모리된 해당 필터 계수를 출력시켜서 레지스터(R₄,R₅) 및 가·감산용 처리장치(ALU₁, ALU₂)로 처리한 후 시프트레지스터(SR₇)로 출력하게 되며, 상기 시프트레지스터(SR₃)의 출력데이타가 시프트레지스터(SR₄)로 직렬 시프트되면서 얻어지는 데이터비트( Y_n-2 ^j,Y_n-1 ^j)는 상기 롬(ROM_p)로 입력되게 된다.

이때 2개의 데이터 워드는 레지스터(R₄,R₅)에서의 애디션 사이클(Addition Cycle)을 오우버랩(overlap)시키게 되므로 처리능력비(Throughput Rate)의 상승을 초래하게된다. 따라서 이러한 데이터 직렬시프트 방식의 디지탈 필터는 하드웨어적 구성은 간단하게 구현되어지나 그 스피드가 덜어지는 문제점을 가지고 있다.

한편 상기한 직렬시프트 방식의 디지탈 필터의 처리능력비를 향상시키기 위한 방식을 병렬시프트 방식을 채택한 디지탈 필터 또한 시스템에서 전데이타 처리시간(애디션 시간 + 멀티플라이서의 계산시간) 중 멀티플라이어가 차지하는 시간이 크기 때문에 처리속도를 향상시키는데 제약이 있었다.

또한 상기한 종래의 디지탈 필터는 고속의 많은 멀티 플라이어를 필요로 하므로 가격이 고가로 된다는 문제점이 있었다.

이러한 문제점을 해결하기 위한 다른 종래기술로서 본 출원인에게 특히 허여되어 “영상신호 처리용 멀티 플라이어리스 FIR 디지탈 필터”의 명칭으로 특허 공고 91-2791호에 개시된 기술이 있다.

상기한 또 다른 종래기술은 멀티플라이어를 사용하지 않고, 그 대신 롬등의 기억소자를 사용하여 가산과 시프트동작만을 반복함에 의해 소위 어레이 멀티플리케이션을 수행하는 새로운 기법을 제안하였다.

여기서 어레이 멀티플리케이션에 대한 이론적인 배경을 고찰해 본다.

일반적으로 디지탈 신호처리시스템(DSP)에 있어서 가장 중요한 작용은

이다, 즉 선형결합(linear combination)이다.

여기서 a_j는 주어진 계수이고, X_j는 입력데이타 또는 중간 계산 결과를 나타낸다. 또한 입력 데이타가 스케일 되어 │X_j│＜1이면 (N비트로 표시), 상기식(1)은 2의 보수형태로 표현할때

여기서는 X_j를 이진수로 표현할때 소수점 이하 k번째 비트를 나타낸다.

식(2)에서 j, k,(sum)순서를 바꾸어 다시쓰면,

로 된다.

이면, 상기식(3)은

로 표현될 수 있다.

상기식(4)에서 a_j는 주어진 계수이므로 ψ값은 제3도에 도시된 바와같이(X₁ ^k, X₂ ^k,..,X_L ^k) 를 어드레스로 하고, 그 ψ값이 데이타인 ROM으로 구현 가능하다.

상기한 바와같은 ROM을 사용한 종래의 디지탈 필터를 제2도를 참조하여 보다 상세하게 설명한다.

제2도는 멀티플라이어스 타입의 비트 시리얼 메카니즘을 나타내는 블록다이어그램으로서, 입력데이터(X₁)가 L개의 시프트레지스터(SR₁~SR₂)로 된 시프트레지스터 어레이를 직렬로 거치면서 딜레이된 각 시프트 레지스터의 출력데이터 ψ(X₁ ^k, X₂ ^k,..,X_L ^k를 최하위비트(LSB)로부터 차례로 샘플하여 필터 계수가 메모리된 피롬(PROM)으로 입력하게 연결하고, 상기 피롬(PROM)의 출력이 레지스터(R₁,R₂)와 처리장치(ALU)에서 처리된 후 레지스터(R₃)를 통하여 출력(Yn)으로 나오도록 구성되어 있다.

상기한 종래기술은 다음과 같은 단점을 갖고 있다.

첫째, PROM이 결정되면 계수 a_j(j =1,2…,L)은 변화시킬 수가 없다. 따라서 계수(a_j)가 변하면 PROM도 변경되어야 한다.

두번째, ψ값 계산을 하기 위하여는 모든 X_j ^k(j=1,2,…L)값을 다 알아야 하므로 모든를 알기위해선 최대 L번의 클록 지연이 요구된다.

즉, 시프트 레지스터 SL₁부터 SR_L까지 입력데이타의 시프트가 필요하므로 처리속도가 느려지게 된다.

또한 처리속도를 빠르게 하려면 비트수/워드 =K이면 K개의 ψROM이 필요하게 되어 하드웨어가 커지는 단점이 있다.

본 발명의 목적은 처리속도가 빠르며, 이에 다른 하드웨어의 크기도 타당한 (reasonable) FIR 디지탈 필터용 승강기를 제공하는 것이다.

본 발명의 또 다른 목적은 고속의 간단한 FIR 디지탈 필터를 제공하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 FIR 디지탈 필터용 승산기는 입력데이타 X(n)와 계수 C를 승산하기 위한 승산기에 있어서, 상기 입력데이타 X(n)와 계수 C를 가산하기 위한 제1가산기와, 상기 입력데이타 X(n)와 계수 C의 부호반전된 값 -C을 가산하기 위한 제2가산기와, 각각 상기 제1및 제2가산기의 출력X(n)+C, X(n)-C에 대한 절대값│X(n)+Cn │,│X(n)-Cn│을 출력하기 위한 제1및 제2절대값회로와, 각각 상기 제1및 제2절대값 회로의 출려값을 어드레스로 하고 그어드레스에 대한 데이타 값으로이 기억되어 있는 제1및 제2기억수단과, 상기 제1기억수단의 출력과 상기 제2기억수단의 출력의 부호 반전된 값을 가산하기 위한 제3가산기로 구성된다.

본 발명에 따르면 FIR 디지탈 필터는 입력데이타 X(n)에 대한 순차적인 지연 신호[X(n),X(n-1),…,X(n-k)]를 발생하기 위한 순환 시프트레지스터와, 상기 순차적 지연신호와 필터 계수 발생 장치로부터 공급된 필터계수(Cn,Cn-1,…Cn-1)각각 으로부터 순차적으로,값을 출력하기 위한 승산수단과, 상기 승산수단으로부터 출력되는 승산값을 누산하기 위한 누산기로 구성된다.

본 발명에 따른 하드웨어 구성에 대한 이론적 배경은 다음과 같다.

입력데이타가 X(n)이고, 주어진 계수가 C일때, 이들의 승산값y(n)은

로 표현될 수있다.

따라서 상기식(5)에 기초하여 제3도의 ROM에 대응하는 새로운 구조의 ROM을 구성할 수있다.

즉, 제4도에 도시된 바와 같이 ROM의 각 어드레스가 X(n)+C 또는 X(n)-C의 절대값을 취하며, 그 데이타값은을 갖는 스퀘어 ROM(이하 SROM이라 한다)을 구성할 수있다.

제4도의 SROM은 X(n)과 C가 각각 -1≤X(n)≤1 -1≤C≤1의 값을 가질 경우의 예이다.

이러한 SROM을 사용하는 경우 제5도와 같이 간단하게 승강기를 구성할 수 있다.

제5도에는 본 발명의 제1실시예에 따른 2개의 SRPM을 이용한 승산기가 도시되어 있다.

제5도에서 51,52는 가산, 53,54는 래치, 55,56은 절대값 회로, 57,58은 래치, 60,62는 SROM, 64는 가산기, 65는 래치를 각각 나타낸다.

이와같이 구성된 승산기는 N비트의 입력데이타[X(n)]과 N비트의 계수(C), 예를 들면 공지된 도시되지 않은 계수 발생기에 의해 생성된 필터계수를 가산기(51)에서 가산되어 가산된 출력[X(n)+C]이 래치(53)로 출력된다.

한편, 가산기(52)에는 계수(C)의 부호가 반전되어 입력되며, 입력데이타[X(n)]와 가산되어 그 출력[X(n)-C]이 래치(54)로 출력된다.

그후 래치(53,54)출력은 각각 절대값 회로(55,56)에서 각 입력신호[X(n)+C] 및 [X(n)-C]에 대한 절대값 신호[│X(n)+Cn │및│X(n)-Cn│]를 출력한다.

그후 절대값 신호는 각각 래치(57,58)을 거쳐 SROM(60,62)에 입력된다.

각 SROM(60,62)은 입력신호인 절대값신호[│X(n)+Cn │및│X(n)-Cn│]를 어드레스로 하며, 해당 어드레스에 대한 데이타 값으로이 미리 기억되어 있는 프로그램 가능한 ROM을 구성된다. 따라서, SROM(60,62)의 출력으로이 발생되어 가산기(64)에 더해진다.

그러나 이때 SROM(62)의 출력은 부호가 반전되어 가산기(64)에 입력된다. 따라서 가산기(64)의 출력은이 되며, 이 출력값이 래치(65)를 통하여 승산기 출력 [y(n)]이 얻어진다.

상기한 승산기는 계수(C)가 바뀌어도 어드레스 범위내에가 존재하면 SROM의 데이타는로 고정되어 있으므로 SROM은 변경될 필요가 없다.

또한 승산기 회로구성에 있어서, 종래와 같은 다수의 시프트 레지스터에 의한 지연된 신호값을 요구하지 않으므로 처리속도가 빠르게 된다.

제6도에는 본 발명의 제2실시예에 따른 승산기의 구조가 도시되어 있다.

제6도에서 이해를 용이하게 하기 위하여 제5도에 도시된 값과 동일한 요소에 대하여는 동일한 번호를 부여하였다.

제6도의 제2실시예는 SROM을 1개를 사용하여 승산기를 실현하였다는 점이 제1실시예와 크게 다른점이다. 따라서 제6도에서 부재번호 51 내지 58까지의 구성은 제1실시예와 동일하다.

제6도에서 래치(57)의 출력[│X(n)+|]과 래치(58)의 출력[│X(n)-Cn│]은 각각 멀티플렉서(MUX : 59)의 입력단자(A,B)에 인가되어 선택신호(SEL)에 따라 멀티플렉서(59)의 출력(Y)에는 두 병렬 입력신호에 대한 직렬출력신호가 발생된다.

그후 상기 직렬 출력신호는 제1실시예 SROM(60또는 62)과 동일한 구성을 갖는 SROM(61)에 인가되어, SROM(61)의 입력신호에 따른 데이타 값이 직렬로 디멀티플렉서(DEMUX : 63)에 출력된다.

멀티플렉스(63)는 선택신호(SEL)의 제어에 따라 디멀티플렉싱을 행하여 병렬로와값을 각각 출력단자(01,02)로부터 발생한다.

그후 디멀티플렉서(63)의 출력중는 부호가 반전되고는 부호의 반전없이 가산기(84)에 인가되어 두입력 신호에 대한 가산이 이루어진다.

이 가산된 출력은 래치(65)를 통하여 승산기 출력[y(n)]으로 얻어진다.

상기한 제2실시예 또한 제1실시예와 거의 유사한 효과를 나타내고 있음을 알 수 있다.

상기한 제1및 제2실시예에 따른 승산기를 제7도에 도시된 심볼로서 표시할 경우 이러한 승산기를 사용하여 디지탈 필터를 구성한 예가 제8도에 도시되어 있다.

도시된 바와같이 디지탈 필터는 입력데이타[X(n)]에 대한 지연신호를 출력하기 위한 순환 시프트레지스터(CSR :1)와, 상기 순환 시프트레지스터(1)로부터 공급되는 지연신호[X(n),X(n-1),X(n-2),…X (n-k)]와 필터계수 발생장치(3)로부터의 필터계수( Cn,Cn-1,Cn-2,…Cn-k)를 승산하기 위한 승산기(5)와, 승산기(5)의 출력을 누산하기 위한 누산기(7)로 구성된다.

상기 누산기는 가산기(71)와 레지스터(73)으로 구성되며, 레지스터(73)의 출력이 가산기(71)로 피드백 된다.

그 결과 디지탈 필터의 출력[S(n)]

S(n)=X(n)Cn + X(n-1)C(n-1)+… X(n-k)C(n-k)

을 지연없이 간단한 구조에 의해 얻을 수 있다.

상기한 본 발명의 승산기는 디지탈 오디오 또는 디지탈 비디오용 서브밴드 디지탈 필터 또는 디지탈 콤팩트 카세트(DCC)용 고속 푸리에 변환(FFT) 등에 사용된다.

Claims (8)

1. 입력데이타X(n)와 계수C를 승산하기 위한 승산기에 있어서, 상기 입력데이타 X(n)와 계수 C를 가산하기위한 제1가산기와, 상기 입력데이타 X(n)와 계수 C의 부호반전된 값 -C을 가산하기 위한 제2가산기와, 각각 상기 제1및 제2가산기의 출력 X(n)+C ,X(n)-C에 대한 절대값 │X(n)+Cn │,│X(n)-Cn│을 출력하기 위한 제1및 제2절대값회로와, 각각 상기 제1및 제2절대값 회로의 출력값을 어드레스로 하고 그 어드레스에 대한 데이타 값으로이 기억되어 있는 제1및 제2기억수단과, 상기 제1기억수단의 출력과 상기 제2기억수단의 출력의 부호 반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징을 하는 승산기.
2. 제1항에 있어서, 상기 제1 및 제2절대값 회로의 전·후단에 데이타 버퍼링을 위한 래치회로를 더 포함하는 것을 특징으로하는 승산기.
3. 입력데이타X(n)와 계수를 C를 가산하기위한 제1가산기와, 상기 입력데이타 X(n)와 계수C의 부호 반전된 값 -C을 가산하기 위한 제2가산기와, 각각 상기 제1빛 제2가산기의 출력 X(n)+C, X(n)-C에 대한 절대값│X(n)+Cn │,│X(n)-Cn│을 출력하기 위한 제1및 제2절대값 회로와, 선택신호에 따라 상기 제1 및 제2절대값 회로로부터의 병렬 입력에 대한 직렬 출력 신호를 발생하는 멀티플렉서와, 상기 멀티플렉서로부터의 순차적인 입력신호에 따라값을 출력하기 위한 제어수단과, 상기 기억수단으로 부터 순차적으로 입력되는로부터 상기 선택신호에 따라 제1및 제2병렬 출력신호와를 발생하기 위한 디멀티플렉서와, 상기 디멀티플렉서로부터의 제1출력신호와 제2출력신호의 부호반전된 값을 가상하기 위한 제3가산기로 구성되는 것을 특징으로하는 승산기.
4. 제3항에 있어서, 상기 제1및 제2절대값회로의 전·후단에 데이타 버퍼링을 위한 래치회로를 더 포함하는 것을 특징으로 하는 승산기.
5. 입력데이타 X(n)에 대한 순차적인 지연신호X(n),X(n-1),…X (n-k)를 발생하기 위한 순환 시프트레지스터와, 상기 순차적 지연신호와 필터 계수 발생장치로부터 공급된 필터계수 ( Cn,Cn-1,…Cn-1) 각각 으로부터 순차적으로 값을 출력하기 위한 승산수단과, 상기 승산수단으로부터 출력되는 승산값을 누산하기위한 누산기로 구성되는 것을 특징으로 하는 FIR디지탈 필터.
6. 제5항에 있어서, 상기 승산수단은 상기 입력데이타X(n)와 필터 계수 Cn를 가산하기 위한 제1가산기와, 상기 입력데이타 X(n)와 계수 Cn의 부호 반전된 값 -Cn을 가산하기 위한 제2가산기와, 각각 상기 제1및 제2가산기의 출력 X(n)+Cn ,X(n)-Cn에 대한 절대값 │X(n)+Cn │,│X(n)-Cn│을 출력하기 위한 제1및 제2절대값회로와, 각각 상기제1및 제2절대값 회로의 출력을 어드레스로 하고 그 어드레스에 대한 데이타 값으로이 기억되어 있는 제1 및 제2기억수단과, 상기 제1기억수단의 출력과 상기 제2기억수단의 출력의 부호 반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징으로 하는 FIR디지탈 필터.
7. 제5항에 있어서, 상기 승산수단은 입력데이타 X(n)와 계수 Cn를 가산하기 위한 제1가산기와, 상기 입력데이타X(n)와 계수 Cn의 부호 반전된 값 -Cn을 가산하기 위한 제2가산기와, 각각 상기 제1및 제2가산기의 출력 X(n)+Cn ,X(n)-Cn에 대한 절대값 │X(n)+Cn│ ,│X(n)-Cn│을 출력하기 위한 제1및 제2절대값회로와, 선택신호에 따라 상기 제1 및 제2절대값회로로부터의 병렬입력에 대한 직렬 출력 신호를 발생하는 멀피플렉서와, 상기 멀티플레서로부터의 순차적인 입력 신호에 따라값을 출력하기 위한 제어수단과, 상기 기억수단으로 부터 순차적으로 입력되는와로부터 상기 선택신호에 따라 제1 및 제2병렬 출력신호와발생하기 위한 디멀티플렉서와, 상기 디멀티플렉서로부터의제1출력신호와 제2출력신호의 부호 반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징으로 하는 FIR 디지탈 필터.
8. 제6항 또는 제7항에 있어서, 상기 제1 및 제2절대값 회로의 전·후단에 데이타 버퍼링을 위한 래치회로를 더 포함하는 것을 특징으로 하는 FIR 디지탈 필터.