KR970077987A - 디지털 필터 - Google Patents

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KR970077987A
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카즈야 야마나카
슈지 무라카미
노부히로 미요시
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H17/02—Frequency selective networks
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Abstract

[과제]
적은 테스트 벡터의 수로 디지탈 필터의 테스트를 한다.
[해결 수단]
곱합 연산 단위 4i의 스캔 플립플롭 21i의 k비트의 데이타 입력 및 1비트의 스캔 입력은 각각 전단의 곱합 연산 단위 4i-1의 스캔 플립플롭 21i-1의 k비트 데이타 출력 및 1비트의 스캔 출력을 받는다. 또 스캔 플립플롭 22i의 j비트의 데이타 입력 및 1비트의 스캔 입력은 각각 전단의 곱합 연산 단위 4i-1의 가산기 3i-1의 j비트의 데이타 출력 및 다음단의 스캔 플립플롭 22i+1의 1비트의 스캔출력을 받는다.

Description

디지탈 필터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 실시예 1에 관한 디지탈 필터(101)의 구성을 표시하는 블럭도, 제 3 도는 실시예 2에 관한 디지탈 필터(102)의 구성을 표시하는 블럭도, 제 5 도는 실시예 3에 관한 디지탈 필터(103)의 구성을 표시하는 블럭도, 제 7 도는 실시예 4에 관한 디지탈 필터(104)의 구성을 표시하는 블럭도, 제 9 도는 실시예 5에 관한 디지탈 필터(105)의 구성을 표시하는 블럭도, 제 10 도는 디멀티플렉서(19)의 구성을 예시하는 회로도.

Claims (3)

  1. 제 0 내지 제 (n-1)의 곱합 연산단위(n : 2 이상의 자연수)의 종속 접속(從續 接續)을 구비하는 디지탈 필터에 있어서, 상기 제 0 의 곱합 연산단위는 상기 디지탈 필터의 처리하여야 할 데이타와 제 0 의 계수와의 승산(乘算)을 하는 승산기를 가지며, 상기 제 s(1≤s≤(n-1))의 곱합 연산단위의 각각은 상기 데이타와 제 i(0≤i≤(n-1))의 계수와의 승산을 행하는 승산기와, 제 1 의 클럭 신호에 따라서 상기 제 (s-1)의 곱합 연산단위의 출력인 데이타 입력과, 스캔 입력을 제어 신호에 따라서 선택적으로 출력하는 스캔 레지스터와, 자신의 상기 승산기의 출력과 상기 스캔 레지스터의 출력과의 가산을 하여 다음단에 출력하는 가산기를 가지고 상기 제 1 내지 제 (n-1)의 곱합 연산단위의 상기 스캔 레지스터는 스캔 패스를 구성하며 상기 제 (n-1)의 곱합 연산단위의 출력으로부터 상기 데이타 입력에 대하여 필터 처리를 한 결과는 상기 제 (n-1)의 곱합 연산단위의 출력으로부터 구해지는 디지탈 필터.
  2. 제 1 항에 있어서, 상기 제 i(0≤i≤(n-1))의 곱합 연산단위의 각각은 상기 제 i 의 계수를 상기 승산기에 제공하는 시프트 레지스터를 더 가지며 상기 제 0 내지 제 (n-1)의 곱합 연산단위의 상기 시프트 레지스터는 서로 직렬로 접속되는 디지탈 필터.
  3. 제 0 내지 제 (n-1)의 곱합 연산단위(n : 2 이상의 자연수)의 종속 접속을 구비하는 디지탈 필터에 있어서, 상기 제 0 의 곱합 연산단위는 상기 디지탈 필터의 처리하여야 할 데이타와 제 0 의 계수와의 승산을 하는 승산기를 가지며, 상기 제 s(1≤s≤(n-1))의 곱합 연산단위의 각각은 상기 데이타와 제 i(0≤i≤(n-1))의 계수와의 승산을 행하는 승산기와, 상기 제 (s-1)의 곱합 연산단위의 출력을 받는 제 1 입력단과, 제 2 입력단을 포함하고 상기 제 1 입력단 및 상기 제 2 입력단에 제공된 신호를 제어 신호에 따라서 선택적으로 출력하는 제 1 의 셀렉터와, 제 1 의 클럭 신호에 따라서 상기 제 1 의 셀렉터의 출력을 전달하는 제 1 의 시프트 레지스터와, 자신의 상기 승산기의 출력과 상기 제 1 의 시프트 레지스터의 출력과의 가산을 하여 다음 단에 출력하는 가산기를 가지며 상기 제1 내지 제 (n-1)의 곱합 연산단위의 상기 제1의 셀렉터에 상기 제2입력단은 공통으로 접속되어 제1의 테스트 테이터가 제공되고, 상기 제(n-1)의 곱합 연산단위의 출력으로부터 상기 데이타 입력에 대하여 필터 처리를 한 결과는 상기 제 (n-1)의 곱합 연산단위의 출력으로부터 구해지는 디지탈 필터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960054022A 1996-05-14 1996-11-14 디지탈 필터 KR100188819B1 (ko)

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KR100188819B1 KR100188819B1 (ko) 1999-06-01

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DE19701779C2 (de) 2000-10-05
US5790439A (en) 1998-08-04
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