JPH0716145B2 - ディジタルトランスバーサルフィルタ - Google Patents
ディジタルトランスバーサルフィルタInfo
- Publication number
- JPH0716145B2 JPH0716145B2 JP27883188A JP27883188A JPH0716145B2 JP H0716145 B2 JPH0716145 B2 JP H0716145B2 JP 27883188 A JP27883188 A JP 27883188A JP 27883188 A JP27883188 A JP 27883188A JP H0716145 B2 JPH0716145 B2 JP H0716145B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- outputs
- taps
- transversal filter
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル演算回路によってたたみ込み積分
を行ないフィルタ特性を得るディジタルトランスバーサ
ルフィルタに関する。
を行ないフィルタ特性を得るディジタルトランスバーサ
ルフィルタに関する。
従来、たたみ込み積分を行なうディジタルトランスバー
サルフィルタは第３図に示すような構成が用いられる。
第３図においては、標本化周波数fs＝1/Tでｋビットに
量子化されたサンプル値は縦続接続され各々ｋビット幅
のラッチ回路７段から成るシフトレジスタ１に供給され
る。シフトレジスタ１の入力端および各ラッチ回路の出
力である各タップには係数ROM30〜37を用いて乗算を行
なう乗算器20〜27が接続され、乗算器20〜27の出力を加
算器40にて加算してフィルタ出力を得る。
サルフィルタは第３図に示すような構成が用いられる。
第３図においては、標本化周波数fs＝1/Tでｋビットに
量子化されたサンプル値は縦続接続され各々ｋビット幅
のラッチ回路７段から成るシフトレジスタ１に供給され
る。シフトレジスタ１の入力端および各ラッチ回路の出
力である各タップには係数ROM30〜37を用いて乗算を行
なう乗算器20〜27が接続され、乗算器20〜27の出力を加
算器40にて加算してフィルタ出力を得る。
上述した第３図の構成では、各タップごとに乗算器を必
要とするため、特に演算する入力データのビット数によ
ってはハードウェアの規模が大きくなるという欠点があ
る。
要とするため、特に演算する入力データのビット数によ
ってはハードウェアの規模が大きくなるという欠点があ
る。
そこで第４図に示すように１つの乗算器２を共有し、シ
フトレジスタ１のデータを順次シフトさせながら各タッ
プごとの乗算を行ない、加算器４およびデータ保持回路
６によりたたみ込み積分を行なう構成が実際的によく用
いられる。しかし、この場合は各回路の動作速度は標本
化周波数fsのタップ数倍、第４図の例では８倍以上の速
度が必要であるとの欠点がある。したがって、高速広帯
域な信号処理分野でのディジタルフィルタの応用に支障
を来たしている。
フトレジスタ１のデータを順次シフトさせながら各タッ
プごとの乗算を行ない、加算器４およびデータ保持回路
６によりたたみ込み積分を行なう構成が実際的によく用
いられる。しかし、この場合は各回路の動作速度は標本
化周波数fsのタップ数倍、第４図の例では８倍以上の速
度が必要であるとの欠点がある。したがって、高速広帯
域な信号処理分野でのディジタルフィルタの応用に支障
を来たしている。
本発明のディジタルトランスバーサルフィルタは、縦続
接続され第１段目の入力端対応の第１および各々の出力
端対応の第２〜第Ｍ（正の整数）のタップ出力を発生す
るＭ個のタップを含むＭ−１段のラッチ回路を有するシ
フトレジスタと、前記第１〜第Ｌ（M/2≦Ｌ＜M/2＋１を
満足する整数）のタップ出力から成る第１の組の出力と
前記第Ｌ〜第Ｍのタップ出力から成る第２の組の出力と
のいずれか一方を選択して出力する選択回路と、前記選
択回路の前記第１または第２の組の出力の供給にそれぞ
れ応答し係数ROMを用いてたたみ込み積分を行う演算手
段とを備え、前記演算手段が前記第２の組の出力対応の
演算を第１のタイミングで行って第１の演算結果を生成
しこの第１のタイミングの１サンプル周期後の第２のタ
イミングで前記第１の組の出力対応の演算を行って第２
の演算結果を生成しこれら第１および第２の演算結果を
加算することを特徴とするものである。
接続され第１段目の入力端対応の第１および各々の出力
端対応の第２〜第Ｍ（正の整数）のタップ出力を発生す
るＭ個のタップを含むＭ−１段のラッチ回路を有するシ
フトレジスタと、前記第１〜第Ｌ（M/2≦Ｌ＜M/2＋１を
満足する整数）のタップ出力から成る第１の組の出力と
前記第Ｌ〜第Ｍのタップ出力から成る第２の組の出力と
のいずれか一方を選択して出力する選択回路と、前記選
択回路の前記第１または第２の組の出力の供給にそれぞ
れ応答し係数ROMを用いてたたみ込み積分を行う演算手
段とを備え、前記演算手段が前記第２の組の出力対応の
演算を第１のタイミングで行って第１の演算結果を生成
しこの第１のタイミングの１サンプル周期後の第２のタ
イミングで前記第１の組の出力対応の演算を行って第２
の演算結果を生成しこれら第１および第２の演算結果を
加算することを特徴とするものである。
以上の構成により、本発明では入力信号を時間的に連続
する２つの組に分け、一方の組に対する演算を１サンプ
ル周期早く行なうことにより、動作速度に対して余裕を
もたせ、さらに一部の回路を時分割使用することにより
ハードウェア規模の縮小を図っている。
する２つの組に分け、一方の組に対する演算を１サンプ
ル周期早く行なうことにより、動作速度に対して余裕を
もたせ、さらに一部の回路を時分割使用することにより
ハードウェア規模の縮小を図っている。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。第
１図において、タップ数Ｍを７とした６次のディジタル
タランスバーサルフィルタを示しており、入力信号はｋ
ビット幅のラッチ回路L1〜L6からなるシフトレジスタ１
に供給される。シフトレジスタ１には入力側のタップT1
およびラッチ回路L1〜L6の各々の出力側のタップT2〜T7
を有する。選択回路701は中央のタップT4で二分される
タップ出力の組すなわちタップT4〜T7の組の出力とタッ
プT1〜T4の組の出力とのいずれか一方を選択して、係数
ROMを用いてたたみ込み積分を行う演算部501に供給す
る。演算部501は係数ROM300〜303およびこれら係数ROM3
00〜303の各々に対応する乗算器200〜203、さらに、こ
れら乗算器200〜203の出力を加算するとともにこの加算
結果を１サンプル周期分保持して次の加算結果を加算す
る累計機能を有する加算器400を備え、この加算器400の
出力がフィルタ出力となる。
１図において、タップ数Ｍを７とした６次のディジタル
タランスバーサルフィルタを示しており、入力信号はｋ
ビット幅のラッチ回路L1〜L6からなるシフトレジスタ１
に供給される。シフトレジスタ１には入力側のタップT1
およびラッチ回路L1〜L6の各々の出力側のタップT2〜T7
を有する。選択回路701は中央のタップT4で二分される
タップ出力の組すなわちタップT4〜T7の組の出力とタッ
プT1〜T4の組の出力とのいずれか一方を選択して、係数
ROMを用いてたたみ込み積分を行う演算部501に供給す
る。演算部501は係数ROM300〜303およびこれら係数ROM3
00〜303の各々に対応する乗算器200〜203、さらに、こ
れら乗算器200〜203の出力を加算するとともにこの加算
結果を１サンプル周期分保持して次の加算結果を加算す
る累計機能を有する加算器400を備え、この加算器400の
出力がフィルタ出力となる。
第３図に示した従来のトランスバーサルフィルタでは、
１番目から８番目のタップの出力信号を同時に乗算器に
入力し、各乗算結果を加算器40で一斉に加算してフィル
タ出力を得る構成となっている。これに対し本実施例の
構成は、機能上、第３図に示した７次のトランスバーサ
ルフィルタ（タップ数８個）と全く同等で、なおかつタ
ップ数を１つ減らした構成としている。即ち４番目から
７番目のタップに現われる信号は、１サンプル周期遅れ
たときに５番目から８番目に現われる信号と同じである
ことに着目し、本来５番目から８番目のタップの出力信
号に対するたたみ込み積分を１サンプル周期早く行なっ
て、結果を次のサンプル周期まで保持しておき、１サン
プル周期遅れたタイミングにおいて、残った１番目から
４番目のタップの出力信号に対するたたみ込み積分に、
前記の先行演算分を加えてフィルタ出力を得ている。
１番目から８番目のタップの出力信号を同時に乗算器に
入力し、各乗算結果を加算器40で一斉に加算してフィル
タ出力を得る構成となっている。これに対し本実施例の
構成は、機能上、第３図に示した７次のトランスバーサ
ルフィルタ（タップ数８個）と全く同等で、なおかつタ
ップ数を１つ減らした構成としている。即ち４番目から
７番目のタップに現われる信号は、１サンプル周期遅れ
たときに５番目から８番目に現われる信号と同じである
ことに着目し、本来５番目から８番目のタップの出力信
号に対するたたみ込み積分を１サンプル周期早く行なっ
て、結果を次のサンプル周期まで保持しておき、１サン
プル周期遅れたタイミングにおいて、残った１番目から
４番目のタップの出力信号に対するたたみ込み積分に、
前記の先行演算分を加えてフィルタ出力を得ている。
したがって、ディジタルフィルタ構成上、最も回路規模
が大きくなる乗算器の数を半分にしている。また１サン
プル周期内で処理するデータ量が半分になるため、回路
の動作遅延が短くなり、その分ディジタルトランスバー
サルフィルタとしての動作速度の向上が図れ、高速広帯
域分野での応用も可能となる。
が大きくなる乗算器の数を半分にしている。また１サン
プル周期内で処理するデータ量が半分になるため、回路
の動作遅延が短くなり、その分ディジタルトランスバー
サルフィルタとしての動作速度の向上が図れ、高速広帯
域分野での応用も可能となる。
第２図は本発明の第二の実施例を示すブロック図であ
る。本構成ではたたみ込み積分を行なう演算部として、
ROM乗算器801を用いている。ROM乗算器とは、例えば米
国特許3777130（Dec4,1973）に記載されている“Digita
l Filter for PCM Encoded Signals"にあるように、ROM
を一種のルックアップテーブルとして係数を入力信号デ
ータとの部分積を発生させる手段として用い、各部分積
を累積加算することにより乗算を実現する回路である。
ROM乗算器801の内部で用いるROMの容量は入力信号の数
でそのワード数が、またビット数でROMの個数が決定さ
れる。入力信号のビット数が同じであれば、本発明を適
用することによりROM乗算器の入力信号数を半分に削減
することができ、使用するROM容量も半分にすることが
できる。このことは例えばディジタルトランスバーサル
フィルタをLSI化する上で、搭載するチップサイズを小
さくすると共に、消費電力の低下，製造コストの削減を
図れる。
る。本構成ではたたみ込み積分を行なう演算部として、
ROM乗算器801を用いている。ROM乗算器とは、例えば米
国特許3777130（Dec4,1973）に記載されている“Digita
l Filter for PCM Encoded Signals"にあるように、ROM
を一種のルックアップテーブルとして係数を入力信号デ
ータとの部分積を発生させる手段として用い、各部分積
を累積加算することにより乗算を実現する回路である。
ROM乗算器801の内部で用いるROMの容量は入力信号の数
でそのワード数が、またビット数でROMの個数が決定さ
れる。入力信号のビット数が同じであれば、本発明を適
用することによりROM乗算器の入力信号数を半分に削減
することができ、使用するROM容量も半分にすることが
できる。このことは例えばディジタルトランスバーサル
フィルタをLSI化する上で、搭載するチップサイズを小
さくすると共に、消費電力の低下，製造コストの削減を
図れる。
以上説明したように本発明は、ディジタルトランスバー
サルフィルタの入力信号を時間的に連続する２つの組に
分け、一方の組に対するたたみ込み積分を１サンプル周
期早く行い、もう一方の組に対するたたみ込み積分を本
来のサンプル周期で行って、先行演算分との加算を行う
構成とすることにより、タップ数の削減，乗算器ハード
ウェアの規模縮小、ならびにディジタルトランスバーサ
ルフィルタとしての動作速度の向上を図れるという効果
があり、製造コストの低下，装置の小型化，消費電力の
縮少による信頼性の向上を図れる効果がある。
サルフィルタの入力信号を時間的に連続する２つの組に
分け、一方の組に対するたたみ込み積分を１サンプル周
期早く行い、もう一方の組に対するたたみ込み積分を本
来のサンプル周期で行って、先行演算分との加算を行う
構成とすることにより、タップ数の削減，乗算器ハード
ウェアの規模縮小、ならびにディジタルトランスバーサ
ルフィルタとしての動作速度の向上を図れるという効果
があり、製造コストの低下，装置の小型化，消費電力の
縮少による信頼性の向上を図れる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は本発
明の第二の実施例のブロック図、第３図および第４図は
従来のディジタルトランスバーサルフィルタのブロック
図である。 １…シフトレジスタ、2,20〜27,200〜203…乗算器、3,3
0〜37,300〜303…係数ROM、4,40,400,401…加算器、5,5
01…演算部、６…データ保持回路、7,701…選択回路、8
01…ROM乗算器。
明の第二の実施例のブロック図、第３図および第４図は
従来のディジタルトランスバーサルフィルタのブロック
図である。 １…シフトレジスタ、2,20〜27,200〜203…乗算器、3,3
0〜37,300〜303…係数ROM、4,40,400,401…加算器、5,5
01…演算部、６…データ保持回路、7,701…選択回路、8
01…ROM乗算器。
Claims (1)
- 【請求項１】縦続接続され第１段目の入力端対応の第１
および各々の出力端対応の第２〜第Ｍ（正の整数）のタ
ップ出力を発生するＭ個のタップを含むＭ−１段のラッ
チ回路を有するシフトレジスタと、 前記第１〜第Ｌ（M/2≦Ｌ＜M/2＋１を満足する整数）の
タップ出力から成る第１の組の出力と前記第Ｌ〜第Ｍの
タップ出力から成る第２の組の出力とのいずれか一方を
選択して出力する選択回路と、 前記選択回路の前記第１または第２の組の出力の供給に
それぞれ応答し係数ROMを用いてたたみ込み積分を行う
演算手段とを備え、 前記演算手段が前記第２の組の出力対応の演算を第１の
タイミングで行って第１の演算結果を生成しこの第１の
タイミングの１サンプル周期後の第２のタイミングで前
記第１の組の出力対応の演算を行って第２の演算結果を
生成しこれら第１および第２の演算結果を加算すること
を特徴とするディジタルトランスバーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883188A JPH0716145B2 (ja) | 1988-11-02 | 1988-11-02 | ディジタルトランスバーサルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883188A JPH0716145B2 (ja) | 1988-11-02 | 1988-11-02 | ディジタルトランスバーサルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02124621A JPH02124621A (ja) | 1990-05-11 |
| JPH0716145B2 true JPH0716145B2 (ja) | 1995-02-22 |
Family
ID=17602763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27883188A Expired - Lifetime JPH0716145B2 (ja) | 1988-11-02 | 1988-11-02 | ディジタルトランスバーサルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716145B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307403A (ja) * | 1996-05-14 | 1997-11-28 | Mitsubishi Electric Corp | ディジタルフィルタ |
| US7664915B2 (en) * | 2006-12-19 | 2010-02-16 | Intel Corporation | High performance raid-6 system architecture with pattern matching |
-
1988
- 1988-11-02 JP JP27883188A patent/JPH0716145B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02124621A (ja) | 1990-05-11 |
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