JP2880580B2 - 非巡回型デジタルフィルター回路 - Google Patents
非巡回型デジタルフィルター回路Info
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- JP2880580B2 JP2880580B2 JP3083151A JP8315191A JP2880580B2 JP 2880580 B2 JP2880580 B2 JP 2880580B2 JP 3083151 A JP3083151 A JP 3083151A JP 8315191 A JP8315191 A JP 8315191A JP 2880580 B2 JP2880580 B2 JP 2880580B2
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Description
【０００１】
【産業上の利用分野】本発明は所定のサンプリング周波
数ｆｓにより標本化されたデータからもとのデータを復
元するために用いられる非巡回型デジタルフィルター回
路に関するものである。
数ｆｓにより標本化されたデータからもとのデータを復
元するために用いられる非巡回型デジタルフィルター回
路に関するものである。
【０００２】
【従来の技術】図３（ｂ）は図３（ａ）に示すような周
波数２ｆｓのデータ列をサンプリング周波数ｆｓで帯域
圧縮した信号を示すもので、この図３（ｂ）の信号から
図３（ａ）の信号を復元するデジタルフィルター回路の
従来例としては図２に示すようなものがある。この従来
のデジタルフィルター回路では入力端子３１に入力され
る上記図３（ｂ）の如き入力データに、先ず、補間回路
３２にて、１サンプル置きに零データを挿入し、データ
レートｆｓの上記入力データをデータレート２ｆｓのデ
ータレートの信号に変換する。
波数２ｆｓのデータ列をサンプリング周波数ｆｓで帯域
圧縮した信号を示すもので、この図３（ｂ）の信号から
図３（ａ）の信号を復元するデジタルフィルター回路の
従来例としては図２に示すようなものがある。この従来
のデジタルフィルター回路では入力端子３１に入力され
る上記図３（ｂ）の如き入力データに、先ず、補間回路
３２にて、１サンプル置きに零データを挿入し、データ
レートｆｓの上記入力データをデータレート２ｆｓのデ
ータレートの信号に変換する。
【０００３】そして、このデータレート２ｆｓとなった
入力信号は次に順次シリアルに設けられた７個の遅延回
路３３乃至３９に供給される。ここで、これら遅延回路
に供給された各データに対して係数を乗じてフィルター
処理を行うため、遅延回路３３と３９の出力が加算回路
４０で合成され遅延回路４３に供給される。また、遅延
回路３４と３８の出力は加算回路４１で合成されて遅延
回路４４に供給され、遅延回路３５と３７の出力は加算
回路４２で合成されて遅延回路４５に供給される。
入力信号は次に順次シリアルに設けられた７個の遅延回
路３３乃至３９に供給される。ここで、これら遅延回路
に供給された各データに対して係数を乗じてフィルター
処理を行うため、遅延回路３３と３９の出力が加算回路
４０で合成され遅延回路４３に供給される。また、遅延
回路３４と３８の出力は加算回路４１で合成されて遅延
回路４４に供給され、遅延回路３５と３７の出力は加算
回路４２で合成されて遅延回路４５に供給される。
【０００４】次に、上記遅延回路４３，４４の出力は夫
々係数乗算回路４６，４７で係数を乗算されて加算回路
５０にて合成され、遅延回路５２に供給される。また、
遅延回路４５，３７の出力は夫々係数乗算回路４８，４
９で係数を乗算されて加算回路５１にて合成され、遅延
回路５３に供給される。そして、各遅延回路５２，５３
の各出力は加算回路５４にて合成され最終段の遅延回路
５５を経て出力端子５６から出力される。
々係数乗算回路４６，４７で係数を乗算されて加算回路
５０にて合成され、遅延回路５２に供給される。また、
遅延回路４５，３７の出力は夫々係数乗算回路４８，４
９で係数を乗算されて加算回路５１にて合成され、遅延
回路５３に供給される。そして、各遅延回路５２，５３
の各出力は加算回路５４にて合成され最終段の遅延回路
５５を経て出力端子５６から出力される。
【０００５】このような従来例において、入力端子３１
に入力される入力データをＸn，Ｘn+1，Ｘn+2，・・・
とし、係数乗算回路４６，４７，４８および４９の係数
を夫々Ａ，Ｂ，ＣおよびＤとすると、上記出力端子５６
からは（Ｂ・（Ｘ n ＋Ｘn+2）＋Ｄ・Ｘ n+1 ），（Ａ・
（Ｘn＋Ｘn+3）＋Ｃ・（Ｘn+1＋Ｘn+2）），（Ｂ・（Ｘ
n+1＋Ｘn+3））＋Ｄ・Ｘ n+2 ）・・・と出力される。
に入力される入力データをＸn，Ｘn+1，Ｘn+2，・・・
とし、係数乗算回路４６，４７，４８および４９の係数
を夫々Ａ，Ｂ，ＣおよびＤとすると、上記出力端子５６
からは（Ｂ・（Ｘ n ＋Ｘn+2）＋Ｄ・Ｘ n+1 ），（Ａ・
（Ｘn＋Ｘn+3）＋Ｃ・（Ｘn+1＋Ｘn+2）），（Ｂ・（Ｘ
n+1＋Ｘn+3））＋Ｄ・Ｘ n+2 ）・・・と出力される。
【０００６】
【発明が解決しようとする課題】従来のデジタルフィル
ターは上述のように構成されるが、その構成からも明ら
かなように多数の遅延素子を必要とし、特に係数乗算回
路をメモリに書かれた変換テーブル或いは乗算器で構成
する場合は規模が大きくなり集積化ができないとの欠点
を有していた。本発明は上述の問題点に鑑みて発明され
たもので、回路規模を大幅に縮小し集積化に適したデジ
タルフィルターを提供することを目的とするものであ
る。
ターは上述のように構成されるが、その構成からも明ら
かなように多数の遅延素子を必要とし、特に係数乗算回
路をメモリに書かれた変換テーブル或いは乗算器で構成
する場合は規模が大きくなり集積化ができないとの欠点
を有していた。本発明は上述の問題点に鑑みて発明され
たもので、回路規模を大幅に縮小し集積化に適したデジ
タルフィルターを提供することを目的とするものであ
る。
【０００７】本発明は上記目的を達成するため、デジタ
ルフィルターを、サンプリング周波数ｆSにより標本化
された入力データを共通して受ける２系統のデジタルフ
ィルター部を設け、各デジタルフィルター部は夫々２個
の入力タップと該入力タップに個別に接続された第１、
第２係数乗算回路を有し、これら入力タップより入る上
記入力データに第１、第２係数乗算回路で夫々入力タッ
プに応じた係数値を乗算し、かつ、第１係数乗算回路の
出力を第１遅延回路を通して第１加算回路で第２係数乗
算回路の出力と加算するとともにこの第１加算回路によ
る加算結果を更に第２遅延回路を通して第１係数乗算回
路の後続の乗算結果と加算する転置形の構成とし、か
つ、上記２系統のデジタルフィルター部の出力を上記サ
ンプリング周波数の２倍の２ｆSのデータレートで交互
に取り出すようにしている。
ルフィルターを、サンプリング周波数ｆSにより標本化
された入力データを共通して受ける２系統のデジタルフ
ィルター部を設け、各デジタルフィルター部は夫々２個
の入力タップと該入力タップに個別に接続された第１、
第２係数乗算回路を有し、これら入力タップより入る上
記入力データに第１、第２係数乗算回路で夫々入力タッ
プに応じた係数値を乗算し、かつ、第１係数乗算回路の
出力を第１遅延回路を通して第１加算回路で第２係数乗
算回路の出力と加算するとともにこの第１加算回路によ
る加算結果を更に第２遅延回路を通して第１係数乗算回
路の後続の乗算結果と加算する転置形の構成とし、か
つ、上記２系統のデジタルフィルター部の出力を上記サ
ンプリング周波数の２倍の２ｆSのデータレートで交互
に取り出すようにしている。
【０００８】
【作用】従って本発明によれば、各デジタルフィルター
部はサンプリング周波数ｆｓでサンプルされたデータに
各タップ係数に対応する係数値を乗算し、その乗算した
結果をタップの逆順に加算すると共に、かかる加算結果
が夫々２ｆｓのデータレートで交互に取り出されること
となる。
部はサンプリング周波数ｆｓでサンプルされたデータに
各タップ係数に対応する係数値を乗算し、その乗算した
結果をタップの逆順に加算すると共に、かかる加算結果
が夫々２ｆｓのデータレートで交互に取り出されること
となる。
【０００９】
【実施例】以下、本発明の一実施例を図面に従って詳細
に説明する。図１は本発明に係る非巡回型デジタルフィ
ルター回路の実施例を示すブロック的電気回路図であ
る。図中１は入力データＸn，Ｘn+1，Ｘn+2・・・を受
け入れる入力端子、２乃至５はその入力信号に係数Ａ，
Ｂ，ＣおよびＤを掛ける係数乗算回路、６，７，１０，
１１，１４，１５および１７はサンプリング周波数ｆｓ
で駆動される遅延回路、１９は２ｆｓで駆動される遅延
回路、８，９，１２，１３および１６は加算回路、１８
はセレクター、２０は出力端子であり、この図からも明
らかなように本発明のデジタルフィルター回路は乗算係
数回路２，３および４，５を夫々入力タップとする２系
統のデジタルフィルター部から成っていると言える。
に説明する。図１は本発明に係る非巡回型デジタルフィ
ルター回路の実施例を示すブロック的電気回路図であ
る。図中１は入力データＸn，Ｘn+1，Ｘn+2・・・を受
け入れる入力端子、２乃至５はその入力信号に係数Ａ，
Ｂ，ＣおよびＤを掛ける係数乗算回路、６，７，１０，
１１，１４，１５および１７はサンプリング周波数ｆｓ
で駆動される遅延回路、１９は２ｆｓで駆動される遅延
回路、８，９，１２，１３および１６は加算回路、１８
はセレクター、２０は出力端子であり、この図からも明
らかなように本発明のデジタルフィルター回路は乗算係
数回路２，３および４，５を夫々入力タップとする２系
統のデジタルフィルター部から成っていると言える。
【００１０】このような構成において、入力端子１に入
力データＸnが入力されると、かかる入力データＸｎは
係数乗算回路３で係数Ｄを乗算された後、遅延回路６に
取り込まれる。
力データＸnが入力されると、かかる入力データＸｎは
係数乗算回路３で係数Ｄを乗算された後、遅延回路６に
取り込まれる。
【００１１】次に、この遅延回路６に取り込まれたデー
タＢ・Ｘnは加算回路８において係数乗算回路２で係数
Ｄを乗算された次のデータＸn+1と加算され遅延回路１
０に取り込まれる。この時点で、遅延回路１０の内容は
（Ｂ・Ｘn＋Ｄ・Ｘn+1）である。次に、このデータは加
算回路１２において係数乗算回路３で係数Ｂを乗算され
た入力データＸn+2と加算され遅延回路１４に取り込ま
れる。この時、この遅延回路１４の内容は （Ｂ・（Ｘ n ＋Ｘn+2）））＋Ｄ・Ｘ n+1 である。以上が一方のデジタルフィルター部の動作であ
る。
タＢ・Ｘnは加算回路８において係数乗算回路２で係数
Ｄを乗算された次のデータＸn+1と加算され遅延回路１
０に取り込まれる。この時点で、遅延回路１０の内容は
（Ｂ・Ｘn＋Ｄ・Ｘn+1）である。次に、このデータは加
算回路１２において係数乗算回路３で係数Ｂを乗算され
た入力データＸn+2と加算され遅延回路１４に取り込ま
れる。この時、この遅延回路１４の内容は （Ｂ・（Ｘ n ＋Ｘn+2）））＋Ｄ・Ｘ n+1 である。以上が一方のデジタルフィルター部の動作であ
る。
【００１２】一方、係数乗算回路５で係数Ａを乗算され
遅延回路７に取り込まれたデータＸnは、次に加算回路
９において係数乗算回路４で係数Ｃを乗算された入力デ
ータＸn+1と加算され遅延回路１１に取り込まれる。こ
のとき遅延回路１１の内容は（Ａ・Ｘn＋Ｃ・Ｘn+1）で
ある。次に、加算回路１３において係数乗算回路４で係
数Ｃを乗算された入力データＸn+2と加算され遅延回路
１５に取り込まれる。この時、遅延回路１５の内容は、
（Ａ・Ｘn＋Ｃ（Ｘn+1＋Ｘn+2））である。次に、加算
回路１６で乗算回路によって係数Ａを乗算された入力デ
ータＸn+3と加算され遅延回路１７に取り込まれる。こ
の時、遅延回路１７の内容は、 （Ａ・（Ｘn＋Ｘn+3）＋Ｃ・（Ｘn+1＋Ｘn+2）） である。以上が今一方のデジタルフィルター部の動作で
ある。
遅延回路７に取り込まれたデータＸnは、次に加算回路
９において係数乗算回路４で係数Ｃを乗算された入力デ
ータＸn+1と加算され遅延回路１１に取り込まれる。こ
のとき遅延回路１１の内容は（Ａ・Ｘn＋Ｃ・Ｘn+1）で
ある。次に、加算回路１３において係数乗算回路４で係
数Ｃを乗算された入力データＸn+2と加算され遅延回路
１５に取り込まれる。この時、遅延回路１５の内容は、
（Ａ・Ｘn＋Ｃ（Ｘn+1＋Ｘn+2））である。次に、加算
回路１６で乗算回路によって係数Ａを乗算された入力デ
ータＸn+3と加算され遅延回路１７に取り込まれる。こ
の時、遅延回路１７の内容は、 （Ａ・（Ｘn＋Ｘn+3）＋Ｃ・（Ｘn+1＋Ｘn+2）） である。以上が今一方のデジタルフィルター部の動作で
ある。
【００１３】そして、この内容は上記遅延回路１４の内
容と共にセレクター１８にて選択される。即ち、クロッ
ク周期のクロックＬ期間に遅延回路１４のデータがセレ
クター１８を通りデータレート２ｆｓのレートで動作し
ている遅延回路１９に取り込まれ、また、次のクロック
Ｈ期間に遅延回路１７のデータがセレクター１８を経て
遅延回路１９に取り込まれる。従って、この時、出力端
子２０から、 （Ｂ・（Ｘn+1＋Ｘn+2）＋Ｄ・Ｘn） （Ａ・（Ｘn＋Ｘn+3）＋Ｃ・（Ｘn+1＋Ｘn+2）） の順で出力される。
容と共にセレクター１８にて選択される。即ち、クロッ
ク周期のクロックＬ期間に遅延回路１４のデータがセレ
クター１８を通りデータレート２ｆｓのレートで動作し
ている遅延回路１９に取り込まれ、また、次のクロック
Ｈ期間に遅延回路１７のデータがセレクター１８を経て
遅延回路１９に取り込まれる。従って、この時、出力端
子２０から、 （Ｂ・（Ｘn+1＋Ｘn+2）＋Ｄ・Ｘn） （Ａ・（Ｘn＋Ｘn+3）＋Ｃ・（Ｘn+1＋Ｘn+2）） の順で出力される。
【００１４】要するに、本発明はセレクターの前段に、
入力データを共通して受ける２系統のデジタルフィルタ
ー部を設け、各デジタルフィルター部は夫々２個の入力
タップを有し、これら入力タップより入る入力データに
係数乗算回路で夫々タップに応じた係数値を乗算し、か
かる乗算結果の一方を遅延回路を通して加算回路で他方
の乗算結果と加算すると共に、この加算回路による加算
結果を更に次の遅延回路を通して次の乗算結果と加算す
る構成とし、各デジタルフィルター部の出力を交互に取
り出すようにしたものである。
入力データを共通して受ける２系統のデジタルフィルタ
ー部を設け、各デジタルフィルター部は夫々２個の入力
タップを有し、これら入力タップより入る入力データに
係数乗算回路で夫々タップに応じた係数値を乗算し、か
かる乗算結果の一方を遅延回路を通して加算回路で他方
の乗算結果と加算すると共に、この加算回路による加算
結果を更に次の遅延回路を通して次の乗算結果と加算す
る構成とし、各デジタルフィルター部の出力を交互に取
り出すようにしたものである。
【００１５】
【発明の効果】以上説明したように、本発明を用いれ
ば、遅延回路の数が少なくなり乗算回路のビットが従来
に比べて１ビット少なくなるため例えば係数乗算回路を
メモリによる変換テーブルで構成した場合は容量を半減
することになるため、回路規模が大幅に縮小される。ま
た、内部処理はｆｓレートで行われるため消費電力も大
幅に削減され、高集積化に適したデジタルフィルターを
得ることができる。
ば、遅延回路の数が少なくなり乗算回路のビットが従来
に比べて１ビット少なくなるため例えば係数乗算回路を
メモリによる変換テーブルで構成した場合は容量を半減
することになるため、回路規模が大幅に縮小される。ま
た、内部処理はｆｓレートで行われるため消費電力も大
幅に削減され、高集積化に適したデジタルフィルターを
得ることができる。
【図１】 本発明の非巡回型デジタルフィルター回路の
一実施例を示すブロック的電気回路図。
一実施例を示すブロック的電気回路図。
【図２】 従来のデジタルフィルター回路を示すブロッ
ク的電気回路図。
ク的電気回路図。
【図３】 その従来例の動作を説明するために供された
データ列を示す図。
データ列を示す図。
２，３，４，５ 係数乗算回路 ６，７，１０，１１，１４，１５，１７，１９ 遅延回
路 ８，９，１２，１３，１６ 加算回路
路 ８，９，１２，１３，１６ 加算回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 17/00 - 17/08
Claims (1)
- 【請求項１】 サンプリング周波数ｆSにより標本化さ
れた入力データを共通して受ける２系統のデジタルフィ
ルター部を設け、 各デジタルフィルター部は夫々２個の入力タップと該入
力タップに個別に接続された第１、第２係数乗算回路を
有し、これら入力タップより入る上記入力データに第
１、第２係数乗算回路で夫々入力タップに応じた係数値
を乗算し、かつ、第１係数乗算回路の出力を第１遅延回
路を通して第１加算回路で第２係数乗算回路の出力と加
算するとともにこの第１加算回路による加算結果を更に
第２遅延回路を通して第１係数乗算回路の後続の乗算結
果と加算する転置形の構成とし、かつ、 上記２系統のデジタルフィルター部の出力を上記サンプ
リング周波数の２倍の２ｆSのデータレートで交互に取
り出すようにしたことを特徴とする非巡回型デジタルフ
ィルター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083151A JP2880580B2 (ja) | 1991-03-22 | 1991-03-22 | 非巡回型デジタルフィルター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083151A JP2880580B2 (ja) | 1991-03-22 | 1991-03-22 | 非巡回型デジタルフィルター回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294628A JPH04294628A (ja) | 1992-10-19 |
| JP2880580B2 true JP2880580B2 (ja) | 1999-04-12 |
Family
ID=13794232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083151A Expired - Fee Related JP2880580B2 (ja) | 1991-03-22 | 1991-03-22 | 非巡回型デジタルフィルター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880580B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885121B2 (ja) * | 1995-03-06 | 1999-04-19 | 日本電気株式会社 | ディジタルフィルタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236912A (ja) * | 1985-08-12 | 1987-02-17 | Hitachi Ltd | 非巡回形デイジタルフイルタ |
| JPS6313414A (ja) * | 1986-07-03 | 1988-01-20 | Nec Corp | Ｆｉｒデイジタルフイルタ |
| JPH0828649B2 (ja) * | 1989-02-16 | 1996-03-21 | 日本電気株式会社 | ディジタルフィルタ |
-
1991
- 1991-03-22 JP JP3083151A patent/JP2880580B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04294628A (ja) | 1992-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |