JP2800820B2 - フイルタ装置 - Google Patents
フイルタ装置Info
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- JP2800820B2 JP2800820B2 JP58183529A JP18352983A JP2800820B2 JP 2800820 B2 JP2800820 B2 JP 2800820B2 JP 58183529 A JP58183529 A JP 58183529A JP 18352983 A JP18352983 A JP 18352983A JP 2800820 B2 JP2800820 B2 JP 2800820B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Description
【発明の詳細な説明】
産業上の利用分野
この発明は広帯域ビデオ信号をＡ−Ｄ変換したのち所
定のフィルタ特性を得る場合のように、高いサンプリン
グ速度のデータ処理に使用して好適なフィルタ装置に関
する。 背景技術とその問題点 例えば、高解像化を指向するテレビシステムでは取扱
うビデオ信号の帯域も広いので、ビデオ信号をＡ−Ｄ変
換するサンプリング周波数も数10MHzというように非常
に高いサンプリング周波数に選定される。このため、こ
の種テレビシステムに使用されるFIRデジタルフィルタ
として、従来のTTLやCMOSによるデジタル論理回路を用
いて直列処理することは困難である。 高速デジタルフィルタを実現するには、TTLやCMOSに
よるデジタル論理回路を使用するならばデータの並列処
理するか、これらを使用しないときはECL構成で直列処
理するかのどちらかである。 前者は電力消費の面で好ましくないばかりか、ICファ
ミリーの充実度が低かったり、インピーダンスマッチン
グが必要になるなどの欠点があり、また後者では既存の
演算処理装置を用いて順次並列処理を行うため、制御信
号が複雑化するなどの欠点がある。さらに、後者の場合
には、低速動作の演算素子と高速動作の演算素子とが混
在するために、低速動作の演算素子を用いることに由来
する特徴（例えば、設計、論理シュミレーションの効率
化、ハードウェアの動作速度に基づく階層的管理など）
を十分生かすことができない。 発明の目的 そこで、この発明では既存のデジタルフィルタに使用
される低速の論理演算素子を使用しても高速処理が可能
な入力加算型のフィルタ装置を提案するものである。 発明の概要 本発明のフィルタ装置は、夫々サンプリング周波数ｋ
・fs（ｋは２以上の整数）のクロックで動作し、デジタ
ル入力信号を順次1/（ｋ・fs）時間遅延する、直列接続
された複数のレジスタと、各レジスタの段間及び入力出
力端から複数の信号が夫々供給され、サンプリング周波
数fsのクロックで動作し、デジタル入力信号に対して並
列な信号を複数出力する、複数のレジスタと、複数の並
列信号の内、互いに隣接するｋ個の並列信号が供給さ
れ、夫々並列信号に所定の係数を乗算してフィルタ処理
を行なう、各群が複数のフィルタから構成されるｋ個の
フィルタ群と、ｋ個のフィルタ群の各々を構成する複数
のフィルタの出力を、各々のｋ個のフィルタ群毎に加算
するｋ個の加算回路と、ｋ個の加算回路の出力を、ｋ・
fsの周波数で順次選択して出力信号を得る選択回路とを
有するものである。 かかる本発明によれば、夫々サンプリング周波数ｋ・
fs（ｋは２以上の整数）のクロックで動作する、直列接
続された複数のレジスタに、デジタル入力信号を供給し
て、順次1/（ｋ・fs）時間遅延させ、その直列接続され
た複数のレジスタの段間及び入力出力端からそれぞれ出
力された複数の信号を、サンプリング周波数fsのクロッ
クで動作する複数のレジスタに供給して、デジタル入力
信号に対して並列な信号を複数出力させ、その複数の並
列な信号の内、互いに隣接するｋ個の並列信号を、各群
が複数のフィルタから構成されるｋ個のフィルタ群に供
給して、夫々並列信号に所定の係数を乗算してフィルタ
処理を行わせ、ｋ個のフィルタ群の各々を構成する複数
のフィルタの出力を、各々のｋ個のフィルタ群毎に加算
するｋ個の加算回路に供給し、ｋ個の加算回路の出力
を、選択回路によって、ｋ・fsの周波数で順次選択して
出力信号を得る。 実施例 続いて、この発明の一例を第１図以下を参照して説明
する。 第１図は従来から知られているＮタップ構成の入力加
算型FIRデジタルフィルタ（この発明のフィルタ装置に
対応する）（10）の一例で、入力端子（１）にはデジタ
ル入力信号SIが供給され、出力端子（２）には所定のク
ロックレートで演算処理されたデジタル出力信号SOが得
られる。 入力信号SIはＮ個の乗算器（30）〜（3N-1）に並列的
に供給されて夫々の定数A0〜AN-1との乗算が行われたの
ち、対応する加算器（40）〜（4N-2）に供給される。加
算器（40）〜（4N-2）は直列接続されると共に、乗算器
（30）の出力段及び加算器と加算器との間には、クロッ
ク周波数によって定まる単位周期を遅延時間に選定され
た（Ｎ−２）個の単位遅延素子（レジスタ）（50）〜
（5N-2）が接続される。 このデジタルフィルタ装置（10）において、入力時系
列をＸ（lT）（ｌは整数、Ｔ＝1/fS、テレビシステムに
利用するときには、fSは例えばサブキャリア周波数（3.
58MHz））、出力時系列をＹ（lT）とすれば、入出力の
時系列関係は（１）式のようになる。 （１）式は入出力の時系列がともにfSをクロック周波
数とする場合の関係式であって、もしこのデジタルフィ
ルタ（10）が高速演算処理が可能で、kfS（例えば、ｋ
＝４）でサンプリングされた入力時系列を取扱うことが
できるものとすれば、1/kfS＝ｔとすると、単位遅延素
子（50）〜（5N-2）の遅延量はｔに選定されると共に、
（１）式は（２）式のようになる。 現在の技術では、このように高速でサンプリングされ
た入力時系列を取扱うことができないので、この発明で
は以下のように構成して（２）式で示される入出力の時
系列関係を満たすフィルタ装置を実現する。 説明の便宜上、Ｎ＝16で、ｋ＝４に選んだときのこの
発明に係るフィルタ装置（10）の具体例について、まず
第２図を参照して説明する。 まず、入力端子（１）には、（2k−２）個、従って６
個のkfS＝4fSをサンプリング周波数とするレジスタ（11
0）〜（115）が直列に接続されて入力信号SIのデータが
並列データに変換される。そして、これらレジスタ（11
0）〜（115）の段間、初段レジスタ（110）の入力段及
び終段レジスタ（115）の出力段には、2k−１＝７個のf
Sをクロック周波数とするレジスタ（120）〜（126）が
接続されて、kfSの並列データがfSが並列データS0〜S-6
（Ｓのサフィックスに付けられた“−”はS0に対して遅
延していることを示す）に変換される。 このように、レジスタ（110）〜（115）及び（120）
〜（126）を使用して、kfS系の入力データがfS系の並列
データ群に変換される。 並列データ群はｋ＝４個のデジタルフィルタ群（1
30）〜（133）に供給されて演算処理される。デジタル
フィルタ群（130）〜（133）は夫々さらにｋ＝４個のデ
ジタルフィルタF0〜F3で構成される。このため、デジタ
ルフィルタの総数はk2＝16個必要となる。 ただし、デジタルフィルタ群（130）〜（133）の各デ
ジタルフィルタF0〜F3のタップ数ｎは、N/k＝４でよ
く、フィルタの次数はｋ＝４個おきの次数に選定され
る。従って、デジタルフィルタF0はｋ＝４個の乗算器
（30），（34），（38）及び（312）が使用され（第３
図Ａ）、次のデジタルフィルタF1は同図Ｂのような次数
に選定される。他のデジタルフィルタF2,F3についても
同様な関係をもって構成されるのでその詳細説明は省略
する。 そして、第１のデジタルフィルタ群（130）には2k−
１＝７個の並列データのうち終段レジスタ（126）に得
られる並列データS-6を基準にしてｋ＝４個の並列デー
タS-6〜S-3が供給される。第２のデジタルフィルタ群
（131）には、終段より１つ前のレジスタ（125）に得ら
れる並列データS-5を基準にして、ｋ＝４個の並列デー
タS-5〜S-2が対応するデジタルフィルタF0〜F3に供給さ
れる。 このように、ｋ＝４個の並列データを単位として、か
つ１つづつ並列データの取出し 方をづらせば、第４のデジタルフィルタ群（133）には
並列データS-3〜S0が夫々対応するデジタルフィルタF0
〜F3に供給されることになるから、ｋ＝４個を１群とす
るｋ＝４個の群の並列データが、ｋ＝４個のデジタルフ
ィルタF0〜F3で構成されたｋ＝４個のデジタルフィルタ
群（130）〜（133）に夫々供給されて演算処理される。 演算処理のクロック周波数はfSである。fSはkfSに比
べて低速であるから、低速処理を可能にするため１つの
デジタルフィルタ群をｋ＝４倍のデジタルフィルタF0〜
F3で構成したものである。 デジタルフィルタ群（130）〜（133）を構成する夫
々、ｋ＝４個のデジタルフィルタF0〜F3より得られるk2
＝16個の出力Tij（ｉはデジタルフィルタ群の個数で、
ｉ＝0,1,2,3、ｊはその１群に含まれるデジタルフィル
タの個数で、ｊ＝0,1,2,3）は、夫々の群の内で加算さ
れる。図はｋ−１＝３個の２入力加算器（14）を使用し
た場合で、図では更に各２入力加算器（14）の前段にfS
をサンプリング周波数とするレジスタ（17）が設けられ
ている。２入力加算器の代りに４入力加算器を使用して
もよい。 夫々のデジタルフィルタ群（130）〜（133）から得ら
れるｋ＝４個の加算出力U0〜U3は、kfS＝4fSをスイッチ
ング周波数とするセレクタ（マルチプレクサ）（20）に
供給されて、1/kfSを周期として夫々の加算出力U0〜U3
が順次スイッチングされる。その結果、出力端子（２）
にはkfS＝4fSを時系列とする出力信号SOが得られる。 ここで、この構成における入出力の時系列，の関
係は（３）式に示すようになる。 一方、（２）式において、Ｎ＝nk＝4nであるから、
（２），（４）式より、第２図のように構成した場合に
は、4fSの時系列データが得られると共に、第１図の場
合に比しｄだけ時系列データが遅れて得られる。 しかし、fS系のデジタルフィルタでも、ｄ′＝Nt/2相
当の遅れが生ずることから、ｄなる遅れは実用上支障を
来たすほどのものではなく、無視できる。 上述の実施例では、ｋ＝4,N＝16について説明した
が、k,Nの値には限定されることがない。kfS,Nタップに
拡張した場合について次に説明する。 入力信号SI,即ち（lt）を（2k−１）個の並列デー
タに変換する処理をまず第４図を参照して説明する。こ
のデータ変換において、Ｐ番目より出力される並列デー
タS-Pは、 S-P（mT）＝Ｓ′-P（mkt−ｔ） （５） Ｓ′-P（mkt−ｔ）＝（mkt−ｔ−pt） （６） ∴S-P（mT）＝（mkt−ｔ−pt） （７） ここにＰ＝0,1,2,…2k−２ （７）式に示される並列データS-Pはタップ数がｎ
で、k2のデジタルフィルタF0〜Fk-1に供給されて（第５
図参照）、これらよりk2個の演算処理された出力T00〜T
k-1,k-1が得られる。 出力Tij（０≦i,j≦ｋ−１、i,jは整数）は次式で与
えられる。 更に、これらのフィルタブロックの出力のうちｋ個づ
つの和を次の様にして求める（第６図参照）。 ここで、〔 〕はガウス関数で、〔Ｘ〕はＸを切り上
げた自然数である。 〔Log2 k＋１〕Ｔで示される項は、ｋ個の信号を２進
木状に加算する場合に、クロック周波数1/Tで１組の加
算ごとにレジスタを入れてパイプライン処理した時の遅
延時間であり、第１図のようなフィルタを構成する場合
の加算器と同等のものを用いると仮定すればよい。 （８）式を（９）式に代入すると共に、（７）式を考
慮すれば、 ここで、Ｐ＝qk＋ｊとし、 に代えると、（10）式は 次に第７図のセレクタ（20）で、第８図Ｅに示すよう
に、Ui（mT）を順次、ｔ（＝1/kfs）の周期で切替えれ
ば、次式が得られる。 （mkt＋it）＝Ui（mt） …（13） 従って、（12），（13）式より mk＋ｉ＝ｌとおけば、 （15）式は、Ｎ＝nkタップでkfSをクロック周波数と
するデジタルフィルタの入出力における時系列の関係を
示すものであって、これは、ｄを除けば（２）式と同一
となるから、上記構成でkfSをクロックとするデジタル
フィルタを構成できるものである。 なお、上述の説明においては、簡単化のため、タップ
数Ｎを、Ｎ＝knとしたが、Ｎがｋの倍数以外の場合は、
ｋの倍数より不足するタップ数に相当する乗算器の入力
を０として、Ｎ＝knと同様にフィルタを構成するか、或
いは、入力を０にするべき乗算器は取り去り、その直後
の加算器を取り去り前後を接続すればよい。Ｎがｋの倍
数以外のときは、フィルタの遅延量は、ＮがＮより大き
いｋの倍数であるものとして計算すればよい。 ところで、上述の実施例においては、kfS＝4fS系の入
力出力SIをfS系の並列データに変換する場合、レジスタ
（11i）を（2k−２）個使用したが、ｋ個使用しても後
段のレジスタ（12i）の接続関係を第９図に示すように
定めれば同様の変換処理を達成できる。 また、ｋ＝４でも、タップ数Ｎが24の場合には、デジ
タルフィルタF0〜F3として、乗算器は６個、加算器は５
個、単位遅延素子は５個使用して構成すればよい。 発明の効果 以上説明したように、この発明によれば一部に高速演
算素子を使用するだけで、大部分の論理演算を行なう入
力加算型のデジタルフィルタは既存の低速演算素子を使
用して高速動作のフィルタ装置を構成することができ
る。そして、この発明では低速で動作するデジタルフィ
ルタの大部分を同一の制御クロック信号で同期動作させ
ることができるから、制御信号の簡略化を図ることがで
きると共に、これらの部分を１ブロック化することがで
きる。そのため、このブロックをモジュール化、或いは
LSI化すれば、様々な動作速度をもつFIRデジタルフィル
タに対して汎用部分として活用することができる。 また、このようにブロック化できることは、低速動作
の演算素子と高速動作の演算素子とを分離できるため
に、低速動作の演算素子を用いることに由来する特徴
（例えば、設計、論理シュミレーションの効率化、ハー
ドウェアの動作速度に基づく階層的管理など）を十分生
かすことができる。
定のフィルタ特性を得る場合のように、高いサンプリン
グ速度のデータ処理に使用して好適なフィルタ装置に関
する。 背景技術とその問題点 例えば、高解像化を指向するテレビシステムでは取扱
うビデオ信号の帯域も広いので、ビデオ信号をＡ−Ｄ変
換するサンプリング周波数も数10MHzというように非常
に高いサンプリング周波数に選定される。このため、こ
の種テレビシステムに使用されるFIRデジタルフィルタ
として、従来のTTLやCMOSによるデジタル論理回路を用
いて直列処理することは困難である。 高速デジタルフィルタを実現するには、TTLやCMOSに
よるデジタル論理回路を使用するならばデータの並列処
理するか、これらを使用しないときはECL構成で直列処
理するかのどちらかである。 前者は電力消費の面で好ましくないばかりか、ICファ
ミリーの充実度が低かったり、インピーダンスマッチン
グが必要になるなどの欠点があり、また後者では既存の
演算処理装置を用いて順次並列処理を行うため、制御信
号が複雑化するなどの欠点がある。さらに、後者の場合
には、低速動作の演算素子と高速動作の演算素子とが混
在するために、低速動作の演算素子を用いることに由来
する特徴（例えば、設計、論理シュミレーションの効率
化、ハードウェアの動作速度に基づく階層的管理など）
を十分生かすことができない。 発明の目的 そこで、この発明では既存のデジタルフィルタに使用
される低速の論理演算素子を使用しても高速処理が可能
な入力加算型のフィルタ装置を提案するものである。 発明の概要 本発明のフィルタ装置は、夫々サンプリング周波数ｋ
・fs（ｋは２以上の整数）のクロックで動作し、デジタ
ル入力信号を順次1/（ｋ・fs）時間遅延する、直列接続
された複数のレジスタと、各レジスタの段間及び入力出
力端から複数の信号が夫々供給され、サンプリング周波
数fsのクロックで動作し、デジタル入力信号に対して並
列な信号を複数出力する、複数のレジスタと、複数の並
列信号の内、互いに隣接するｋ個の並列信号が供給さ
れ、夫々並列信号に所定の係数を乗算してフィルタ処理
を行なう、各群が複数のフィルタから構成されるｋ個の
フィルタ群と、ｋ個のフィルタ群の各々を構成する複数
のフィルタの出力を、各々のｋ個のフィルタ群毎に加算
するｋ個の加算回路と、ｋ個の加算回路の出力を、ｋ・
fsの周波数で順次選択して出力信号を得る選択回路とを
有するものである。 かかる本発明によれば、夫々サンプリング周波数ｋ・
fs（ｋは２以上の整数）のクロックで動作する、直列接
続された複数のレジスタに、デジタル入力信号を供給し
て、順次1/（ｋ・fs）時間遅延させ、その直列接続され
た複数のレジスタの段間及び入力出力端からそれぞれ出
力された複数の信号を、サンプリング周波数fsのクロッ
クで動作する複数のレジスタに供給して、デジタル入力
信号に対して並列な信号を複数出力させ、その複数の並
列な信号の内、互いに隣接するｋ個の並列信号を、各群
が複数のフィルタから構成されるｋ個のフィルタ群に供
給して、夫々並列信号に所定の係数を乗算してフィルタ
処理を行わせ、ｋ個のフィルタ群の各々を構成する複数
のフィルタの出力を、各々のｋ個のフィルタ群毎に加算
するｋ個の加算回路に供給し、ｋ個の加算回路の出力
を、選択回路によって、ｋ・fsの周波数で順次選択して
出力信号を得る。 実施例 続いて、この発明の一例を第１図以下を参照して説明
する。 第１図は従来から知られているＮタップ構成の入力加
算型FIRデジタルフィルタ（この発明のフィルタ装置に
対応する）（10）の一例で、入力端子（１）にはデジタ
ル入力信号SIが供給され、出力端子（２）には所定のク
ロックレートで演算処理されたデジタル出力信号SOが得
られる。 入力信号SIはＮ個の乗算器（30）〜（3N-1）に並列的
に供給されて夫々の定数A0〜AN-1との乗算が行われたの
ち、対応する加算器（40）〜（4N-2）に供給される。加
算器（40）〜（4N-2）は直列接続されると共に、乗算器
（30）の出力段及び加算器と加算器との間には、クロッ
ク周波数によって定まる単位周期を遅延時間に選定され
た（Ｎ−２）個の単位遅延素子（レジスタ）（50）〜
（5N-2）が接続される。 このデジタルフィルタ装置（10）において、入力時系
列をＸ（lT）（ｌは整数、Ｔ＝1/fS、テレビシステムに
利用するときには、fSは例えばサブキャリア周波数（3.
58MHz））、出力時系列をＹ（lT）とすれば、入出力の
時系列関係は（１）式のようになる。 （１）式は入出力の時系列がともにfSをクロック周波
数とする場合の関係式であって、もしこのデジタルフィ
ルタ（10）が高速演算処理が可能で、kfS（例えば、ｋ
＝４）でサンプリングされた入力時系列を取扱うことが
できるものとすれば、1/kfS＝ｔとすると、単位遅延素
子（50）〜（5N-2）の遅延量はｔに選定されると共に、
（１）式は（２）式のようになる。 現在の技術では、このように高速でサンプリングされ
た入力時系列を取扱うことができないので、この発明で
は以下のように構成して（２）式で示される入出力の時
系列関係を満たすフィルタ装置を実現する。 説明の便宜上、Ｎ＝16で、ｋ＝４に選んだときのこの
発明に係るフィルタ装置（10）の具体例について、まず
第２図を参照して説明する。 まず、入力端子（１）には、（2k−２）個、従って６
個のkfS＝4fSをサンプリング周波数とするレジスタ（11
0）〜（115）が直列に接続されて入力信号SIのデータが
並列データに変換される。そして、これらレジスタ（11
0）〜（115）の段間、初段レジスタ（110）の入力段及
び終段レジスタ（115）の出力段には、2k−１＝７個のf
Sをクロック周波数とするレジスタ（120）〜（126）が
接続されて、kfSの並列データがfSが並列データS0〜S-6
（Ｓのサフィックスに付けられた“−”はS0に対して遅
延していることを示す）に変換される。 このように、レジスタ（110）〜（115）及び（120）
〜（126）を使用して、kfS系の入力データがfS系の並列
データ群に変換される。 並列データ群はｋ＝４個のデジタルフィルタ群（1
30）〜（133）に供給されて演算処理される。デジタル
フィルタ群（130）〜（133）は夫々さらにｋ＝４個のデ
ジタルフィルタF0〜F3で構成される。このため、デジタ
ルフィルタの総数はk2＝16個必要となる。 ただし、デジタルフィルタ群（130）〜（133）の各デ
ジタルフィルタF0〜F3のタップ数ｎは、N/k＝４でよ
く、フィルタの次数はｋ＝４個おきの次数に選定され
る。従って、デジタルフィルタF0はｋ＝４個の乗算器
（30），（34），（38）及び（312）が使用され（第３
図Ａ）、次のデジタルフィルタF1は同図Ｂのような次数
に選定される。他のデジタルフィルタF2,F3についても
同様な関係をもって構成されるのでその詳細説明は省略
する。 そして、第１のデジタルフィルタ群（130）には2k−
１＝７個の並列データのうち終段レジスタ（126）に得
られる並列データS-6を基準にしてｋ＝４個の並列デー
タS-6〜S-3が供給される。第２のデジタルフィルタ群
（131）には、終段より１つ前のレジスタ（125）に得ら
れる並列データS-5を基準にして、ｋ＝４個の並列デー
タS-5〜S-2が対応するデジタルフィルタF0〜F3に供給さ
れる。 このように、ｋ＝４個の並列データを単位として、か
つ１つづつ並列データの取出し 方をづらせば、第４のデジタルフィルタ群（133）には
並列データS-3〜S0が夫々対応するデジタルフィルタF0
〜F3に供給されることになるから、ｋ＝４個を１群とす
るｋ＝４個の群の並列データが、ｋ＝４個のデジタルフ
ィルタF0〜F3で構成されたｋ＝４個のデジタルフィルタ
群（130）〜（133）に夫々供給されて演算処理される。 演算処理のクロック周波数はfSである。fSはkfSに比
べて低速であるから、低速処理を可能にするため１つの
デジタルフィルタ群をｋ＝４倍のデジタルフィルタF0〜
F3で構成したものである。 デジタルフィルタ群（130）〜（133）を構成する夫
々、ｋ＝４個のデジタルフィルタF0〜F3より得られるk2
＝16個の出力Tij（ｉはデジタルフィルタ群の個数で、
ｉ＝0,1,2,3、ｊはその１群に含まれるデジタルフィル
タの個数で、ｊ＝0,1,2,3）は、夫々の群の内で加算さ
れる。図はｋ−１＝３個の２入力加算器（14）を使用し
た場合で、図では更に各２入力加算器（14）の前段にfS
をサンプリング周波数とするレジスタ（17）が設けられ
ている。２入力加算器の代りに４入力加算器を使用して
もよい。 夫々のデジタルフィルタ群（130）〜（133）から得ら
れるｋ＝４個の加算出力U0〜U3は、kfS＝4fSをスイッチ
ング周波数とするセレクタ（マルチプレクサ）（20）に
供給されて、1/kfSを周期として夫々の加算出力U0〜U3
が順次スイッチングされる。その結果、出力端子（２）
にはkfS＝4fSを時系列とする出力信号SOが得られる。 ここで、この構成における入出力の時系列，の関
係は（３）式に示すようになる。 一方、（２）式において、Ｎ＝nk＝4nであるから、
（２），（４）式より、第２図のように構成した場合に
は、4fSの時系列データが得られると共に、第１図の場
合に比しｄだけ時系列データが遅れて得られる。 しかし、fS系のデジタルフィルタでも、ｄ′＝Nt/2相
当の遅れが生ずることから、ｄなる遅れは実用上支障を
来たすほどのものではなく、無視できる。 上述の実施例では、ｋ＝4,N＝16について説明した
が、k,Nの値には限定されることがない。kfS,Nタップに
拡張した場合について次に説明する。 入力信号SI,即ち（lt）を（2k−１）個の並列デー
タに変換する処理をまず第４図を参照して説明する。こ
のデータ変換において、Ｐ番目より出力される並列デー
タS-Pは、 S-P（mT）＝Ｓ′-P（mkt−ｔ） （５） Ｓ′-P（mkt−ｔ）＝（mkt−ｔ−pt） （６） ∴S-P（mT）＝（mkt−ｔ−pt） （７） ここにＰ＝0,1,2,…2k−２ （７）式に示される並列データS-Pはタップ数がｎ
で、k2のデジタルフィルタF0〜Fk-1に供給されて（第５
図参照）、これらよりk2個の演算処理された出力T00〜T
k-1,k-1が得られる。 出力Tij（０≦i,j≦ｋ−１、i,jは整数）は次式で与
えられる。 更に、これらのフィルタブロックの出力のうちｋ個づ
つの和を次の様にして求める（第６図参照）。 ここで、〔 〕はガウス関数で、〔Ｘ〕はＸを切り上
げた自然数である。 〔Log2 k＋１〕Ｔで示される項は、ｋ個の信号を２進
木状に加算する場合に、クロック周波数1/Tで１組の加
算ごとにレジスタを入れてパイプライン処理した時の遅
延時間であり、第１図のようなフィルタを構成する場合
の加算器と同等のものを用いると仮定すればよい。 （８）式を（９）式に代入すると共に、（７）式を考
慮すれば、 ここで、Ｐ＝qk＋ｊとし、 に代えると、（10）式は 次に第７図のセレクタ（20）で、第８図Ｅに示すよう
に、Ui（mT）を順次、ｔ（＝1/kfs）の周期で切替えれ
ば、次式が得られる。 （mkt＋it）＝Ui（mt） …（13） 従って、（12），（13）式より mk＋ｉ＝ｌとおけば、 （15）式は、Ｎ＝nkタップでkfSをクロック周波数と
するデジタルフィルタの入出力における時系列の関係を
示すものであって、これは、ｄを除けば（２）式と同一
となるから、上記構成でkfSをクロックとするデジタル
フィルタを構成できるものである。 なお、上述の説明においては、簡単化のため、タップ
数Ｎを、Ｎ＝knとしたが、Ｎがｋの倍数以外の場合は、
ｋの倍数より不足するタップ数に相当する乗算器の入力
を０として、Ｎ＝knと同様にフィルタを構成するか、或
いは、入力を０にするべき乗算器は取り去り、その直後
の加算器を取り去り前後を接続すればよい。Ｎがｋの倍
数以外のときは、フィルタの遅延量は、ＮがＮより大き
いｋの倍数であるものとして計算すればよい。 ところで、上述の実施例においては、kfS＝4fS系の入
力出力SIをfS系の並列データに変換する場合、レジスタ
（11i）を（2k−２）個使用したが、ｋ個使用しても後
段のレジスタ（12i）の接続関係を第９図に示すように
定めれば同様の変換処理を達成できる。 また、ｋ＝４でも、タップ数Ｎが24の場合には、デジ
タルフィルタF0〜F3として、乗算器は６個、加算器は５
個、単位遅延素子は５個使用して構成すればよい。 発明の効果 以上説明したように、この発明によれば一部に高速演
算素子を使用するだけで、大部分の論理演算を行なう入
力加算型のデジタルフィルタは既存の低速演算素子を使
用して高速動作のフィルタ装置を構成することができ
る。そして、この発明では低速で動作するデジタルフィ
ルタの大部分を同一の制御クロック信号で同期動作させ
ることができるから、制御信号の簡略化を図ることがで
きると共に、これらの部分を１ブロック化することがで
きる。そのため、このブロックをモジュール化、或いは
LSI化すれば、様々な動作速度をもつFIRデジタルフィル
タに対して汎用部分として活用することができる。 また、このようにブロック化できることは、低速動作
の演算素子と高速動作の演算素子とを分離できるため
に、低速動作の演算素子を用いることに由来する特徴
（例えば、設計、論理シュミレーションの効率化、ハー
ドウェアの動作速度に基づく階層的管理など）を十分生
かすことができる。
【図面の簡単な説明】
第１図は従来のフィルタ装置の説明に供するFIRデジタ
ルフィルタの接続図、第２図はこの発明に係るフィルタ
装置の一例を示す接続図、第３図はこのフィルタ装置に
使用される入力加算型のデジタルフィルタの一例を示す
接続図、第４図〜第８図はフィルタ装置をkfSで動作さ
せる場合の説明に供する図、第９図は並列データ形成手
段の他の例を示す接続図である。 （10）はフィルタ装置、（11i），（12i），（24i）〜
（31i）はレジスタ、（13i）はデジタルフィルタ群、F
i,Fi′はデジタルフィルタ、（20）はセレクタである。
ルフィルタの接続図、第２図はこの発明に係るフィルタ
装置の一例を示す接続図、第３図はこのフィルタ装置に
使用される入力加算型のデジタルフィルタの一例を示す
接続図、第４図〜第８図はフィルタ装置をkfSで動作さ
せる場合の説明に供する図、第９図は並列データ形成手
段の他の例を示す接続図である。 （10）はフィルタ装置、（11i），（12i），（24i）〜
（31i）はレジスタ、（13i）はデジタルフィルタ群、F
i,Fi′はデジタルフィルタ、（20）はセレクタである。
Claims (1)
- (57)【特許請求の範囲】 １．夫々サンプリング周波数ｋ・fs（ｋは２以上の整
数）のクロックで動作し、デジタル入力信号を順次1/
（ｋ・fs）時間遅延する、直列接続された複数のレジス
タと、 前記各レジスタの段間及び入力出力端から複数の信号が
夫々供給され、サンプリング周波数fsのクロックで動作
し、前記デジタル入力信号に対して並列な信号を複数出
力する、複数のレジスタと、 前記複数の並列信号の内、互いに隣接するｋ個の並列信
号が供給され、夫々並列信号に所定の係数を乗算してフ
ィルタ処理を行なう、各群が複数のフィルタから構成さ
れるｋ個のフィルタ群と、 前記ｋ個のフィルタ群の各々を構成する複数のフィルタ
の出力を、各々の前記ｋ個のフィルタ群毎に加算するｋ
個の加算回路と、 前記ｋ個の加算回路の出力を、ｋ・fsの周波数で順次選
択して出力信号を得る選択回路とを有することを特徴と
するフィルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183529A JP2800820B2 (ja) | 1983-09-30 | 1983-09-30 | フイルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183529A JP2800820B2 (ja) | 1983-09-30 | 1983-09-30 | フイルタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6075117A JPS6075117A (ja) | 1985-04-27 |
| JP2800820B2 true JP2800820B2 (ja) | 1998-09-21 |
Family
ID=16137427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183529A Expired - Lifetime JP2800820B2 (ja) | 1983-09-30 | 1983-09-30 | フイルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800820B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526990B2 (ja) * | 1988-05-20 | 1996-08-21 | 日本電気株式会社 | 非巡回形ダウンサンプリングフィルタ |
| JP2527019B2 (ja) * | 1988-12-23 | 1996-08-21 | 日本電気株式会社 | 非巡回形補間フィルタ |
| CN1227881C (zh) | 1999-10-04 | 2005-11-16 | 日本电气株式会社 | 处理数字信号的解调器和并行fir滤波器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5377438A (en) * | 1976-12-21 | 1978-07-08 | Fujitsu Ltd | Digital filter |
-
1983
- 1983-09-30 JP JP58183529A patent/JP2800820B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6075117A (ja) | 1985-04-27 |
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