JPH07112146B2 - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH07112146B2 JPH07112146B2 JP58192164A JP19216483A JPH07112146B2 JP H07112146 B2 JPH07112146 B2 JP H07112146B2 JP 58192164 A JP58192164 A JP 58192164A JP 19216483 A JP19216483 A JP 19216483A JP H07112146 B2 JPH07112146 B2 JP H07112146B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- supplied
- selection
- circuit
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0009—Time-delay networks
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えばデイジタルビデオ信号の処理に適用
される可変遅延回路に関する。
される可変遅延回路に関する。
「背景技術とその問題点」 デイジタルのNTSCコンポジツトカラービデオ信号をY/C
分離する場合、色分離フイルタにより搬送色信号を分離
し、コンポジツトカラービデオ信号から搬送色信号を減
算することにより輝度信号を得るようになされる。色分
離フイルタは、１次元の簡単なバンドパスフイルタを用
いた場合でも、10段〜20段の遅延素子に相当する遅延量
を持つことになるので、この遅延量と等しい遅延回路を
必要とする。
分離する場合、色分離フイルタにより搬送色信号を分離
し、コンポジツトカラービデオ信号から搬送色信号を減
算することにより輝度信号を得るようになされる。色分
離フイルタは、１次元の簡単なバンドパスフイルタを用
いた場合でも、10段〜20段の遅延素子に相当する遅延量
を持つことになるので、この遅延量と等しい遅延回路を
必要とする。
このY/C分離の他に広く遅延回路がデイジタル信号処理
において用いられる。汎用性のある遅延回路とするため
に、遅延量を制御信号により設定できる可変遅延回路の
構成が好ましい。第１図は、従来の可変遅延回路の一例
を示す。ｎ段のレジスタR1,R2,R3,……,Rn-1,Rnが直列
接続されたシフトレジスタ１に入力データが供給され、
これらのレジスタの段間及びレジスタRnの出力から夫々
取り出されたｎビツトがセレクタ２に供給される。シフ
トレジスタ１は、入力データと同期したクロックにより
シフト動作を行なうもので、セレクタ２は、ｎビツトか
ら１ビツトを選択して出力するものである。セレクタ２
がどのビツトを選択するかがデコーダ３の出力によつて
制御される。したがつて、デコーダ３に供給される選択
信号によつて遅延量を希望するものにできる。
において用いられる。汎用性のある遅延回路とするため
に、遅延量を制御信号により設定できる可変遅延回路の
構成が好ましい。第１図は、従来の可変遅延回路の一例
を示す。ｎ段のレジスタR1,R2,R3,……,Rn-1,Rnが直列
接続されたシフトレジスタ１に入力データが供給され、
これらのレジスタの段間及びレジスタRnの出力から夫々
取り出されたｎビツトがセレクタ２に供給される。シフ
トレジスタ１は、入力データと同期したクロックにより
シフト動作を行なうもので、セレクタ２は、ｎビツトか
ら１ビツトを選択して出力するものである。セレクタ２
がどのビツトを選択するかがデコーダ３の出力によつて
制御される。したがつて、デコーダ３に供給される選択
信号によつて遅延量を希望するものにできる。
この従来の可変遅延回路は、段数ｎが大きくなるにした
がつてセレクタ２及びデコーダ３における伝播遅延が大
きくなると共に、セレクタ２の構成が複雑となる問題点
があつた。したがつて、サンプリング周期が90nsecのよ
うに短いデイジタルビデオ信号の場合には、各クロツク
ごとに所望の信号を安定な状態で得ることができなかつ
た。
がつてセレクタ２及びデコーダ３における伝播遅延が大
きくなると共に、セレクタ２の構成が複雑となる問題点
があつた。したがつて、サンプリング周期が90nsecのよ
うに短いデイジタルビデオ信号の場合には、各クロツク
ごとに所望の信号を安定な状態で得ることができなかつ
た。
「発明の目的」 したがつて、この発明の目的は、デイジタルビデオ信号
のような高速のデイジタル信号の場合でも、安定に出力
を取り出すことができると共に、各クロツクごとに出力
信号の入力信号に対する遅延量を変えることができる可
変遅延回路を提供することにある。
のような高速のデイジタル信号の場合でも、安定に出力
を取り出すことができると共に、各クロツクごとに出力
信号の入力信号に対する遅延量を変えることができる可
変遅延回路を提供することにある。
「発明の概要」 この発明は、デイジタル入力信号が供給され、単位遅延
段が複数段直列に接続されたシフトレジスタと、選択信
号の下位ビット及び上位ビットが夫々供給される第１及
び第２のデコーダからなる選択信号形成回路と、シフト
レジスタから取り出された複数の遅延時間の異なる出力
信号から選択信号形成回路よりの選択信号に応じて一つ
の信号を選択する信号選択回路とを有する可変遅延回路
である。
段が複数段直列に接続されたシフトレジスタと、選択信
号の下位ビット及び上位ビットが夫々供給される第１及
び第２のデコーダからなる選択信号形成回路と、シフト
レジスタから取り出された複数の遅延時間の異なる出力
信号から選択信号形成回路よりの選択信号に応じて一つ
の信号を選択する信号選択回路とを有する可変遅延回路
である。
この発明は、信号選択回路を複数個の第１の単位選択回
路と第２の単位選択回路とに分割する。第１の単位選択
回路の夫々は、シフトレジスタの複数の出力信号のうち
一部の出力信号が入力され、このうちの一つの信号を選
択するものである。第２の単位選択回路は、Ｎ個の第１
の単位選択回路の出力が供給され、このうちの一つの信
号を選択するものである。少なくとも第２の単位選択回
路の入出力線に信号をその１クロック周期の時間遅延す
る遅延回路が挿入されることによりパイプライン処理が
施される。更に、選択信号は１クロツク周期毎に変化し
得るようにするために、選択信号形成回路の第１及び第
２のデコーダの出力側に遅延回路が挿入される。
路と第２の単位選択回路とに分割する。第１の単位選択
回路の夫々は、シフトレジスタの複数の出力信号のうち
一部の出力信号が入力され、このうちの一つの信号を選
択するものである。第２の単位選択回路は、Ｎ個の第１
の単位選択回路の出力が供給され、このうちの一つの信
号を選択するものである。少なくとも第２の単位選択回
路の入出力線に信号をその１クロック周期の時間遅延す
る遅延回路が挿入されることによりパイプライン処理が
施される。更に、選択信号は１クロツク周期毎に変化し
得るようにするために、選択信号形成回路の第１及び第
２のデコーダの出力側に遅延回路が挿入される。
「実施例」 以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、第２図に示すように、16段のレ
ジスタR1,R2,……R15,R16で構成され、図示せずも、入
力データのサンプリングクロツクと同期したシフトパル
スが供給されるシフトレジスタ11と、破線で囲んで示す
セレクタブロツク12と、破線で囲んで示すデコーダブロ
ツク13とからなるものである。
する。この一実施例は、第２図に示すように、16段のレ
ジスタR1,R2,……R15,R16で構成され、図示せずも、入
力データのサンプリングクロツクと同期したシフトパル
スが供給されるシフトレジスタ11と、破線で囲んで示す
セレクタブロツク12と、破線で囲んで示すデコーダブロ
ツク13とからなるものである。
シフトレジスタ11に直列の入力データが供給され、レジ
スタR1〜R16の段間及びレジスタR16の出力側から16個の
出力信号が取り出される。この16個の出力信号の４個ず
つの出力信号がセレクタブロツク12のセレクタ21,22,2
3,24に供給される。つまり、レジスタR1〜R5の直列接続
の段間から取り出された４個の出力信号がセレクタ21に
供給され、レジスタR5〜R6の直列接続の段間から取り出
された４個の出力信号がセレクタ22に供給され、レジス
タR9〜R13の直列接続の段間から取り出された４個の出
力信号がセレクタ23に供給され、レジスタR13〜R16の直
列接続の段間から取り出された４個の出力信号がセレク
タ24に供給される。この一実施例は、（Ｎ＝４）（Ｍ＝
４）の構成である。データ幅は、この一実施例では、説
明の簡単のため１ビツトとしているが、データ幅が複数
のビツトの場合には、ビツト数と等しい数のシフトレジ
スタ11及びセレクタブロツク12を並列に設ければ良い。
スタR1〜R16の段間及びレジスタR16の出力側から16個の
出力信号が取り出される。この16個の出力信号の４個ず
つの出力信号がセレクタブロツク12のセレクタ21,22,2
3,24に供給される。つまり、レジスタR1〜R5の直列接続
の段間から取り出された４個の出力信号がセレクタ21に
供給され、レジスタR5〜R6の直列接続の段間から取り出
された４個の出力信号がセレクタ22に供給され、レジス
タR9〜R13の直列接続の段間から取り出された４個の出
力信号がセレクタ23に供給され、レジスタR13〜R16の直
列接続の段間から取り出された４個の出力信号がセレク
タ24に供給される。この一実施例は、（Ｎ＝４）（Ｍ＝
４）の構成である。データ幅は、この一実施例では、説
明の簡単のため１ビツトとしているが、データ幅が複数
のビツトの場合には、ビツト数と等しい数のシフトレジ
スタ11及びセレクタブロツク12を並列に設ければ良い。
セレクタ21,22,23,24は、夫々４個の入力のうち１個を
選択して出力するものである。これらのセレクタ21〜24
の出力がレジスタR21,R22,R23,R24に供給される。これ
らのレジスタR21〜R24の夫々の出力がセレクタ25に供給
される。このセレクタ25は、４個の入力のうちの１個を
選択して出力するもので、セレクタ25の出力がレジスタ
R25に供給される。このレジスタR25から入力に対して所
定のクロツク周期の遅延を有する出力データが取り出さ
れる。
選択して出力するものである。これらのセレクタ21〜24
の出力がレジスタR21,R22,R23,R24に供給される。これ
らのレジスタR21〜R24の夫々の出力がセレクタ25に供給
される。このセレクタ25は、４個の入力のうちの１個を
選択して出力するもので、セレクタ25の出力がレジスタ
R25に供給される。このレジスタR25から入力に対して所
定のクロツク周期の遅延を有する出力データが取り出さ
れる。
デコーダブロツク13には、４ビツトの選択信号が供給さ
れ、そのうちの下位２ビツトS1,S2がレジスタ31を介し
てデコーダ32に供給され、４ビツトの選択信号P1〜P4に
変換される。この選択信号P1〜P4がレジスタ33に供給さ
れる。選択信号の上位２ビツトS3,S4がレジスタ34を介
してデコーダ35に供給され、４ビツトの選択信号Q1〜Q4
に変換される。このデコーダ35の出力がレジスタ36を介
してレジスタ37に供給される。レジスタ33からの選択信
号P1〜P4によつて、セレクタ21,22,23,24が制御され、
レジスタ37からの選択信号Q1〜Q4によつて、セレクタ25
が制御される。
れ、そのうちの下位２ビツトS1,S2がレジスタ31を介し
てデコーダ32に供給され、４ビツトの選択信号P1〜P4に
変換される。この選択信号P1〜P4がレジスタ33に供給さ
れる。選択信号の上位２ビツトS3,S4がレジスタ34を介
してデコーダ35に供給され、４ビツトの選択信号Q1〜Q4
に変換される。このデコーダ35の出力がレジスタ36を介
してレジスタ37に供給される。レジスタ33からの選択信
号P1〜P4によつて、セレクタ21,22,23,24が制御され、
レジスタ37からの選択信号Q1〜Q4によつて、セレクタ25
が制御される。
第３図は、デコーダ32の一例の構成を示す。ANDゲート4
1,42,43,44が設けられ、ANDゲート41に選択信号の２ビ
ツトS1及びS2が供給され、ANDゲート42に１及びS2が
供給され、ANDゲート43にS1及び２が供給され、ANDゲ
ート44に１及び２が供給される。したがつて、デコ
ーダ32の出力に取り出される選択信号P1〜P4は、そのう
ちの１ビツトが１で他の全てのビツトが０のものであ
る。
1,42,43,44が設けられ、ANDゲート41に選択信号の２ビ
ツトS1及びS2が供給され、ANDゲート42に１及びS2が
供給され、ANDゲート43にS1及び２が供給され、ANDゲ
ート44に１及び２が供給される。したがつて、デコ
ーダ32の出力に取り出される選択信号P1〜P4は、そのう
ちの１ビツトが１で他の全てのビツトが０のものであ
る。
第４図は、セレクタ21の一例の構成を示す。４個のAND
ゲート45,46,47,48の夫々の一方の入力端子にシフトレ
ジスタ11のレジスタR1〜R4の出力X1,X2,X3,X4が供給さ
れ、夫々の他方の入力端子にデコーダ32で形成された選
択信号P1〜P4がレジスタ33から供給される。
ゲート45,46,47,48の夫々の一方の入力端子にシフトレ
ジスタ11のレジスタR1〜R4の出力X1,X2,X3,X4が供給さ
れ、夫々の他方の入力端子にデコーダ32で形成された選
択信号P1〜P4がレジスタ33から供給される。
ANDゲート45〜48の出力がORゲート49に供給され、このO
Rゲート49から出力信号Ｙが取り出される。選択信号P1
〜P4により、４個のANDゲート45〜48のうちの１個を通
じて、X1〜X4のうちの１個が出力信号Ｙとして取り出さ
れる。
Rゲート49から出力信号Ｙが取り出される。選択信号P1
〜P4により、４個のANDゲート45〜48のうちの１個を通
じて、X1〜X4のうちの１個が出力信号Ｙとして取り出さ
れる。
デコーダ35は、図示せずも、第３図に示すものと同様の
構成とされる。セレクタ22,23,24,25は、図示せずも第
４図に示すものと同様の構成とされる。選択信号の下位
２ビツトS1,S2に応じて選択されたシフトレジスタ11の
出力信号がセレクタ21,22,23,24から取り出される。ま
た、選択信号の上位２ビツトS3,S4即ちデコーダ35で形
成された選択信号Q1〜Q4に応じてセレクタ21〜24の出力
信号のうちの１個をセレクタ25が選択する。したがつ
て、シフトレジスタ11からの16個の出力信号のうちの選
択信号S1〜S4と対応する１個が出力信号として取り出さ
れる。
構成とされる。セレクタ22,23,24,25は、図示せずも第
４図に示すものと同様の構成とされる。選択信号の下位
２ビツトS1,S2に応じて選択されたシフトレジスタ11の
出力信号がセレクタ21,22,23,24から取り出される。ま
た、選択信号の上位２ビツトS3,S4即ちデコーダ35で形
成された選択信号Q1〜Q4に応じてセレクタ21〜24の出力
信号のうちの１個をセレクタ25が選択する。したがつ
て、シフトレジスタ11からの16個の出力信号のうちの選
択信号S1〜S4と対応する１個が出力信号として取り出さ
れる。
選択信号S1〜S4が全て０の時は、レジスタR1からセレク
タ21,レジスタR21,セレクタ25,レジスタR25までに至る
パスを介して入力データが取り出され、したがつて、最
小遅延量が３段のレジスタとなる。選択信号S1〜S4が全
て１の時は、シフトレジスタ11のレジスタR1〜R16,セレ
クタ24,レジスタR24,セレクタ25,レジスタR25までに至
るパスを介して入力データが取り出され、したがつて、
最大遅延量が18段のレジスタとなる。この３段から18段
の範囲で選択信号S1〜S4により所定の遅延量が設定され
る。つまり、この一実施例は、第５図に示すように、０
〜15段の範囲で遅延量を可変される可変遅延回路51に３
段のレジスタR31,R32,R33が接続された構成と等価であ
る。デイジタルビデオ信号処理等のフイードバツクルー
プを持たないデイジタル信号処理では、10段程度の固定
された遅延量は、特に問題とならず、最小遅延量が３段
でも不都合は生じない。
タ21,レジスタR21,セレクタ25,レジスタR25までに至る
パスを介して入力データが取り出され、したがつて、最
小遅延量が３段のレジスタとなる。選択信号S1〜S4が全
て１の時は、シフトレジスタ11のレジスタR1〜R16,セレ
クタ24,レジスタR24,セレクタ25,レジスタR25までに至
るパスを介して入力データが取り出され、したがつて、
最大遅延量が18段のレジスタとなる。この３段から18段
の範囲で選択信号S1〜S4により所定の遅延量が設定され
る。つまり、この一実施例は、第５図に示すように、０
〜15段の範囲で遅延量を可変される可変遅延回路51に３
段のレジスタR31,R32,R33が接続された構成と等価であ
る。デイジタルビデオ信号処理等のフイードバツクルー
プを持たないデイジタル信号処理では、10段程度の固定
された遅延量は、特に問題とならず、最小遅延量が３段
でも不都合は生じない。
この一実施例では、セレクタ21〜25の夫々の入力側及び
出力側にレジスタが設けられると共に、デコーダ32及び
35の夫々の入力側及び出力側にレジスタが設けられてい
る。デコーダ35の出力側に１段でなく２段のレジスタ3
6,37が接続されるのは、レジスタR21,R22,R23,R24で生
じる遅れを補償するためである。このようなパイプライ
ン処理により、セレクタブロツク12とデコーダブロツク
13におけるゲート遅延の影響を少なくでき、デイジタル
ビデオ信号のような高速なデータの場合でも、各クロツ
クごとに、遅延量を選択することができる。
出力側にレジスタが設けられると共に、デコーダ32及び
35の夫々の入力側及び出力側にレジスタが設けられてい
る。デコーダ35の出力側に１段でなく２段のレジスタ3
6,37が接続されるのは、レジスタR21,R22,R23,R24で生
じる遅れを補償するためである。このようなパイプライ
ン処理により、セレクタブロツク12とデコーダブロツク
13におけるゲート遅延の影響を少なくでき、デイジタル
ビデオ信号のような高速なデータの場合でも、各クロツ
クごとに、遅延量を選択することができる。
なお、シフトレジスタの段数，セレクタの入力数及びそ
の個数，セレクタのトリー状の配置の段数などは、上述
の一実施例以外に種々の値が可能である。
の個数，セレクタのトリー状の配置の段数などは、上述
の一実施例以外に種々の値が可能である。
「発明の効果」 この発明に依れば、セレクタをトリー状の配置とすると
共にセレクタにパイプライン処理を施すことにより、セ
レクタのゲート遅延の影響を小さくでき、高速のデータ
の処理を可能にした可変遅延回路を実現できる。これと
共に、この発明は、デコーダに対してパイプライン処理
を施しているので、遅延量の設定をクロツク毎に行なう
ことができる。
共にセレクタにパイプライン処理を施すことにより、セ
レクタのゲート遅延の影響を小さくでき、高速のデータ
の処理を可能にした可変遅延回路を実現できる。これと
共に、この発明は、デコーダに対してパイプライン処理
を施しているので、遅延量の設定をクロツク毎に行なう
ことができる。
第１図は従来の可変遅延回路のブロツク図、第２図はこ
の発明の一実施例のブロツク図、第３図はデコーダの一
例のブロツク図、第４図はセレクタの一例のブロツク
図、第５図はこの発明の一実施例の等価的なブロツク図
である。 11……シフトレジスタ、12……セレクタブロツク、13…
…デコーダブロツク、21,22,23,24,25……セレクタ、3
2,35……デコーダ。
の発明の一実施例のブロツク図、第３図はデコーダの一
例のブロツク図、第４図はセレクタの一例のブロツク
図、第５図はこの発明の一実施例の等価的なブロツク図
である。 11……シフトレジスタ、12……セレクタブロツク、13…
…デコーダブロツク、21,22,23,24,25……セレクタ、3
2,35……デコーダ。
Claims (1)
- 【請求項１】ディジタル入力信号が供給され、単位遅延
段が複数段直列に接続されたシフトレジスタと、選択信
号の少なくとも下位ビットが供給される第１のデコーダ
および上記選択信号の上位ビットが供給される第２のデ
コーダとからなる、選択信号形成回路と、上記シフトレ
ジスタから取り出された複数の遅延時間の異なる出力信
号から上記選択信号形成回路からの選択信号に応じて一
つの信号を選択する信号選択回路とを有し、 上記信号選択回路は、上記複数の出力信号のうち一部の
出力信号が入力され一つの信号が選択される複数の第１
の単位選択回路と、これら複数の第１の単位選択回路の
出力が供給され、一つの信号が選択される第２の単位選
択回路とが設けられてなり、少なくとも上記第２の単位
選択回路の入力線に信号をその１クロック周期の時間遅
延する遅延回路が挿入され、上記第１のデコーダの出力
選択信号が上記第１の単位選択回路に供給され、上記第
２のデコーダの出力選択信号が上記第２の単位選択回路
に供給され、 上記選択信号が１クロック周期毎に変化し得るようにす
るために、上記選択信号形成回路の上記第１及び第２の
デコーダの出力側に遅延回路が夫々挿入されてなること
を特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192164A JPH07112146B2 (ja) | 1983-10-14 | 1983-10-14 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192164A JPH07112146B2 (ja) | 1983-10-14 | 1983-10-14 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083415A JPS6083415A (ja) | 1985-05-11 |
| JPH07112146B2 true JPH07112146B2 (ja) | 1995-11-29 |
Family
ID=16286749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192164A Expired - Lifetime JPH07112146B2 (ja) | 1983-10-14 | 1983-10-14 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112146B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2680299B2 (ja) * | 1986-04-25 | 1997-11-19 | 株式会社東芝 | 同期式カウンタのリセット回路 |
| JPH01231426A (ja) * | 1987-11-26 | 1989-09-14 | Toshiba Corp | データ選択回路 |
| US5345273A (en) * | 1993-03-19 | 1994-09-06 | Industrial Technology Research Institute | Ghost canceller with variable delay selector |
| JP2889113B2 (ja) * | 1994-04-26 | 1999-05-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| WO1996031949A1 (fr) * | 1995-04-04 | 1996-10-10 | Advantest Corporation | Circuit de retard variable et circuit generateur de signaux de synchronisation |
| JP2007060447A (ja) * | 2005-08-26 | 2007-03-08 | Kenwood Corp | Ｆｉｒフィルタ |
| JP2007336024A (ja) * | 2006-06-13 | 2007-12-27 | Toshiba Corp | 信号選択回路、可変遅延回路 |
| JP2011139365A (ja) * | 2009-12-28 | 2011-07-14 | Canon Inc | パルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365049A (en) * | 1976-11-24 | 1978-06-10 | Ando Electric | Signal delay circuit |
| JPS56137755A (en) * | 1980-03-29 | 1981-10-27 | Nec Corp | Parallel-series converting circuit |
-
1983
- 1983-10-14 JP JP58192164A patent/JPH07112146B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083415A (ja) | 1985-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4677499A (en) | Digital time base corrector | |
| CA1175154A (en) | Shift circuit | |
| US5138567A (en) | Median filter | |
| JPH0370411B2 (ja) | ||
| JPH0225987A (ja) | 画像処理集積回路装置 | |
| JPH0715302A (ja) | 可変遅延バッファ回路 | |
| JPS632464A (ja) | 可変長デ−タ連結出力回路 | |
| JPH07112146B2 (ja) | 可変遅延回路 | |
| JPH0113659B2 (ja) | ||
| US4336600A (en) | Binary word processing method using a high-speed sequential adder | |
| US4553042A (en) | Signal transition enhancement circuit | |
| JPS5965376A (ja) | アドレス制御回路 | |
| JPH05258589A (ja) | 可変長シフトレジスタ | |
| JPH0998069A (ja) | Ｆｉｒ型ディジタルフィルタ | |
| JPH0214813B2 (ja) | ||
| JPH06276062A (ja) | マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路 | |
| JP2924030B2 (ja) | クロック信号選択回路 | |
| JP3034998B2 (ja) | トランスバーサルフィルタシステム | |
| JP2514989B2 (ja) | 順序回路 | |
| JPS6248319B2 (ja) | ||
| JP4428819B2 (ja) | 多入力データソーティング回路 | |
| JPS6329443B2 (ja) | ||
| JPH0246598A (ja) | 可変長シフト・レジスタ | |
| JPS6086906A (ja) | 可変遅延回路 | |
| US7043513B2 (en) | Clock balanced segmentation digital filter provided with optimun area of data path |