JP2680299B2 - 同期式カウンタのリセット回路 - Google Patents
同期式カウンタのリセット回路Info
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- JP2680299B2 JP2680299B2 JP61096371A JP9637186A JP2680299B2 JP 2680299 B2 JP2680299 B2 JP 2680299B2 JP 61096371 A JP61096371 A JP 61096371A JP 9637186 A JP9637186 A JP 9637186A JP 2680299 B2 JP2680299 B2 JP 2680299B2
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- reset
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- signal
- counter
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は同期式のカウンタに関し、特にそのリセット
方式を改善したものである。 （従来の技術） 通常の同期式カウンタは、リセット信号が低レベル
“L"となるとリセット状態が解放され、次のクロック信
号の立ち上がりなり高レベル“H"なりを捕えて動作を開
始し、数えはじめるようになっている。 このように普通の同期式カウンタは、リセット信号が
“L"になってから次のクロック信号の立ち上がりなり、
“H"なり動作を開始するので、動作を開始させたいクロ
ック信号の点Ｐ（一般に立ち上がり部）から見ると、リ
セット信号の変化する時間的位置の余裕は、当然Ｐの前
のクロックの１周期分しかない。しかし、例えば複数の
カウンタを次々に切り換えて使用する場合を例にとれ
ば、次のような問題が生じる。 第５図に２個のカウンタを切り換える場合を示す。２
個のカウンタはそれぞれ別個のクロック信号CLK1,CLK2
で動作する。第１のカウンタでP1の立ち上がりまで数
え、ここでカウンタを切り換えてクロック信号CLK2のP2
の立ち上がりで動作を開始させるとする。この場合P1の
立ち上がりを検出して、これで第２のカウンタのリセッ
トを解除すればよい。ところでP1とP2の時間的余裕が少
ない場合、P1で第２のカウンタのリセット信号がRST2を
解除させても、素子での信号の遅れ等があって、実際の
リセット信号RST2が変化するのはP2より後になって、P2
の立ち上がりを見逃がす可能性もあり、この結果回路全
体のタイミングが微妙に変化する。これを防ぐために
は、第２のカウンタのリセットを解除するタイミングを
早めておけばよいのだが、第５図の例ではクロック信号
CLK1のQ1の立ち下がりを検出して、リセット信号RST2を
変化させることが考えられる。この場合は、CLK2のQ2の
立ち上がりを見て第２のカウンタが動作しだす可能性も
あり、このような不確定性は最終的な歩留りの低下を招
いてしまう。こうした問題は、動作周波数の高い論理回
路が求められている昨今、益々生じてくると思われる。 （発明が解決しようとする問題点） 前述の問題は、通常の同期式カウンタではリセット解
除のタイミングの時間的余裕が、使用しているクロック
信号の１周期分しかないことに起因しており、第５図の
例で云えば、クロック信号CLK2のP2の立ち上がりでカウ
ンタを動作させるには、リセット信号の解除をQ2からP2
の間で行なわなければならないからである。 本発明は上記実情に鑑みてなされたもので、リセット
信号を一時的に滞留させる回路をつけ加え、ここにリセ
ット信号を通すか否かを決める外部からの制御信号によ
って、リセット解除のタイミングを後で補償し得るカウ
ンタを提供しようとするものである。 ［発明の構成］ （問題点を解決するための手段と作用） この目的を達成するために本発明の同期式カウンタ
は、リセット信号を一時的に滞留させるための回路と、
どの位滞留させるかを外部入力の制御信号によって決め
る選択回路と、普通の動作をする同期式ｎ進カウンタか
らなり、制御信号によって希望のタイミングでカウンタ
のリセットの解除を可能としたものである。 （実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の構成図、第２図は同構成の具体例を示
す回路図である。図中1,1aはリセット信号、2,2aは外部
からの制御信号、3,3aはタイミング補償のなされたリセ
ット信号、4,4aはクロック信号、11は選択回路、12a,12
b,…12zはシフトレジスタ、13はノア回路、14は同期式
ｎ進カウンタである。 即ちこのカウンタは、通常のｎ進カウンタ部14と、リ
セット信号を一時的に滞留させる部分（シフトレジスタ
12a〜12zの部分）と、そして制御信号により、どの位滞
留をさせ或いは滞留をさせないかを決める部分（選択回
路11の部分）とよりなる。リセット信号を一時的に滞留
させるには、ここではカウンタを動作させるのと同じク
ロック信号CLKで動作するシフトレジスタ12a〜12zを用
いている。このシフトレジスタは、半ビットのもの（最
大でクロック信号CLKの半周期だけ入力信号を遅延させ
るもの）12aから、１ビットのもの12b,…ｍビットのも
の12zと順に用意されている。外部からの制御信号２に
よって、これらのシフトレジスタのどれか或いはバイパ
ス回路12が選択される。これにより入ってきたリセット
信号が任意の時間だけずらされて出力されることにな
る。云うまでもなくこれらの回路は、リセット信号を遅
らせる一方であるから、このカウンタを使って回路設計
を行なうときには、真にリセットを解除したいタイミン
グよりもかなり以前にリセットを解除するようにし、こ
の時間的ずれは本発明による補償回路で吸収，調整すれ
ばよく、従ってプロセス技術のばらつきに起因するよう
なタイミング狂いも修正可能である。 次に最も簡単な具体例を述べる。第２図に1/2ビット
時間だけ遅らせるシフトレジスタ12aをつけた場合を示
す。入ってきたリセット信号RST（1a）が、第３図にあ
るようにP0とP1の間で変化している時、制御信号2aが
“H"なら、リセット信号の滞留はなくRST′（3a）がカ
ウンタ14に入る。従ってカウンタP1の立ち上がりないし
“H"レベルから数えはじめる。一方制御信号2aが“L"レ
ベルなら、リセット信号は最大1/2ビット時間だけ滞留
（本実施例の場合、第３図のt1だけ滞留）し、RST″（3
a）がカウンタ14に入り、カウンタはP3から数えはじめ
る。このことは、P3でカウンタが数えはじめるようにし
たい時は、RST（1a）がP0からP1の間で変化するときは
制御信号2aを“L"とし、またRST（1a）がP1からP3の間
で変化する時には、“H"とすればよいことを意味する。
従って回路設計上は、RST（1a）をP0からP1の間で変化
するように設計すれば、予期できなかった信号の遅れが
生じても或いは生じなくても、P3から数えはじめること
ができる。この状況を第４図に示した。即ちＰからカウ
ンタの動作をさせたい時に、上から２段目のように早
目、即ちクロック信号CLKが“L"から“H"に変化する時
点P3からカウンタのカウントを開始させる場合に、P3の
１周期前のP1よりも前の時点P4にリセット信号が入って
きたら、制御信号を“L"としてこれを最大でクロック信
号CLKの半周期だけ滞留（本実施例の場合、第４図のt2
だけ滞留）させて３段目のようなリセット信号にすれ
ば、Ｐ点からカウンタは動作する。他方５段目のように
遅目、即ちクロック信号CLKが“L"から“H"に変化する
時点P3からカウンタのカウントを開始させる場合に、P3
の１周期前のP1よりも後の時点P5に入ってきたときは滞
留させなければ、普通のカウンタと同じで、やはりＰ点
から動作するものである。 なお本発明は実施例のみに限定されるものではなく、
本発明の要旨を逸脱しない範囲で種々の応用が可能であ
ること勿論である ［発明の効果］ 以上説明した如く本発明によれば、カウンタの動作開
始点を指定すれば、それ以前のクロック信号の１周期以
内にリセット信号が来なくても、それをクロック１周期
以上の任意の周期まで、極めて簡単な回路によって拡大
できる。このことは回路設計の容易さと共に、製造プロ
セスに起因する性能のばらつき、不良品の出現を防止
し、歩留り向上させることが期待できるものである。
方式を改善したものである。 （従来の技術） 通常の同期式カウンタは、リセット信号が低レベル
“L"となるとリセット状態が解放され、次のクロック信
号の立ち上がりなり高レベル“H"なりを捕えて動作を開
始し、数えはじめるようになっている。 このように普通の同期式カウンタは、リセット信号が
“L"になってから次のクロック信号の立ち上がりなり、
“H"なり動作を開始するので、動作を開始させたいクロ
ック信号の点Ｐ（一般に立ち上がり部）から見ると、リ
セット信号の変化する時間的位置の余裕は、当然Ｐの前
のクロックの１周期分しかない。しかし、例えば複数の
カウンタを次々に切り換えて使用する場合を例にとれ
ば、次のような問題が生じる。 第５図に２個のカウンタを切り換える場合を示す。２
個のカウンタはそれぞれ別個のクロック信号CLK1,CLK2
で動作する。第１のカウンタでP1の立ち上がりまで数
え、ここでカウンタを切り換えてクロック信号CLK2のP2
の立ち上がりで動作を開始させるとする。この場合P1の
立ち上がりを検出して、これで第２のカウンタのリセッ
トを解除すればよい。ところでP1とP2の時間的余裕が少
ない場合、P1で第２のカウンタのリセット信号がRST2を
解除させても、素子での信号の遅れ等があって、実際の
リセット信号RST2が変化するのはP2より後になって、P2
の立ち上がりを見逃がす可能性もあり、この結果回路全
体のタイミングが微妙に変化する。これを防ぐために
は、第２のカウンタのリセットを解除するタイミングを
早めておけばよいのだが、第５図の例ではクロック信号
CLK1のQ1の立ち下がりを検出して、リセット信号RST2を
変化させることが考えられる。この場合は、CLK2のQ2の
立ち上がりを見て第２のカウンタが動作しだす可能性も
あり、このような不確定性は最終的な歩留りの低下を招
いてしまう。こうした問題は、動作周波数の高い論理回
路が求められている昨今、益々生じてくると思われる。 （発明が解決しようとする問題点） 前述の問題は、通常の同期式カウンタではリセット解
除のタイミングの時間的余裕が、使用しているクロック
信号の１周期分しかないことに起因しており、第５図の
例で云えば、クロック信号CLK2のP2の立ち上がりでカウ
ンタを動作させるには、リセット信号の解除をQ2からP2
の間で行なわなければならないからである。 本発明は上記実情に鑑みてなされたもので、リセット
信号を一時的に滞留させる回路をつけ加え、ここにリセ
ット信号を通すか否かを決める外部からの制御信号によ
って、リセット解除のタイミングを後で補償し得るカウ
ンタを提供しようとするものである。 ［発明の構成］ （問題点を解決するための手段と作用） この目的を達成するために本発明の同期式カウンタ
は、リセット信号を一時的に滞留させるための回路と、
どの位滞留させるかを外部入力の制御信号によって決め
る選択回路と、普通の動作をする同期式ｎ進カウンタか
らなり、制御信号によって希望のタイミングでカウンタ
のリセットの解除を可能としたものである。 （実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の構成図、第２図は同構成の具体例を示
す回路図である。図中1,1aはリセット信号、2,2aは外部
からの制御信号、3,3aはタイミング補償のなされたリセ
ット信号、4,4aはクロック信号、11は選択回路、12a,12
b,…12zはシフトレジスタ、13はノア回路、14は同期式
ｎ進カウンタである。 即ちこのカウンタは、通常のｎ進カウンタ部14と、リ
セット信号を一時的に滞留させる部分（シフトレジスタ
12a〜12zの部分）と、そして制御信号により、どの位滞
留をさせ或いは滞留をさせないかを決める部分（選択回
路11の部分）とよりなる。リセット信号を一時的に滞留
させるには、ここではカウンタを動作させるのと同じク
ロック信号CLKで動作するシフトレジスタ12a〜12zを用
いている。このシフトレジスタは、半ビットのもの（最
大でクロック信号CLKの半周期だけ入力信号を遅延させ
るもの）12aから、１ビットのもの12b,…ｍビットのも
の12zと順に用意されている。外部からの制御信号２に
よって、これらのシフトレジスタのどれか或いはバイパ
ス回路12が選択される。これにより入ってきたリセット
信号が任意の時間だけずらされて出力されることにな
る。云うまでもなくこれらの回路は、リセット信号を遅
らせる一方であるから、このカウンタを使って回路設計
を行なうときには、真にリセットを解除したいタイミン
グよりもかなり以前にリセットを解除するようにし、こ
の時間的ずれは本発明による補償回路で吸収，調整すれ
ばよく、従ってプロセス技術のばらつきに起因するよう
なタイミング狂いも修正可能である。 次に最も簡単な具体例を述べる。第２図に1/2ビット
時間だけ遅らせるシフトレジスタ12aをつけた場合を示
す。入ってきたリセット信号RST（1a）が、第３図にあ
るようにP0とP1の間で変化している時、制御信号2aが
“H"なら、リセット信号の滞留はなくRST′（3a）がカ
ウンタ14に入る。従ってカウンタP1の立ち上がりないし
“H"レベルから数えはじめる。一方制御信号2aが“L"レ
ベルなら、リセット信号は最大1/2ビット時間だけ滞留
（本実施例の場合、第３図のt1だけ滞留）し、RST″（3
a）がカウンタ14に入り、カウンタはP3から数えはじめ
る。このことは、P3でカウンタが数えはじめるようにし
たい時は、RST（1a）がP0からP1の間で変化するときは
制御信号2aを“L"とし、またRST（1a）がP1からP3の間
で変化する時には、“H"とすればよいことを意味する。
従って回路設計上は、RST（1a）をP0からP1の間で変化
するように設計すれば、予期できなかった信号の遅れが
生じても或いは生じなくても、P3から数えはじめること
ができる。この状況を第４図に示した。即ちＰからカウ
ンタの動作をさせたい時に、上から２段目のように早
目、即ちクロック信号CLKが“L"から“H"に変化する時
点P3からカウンタのカウントを開始させる場合に、P3の
１周期前のP1よりも前の時点P4にリセット信号が入って
きたら、制御信号を“L"としてこれを最大でクロック信
号CLKの半周期だけ滞留（本実施例の場合、第４図のt2
だけ滞留）させて３段目のようなリセット信号にすれ
ば、Ｐ点からカウンタは動作する。他方５段目のように
遅目、即ちクロック信号CLKが“L"から“H"に変化する
時点P3からカウンタのカウントを開始させる場合に、P3
の１周期前のP1よりも後の時点P5に入ってきたときは滞
留させなければ、普通のカウンタと同じで、やはりＰ点
から動作するものである。 なお本発明は実施例のみに限定されるものではなく、
本発明の要旨を逸脱しない範囲で種々の応用が可能であ
ること勿論である ［発明の効果］ 以上説明した如く本発明によれば、カウンタの動作開
始点を指定すれば、それ以前のクロック信号の１周期以
内にリセット信号が来なくても、それをクロック１周期
以上の任意の周期まで、極めて簡単な回路によって拡大
できる。このことは回路設計の容易さと共に、製造プロ
セスに起因する性能のばらつき、不良品の出現を防止
し、歩留り向上させることが期待できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例の構成図、第２図は同構成の
具体例を示す回路図、第３図，第４図は同構成の動作を
示すタイミングチャート、第５図は従来のカウンタを説
明するためのタイミングチャートである。 11…選択回路、12a〜12z…シフトレジスタ、13…ノア回
路、14…同期式ｎ進カウンタ。
具体例を示す回路図、第３図，第４図は同構成の動作を
示すタイミングチャート、第５図は従来のカウンタを説
明するためのタイミングチャートである。 11…選択回路、12a〜12z…シフトレジスタ、13…ノア回
路、14…同期式ｎ進カウンタ。
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(56)参考文献 特開 昭60−121986（ＪＰ，Ａ)
特開 昭54−14663（ＪＰ，Ａ)
特開 昭55−23677（ＪＰ，Ａ)
特開 昭60−32427（ＪＰ，Ａ)
特開 昭60−83415（ＪＰ，Ａ)
実開 昭56−63143（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．それぞれ異なる周波数のクロック信号により動作す
る複数の同期式カウンタにリセット信号を与えるリセッ
ト回路において、 リセット信号を任意の時間だけ一時的に滞留させる遅延
手段と、制御信号に基づいて前記遅延手段において前記
リセット信号を滞留させる時間を決定する選択回路とを
具備し、 前記遅延手段は、前記リセット信号のリセット解除のタ
イミングを、予め設定された各々の同期式カウンタのカ
ウント開始時期まで遅延させる ことを特徴とする同期式カウンタのリセット回路。 ２．前記遅延手段は、互いにビット数の異なるシフトレ
ジスタの並列回路から構成され、前記制御信号によって
前記シフトレジスタが選択されることを特徴とする特許
請求の範囲第１項に記載の同期式カウンタのリセット回
路。 ３．前記複数の同期式カウンタのうち最も高い周波数の
クロック信号により動作する同期式カウンタのリセット
解除のタイミングの１周期前よりも以後に前記リセット
信号が入力されたとき、前記選択回路は、前記遅延手段
における前記リセット信号の滞留時間を零にすることを
特徴とする特許請求の範囲第１項に記載の同期式カウン
タのリセット回路。 ４．前記選択手段は、制御信号及び前記リセット信号が
入力される第１ノア回路と、前記制御信号の反転信号及
び前記リセット信号が入力される第２ノア回路とから構
成され、 前記遅延手段は、前記第１及び第２ノア回路の出力信号
が入力される第３ノア回路と、前記第１ノア回路の出力
信号を最大で前記クロック信号の1/2周期だけ遅延させ
て前記第３ノア回路に与えるシフトレジスタと から構成されていることを特徴とする特許請求の範囲第
１項に記載の同期式カウンタのリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096371A JP2680299B2 (ja) | 1986-04-25 | 1986-04-25 | 同期式カウンタのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096371A JP2680299B2 (ja) | 1986-04-25 | 1986-04-25 | 同期式カウンタのリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253223A JPS62253223A (ja) | 1987-11-05 |
| JP2680299B2 true JP2680299B2 (ja) | 1997-11-19 |
Family
ID=14163109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096371A Expired - Fee Related JP2680299B2 (ja) | 1986-04-25 | 1986-04-25 | 同期式カウンタのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680299B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414663A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Pulse signal reader |
| JPS5523677A (en) * | 1978-08-08 | 1980-02-20 | Nec Corp | Selection circuit for delay time |
| JPS5663143U (ja) * | 1979-10-22 | 1981-05-27 | ||
| JPS60121986A (ja) * | 1983-11-30 | 1985-06-29 | Matsushita Electric Ind Co Ltd | 回転体の回転制御装置 |
| JPS6032427A (ja) * | 1983-08-03 | 1985-02-19 | Nec Corp | 汎用タイミング信号発生回路 |
| JPH07112146B2 (ja) * | 1983-10-14 | 1995-11-29 | ソニー株式会社 | 可変遅延回路 |
-
1986
- 1986-04-25 JP JP61096371A patent/JP2680299B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62253223A (ja) | 1987-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |