JP2000267757A

JP2000267757A - 半導体集積回路

Info

Publication number: JP2000267757A
Application number: JP11076351A
Authority: JP
Inventors: Shigeji Nakada; 繁治中田; Masahiro Baba; 雅廣馬場
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-19
Filing date: 1999-03-19
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】クロックスキューによるレーシングの発生を防
止し、システムクロックのスイッチングによるノイズの
発生を低減できる半導体集積回路を提供する。【解決手段】複数のモジュールＭ１〜Ｍ６に、メインク
ロックバッファ４よりクロック信号ＣＬＫが供給され
る。モジュールＭ１〜Ｍ６は、それぞれフリップフロッ
プＦＡ、ＦＢと、これらフリップフロップＦＡ、ＦＢの
入力側前段に配置され、フリップフロップＦＡ、ＦＢが
保持動作を開始するクロックエッジと逆のクロックエッ
ジにより保持動作を開始するラッチ回路ＬＡ、ＬＢと、
これらＬＡとＦＡ及びＬＢとＦＢに同期用のクロック信
号を出力する遅延回路Ｄ１〜Ｄ６を有する。そして、遅
延回路Ｄ１〜Ｄ６では、複数のモジュール間でクロック
信号ＣＬＫ１〜ＣＬＫ６のスイッチングタイミングが重
ならないように、モジュールごとにクロック信号ＣＬＫ
のタイミングが調整される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、システムクロッ
クに同期した回路動作を行うＣＭＯＳトランジスタを有
する半導体集積回路に関するものであり、特にＣＭＯＳ
トランジスタからなる論理用ＬＳＩ、例えばマイクロコ
ンピュータ、マイクロコントローラ、シグナルプロセッ
サといった高性能化、高速化、大規模化が進む半導体集
積回路に関するものである。

【０００２】

【従来の技術】近年のＣＭＯＳトランジスタからなる半
導体集積回路（以下ＣＭＯＳＬＳＩ）の大規模化、高速
化に伴い、低消費電力を利点の１つに掲げるこのＣＭＯ
ＳＬＳＩにおいても、消費電力とノイズの増大が製品化
の大きな障壁となりつつある。この消費電力とノイズに
ついては、どちらもＣＭＯＳＬＳＩ動作に伴う充放電電
流が引き金となっている点で、対策が共通する場合が多
い。

【０００３】しかし、消費電力は平均電流の問題である
のに対して、ノイズはその瞬時瞬時に流れる電流のピー
ク値とその時間的な変化量が問題となる。そこで、それ
ぞれの問題に対して異なる対策が必要となる。例えば、
全体の電流を低減するために、ＭＯＳ形の電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴ）の素子寸法を小さくする
ことは一般的にノイズ対策に有効であることが多いが、
それだけではノイズの低減に不十分である場合もある。

【０００４】以下に、ＣＭＯＳＬＳＩにおけるノイズの
問題について詳細に説明する。

【０００５】近年、マイクロコンピュータやマイクロコ
ントローラ、その他の論理ＬＳＩなどの高性能化、大規
模化、またそれらのＬＳＩを応用した携帯機器などの普
及に伴い、それらのＬＳＩそのものが発生するノイズ
（ＥＭＩ）が他のデバイス、機器や人体などに与える影
響が問題になってきている。

【０００６】ＣＭＯＳＬＳＩが発するノイズを低減する
方法としては、以下の２通りが考えられる。

【０００７】（１）ノイズ発生源そのものを対策するの
ではなく、発生するノイズを何らかの方法で外部に漏ら
さないようにする対策。

【０００８】（２）ノイズ発生源そのものへの対策。

【０００９】前記（１）に関する対策の一例として、パ
スコンによるフィルタリングが上げられる。このフィル
タリングは手法としての有効性は実証済みであるが、機
能的には意味のない素子（容量、抵抗）をＬＳＩ上に追
加しなければならなくなる。このため、チップサイズの
増大、素子数の増加により、歩留まりが低下し、製造コ
ストを増加させるという懸念が生じる。

【００１０】また、挿入すべき素子の大きさは、フィル
タリングを行う発生ノイズの大きさに依存する。よって
当然のことながら、より大きなノイズにはより大きなフ
ィルタが必要になる。その意味で発生したものを吸収す
るだけでは不十分な場合が多く、外部に漏らさない対策
とノイズ発生源そのものへの対策との併用が必要にな
る。

【００１１】一方、システムクロックによる同期設計が
主体となっている現在の論理ＬＳＩでは、クロック信号
の設計は非常に繊細な配慮が必要とされている。すなわ
ち、今日の超大規模ＬＳＩでは、基準となるべきクロッ
ク信号が伝播される配線に、非常に低抵抗なメタル層、
例えば、アルミニウム（Ａｌ）や銅、またはそれらの合
金を用いているにもかかわらず、配線メタルの抵抗及び
容量による伝播遅延が無視できなくなってきている。

【００１２】図７は、半導体集積回路における同期設計
回路の典型的な構成例を示す図である。

【００１３】フリップフロップ（Ｆ／Ｆ）１００と次段
のフリップフロップ１０１にそれぞれ供給されるクロッ
ク信号（ＣＬＫＡ、ＣＬＫＢ）は本来、論理的には同一
のクロック信号である。しかし、前述したように配線メ
タルの寄生抵抗・容量ＲＣに起因する伝播遅延により、
実回路動作上は図８に示すような時間差Ｔ１がクロック
信号ＣＬＫＡとクロック信号ＣＬＫＢの間に発生する。
これを一般的に、クロックスキューと呼んでいる。

【００１４】このクロックスキューがある許容値を超え
ると、フリップフロップ１００に出力変化が生じたと
き、本来の動作としては次のクロック信号の立ち上がり
（アップエッジ）でフリップフロップ１０１に出力変化
が生じるべきところが、フリップフロップ１００の出力
変化と同一のクロックエッジでフリップフロップ１０１
の出力が変化してしまう。この現象をレーシングと呼
ぶ。

【００１５】前述のある許容値は、フリップフロップが
持つホールドタイムで規定される。ホールドタイムと
は、フリップフロップに供給されるクロック信号の変化
時刻に対して入力データを保持（ホールド）しておかな
ければならない時間のことである。このホールドタイム
は、そのフリップフロップを使用した設計におけるフリ
ップフロップの回路仕様によって規定される。

【００１６】つまり、クロックスキュー（図８における
ＣＬＫＡとＣＬＫＢの時間差）が大きくなり、フリップ
フロップ１００の出力がフリップフロップ１０１の入力
端子に到達するまでの遅延時間（Ｔｄ）に対して、ホー
ルドタイムとクロックスキューの和の方が大きくなった
場合に、レーシングが発生する。

【００１７】これを回避するために、一般的な設計手法
として、クロックバッファを設けることによりスキュー
バランスを調整するという手法が採用されている。この
手法は、クロックバッファの動作タイミングのフリップ
フロップ間でのばらつきを非常に小さくすることでスキ
ューバランスを調整し、レーシングが起きないようにす
るという基本コンセプトであり、この手法を支援するＣ
ＡＤ技術も実用化されている。

【００１８】

【発明が解決しようとする課題】しかしながら、前述し
たクロックバッファによるレーシングの発生防止は、ノ
イズという観点から見た場合、ノイズを増大させること
になる。スキューバランスを調整するために、クロック
バッファの動作タイミングのフリップフロップ間でのば
らつきを極小化するということは、そのスイッチング電
流が非常に限られた時間に集中的に発生することを意味
する。これは、スイッチング電流のピーク値と時間変化
量（ｄｉ／ｄｔ）の極大化につながり、ノイズの増大を
生んでいる。

【００１９】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、クロック同期型の半導体集積回路にお
いて、クロックスキューによるレーシングの発生を防止
できると共に、システムクロックのスイッチングによる
ノイズの発生を低減できる半導体集積回路を提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体集積回路は、半導体集積回路
内にクロック信号を供給するクロック供給手段と、半導
体集積回路内に形成され、所定の機能を有する機能単位
である複数のモジュールと、前記モジュールごとに設け
られ、前記複数のモジュール間で前記クロック信号のス
イッチングタイミングが重ならないように前記クロック
信号のタイミングを調整するタイミング調整手段と、前
記モジュールごとに設けられ、入力されるデータを保持
する第１のデータ保持手段と、前記第１のデータ保持手
段の入力側の前段に設けられ、前記第１のデータ保持手
段が保持動作を開始するクロックエッジと異なる逆のク
ロックエッジにより、入力されるデータの出力への伝達
を開始する第２のデータ保持手段とを具備することを特
徴とする。

【００２１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。

【００２２】この発明では、クロックスキューに対して
設計余裕度が飛躍的に向上するフリップフロップ使用法
を用いて広いクロックスキュー余裕を設け、その余裕
（スキューマージン）を利用し、半導体集積回路（ＬＳ
Ｉ）内の各モジュールごとにそのクロック信号入力部に
所定の遅延回路を設けて、クロック信号のスイッチング
タイミングを意図的にずらす。そして、各モジュール内
のクロック信号によるスイッチングタイミングが他のモ
ジュール内のクロック信号によるスイッチングタイミン
グと重ならないようにしている。

【００２３】まず、この発明の第１の実施の形態の半導
体集積回路について説明する。

【００２４】図１は、第１の実施の形態の半導体集積回
路の概念的な構成を示す図である。

【００２５】この図１に示すように、半導体集積回路２
内にはメインクロックバッファ４と、このメインクロッ
クバッファ４に接続されたモジュールＭ１〜モジュール
Ｍ６が配置されている。メインクロックバッファ４は、
半導体集積回路２内の動作の基準となるクロック信号Ｃ
ＬＫを生成し、モジュールＭ１〜Ｍ６に供給する。モジ
ュールＭ１〜Ｍ６は、それぞれ異なる遅延時間ｔｄ１〜
ｔｄ６を有する遅延回路Ｄ１〜Ｄ６と、これら遅延回路
Ｄ１〜Ｄ６のそれぞれに接続されたサブクロックバッフ
ァＢ１〜Ｂ６を有する。これらモジュールＭ１〜Ｍ６
は、ＣＰＵ、ＳＩＯ、ＴＩＭＥＲなどの所定の機能を有
する機能単位を表すものである。また、サブクロックバ
ッファＢ１〜Ｂ６は、入力されたクロック信号をバッフ
ァリングし、鈍りのない、立ち上がり、立ち下がりの急
峻な波形にするものである。

【００２６】このように構成された半導体集積回路２で
は、クロック信号ＣＬＫがメインクロックバッファ４か
らモジュールＭ１〜Ｍ６に供給され、モジュールＭ１〜
Ｍ６内にそれぞれ設けられた遅延回路Ｄ１〜Ｄ６に入力
される。

【００２７】モジュールＭ１内の遅延回路Ｄ１は、図２
に示されるように、ロック信号ＣＬＫのタイミングを時
間ｔｄ１だけ遅らせてクロック信号ＣＬＫ１を生成す
る。生成されたクロック信号ＣＬＫ１は、サブクロック
バッファＢ１によりバッファリングされて立ち上がり、
立ち下がりの急峻な波形に戻され、モジュールＭ１内の
同期用のクロック信号として使用される。以下同様にモ
ジュールＭ２内の遅延回路Ｄ２は、クロック信号ＣＬＫ
のタイミングを時間ｔｄ２だけ遅らせてクロック信号Ｃ
ＬＫ２を生成する。生成されたクロック信号ＣＬＫ２
は、サブクロックバッファＢ２によりバッファリングさ
れて立ち上がり、立ち下がりの急峻な波形に戻され、モ
ジュールＭ２内の同期用のクロック信号として使用され
る。

【００２８】モジュールＭ３の遅延回路Ｄ３はクロック
信号ＣＬＫのタイミングを時間ｔｄ３だけ遅らせてクロ
ック信号ＣＬＫ３を、モジュールＭ４の遅延回路Ｄ４は
クロック信号ＣＬＫのタイミングを時間ｔｄ４だけ遅ら
せてクロック信号ＣＬＫ４を生成する。モジュールＭ５
の遅延回路Ｄ５はクロック信号ＣＬＫのタイミングを時
間ｔｄ５だけ遅らせてクロック信号ＣＬＫ５を、モジュ
ールＭ６の遅延回路Ｄ６はクロック信号ＣＬＫのタイミ
ングを時間ｔｄ６だけ遅らせてクロック信号ＣＬＫ６を
生成する。これら生成されたクロック信号ＣＬＫ３〜ク
ロック信号ＣＬＫ６は、サブクロックバッファＢ３〜Ｂ
６によりバッファリングされて立ち上がり、立ち下がり
の急峻な波形に戻され、それぞれのモジュールＭ３〜Ｍ
６内の同期用のクロック信号として使用される。論理的
に、ＣＬＫとＣＬＫ１〜ＣＬＫ６とは同一であることは
言うまでもない。

【００２９】次に、前記モジュールＭ１〜Ｍ６の構成を
説明する。

【００３０】図３（ａ）は、半導体集積回路内のモジュ
ールＭ１の構成を示す図である。モジュールＭ１は、次
のように構成されている。

【００３１】遅延回路Ｄ１は、サブクロックバッファＢ
１、配線メタルによる寄生抵抗・容量ＲＣ１、及びイン
バータＩ１、Ｉ２を介してラッチ回路（ＬＡＴ）ＬＡの
φ端子とフリップフロップ（Ｆ／Ｆ）ＦＡのＣＫ端子に
接続される。同様に、遅延回路Ｄ１は、サブクロックバ
ッファＢ１、配線メタルによる寄生抵抗・容量ＲＣ１、
及びインバータＩ３を介してラッチ回路ＬＡのφバー
（以下／φ）端子とフリップフロップＦＡのＣＫバー
（以下／ＣＫ）端子に接続される。さらに、遅延回路Ｄ
１は、サブクロックバッファＢ１、配線メタルによる寄
生抵抗・容量ＲＣ１、ＲＣ２、及びインバータＩ４、Ｉ
５を介してラッチ回路ＬＢのφ端子とフリップフロップ
ＦＢのＣＫ端子に接続される。同様に、遅延回路Ｄ１
は、サブクロックバッファＢ１、配線メタルによる寄生
抵抗・容量ＲＣ１、ＲＣ２、及びインバータＩ６を介し
てラッチ回路ＬＢの／φ端子とフリップフロップＦＢの
／ＣＫ端子に接続される。

【００３２】前記ラッチ回路ＬＡのＤ端子にはデータＤ
Ａが入力され、ラッチ回路ＬＡの出力端子Ｑはフリップ
フロップＦＡのＤ端子に接続される。フリップフロップ
ＦＡの出力端子Ｑは、論理回路Ｌ１１を介してラッチ回
路ＬＢのＤ端子に接続され、ラッチ回路ＬＢの出力端子
ＱはフリップフロップＦＢのＤ端子に接続される。さら
に、フリップフロップＦＢの出力端子Ｑは、論理回路Ｌ
１２に接続される。以上がモジュールＭ１の構成であ
る。

【００３３】図３（ｂ）はラッチ回路（ＬＡＴ）ＬＡ、
ＬＢの構成を示す回路図であり、図３（ｃ）はフリップ
フロップ（Ｆ／Ｆ）ＦＡ、ＦＢの構成を示す回路図であ
る。図３（ｂ）に示すように、ラッチ回路ＬＡ、ＬＢは
クロックドインバータＣＩ１１、ＣＩ１２、インバータ
Ｉ１１、Ｉ１２から構成されている。また、図３（ｃ）
に示すように、フリップフロップＦＡ、ＦＢはクロック
ドインバータＣＩ１３〜ＣＩ１６、インバータＩ１３〜
Ｉ１５から構成されている。

【００３４】その他のモジュールＭ２〜Ｍ６の構成は、
モジュールＭ１の構成において、遅延回路Ｄ１がそれぞ
れ遅延回路Ｄ２〜Ｄ６に、サブクロックバッファＢ１が
それぞれサブクロックバッファＢ２〜Ｂ６にそれぞれ変
更されたものになる。さらに、遅延回路Ｄ１によって調
整されるクロック信号ＣＬＫ１がそれぞれ遅延回路Ｄ２
〜Ｄ６によって調整されてクロック信号ＣＬＫ２〜ＣＬ
Ｋ６に、寄生抵抗・容量ＲＣ１にて遅延されるクロック
信号ＣＬＫ１ＡがそれぞれＣＬＫ２Ａ〜ＣＬＫ６Ａに、
配線メタルによる寄生抵抗・容量ＲＣ１、ＲＣ２がそれ
ぞれの配線長に応じた抵抗及び容量に、これら寄生抵抗
・容量ＲＣ１、ＲＣ２によって遅延されるＣＬＫ１Ｂが
それぞれＣＬＫ２Ｂ〜ＣＬＫ６Ｂに、論理回路Ｌ１１、
Ｌ１２がそれぞれのモジュールに必要な処理回路にそれ
ぞれ変更されたものになる。モジュールＭ２〜Ｍ６にお
けるその他の構成は、モジュールＭ１と同様である。

【００３５】次に、この第１の実施の形態の半導体集積
回路の動作について説明する。

【００３６】メインクロックバッファ４から供給される
クロック信号ＣＬＫは、遅延回路Ｄ１により時間ｔｄ１
だけ遅延されてタイミングが調整され、さらにサブクロ
ックバッファＢ１によりバッファリングされて、鈍りの
ない、立ち上がり、立ち下がりの急峻な波形に生成され
てクロック信号ＣＬＫ１となる。このクロック信号ＣＬ
Ｋ１は、寄生抵抗・容量ＲＣ１にて遅延されてクロック
信号ＣＬＫ１Ａとなる。クロック信号ＣＬＫ１Ａは、イ
ンバータＩ１、Ｉ２を通ってラッチ回路（ＬＡＴ）ＬＡ
のφ端子とフリップフロップ（Ｆ／Ｆ）ＦＡのＣＫ端子
に入力される。また、クロック信号ＣＬＫ１Ａは、イン
バータＩ３を通ってラッチ回路ＬＡの／φ端子とフリッ
プフロップＦＡの／ＣＫ端子に入力される。

【００３７】ラッチ回路ＬＡは、クロック信号ＣＬＫ１
Ａが“Ｌ”から“Ｈ”に立ち上がるとき、Ｄ端子への入
力データＤＡを出力端子Ｑから出力し、クロック信号Ｃ
ＬＫ１Ａが“Ｈ”から“Ｌ”に立ち下がったとき（ダウ
ンエッジで）、“Ｈ”の期間の最後にＤ端子に入力され
ていたデータＤＡを保持する。このとき、ラッチ回路Ｌ
Ａは、クロック信号ＣＬＫ１Ａが“Ｌ”である期間、そ
のデータ状態を保持して出力端子Ｑの出力を安定させ
る。

【００３８】フリップフロップＦＡは、クロック信号Ｃ
ＬＫ１Ａが“Ｌ”から“Ｈ”に立ち上がるとき（アップ
エッジで）、Ｄ端子への入力データＤＡを保持し、出力
端子ＱからデータＱＡを出力する。このとき、フリップ
フロップＦＡは、クロック信号ＣＬＫ１Ａの次のアップ
エッジが入力されるまで、データＤＡを保持して出力端
子Ｑの出力を安定させる。データＱＡは、論理回路Ｌ１
１にて処理されデータＤＢとなり、ラッチ回路ＬＢのＤ
端子に入力される。

【００３９】また、遅延回路Ｄ１とサブクロックバッフ
ァＢ１を経たクロック信号ＣＬＫ１は、配線による寄生
抵抗・容量ＲＣ１、ＲＣ２にて遅延されてクロック信号
ＣＬＫ１Ｂとなる。このクロック信号ＣＬＫ１Ｂは、イ
ンバータＩ４、Ｉ５を通ってラッチ回路ＬＢのφ端子と
フリップフロップＦＢのＣＫ端子に入力される。また、
クロック信号ＣＬＫ１Ｂは、インバータＩ６を通ってラ
ッチ回路ＬＢの／φ端子とフリップフロップＦＢの／Ｃ
Ｋ端子に入力される。

【００４０】ラッチ回路ＬＢは、クロック信号ＣＬＫ１
Ｂが“Ｌ”から“Ｈ”に立ち上がるとき、Ｄ端子への入
力データＤＢを出力端子Ｑから出力し、クロック信号Ｃ
ＬＫ１Ｂが“Ｈ”から“Ｌ”に立ち下がったとき（ダウ
ンエッジで）、“Ｈ”の期間の最後にＤ端子に入力され
ていたデータＤＢを保持する。このとき、ラッチ回路Ｌ
Ｂは、クロック信号ＣＬＫ１Ｂが“Ｌ”である期間、そ
のデータ状態を保持して出力端子Ｑの出力を安定させ
る。

【００４１】フリップフロップＦＢは、クロック信号Ｃ
ＬＫ１Ｂが“Ｌ”から“Ｈ”に立ち上がるとき（アップ
エッジで）、Ｄ端子への入力データＤＢを保持し、出力
端子ＱからデータＱＢを出力する。このとき、フリップ
フロップＦＢは、クロック信号ＣＬＫ１Ｂの次のアップ
エッジが入力されるまで、データＤＢを保持して出力端
子Ｑの出力を安定させる。データＱＢは、論理回路Ｌ１
２にて処理される。

【００４２】このように構成されたモジュールＭ１にお
いては、クロック信号ＣＬＫ１Ａで同期するデータＱＡ
の変化がフリップフロップＦＢのＤ端子に到達までにＣ
ＬＫ１Ｂが変化すればよく、フリップフロップＦＡとフ
リップフロップＦＢとの間では図４に示す時間差ＴＡま
でＣＬＫ１Ａ−ＣＬＫ１Ｂ間のクロックスキュー（位相
差）は許容される。

【００４３】なお、フリップフロップＦＡとフリップフ
ロップＦＢの前後にもフリップフロップは存在する場合
が多く、それらとのクロック位相関係を考慮する必要が
あるのはいうまでもない。しかし、図１に示すようなＬ
ＳＩにおいても、その論理構造を見ると、前述したよう
に小規模なモジュールＭ１〜Ｍ６の集合体であることが
ほとんどであり、モジュールレベルで見た場合、モジュ
ール内のクロック系において配線メタルの抵抗及び容量
に起因する伝播遅延を上記許容範囲を大きく下回る値に
することは、今日のＣＡＤなどの設計技術ではそれほど
難しいことではない。

【００４４】したがって、モジュールＭ１〜Ｍ６のそれ
ぞれのクロック信号入力部に異なる遅延時間に設定され
た遅延回路Ｄ１〜Ｄ６を配置し、各モジュールごとにク
ロック信号を適切に遅延させることによって、モジュー
ル間のスキュー差をその遅延時間の適切な割り付けで調
整することができる。

【００４５】この第１の実施の形態の半導体集積回路を
用いれば、図１に示すような半導体集積回路２に配置さ
れた各モジュール内におけるサブクロックバッファのス
イッチング電流のピーク値が少なくとも重ならないよう
にすることができる。これにより、サブクロックバッフ
ァのスイッチングに起因するノイズの発生を低減するこ
とができる。

【００４６】さらに、ＬＳＩの動作速度やチップ規模、
モジュールの分割の仕方によっては、クロック信号入力
部に挿入する遅延回路の遅延値の調整によって、スイッ
チング電流のピーク値が重ならないようにできるだけで
なく、サブクロックバッファのスイッチング電流がモジ
ュール間で同時間内に存在しないようにすることも可能
である。

【００４７】以上説明したようにこの第１の実施の形態
の半導体集積回路によれば、クロック同期型の論理ＬＳ
Ｉにおけるクロックスキューによるレーシングの発生を
防止できると共に、クロックバッファの動作時に流れる
スイッチング電流に起因するノイズを低減することがで
きる。

【００４８】次に、この発明の第２の実施の形態の半導
体集積回路について説明する。この半導体集積回路は、
トランスペアレント型のラッチをレジスタとして用い、
クロック信号には前記第１の実施の形態と同様に、シン
グルエッジを使用するものである。そして、クロック信
号のスキューマージンを広げるために、通常のトランス
ペアレント型ラッチの手前に、このトランスペアレント
型ラッチが動作するクロックエッジに対して逆のクロッ
クエッジにて動作するトランスペアレント型ラッチを設
けている。

【００４９】この第２の実施の形態の半導体集積回路の
概念的な構成は、前記第１の実施の形態と同様に、図１
に示す通りである。

【００５０】図１に示すように、半導体集積回路２内に
はメインクロックバッファ４と、このメインクロックバ
ッファ４に接続されたモジュールＭ１〜モジュールＭ６
が配置されている。メインクロックバッファ４は、半導
体集積回路２内の動作の基準となるクロック信号ＣＬＫ
を生成し、モジュールＭ１〜Ｍ６に供給する。モジュー
ルＭ１〜Ｍ６は、それぞれ異なる遅延時間ｔｄ１〜ｔｄ
６を有する遅延回路Ｄ１〜Ｄ６と、これら遅延回路Ｄ１
〜Ｄ６のそれぞれに接続されたサブクロックバッファＢ
１〜Ｂ６を有する。これらモジュールＭ１〜Ｍ６は、Ｃ
ＰＵ、ＳＩＯ、ＴＩＭＥＲなどの所定の機能を有する機
能単位を表すものである。また、サブクロックバッファ
Ｂ１〜Ｂ６は、入力されたクロック信号をバッファリン
グし、鈍りのない、立ち上がり、立ち下がりの急峻な波
形にするものである。

【００５１】このように構成された半導体集積回路２で
は、クロック信号ＣＬＫがメインクロックバッファ４か
らモジュールＭ１〜Ｍ６に供給され、モジュールＭ１〜
Ｍ６内にそれぞれ設けられた遅延回路Ｄ１〜Ｄ６に入力
される。

【００５２】モジュールＭ１内の遅延回路Ｄ１は、図２
に示されるように、クロック信号ＣＬＫのタイミングを
時間ｔｄ１だけ遅らせてクロック信号ＣＬＫ１を生成す
る。生成されたクロック信号ＣＬＫ１は、サブクロック
バッファＢ１によりバッファリングされて立ち上がり、
立ち下がりの急峻な波形に戻され、モジュールＭ１内の
同期用のクロック信号として使用される。以下同様にモ
ジュールＭ２内の遅延回路Ｄ２は、クロック信号ＣＬＫ
のタイミングを時間ｔｄ２だけ遅らせてクロック信号Ｃ
ＬＫ２を生成する。生成されたクロック信号ＣＬＫ２
は、サブクロックバッファＢ２によりバッファリングさ
れて立ち上がり、立ち下がりの急峻な波形に戻され、モ
ジュールＭ２内の同期用のクロック信号として使用され
る。

【００５３】モジュールＭ３の遅延回路Ｄ３はクロック
信号ＣＬＫのタイミングを時間ｔｄ３だけ遅らせてクロ
ック信号ＣＬＫ３を、モジュールＭ４の遅延回路Ｄ４は
クロック信号ＣＬＫのタイミングを時間ｔｄ４だけ遅ら
せてクロック信号ＣＬＫ４を生成する。モジュールＭ５
の遅延回路Ｄ５はクロック信号ＣＬＫのタイミングを時
間ｔｄ５だけ遅らせてクロック信号ＣＬＫ５を、モジュ
ールＭ６の遅延回路Ｄ６はクロック信号ＣＬＫのタイミ
ングを時間ｔｄ６だけ遅らせてクロック信号ＣＬＫ６を
生成する。これら生成されたクロック信号ＣＬＫ３〜ク
ロック信号ＣＬＫ６は、サブクロックバッファＢ３〜Ｂ
６によりバッファリングされて立ち上がり、立ち下がり
の急峻な波形に戻され、それぞれのモジュールＭ３〜Ｍ
６内の同期用のクロック信号として使用される。論理的
に、ＣＬＫとＣＬＫ１〜ＣＬＫ６とは同一であることは
言うまでもない。

【００５４】次に、第２の実施の形態の半導体集積回路
内の前記モジュールＭ１〜Ｍ６の構成を説明する。

【００５５】図５（ａ）は、半導体集積回路内のモジュ
ールＭ１の構成を示す図である。モジュールＭ１は、次
のように構成されている。

【００５６】遅延回路Ｄ１は、サブクロックバッファＢ
１、配線メタルによる寄生抵抗・容量ＲＣ１、及びイン
バータＩ１、Ｉ２を介してラッチ回路（ＬＡＴ）ＬＡ１
φ端子とラッチ回路ＬＡ２の／ＣＫ端子に接続される。
同様に、遅延回路Ｄ１は、サブクロックバッファＢ１、
配線メタルによる寄生抵抗・容量ＲＣ１、及びインバー
タＩ３を介してラッチ回路ＬＡ１の／φ端子とラッチ回
路ＬＡ２のＣＫ端子に接続される。さらに、遅延回路Ｄ
１は、サブクロックバッファＢ１、配線メタルによる寄
生抵抗・容量ＲＣ１、ＲＣ２、及びインバータＩ４、Ｉ
５を介してラッチ回路ＬＢ１の／φ端子とラッチ回路Ｌ
Ｂ２のＣＫ端子に接続される。同様に、遅延回路Ｄ１
は、サブクロックバッファＢ１、配線メタルによる寄生
抵抗・容量ＲＣ１、ＲＣ２、及びインバータＩ６を介し
てラッチ回路ＬＢ１のφ端子とラッチ回路ＬＢ２の／Ｃ
Ｋ端子に接続される。

【００５７】前記ラッチ回路ＬＡ１のＤ端子にはデータ
ＤＡが入力され、ラッチ回路ＬＡ１の出力端子Ｑはラッ
チ回路ＬＡ２のＤ端子に接続される。ラッチ回路ＬＡ２
の出力端子Ｑは、論理回路Ｌ１１を介してラッチ回路Ｌ
Ｂ１のＤ端子に接続され、ラッチ回路ＬＢ１の出力端子
Ｑはラッチ回路ＬＢ２のＤ端子に接続される。さらに、
ラッチ回路ＬＢ２の出力端子Ｑは、論理回路Ｌ１２に接
続される。以上がモジュールＭ１の構成である。

【００５８】図５（ｂ）はラッチ回路（ＬＡＴ）ＬＡ
１、ＬＡ２、ＬＢ１、及びＬＢ２の構成を示す回路図で
ある。図５（ｂ）に示すように、ラッチ回路ＬＡ１、Ｌ
Ａ２、ＬＢ１、及びＬＢ２はクロックドインバータＣＩ
１１、ＣＩ１２、インバータＩ１１、Ｉ１２から構成さ
れている。

【００５９】モジュールＭ２〜Ｍ６の構成は、モジュー
ルＭ１の構成において、遅延回路Ｄ１がそれぞれ遅延回
路Ｄ２〜Ｄ６に、サブクロックバッファＢ１がそれぞれ
サブクロックバッファＢ２〜Ｂ６にそれぞれ変更された
ものになる。さらに、遅延回路Ｄ１によって調整される
クロック信号ＣＬＫ１がそれぞれ遅延回路Ｄ２〜Ｄ６に
よって調整されてクロック信号ＣＬＫ２〜ＣＬＫ６に、
寄生抵抗・容量ＲＣ１にて遅延されるクロック信号ＣＬ
Ｋ１ＡがそれぞれＣＬＫ２Ａ〜ＣＬＫ６Ａに、配線メタ
ルによる寄生抵抗・容量ＲＣ１、ＲＣ２がそれぞれの配
線長に応じた抵抗及び容量に、これら寄生抵抗・容量Ｒ
Ｃ１、ＲＣ２によって遅延されるＣＬＫ１Ｂがそれぞれ
ＣＬＫ２Ｂ〜ＣＬＫ６Ｂに、論理回路Ｌ１１、Ｌ１２が
それぞれのモジュールに必要な処理回路にそれぞれ変更
されたものになる。モジュールＭ２〜Ｍ６におけるその
他の構成は、モジュールＭ１と同様である。

【００６０】次に、この第２の実施の形態の半導体集積
回路の動作について説明する。

【００６１】図６は、前記半導体集積回路内のモジュー
ルＭ１の動作を示すタイミングチャートである。

【００６２】メインクロックバッファ４から供給される
クロック信号ＣＬＫは、遅延回路Ｄ１により時間ｔｄ１
だけ遅延されてタイミングが調整され、さらにサブクロ
ックバッファＢ１によりバッファリングされて、鈍りの
ない、立ち上がり、立ち下がりの急峻な波形に生成され
てクロック信号ＣＬＫ１となる。このクロック信号ＣＬ
Ｋ１は、寄生抵抗・容量ＲＣ１にて遅延されてクロック
信号ＣＬＫ１Ａとなる。クロック信号ＣＬＫ１Ａは、イ
ンバータＩ１、Ｉ２を通ってラッチ回路（ＬＡＴ）ＬＡ
１のφ端子とラッチ回路ＬＡ２の／ＣＫ端子に入力され
る。また、クロック信号ＣＬＫ１Ａは、インバータＩ３
を通ってラッチ回路ＬＡの／φ端子とラッチ回路ＬＡ２
のＣＫ端子に入力される。

【００６３】ラッチ回路ＬＡ１は、クロック信号ＣＬＫ
１Ａが“Ｈ”から“Ｌ”に立ち下がったとき、Ｄ端子に
入力されているデータＤＡを出力端子Ｑから出力する。
このとき、ラッチ回路ＬＡ１は、クロック信号ＣＬＫ１
Ａが“Ｌ”である期間、データＤＡを保持して、データ
ＤＡの出力をつづける。

【００６４】ラッチ回路ＬＡ２は、クロック信号ＣＬＫ
１Ａが“Ｌ”から“Ｈ”に立ち上がったとき、Ｄ端子に
入力されているデータＤＡを出力端子ＱからデータＱＡ
として出力する。このとき、ラッチ回路ＬＡ２は、クロ
ック信号ＣＬＫ１Ａが“Ｈ”である期間、データＤＡを
保持して、データＱＡの出力をつづける。このデータＱ
Ａは、論理回路Ｌ１１にて処理されデータＤＢとなり、
ラッチ回路ＬＢ１のＤ端子に入力される。

【００６５】また、遅延回路Ｄ１とサブクロックバッフ
ァＢ１を経たクロック信号ＣＬＫ１は、配線による寄生
抵抗・容量ＲＣ１、ＲＣ２にて遅延されてクロック信号
ＣＬＫ１Ｂとなる。このクロック信号ＣＬＫ１Ｂは、イ
ンバータＩ４、Ｉ５を通ってラッチ回路ＬＢ１の／φ端
子とラッチ回路ＬＢ２のＣＫ端子に入力される。また、
クロック信号ＣＬＫ１Ｂは、インバータＩ６を通ってラ
ッチ回路ＬＢ１のφ端子とラッチ回路ＬＢ２の／ＣＫ端
子に入力される。

【００６６】ラッチ回路ＬＢ１は、クロック信号ＣＬＫ
１Ｂが“Ｈ”から“Ｌ”に立ち下がったとき、Ｄ端子に
入力されているデータＤＢを出力端子Ｑから出力する。
このとき、ラッチ回路ＬＢ１は、クロック信号ＣＬＫ１
Ｂが“Ｌ”である期間、データＤＢを保持して、データ
ＤＢの出力をつづける。ラッチ回路ＬＢ２は、クロック
信号ＣＬＫ１Ｂが“Ｌ”から“Ｈ”に立ち上がったと
き、Ｄ端子に入力されているデータＤＢを出力端子Ｑか
ら論理回路Ｌ１２にデータＱＢとして出力する。このと
き、ラッチ回路ＬＢ２は、クロック信号ＣＬＫ１Ｂが
“Ｈ”である期間、データＤＢを保持して、データＱＢ
の出力をつづける。このデータＱＢは、論理回路Ｌ１２
にて処理される。

【００６７】このように構成されたモジュールＭ１にお
いては、クロック信号ＣＬＫ１Ａで同期するデータＱＡ
の変化がラッチ回路ＬＢ２のＤ端子に到達までにＣＬＫ
１Ｂが変化すればよく、ラッチ回路ＬＡ２とラッチ回路
ＬＢ２との間では図４に示す時間差ＴＡまでＣＬＫ１Ａ
−ＣＬＫ１Ｂ間のクロックスキュー（位相差）は許容さ
れる。

【００６８】なお、ラッチ回路ＬＡ２とラッチ回路ＬＢ
２の前後にもラッチ回路やフリップフロップは存在する
場合が多く、それらとのクロック位相関係を考慮する必
要があるのはいうまでもない。しかし、図１に示すよう
なＬＳＩにおいても、その論理構造を見ると、前述した
ように小規模なモジュールＭ１〜Ｍ６の集合体であるこ
とがほとんどであり、モジュールレベルで見た場合、モ
ジュール内のクロック系において配線メタルの抵抗及び
容量に起因する伝播遅延を上記許容範囲を大きく下回る
値にすることは、今日のＣＡＤなどの設計技術ではそれ
ほど難しいことではない。

【００６９】したがって、モジュールＭ１〜Ｍ６のそれ
ぞれのクロック信号入力部に異なる遅延時間に設定され
た遅延回路Ｄ１〜Ｄ６を配置し、各モジュールごとにク
ロック信号を適切に遅延させることによって、モジュー
ル間のスキュー差をその遅延時間の適切な割り付けで調
整することができる。

【００７０】この第２の実施の形態の半導体集積回路を
用いれば、図１に示すような半導体集積回路２に配置さ
れた各モジュール内におけるサブクロックバッファのス
イッチング電流のピーク値が少なくとも重ならないよう
にすることができる。これにより、サブクロックバッフ
ァのスイッチングに起因するノイズの発生を低減するこ
とができる。

【００７１】さらに、ＬＳＩの動作速度やチップ規模、
モジュールの分割の仕方によっては、クロック信号入力
部に挿入する遅延回路の遅延値の調整によって、スイッ
チング電流のピーク値が重ならないようにできるだけで
なく、サブクロックバッファのスイッチング電流がモジ
ュール間で同時間内に存在しないようにすることも可能
である。

【００７２】以上説明したようにこの第２の実施の形態
の半導体集積回路によれば、クロック同期型の論理ＬＳ
Ｉにおけるクロックスキューによるレーシングの発生を
防止できると共に、クロックバッファの動作時に流れる
スイッチング電流に起因するノイズを低減することがで
きる。

【００７３】この発明においては、サブクロックバッフ
ァの動作時に流れるスイッチング電流に起因するノイズ
を低減するために、クロックスキューに対して設計余裕
度が飛躍的に向上するフリップフロップ使用法を用いて
広いクロックスキュー余裕を設ける。さらに、このクロ
ックスキュー余裕（スキューマージン）を利用して各モ
ジュールごとにクロック信号入力部に所定の遅延を設
け、クロック信号のスイッチングタイミングを意図的に
ずらし、各モジュール内のクロック信号によるスイッチ
ングタイミングが他のモジュール内のクロック信号によ
るスイッチングタイミングと重ならないようにする。

【００７４】これにより、各瞬間におけるクロックバッ
ファのスイッチング電流の総和は高々個々のモジュール
内に有るクロックバッファのスイッチング電流に抑える
ことが可能になる。その結果、クロックバッファのスイ
ッチングによるノイズの発生は、超大規模なＬＳＩであ
ってもその中の各モジュール規模のＬＳＩが発するノイ
ズと同程度まで押さえ込むことができる。

【００７５】

【発明の効果】以上述べたように本発明によれば、クロ
ック同期型の半導体集積回路において、クロックスキュ
ーによるレーシングの発生を防止できると共に、システ
ムクロックのスイッチングによるノイズの発生を低減で
きる半導体集積回路を提供することが可能である。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体集積回路の概念的な
構成を示す図である。

【図２】前記半導体集積回路内におけるクロック信号Ｃ
ＬＫ１〜ＣＬＫ６のタイミングチャートである。

【図３】前記半導体集積回路内のモジュールＭ１の構成
を示す図である。

【図４】フリップフロップＦＡとフリップフロップＦＢ
との間で許容されるクロック信号ＣＬＫ１Ａ−ＣＬＫ１
Ｂ間のクロックスキューを示す図である。

【図５】第２の実施の形態の半導体集積回路内のモジュ
ールＭ１の構成を示す図である。

【図６】前記半導体集積回路内のモジュールＭ１の動作
を示すタイミングチャートである。

【図７】従来の半導体集積回路における同期設計回路の
典型的な構成例を示す図である。

【図８】前記半導体集積回路のクロック信号ＣＬＫＡと
クロック信号ＣＬＫＢの間に発生するクロックスキュー
を示す図である。

【符号の説明】

２…半導体集積回路４…メインクロックバッファＢ１〜Ｂ６…サブクロックバッファＭ１〜Ｍ６…モジュールＤ１〜Ｄ６…遅延回路ＣＬＫ、ＣＬＫ１〜ＣＬＫ６、ＣＬＫ１Ａ〜ＣＬＫ６
Ａ、ＣＬＫ１Ｂ〜ＣＬＫ６Ｂ…クロック信号ＬＡ、ＬＢ、ＬＡ１、ＬＡ２、ＬＢ１、ＬＢ２…ラッチ
回路（ＬＡＴ）ＦＡ、ＦＢ…フリップフロップ（Ｆ／Ｆ）ＲＣ１、ＲＣ２…寄生抵抗・容量Ｌ１１、Ｌ１２…論理回路ＣＩ１１〜ＣＩ１６…クロックドインバータＩ１１〜Ｉ１５…インバータ

Claims

【特許請求の範囲】

【請求項１】半導体集積回路内にクロック信号を供給
するクロック供給手段と、半導体集積回路内に形成され、所定の機能を有する機能
単位である複数のモジュールと、前記モジュールごとに設けられ、前記複数のモジュール
間で前記クロック信号のスイッチングタイミングが重な
らないように前記クロック信号のタイミングを調整する
タイミング調整手段と、前記モジュールごとに設けられ、入力されるデータを保
持する第１のデータ保持手段と、前記第１のデータ保持手段の入力側の前段に設けられ、
前記第１のデータ保持手段が保持動作を開始するクロッ
クエッジと異なる逆のクロックエッジにより、入力され
るデータの出力への伝達を開始する第２のデータ保持手
段と、を具備することを特徴とする半導体集積回路。
【請求項２】前記タイミング調整手段の出力側の後段
に設けられ、前記タイミング調整手段から出力されたク
ロック信号をバッファリングし、立ち上がり立ち下がり
の急峻な波形に生成するバッファをさらに具備すること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】前記第２のデータ保持手段は、トランス
ペアレント型のラッチであることを特徴とする請求項１
に記載の半導体集積回路。
【請求項４】前記タイミング調整手段は、遅延回路で
あることを特徴とする請求項１乃至３のいずれか１項に
記載の半導体集積回路。