JP2008510411A - 混成信号集積回路 - Google Patents

Abstract

本発明は、混成信号集積回路、すなわちアナログ回路とデジタル回路の両方を備える集積回路に関する。本発明は特に、このような装置内のノイズ低減に関する。デジタル回路がアナログ回路と同じ集積回路装置内に含まれる場合は、デジタル回路がかなりの量のノイズの追加の発生源となり得る。その結果、アナログ信号にクロストーク、電気的干渉、および信号歪みが加えられる。本発明は、アナログ回路（２６）とデジタル回路（２９、３０）を備える集積回路であって、デジタル回路がＡＳＭ（３０）を含む集積回路を提供する。ＡＳＭは、クロック信号を必要としない。その動作は適切な入力条件によってトリガされるが、ＳＳＭとは異なり、その入力に変化がないときはアイドルとなり、デジタル回路によって発生されるノイズ・レベルを低減する。

Description

本発明は、混成信号集積回路、すなわちアナログ回路とデジタル回路の両方を備える集積回路に関する。本発明は特に、このような装置内のノイズの低減に関する。

混成信号集積回路装置は、ますます広く使用されるようになりつつある。これは、それらによって費用効率の高いデジタル製造プロセスに組み込まれた高性能アナログ機能を提供することができると共に、このような装置の製造コストが、別々のアナログ装置とデジタル装置に比べて比較的低いことによる。このような装置は、民生用電子機器、コンピュータ、医療機器、およびゲーム・システムを含む広範囲の電子機器用途に使用される。

混成信号装置での信号外乱の主な発生源は、デジタル回路により発生されるノイズであることが知られている。ノイズは、電子回路中の望ましい信号に加えて存在し得る、望ましくないランダムな外来信号と定義することができる。ノイズは、回路の予期しない動作を引き起こし得る。回路が一定の振幅と周波数の信号に応答するように設計されており、ノイズの存在により、信号のこれら２つのパラメータが変化する場合は、回路はこの新しい信号に異なる形で応答し得る。したがって装置は規定された仕様に従って機能せず、信頼できないものとなる。

デジタル回路がアナログ回路と同じ集積回路装置内に含まれる場合は、デジタル回路が、かなりの量のノイズの追加発生源となり得る。デジタル回路中のノイズ発生源は、スイッチングするデジタル信号、および信号の散発的な変化による電源電流のスイッチングである。この外乱は、内部電源母線を介し、あるいはアナログ回路とデジタル回路が共通の基板を共有する場合は装置の半導体基板を介して、アナログ回路に結合される。その結果、アナログ信号にクロストーク、電気的干渉、および信号歪みが加えられる。

図１は、集積回路装置２の構成を示し、デジタル回路４とアナログ回路６は、共通の電源母線８を共有する。インダクタンスＬ_BONDは、半導体ダイから集積回路装置のそれぞれのピンへ延びるボンディング・ワイヤのインダクタンスを表し、容量Ｃ_CHIPは、内部電源端子に接続された各ブロック内のこれらの端子から見た、総ダイ容量を表す。デジタル回路内のスイッチングは、（接地母線１０に対して）正電源母線８上に、電流の急峻な時間的変化（大きなｄｉ／ｄｔ）を発生し、それがパッケージ・インダクタンスＬ_BONDによって振動応答を引き起こし得る。

図２に示される集積回路装置２においては、デジタル回路４とアナログ回路６は、共通の半導体基板上の別々の領域内に設けられている。アナログ回路は、別々の電源母線８’および１０’を有する。しかし、デジタル回路からの外乱が基板を通してアナログ回路に結合され、上記で述べられた問題を引き起こす。

これらの問題に対処する以前の試みとしては、内部結合の十分な低減によって広周波数帯域にわたりフラットな内部電源母線のインピーダンスをサポートすること、あるいはスイッチング回路の電流スルー・レートを制御してｄｉ／ｄｔを低くすることが含まれる。寄生結合を最小にするような装置のレイアウト配置、ガード・リングの適切な配置およびバイアスにより、干渉問題をさらに低減することができる。

より根本的な手法は、ノイズの影響を比較的受けにくい回路構成のみを使用することである。しかし、これらの方策はアナログ回路設計に重大な影響を及ぼし、実装がかなり高コストで困難になり得る。

これらの干渉問題を低減するための別の手法が、広く必要とされている。

本発明は、アナログ回路とデジタル回路を備える集積回路であって、デジタル回路が非同期状態機械（以下、「ＡＳＭ―Asynchronous State Machine―」と呼ぶ）を含む集積回路を提供する。

既存の一部の集積回路設計では、装置の動作を制御するために同期状態機械（以下、「ＳＳＭ―Synchronous State Machine―」と呼ぶ）が用いられる。具体的には、状態機械は、装置によって１群の動作が完了されるために発生する必要のある、事象の論理シーケンスを規定する。ＳＳＭでは、この論理シーケンスの事象が規則的な間隔、すなわちグローバル同期信号のクロック・サイクルごとに発生する。ＳＳＭの入力は、入力の変化と、ＳＳＭの動作をトリガするための適切な入力条件を確認するために、クロック・サイクルごとにサンプリングされる。発明者らにより、グローバル・クロック信号の存在が、装置のアナログ回路に干渉し得るノイズの実質的な発生源であることが理解された。

ＡＳＭは、クロック信号を必要としない。その動作は適切な入力条件によってトリガされるが、ＳＳＭとは異なり、その入力に変化がないときはアイドルとなる。ＡＳＭは、トリガされると、事象のシーケンスを経て、次の動作を実行する準備ができたことを示す「完了」信号を発生する。

本発明は特に、入力ベクトル（すなわち、状態機械の複数の入力）が低い周波数で動作する混成信号集積回路に適用可能である。これは、入力変化の頻度が低い場合、デジタル回路の活動レベルが低くなり、その結果クロック信号のないことがより顕著になって、ＡＳＭの使用により得られるノイズの低減がより著しくなるからである。

好ましい実施形態では、集積回路は、ＡＳＭの入力の変化を検出するための入力ラッチ回路を含む。入力の周期的な監視を伴うポーリング回路またはサンプリング回路を使用するのではなく、入力の変化を自動的に検出する回路を設けることにより、デジタル回路中で生じるスイッチングの量をさらに低減することができる。入力ラッチ回路は、ＡＳＭの入力の変化が検出されたときに、ＡＳＭの１つの状態から別の状態への遷移をトリガするように構成することができる。

好ましくは、入力ラッチ回路は、ＡＳＭが別の状態への遷移の準備ができたかどうかを示す入力信号を受け取るように構成される。このようにして、入力ラッチ回路は、ＡＳＭを別の状態に遷移させるトリガを、ＡＳＭが前のトリガ信号に対する応答に次いで非アクティブになるまで、遅らせることができる。

フラグ生成回路は複数のプログラマブル遅延セル（以下、「ＰＤＣ―Programmable Delay Cells―」と呼ぶ）を備えることができる。

もう１つの好ましい実装形態では、ＡＳＭは、フラグ生成回路であってフラグ生成回路の他の場所で生じるパルス幅の減少を打ち消すようにフラグ・パルスの幅を回復するためのフラグ再生回路を備えるフラグ生成回路を含む。フラグ生成回路を制御するＰＤＣの数の低減において、状態機械内部でパルスを「再循環」できることが有利であるので、フラグ・パルス幅を維持することが重要になり得る。状態および出力変化の複数シーケンス用に、ＰＤＣを再利用することが容易になり得る。

本発明は、アナログ回路とデジタル回路が集積回路装置内の共通の半導体基板上に設けられる場合に、基板を通してデジタル回路からアナログ回路に結合される干渉量を低減するために使用することができる。

好ましい実施形態では、ＡＳＭはＰＬＬクロック・バッファの一部を形成する。

本発明の実施形態を、添付の概略図面を参照して例によって説明する。

図３に示されるＰＬＬクロック・バッファ回路は、登録されているＤＤＲ２ ＤＩＭＭ用途（ＪＥＳＤ８２−１１）用のこのような回路のＪＥＤＥＣ標準仕様に基づいており、したがってここではその構成および動作については詳細に述べない。図４は、本発明の一実施形態による、この回路を修正したものを示す。

図３の既知の回路では、ＳＳＭは、入力ライン２２に沿って外部クロック信号を必要とする。一方、図４に示される本発明の実施形態では、ＳＳＭ２０は、入力ラッチ２９とＡＳＭ３０によって置き換えられ、クロック信号はもはや必要でなく、それによって集積回路内におけるデジタル回路に伴う重大な干渉の発生源が取り除かれる。

ＰＬＬクロック・バッファ回路は、差動クロック入力対２４を、ＹＯ〜Ｙ９およびそれらの反転の１０個の差動クロック出力に分配する。出力クロックは、４つの入力信号、すなわち、正電源ＡＶ_DD、「出力イネーブル」ＯＥ、「出力選択」ＯＳ、および周波数入力ＦＩＮ＿ＤＥＴによって制御される。ＦＩＮ＿ＤＥＴは、入力対２４から、クロック検出回路２５によって得られる。

ＰＬＬ２６はアナログで、ノイズの影響を受けやすい回路であり、入力ラッチ２９とＡＳＭ３０のデジタル回路は、クロック出力ならびにＰＬＬのターン・オンおよびターン・オフを制御する。

パワー・オン回路３４は、バッファ回路がパワー・アップしている間に信号（「ｐｕｐ＿ｎ」）を発生し、この信号は入力ラッチ２９とＡＳＭ３０のすべてのフリップ・フロップを初期化するのに用いられる
図４に示される構成のデジタル回路は、入力変化の検出、次の状態への遷移、およびその状態での適切な出力の発生のために動作する。ＡＳＭが後者２つの機能を実行し、入力ラッチが前者の機能を実行する。ＡＳＭは、その機能を複数の段階で行う。状態機械は、第１の段階で正しい状態に遷移する。この状態遷移の終わりに、このことを示す（下記の図７に関連して「ｆｌｇ＿ｓｍ」で示される）フラグを発生する。次いで状態機械は、現在の状態の情報を用い、正しい出力を発生する。この段階の終わりに状態機械は出力を更新する。

次の段階は「待ち」段階であり、ＡＳＭは状態遷移の第１の段階に戻る前に、出力が整定するのにかかる間待つ。状態機械は、関係する入力の特定の変化に対するすべての状態遷移が完了するまでこのように継続し、次いで、（下記の図６および７で、「ｓｍ＿ｄｏｎｅ」として示される）完了フラグを発生する。

さらに、帰還出力の差動対（ＦＢＯＵＴおよびその反転）が設けられ、これはＰＬＬ２６に帰還される。これらの出力は、ＰＬＬがオンの場合はＰＬＬクロックを、ＰＬＬがオフで入力周波数がある場合は入力周波数を出力する。これは、ライン３５に沿ったＡＳＭからの制御信号に従って、ＰＬＬ迂回マルチプレクサ３１によって制御され、決定される。帰還マルチプレクサ３２は、帰還出力ＦＢＯＵＴに出力される周波数を選択する。同様に、ライン３７に沿ったＡＳＭからの制御信号に従ってＰＬＬ周波数または入力周波数を選択する。

ＪＥＤＥＣ仕様ＪＥＳＤ８２−１１に従って合計１０個のクロック出力、すなわちＹ０〜Ｙ６、Ｙ８、およびＹ９（下記では、全体でＹＸと呼ぶ）、ならびにＹ７がある。

ＯＥ入力およびＯＳ入力は、出力バッファを次のように制御する。
ＯＥ＝Ｌ、ＯＳ＝Ｌ：ＹＸ＝ディスエーブル、Ｙ７＝イネーブル、ＦＢＯＵＴ＝イネーブル
ＯＥ＝Ｌ、ＯＳ＝Ｈ：ＹＸ＝ディスエーブル、Ｙ７＝ディスエーブル、ＦＢＯＵＴ＝イネーブル
ＯＥ＝Ｈ、ＯＳ＝Ｘ：ＹＸ＝イネーブル、Ｙ７＝イネーブル、ＦＢＯＵＴ＝イネーブル

ＡＶ入力およびＦＩＮ＿ＤＥＴ入力は、回路動作を次のように制御する。
ＡＶ＝１、ＦＩＮ＿ＤＥＴ＝有：このモードでは、ＰＬＬはオンである。ＰＬＬは、非迂回モードである。帰還は、非迂回モードである。ＰＬＬクロック周波数は、ＯＥとＯＳの値に基づいて、すべての出力（ＹＸ、Ｙ７、ＦＢＯＵＴ）に送出される。
ＡＶ＝１、ＦＩＮ＿ＤＥＴ＝無：このモードでは、ＰＬＬはターン・オフされ、ブロック全体がパワー・ダウン・モードに入る。ＰＬＬ迂回マルチプレクサは迂回モードであり、すなわちＰＬＬクロック周波数は出力バッファには行かない。帰還マルチプレクサも、迂回モードである。すべての出力（ＹＸ、Ｙ７、ＦＢＯＵＴ）は、ディスエーブルされる。
ＡＶ＝０、ＦＩＮ＿ＤＥＴ＝有または無：このモードでは、ＰＬＬは、ターン・オフされる。ＰＬＬ迂回マルチプレクサは迂回モードであり、すなわちＰＬＬクロック周波数は出力バッファへ行かず、入力クロック周波数がある場合は入力クロック周波数が出力へ行く。帰還マルチプレクサも、迂回モードである。出力（ＹＸ、Ｙ７、ＦＢＯＵＴ）は、ＯＥとＯＳによって制御される。

図５に、図４のＰＬＬクロック・バッファ回路で使用されるデジタル制御回路のブロック図が示される。具体的には、図４のＡＳＭ３０は、以下のブロックからなる。
入力ラッチ４０
フラグ生成回路４２
出力制御状態機械４４
ＰＬＬ起動状態機械４６
組合せブロック４８
出力マルチプレクサ５２およびセレクタ５０

これらのブロックについて以下に簡単に述べ、次いで順に詳しく述べる。

入力ラッチ４０はＰＬＬクロック・バッファ回路の入力の変化をラッチする。この変化によりＡＳＭをトリガさせることができる。そうでない場合は、ＡＳＭはアイドルである。

フラグ生成回路４２は、ゲート・ロジックを有する、プログラマブル遅延セルのデージー・チェーン接続である。このブロックは、状態機械の事象を完了するのに必要な有限数のフラグ・パルスを生成する。

出力制御状態機械４４はＰＬＬ起動状態機械４６と共に、出力バッファ、ならびにＰＬＬのスイッチ・オンおよびスイッチ・オフを制御する。入力が変化する場合は常に、ＰＬＬおよび出力バッファの状態に影響を与える。ＰＬＬがオフ状態からオン状態になるとき、ＰＬＬが準備ができてクロックを出力するまで、出力がイネーブルされないことを確実にすることが必要である。これは、出力制御状態機械とＰＬＬ起動状態機械の両方を用いることによって確実になる。

組合せブロック４８は、出力が、一定の条件下で入力の変化に直接（出力制御状態機械４４が関与せずに）応答して変化できるようにする。入力ＯＥが変化した後、どれだけ早く出力が変化するかについては、タイミング制約／仕様の要件があり得る。この経路は、状態機械が下記に規定される状態（１、２）、３、４、５、６、（７、８）の１つの間で遷移するときに可能になる。状態機械が、（９、１０）から他のいずれかの状態へ遷移する場合は常に、出力の変化はＰＬＬまたは入力周波数のどちらか、または両方ない場合はＡＳＭ内で用いられる内部フラグに同期される。これは、この部分がパワー・アップするときに、出力にグリッチが生じないことを確実にするためである。

出力マルチプレクサ５２およびセレクタ５０は、図１０に示されるように、組合せブロック４８と状態機械ブロック４４からの出力を選択する。

入力ラッチ
入力ラッチ回路４０は、図６により詳細に示される。入力ラッチ回路は、入力信号の変化をラッチする。入力ラッチ回路は次いで、ＡＳＭをトリガする。

４つの入力信号、ＡＶ、ＯＥ、ＯＳ、およびＦＩＮ＿ＤＥＴがある。これら４つの入力信号のそれぞれは、直列の２つのフリップ・フロップ（６０、６２；６４、６６；６８、７０；７２、７４）を通過する。第１のフリップ・フロップ（６０、６４、６８、７２）は、「ｆｌｇ１」と呼ばれるパルスの前端によってトリガされ、外部入力信号をラッチする。第２のフリップ・フロップ（６２、６６、７０、７４）は、別の「ｆｌｇ２」と呼ばれるパルスの後端によってクロッキングされ、第１のフリップ・フロップの出力をラッチする。「ｆｌｇ１」と「ｆｌｇ２」は、遅延によって分離される。「ｆｌｇ１」上の第１のパルスとパルス「ｆｌｇ２」の間の時間差により、第２のフリップ・フロップが初期化される前に、第１のフリップ・フロップが規定された状態に整定することが確実になる。この２段フリップ・フロップ部は準安定状態がＡＳＭに伝播するのを防止するために必要となる。ＡＶ、ＯＥ、ＯＳ、およびＦＩＮ＿ＤＥＴに対するこれらの入力ラッチ・フリップ・フロップは、パワー・アップ時は、それぞれ１、０、０、０の値をもつものとする。

各入力は、入力ラッチ・ブロックの前部でシステム入力（ＡＶ、ＯＥ、ＯＳ、およびＦＩＮ＿ＤＥＴの１つ）を第２のフリップ・フロップの出力と比較する、ＸＯＲゲート（７６、７８、８０、８２）を通過する。ＸＯＲゲートの出力は、入力のいずれかがそのパワー・オン／ラッチ値と異なる場合、ハイ（論理１）となる。ＯＲゲート８４、８６、９０は、後続回路で用いられる１つの信号を発生するために、ＸＯＲゲート７６、７８、８０、８２の出力を結合する。

入力のいずれかが、それらの前提とされるパワー・オン値、または現在ラッチされている値と異なる場合は、フリップ・フロップ９２をトリガするために、立ち上がりでトリガされるフラグ信号（ｚ＿ａｎｄ）が発生される。このフリップ・フロップの出力は、パルス発生器９４をトリガする。パルス発生器９４は、一方の入力端がパルス発生器入力端に接続され、他方の入力端が遅延回路を介してパルス発生器入力端に接続されたＸＯＲゲートからなるものでよい。パルス発生器は、「ｔｒｉｇｇｅｒ＿ｆｌｇｓ」の（ハイからロー、またはローからハイの）遷移によってトリガされ、プログラマブル遅延セル９６を通過しフラグ生成回路をトリガするアクティブ・ハイのパルスを発生する。各入力ピンがパワー・オン／ラッチ値と同じならば、入力が変化するまでＡＳＭはアイドルのままとなる。

パワー・アップ時に入力ラッチ段を管理するために、特別な回路８８が設けられる。これは、マルチプレクサ８８Ａ、１ナノ秒遅延セル８８Ｂ、およびＮＡＮＤゲート８８Ｃからなる。回路がパワー・アップする間は、すべての内部信号の状態は規定されない。パワー・アップ・シーケンスが完了して初めて、内部信号の状態が規定される。パワー・アップ時に、「ｔｒｉｇｇｅｒ＿ｆｌｇｓフリップ・フロップ９２」上の非同期クリア信号が同時にアクティブになるため、「ｚ＿ａｎｄ」上のクロックが認識されないことがあり得る。このためパワー・アップ後にＡＳＭがトリガされるのが阻止され、その結果不正な状態になり得る。「ｔｒｉｇｇｅｒ＿ｆｌｇｓ」フリップ・フロップは、非同期セット入力を有する。これはパワー・オン・シーケンスが完了した後に、各外部入力とそれらの対応するパワー・オン・デフォールト値に相違がある場合、アサートされる。このようにして、ＡＳＭはパワー・アップ後に初めてトリガされる。

ＡＳＭがアクティブ中にトリガするのを防止するために、もう１つの特別な回路９８が含まれる。「ｚ＿ａｎｄ」は、「ｓｍ＿ｄｏｎｅ」信号が受け取られるまでディスエーブルされる。これは、遅延セル９８Ａ、ＯＲゲート９８Ｂ、ＸＯＲゲート９８Ｃ、およびフリップ・フロップ９８Ｄからなる。「ｓｍ＿ｄｏｎｅ」信号は、ＡＳＭの動作が終了したときにＡＳＭから受け取る完了信号である。

フラグ生成回路
この回路は、ＡＳＭを複数の段階に区分化する。
・ 状態の更新
・ 出力の更新
・ 状態および出力の更新に用いられるフラグの再生

フラグ生成回路は、５個のプログラマブル遅延セル（ＰＤＣ）１１０、１１２、１１４、１１６、１１８からなる。

第１のＰＤＣ１１０は、非同期状態機械が次の状態へ移行するための時間間隔を区分するために用いられる。アクティブ・ハイのパルスである「ｆｌｇ＿ｓｍ１」の終端は、状態遷移が完了したことを示す。

第２のＰＤＣ１１２は、出力がイネーブル／ディスエーブルされるための時間間隔を区分するために用いられる。アクティブ・ハイのパルスである「ｆｌｇ＿ｏｐ」の終端は、出力のイネーブル化／ディスエーブル化が完了したことを示す。

第３のＰＤＣ１１４は、フラグ再生回路１２０の一部を形成し、これらのＰＤＣを通過するときに幅が失われやすい、これらのフラグを再生するために用いられる。ＰＤＣ１１４によって出力されるパルス「ｆｌｇ＿ｇａｐ」は、状態機械が次の状態へ移動する前に、出力変化を整定させるための遅延を生成するのに用いられる。

第４のＰＤＣ１１８は、入力の所与の変化に対する、ＡＳＭによるすべての状態遷移が完了したことを示す、「ｓｍ＿ｄｏｎｅ」信号を発生するために用いられる。

第５のＰＤＣ１１６は、一定の状態において、状態変化のためにＰＤＣ１１０を迂回して用いられる。これは、完了するのに、ＰＤＣ１１０を用いるものとは異なる時定数をとる状態遷移に適用される。関係する状態に応じたＰＤＣ１１０または１１６の選択は、それぞれＡＮＤゲート入力１２２および１２４によって得られる。

出力制御状態機械
出力制御状態機械の動作を示す流れ図は、図８Ａ〜８Ｄに示される。図８Ａは開始状態１、２から始まる動作を示し、図８Ｂは図８Ａの続きを示す。図８Ｃは開始状態５からの動作を示し、図８Ｄは開始状態９、１０からの動作を示す。

この状態機械は、入力信号と、ＰＬＬおよび出力バッファの状態を追跡し、ＰＬＬが起動するため、次いで出力バッファがイネーブル／ディスエーブルされるための、正しい事象のシーケンスが生じることを確実にする。

状態機械は、パワー・ダウン状態である状態（９、１０）に初期化される。他に７個の可能な状態があり、これらの状態は、一意の入力条件と特定の出力を有する。
・ （１、２）−ＡＶ＝Ｌ、ＯＥ＝Ｈ、ＯＳ＝ドント・ケア、ＦＩＮ＿ＤＥＴ＝ドント・ケア
ＹＸ＝イネーブル、Ｙ７＝イネーブル、ＦＸ（上記「ＦＢＯＵＴ」）＝イネーブル
・ ３−ＡＶ＝Ｌ、ＯＥ＝Ｌ、ＯＳ＝Ｈ、ＦＩＮ＿ＤＥＴ＝ドント・ケア
ＹＸ＝ディスエーブル、Ｙ７＝ディスエーブル、ＦＸ＝イネーブル
・ ４−ＡＶ＝Ｌ、ＯＥ＝Ｌ、ＯＳ＝Ｌ、ＦＩＮ＿ＤＥＴ＝ドント・ケア
ＹＸ＝ディスエーブル、Ｙ７＝イネーブル、ＦＸ＝イネーブル
・ ５−ＡＶ＝Ｈ、ＯＥ＝Ｈ、ＯＳ＝ドント・ケア、ＦＩＮ＿ＤＥＴ＝有
ＹＸ＝ディスエーブル、Ｙ７＝ディスエーブル、ＦＸ＝イネーブル
・ ６−ＡＶ＝Ｈ、ＯＥ＝Ｌ、ＯＳ＝Ｌ、ＦＩＮ＿ＤＥＴ＝有
・ （７、８）−ＡＶ＝Ｈ、ＯＥ＝Ｌ、ＯＳ＝Ｈ、ＦＩＮ＿ＤＥＴ＝有
ＹＸ＝イネーブル、Ｙ７＝イネーブル、ＦＸ＝イネーブル
グループＡ：状態（９、１０）
グループＢ：状態（１、２）、３および４はＡＶ＝Ｌ、したがってＰＬＬはオフ
グループＣ：状態５、６、（７、８）はＡＶ＝ＨおよびＦＩＮ＿ＤＥＴ＝有、したがってＰＬＬはオン

いずれかのグループ内、あるいはグループＢとＣの間の状態遷移は、入力の変化に非同期に生じることができる。ＡＳＭの内部事象に関連して、同期的な出力変化があり得るが、この状態遷移図では、それらは「ａｓｙｎｃ」信号によって本質的に迂回される。入力は、状態機械がその状態遷移を完了するためにかかる時間に、変化するとしている、
任意のグループからグループＡへの状態遷移は、ＰＬＬがパワー・ダウンされたことを意味する。

グループＢからグループＣへの状態遷移は、ＰＬＬが起動する必要があることを意味し、ＰＬＬ起動状態機械がトリガされる。

ＰＬＬ起動状態機械
ＰＬＬ起動状態機械の動作を示す流れ図は、図９に示される。

この状態機械は２つの条件下で出力制御状態機械によりトリガされる。３つの状態（１、２）、３、４の１つから５、６、または（７、８）への遷移がある場合、あるいはパワー・ダウン状態（９、１０）から５、６、または（７、８）への遷移がある場合である。

この状態機械は、まずＡＶ信号の存在を確認する。それが非アサートであれば、この状態機械はトリガされない。

状態機械は次いで、帰還マルチプレクサを非迂回モードにする。これにより、ＰＬＬ周波数はＰＬＬ回路に帰還されるようになる。状態機械はＰＬＬオフ信号を再アサートする。

状態機械は次いで、ＳＴＡＲＴ−ＰＬＬ信号を発生する。これは、ＰＬＬを起動するのに用いられるアクティブ・ハイのパルスである。

３つの待ち状態がある。状態機械はＰＬＬが起動するのを待ち、次いでＡＶおよび入力周波数ＦＩＮ＿ＤＥＴを確認する。これらのいずれか１つがない場合は、状態機械はアイドル・モードに戻り、ＰＬＬ−ＯＦＦをアサートし、帰還マルチプレクサを非迂回モードから迂回モードに変える。

状態機械は次に、ＰＬＬ周波数を確認する。ＰＬＬの出力に周波数がない場合は、ＰＬＬを再起動し、待ち状態へと続く。

ＰＬＬ周波数がある場合は、状態機械はＡＶおよびＦＩＮ＿ＤＥＴを再確認する。どちらもない場合は、同じケースで前に行ったことを行う。

ＦＩＮ＿ＤＥＴおよびＡＶがある場合は、状態機械はＰＬＬ‐ＬＯＣＫ条件を確認する。ＰＬＬがロックしていない場合は、状態機械は待ち状態に戻り、ＰＬＬの再起動はしない。ＰＬＬ‐ＬＯＣＫがある場合は、ＰＬＬが正しい周波数を供給していることを意味する。状態機械は、ＰＬＬマルチプレクサ上の迂回モードを非迂回モードに変える。このことは、ＰＬＬ周波数が出力バッファ上に出ていることを意味する。次いで、状態機械はまた、この状態機械の完了を示す「ＰＬＬ ＳＭ ＤＯＮＥ」信号を発生し、その後にＡＳＭはアイドルになる。

この開示を読むことによって、当業者にはその他の変形および修正が明らかになるであろう。このような変形および修正は、当技術分野では既知の等価物および他の特徴、および本明細書ですでに説明された特徴の代わりにまたはそれに追加して用いることができる等価物および他の特徴を含むことができる。

本出願において、各請求項は、具体的な特徴の組合せにまとめられているが、本発明の開示の範囲はまた、本明細書のいずれかの請求項に本明細書において記載されたのと同じ発明に関するか否か、および本発明のように、同じ技術的問題の一部または全部を軽減するか否かにかかわらず、本発明で明示的または暗黙に開示されたいかなる新規な特徴および新規な特徴の組合せ、およびそれらの一般化を含むことが理解されるべきである。

別々の実施形態との関連で説明された特徴はまた、単一の実施形態中での組合せによって得ることができる。逆に言えば、簡潔のために、単一の実施形態との関連で説明された様々な特徴はまた、別々に、または、任意の適当な組合せにおいて得ることができる。本出願人は、本出願または本出願から派生する他の出願の手続きの際に、新しい請求項を、このような特徴および／またはこのような特徴の組合せにまとめることができることをここに予告する。

既知の混成信号集積回路装置の回路図である。 既知の混成信号集積回路装置の回路図である。 既知のＰＬＬクロック・バッファ回路のブロック図である。 本発明の一実施形態による、ＰＬＬクロック・バッファ回路の論理図である。 図４のＡＳＭのブロック図である。 図５に示される入力ラッチ回路のブロック図である。 図５に示されるフラグ生成回路のブロック図である。 図５に示される出力制御状態機械の動作を示す流れ図である。 図５に示される出力制御状態機械の動作を示す流れ図である。 図５に示される出力制御状態機械の動作を示す流れ図である。 図５に示される出力制御状態機械の動作を示す流れ図である。 図５に示されるＰＬＬ起動状態機械の動作を示す流れ図である

Claims (8)

1. アナログ回路と、デジタル回路とを備える集積回路であって、前記デジタル回路がＡＳＭを含む集積回路。
2. 前記ＡＳＭの入力の変化を検出するための入力ラッチ回路を含む、請求項１に記載の集積回路。
3. 前記入力ラッチ回路が、前記ＡＳＭの入力の変化が検出されたとき、前記ＡＳＭの１つの状態から別の状態への遷移をトリガするように構成される、請求項２に記載の集積回路。
4. 前記入力ラッチ回路が、前記ＡＳＭが別の状態への遷移の準備ができたかどうかを示す入力信号を受け取るように構成される、請求項３に記載の集積回路。
5. 前記ＡＳＭが、複数のＰＤＣを備えるフラグ生成回路を含む、請求項１ないし４のいずれか１項に記載の集積回路。
6. 前記ＡＳＭが、フラグ生成回路であって前記フラグ生成回路の他の場所で生じるパルス幅の減少を打ち消すようにフラグ・パルスの幅を回復するためのフラグ再生回路を備えるフラグ生成回路を含む、請求項１ないし５のいずれか１項に記載の集積回路。
7. 前記アナログ回路とデジタル回路が、共通の半導体基板上に設けられる、請求項１ないし６のいずれか１項に記載の集積回路。
8. 前記ＡＳＭが、ＰＬＬクロック・バッファの一部を形成する、請求項１ないし７のいずれか１項に記載の集積回路。

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