CN101040238B

CN101040238B - 混合信号集成电路

Info

Publication number: CN101040238B
Application number: CN2005800350447A
Authority: CN
Inventors: 阿姆里塔·德什潘德; 贝内迪克特·米卡
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2004-08-17
Filing date: 2005-08-11
Publication date: 2010-05-05
Anticipated expiration: 2025-08-11
Also published as: EP1782156A1; WO2006018801A1; US7893713B2; CN101040238A; JP2008510411A; US20080258766A1

Abstract

本发明涉及一种混合信号集成电路，即包括模拟电路和数字电路的集成电路。更具体地，本发明涉及减小这种器件中的噪声。当同一个集成电路器件中同时包括数字电路和模拟电路时，数字电路可能是相当数量噪声的额外来源。这导致了模拟信号上被施加有串扰、电干扰和信号失真。本发明提供了一种集成电路，包括模拟电路(26)和数字电路(29、30)，其中数字电路包括ASM(30)。ASM不需要时钟信号。ASM的操作由适合的输入条件来触发，但与SSM相反的是，当ASM的输入不存在变化时，ASM是空闲的，这降低了数字电路所产生的噪声水平。

Description

混合信号集成电路

技术领域

本发明涉及一种混合信号集成电路，即包括模拟电路和数字电路的集成电路。更具体地，本发明涉及减小这种器件中的噪声。

背景技术

混合信号集成电路器件正得到越来越广泛的应用。这是由于这种器件的制造成本与单独的模拟器件和数字器件的制造成本相比相对要低，而且这种器件能够把较高性能的模拟功能嵌入经济的数字制造过程中。这种器件在较广范围的电子应用中得以使用，包括消费电子设备、计算设备、医疗设备和游戏系统。

已知的是，混合信号器件中的信号干扰主要来自数字电路所产生的噪声。可以把噪声定义为：电子电路中除了期望的信号之外而可能出现的不希望的、随机的和无关的信号。噪声可能导致电路以无法预料的方式而操作。如果电路被设计为对特定幅度和频率的信号做出响应，那么如果信号的这两个参数由于噪声的出现而改变，那么电路可能以不同的方式对这个新的信号做出响应。因此，该器件不会根据其预定规范而工作，这使得器件的操作变得不可靠。

当同一个集成电路器件中同时包括数字电路和模拟电路时，数字电路可能是相当数量噪声的额外来源。数字电路中的噪声来源是：由于信号中不定时出现的变化而导致的切换数字信号和供电电流的切换。这个干扰可能会通过内部功率干线而被耦合到模拟电路，或是在模拟电路和数字电路共用公共基板的情况下通过器件的半导体基板而耦合到模拟电路。这导致了模拟信号上被施加有串扰、电干扰和信号失真。

图1示出了集成电路器件2的配置，其中数字电路4和模拟电路6共用公共的供电干线8。电感L_BOND表示从半导体管芯到集成电路器件的各个引脚的连接线的电感，同时电容C_CHIP表示从与内部供电端子相连的块中的这些端子看来的总管芯电容。数字电路的切换可能产生正供电干线8(相对于地干线10)上的电流随时间发生急剧变化(较大的di/dt)。由于封装电感L_BOND，上述电流变化可能导致振荡响应。

在图2所示的集成电路器件2中，数字电路4和模拟电路6被设置在公共半导体基板上的分离区域中。模拟电路具有单独的供电干线8’和10’。然而，来自数字电路的干扰通过基板被耦合到模拟电路中，从而导致了上述问题。

用于解决这些问题的现有尝试包括：通过充足的内部去耦而支持内部功率干线在宽带频率上具有平坦的阻抗，或控制切换网络的电流转换速率以达到较低的di/dt。对器件的布局进行布置以最小化寄生耦合、适当的放置以及偏置保护环可以进一步减小干扰问题。

一种更为基本的方法是，仅使用对噪声相对不敏感的电路配置。然而，这些方法可能会显著地影响模拟电路的设计，使模拟电路的成本实际上更高并难于实现。

存在对另一种能够减小这些干扰问题的方法的广泛需求。

发明内容

本发明提供了一种包括模拟电路和数字电路的集成电路，其中数字电路包括异步状态机(下文称作“ASM”)，并且模拟电路包括PLL，其中ASM控制PLL的时钟输出端以及PLL的开启和关闭。

在一些现有的集成电路设计中，同步状态机(下文称作“SSM”)用于控制器件的操作。具体地，状态机针对器件所要完成的一组操作定义了需要按顺序发生的事件的逻辑序列。在SSM中，这个逻辑序列的事件以有规律的间隔(即全局同步时钟的每个时钟周期)而发生。在每个时钟周期对SSM的输入进行采样，以检查输入的任意变化和适合的输入条件，从而触发SSM的操作。发明人发现，全局时钟信号的存在是噪声的实质来源，它会干扰器件中的模拟电路。

ASM不需要时钟信号。ASM的操作由适合的输入条件而触发，但与SSM相反的是，当ASM的输入不存在变化时，ASM是空闲的。一旦ASM被触发，它会经过事件序列，然后产生“完成”信号以指示它准备好执行下一步操作。

本发明尤其适用于混合信号集成电路，其中输入向量(即状态机的多个输入)在低频上操作。这是因为当由于数字电路的活动水平降低而输入改变不太频繁时，使用ASM所带来的噪声减小更重要，使得没有时钟信号更加显著。

在优选实施例中，集成电路包括输入锁存电路，用于检测ASM的输入中的变化。提供了自动检测输入变化的电路，而不是使用涉及周期性地对输入进行检测的轮询或采样电路，这允许进一步减小数字电路中出现的切换数量。输入锁存电路可以被设置为：当检测到ASM的输入中发生变化时，触发ASM从一个状态转变至另一个状态。

优选地，输入锁存电路被设置为：接收表示ASM是否准备好转变至另一状态的输入信号。在这种方式下，输入锁存电路可以延迟对ASM向另一状态的转变进行触发，直到ASM响应先前的触发信号之后而变为不活动。

标记产生电路可以包括多个可编程延迟单元(下文称作“PDC”)。

在其它优选实施方式中，ASM包括标记产生电路，而标记产生电路包括标记再生电路，用于恢复标记脉冲的宽度以抵消标记产生电路中其它地方所导致的标记脉冲宽度减小。由于状态机内脉冲的“再循环”能力有利于减小管理标记产生电路的PDC的数目，所以维持标记脉冲的宽度可能是重要的。将PDC重新用于多个状态序列和输出改变可能是有利的。

在集成电路器件中的公共半导体基板上设置有模拟电路和数字电路的情况下，本发明可以减小数字电路通过基板耦合到模拟电路的干扰数量。

在优选实施例中，ASM形成了PLL时钟缓冲器的一部分。

附图说明

参考附图并通过示例的方式来描述本发明的实施例，其中：

图1和2示出了已知的混合信号集成电路器件的电路图；

图3示出了已知的PLL时钟缓冲电路的框图；

图4示出了根据本发明实施例的PLL时钟缓冲电路的逻辑图；

图5示出了图4中的ASM的框图；

图6示出了图5所示输入锁存电路的框图；

图7示出了图5所示标记产生电路的框图；

图8A至8D示出了表示图5所示输出管理状态机的操作的流程图；以及

图9示出了表示图5所示PLL启动状态机的操作的流程图。

具体实施方式

图3所示的PLL时钟缓冲电路基于针对已注册的DDR2 DIMM应用(JESD82-11)的该电路的JEDEC标准规范，因此这里不会对其配置和操作进行详细描述。图4示出了根据本发明实施例的该电路的修改版本。

在图3中的已知电路中，SSM需要沿着输入线路22的外部时钟信号。相反，在图4所示的本发明实施例中，SSM 20被输入锁存器29和ASM 30所取代，而且不再需要时钟信号，从而去除了伴随着集成电路中的数字电路的显著干扰源。

PLL时钟缓冲电路把差分时钟输入对24分配给10个差分时钟输出端Y0至Y9及其反相端。这些时钟输出端受到4个输入信号的控制，即正电源AVDD、“输出使能”OE、“输出选择”OS和频率输入FIN_DET。FIN_DET由时钟检测器电路25从输入对24得出。

PLL 26是噪声敏感的模拟电路，同时，输入锁存器29和ASM 30中的数字电路控制着时钟输出端以及PLL的开启和关闭。

在缓冲电路加电同时，上电电路34产生信号(“pup_n”)，用于启动输入锁存器29和ASM 30中的所有内部触发器。

图4所示布置中的数字电路进行操作以检测任意输入端的变化、转变为下一个状态并产生该状态下的适合的输出。ASM实现后面两个功能而输入锁存器实现第一个功能。ASM以多个阶段的方式执行其功能。在第一阶段中，ASM转变至正确的状态。在状态转变结束时，ASM产生用于指示这个转变的标记(在下文的图7中标记为“flg_sm”)。然后，状态机使用当前状态信息并产生正确的输出。在这个阶段结束时，ASM对输出进行更新。

下一个阶段是“等待”阶段，其中ASM在返回状态转变的第一阶段之前等待使输出稳定的时间段。在所涉及的针对输入端具体变化的所有状态转变全部完成之前，状态机以这种方式继续，然后产生完成标记(在下文的图6和7中标记为“sm_done”)。

另外设置有差分反馈输出对(FBOUT及其反相端)，它反馈到PLL26。这些输出端在PLL开启时产生了PLL时钟，或在PLL关闭且输入频率存在时产生了输入频率。这一点是由PLL旁路多路复用器31根据沿着线路35来自ASM的控制信号而控制和确定。反馈多路复用器32对反馈输出FBOUT上输出的频率进行选择。类似地，它根据沿着线路37来自ASM的控制信号而选择PLL频率或输入频率。

根据JEDEC规范JESD82-11，一共有10个时钟输出端，即YO-Y6、Y8和Y9(下文总称为YX)以及Y7。

OE和OS输入端按照如下方式控制输出缓冲器：

OE＝L，OS＝L：YX＝禁用，Y7＝启用，FBOUT＝启用；

OE＝L，OS＝H：YX＝禁用，Y7＝禁用，FBOUT＝启用；

OE＝H，OS＝X：YX＝启用，Y7＝启用，FBOUT＝启用；

AV和FIN_DET输入端按照如下方式控制电路的操作：

AV＝1，FIN_DET＝存在：在这个模式下，PLL开启。PLL处于非旁路模式。反馈处于非旁路模式。基于OE和OS的值在所有输出端(YX、Y7、FBOUT)上发送PLL时钟频率；

AV＝1，FIN_DET＝不存在：在这个模式下，PLL关闭，且整个块进入掉电模式。PLL旁路多路复用器处于旁路模式，即不会在输出缓冲器上发出PLL时钟频率。反馈多路复用器也处于旁路模式。所有输出端(YX、Y7、FBOUT)被禁用；

AV＝0，FIN_DET＝存在或不存在：在这个模式下，PLL开启。PLL旁路多路复用器处于旁路模式，即不会在输出缓冲器上发出PLL时钟频率，但如果存在输入时钟频率，则在输出缓冲器上发出输入时钟频率。反馈多路复用器也处于旁路模式。输出端(YX、Y7、FBOUT)受到OE和OS的控制。

图5示出了图4中的PLL时钟缓冲电路所使用的数字控制电路的框图。具体地，图4中的ASM 30包括下列块：

输入锁存器40；

标记产生电路42；

输出管理状态机44；

PLL启动状态机46；

组合块48；以及

输出多路复用器52和选择器50。

下文将对这些块进行简要描述，之后依次进行更为详细的描述。

输入锁存器40对PLL时钟缓冲电路输入端的任意变化进行锁存。这个变化可能导致ASM被触发。否则，ASM是空闲的。

标记产生电路42是具有某些选通逻辑的可编程延迟单元的菊花链。这个块产生了完成状态机事件所需的有限个数标记脉冲。

输出管理状态机44与PLL启动状态机46一起控制输出缓冲器以及PLL的开启和关闭。只要任意输入端发生变化，则会影响PLL和输出缓冲器的状态。当PLL从关闭状态至开启状态时，需要保证输出端在PLL就绪且输出时钟之前不被启用。使用输出管理状态机和PLL起始状态机来保证这一点。

组合块48允许输出端在特定条件下响应输入端而直接地变化(不涉及输出管理状态机44)。可能存在时序约束/规范要求，它针对输入端OE发生变化后多久输出端才发生变化。当状态机在如下定义的(1、2)、3、4、5、6、(7、8)状态中的一个状态之间进行转变时允许这个路径。状态机在任意时间从状态(9、10)转变为其它状态中的任意状态时，输出端的变化与PLL或输入频率同步，或者如果两者都不存在，则与ASM使用的内部标记同步。这一点确保在组合块48加电时输出端上不会出现假信号。

输出多路复用器52和选择器50从组合块48和状态机块44中选择输出，这可以从图10中看出。

输入锁存器

图6中更为详细地示出了输入锁存器电路40。该电路对任意输入信号的变化进行锁存，然后触发ASM。

存在4个输入信号：AV、OE、OS和FIN_DET.这4个信号中的每一个信号都经过两个串联的触发器(60、62；64、66；68、70；72、74).第一触发器(60、64、68、72)由所谓的“flg1”脉冲的前端触发，并且对外部输入信号进行锁存.第二触发器(62、66、70、74)由与“flg1”不同的、所谓的“fl g2”脉冲的后端来同步，并且对第一触发器的输出进行锁存。“flg1”和“flg2”间隔一定的延迟。第一脉冲“flg1”与脉冲“flg2”之间的时间差确保了在第二触发器启动前已经把第一触发器稳定在限定的状态中。需要这个双触发器部分，以防止将亚稳态引入ASM。假定这个针对AV、OE、OS和FIN_DET的输入锁存器触发器在加电时分别具有值1、0、0、0。

每一个输入都经过异或门(76、78、80、82)，所述异或门对系统输入(AV、OE、OS和FIN_DET中的一项)与输入锁存器块前端的第二触发器的输出进行比较。如果任意输入与其上电/锁存值不同，则异或门的输出将是高(逻辑1)。或门84、86、90把异或门76、78、80、82的输出进行组合，以产生一个用于其它电路的信号。

在任意输入与其假定的上电值或当前锁存值不同的情况下，产生了上升沿触发标记信号(z_and)，以触发触发器92。触发器92的输出触发了脉冲发生器94。脉冲发生器94可以包括异或门，这个异或门的一个输入端与脉冲发生器的输入端相连，另一个输入端通过延迟电路与脉冲发生器的输入端相连。脉冲发生器由“trigger_flgs”上的转变(高至低或低至高)而触发，产生了有效高脉冲，这个脉冲经过可编程延迟单元96，并触发了标记产生电路。如果输入引脚与上电/锁存值相同，那么ASM保持空闲直到输入发生变化。

提供了专门的电路88，用于对输入锁存器级在上电期间进行处理。它包括多路复用器88A、纳秒延迟单元88B和与非门88C。当电路88加电时，所有内部信号的状态都是未定义的。仅在完成加电次序后才定义内部信号的状态。在加电期间，“z_and”上的时钟可能被忽视，这是因为“trigger_flgs”触发器92上的异步清除信号同时有效。这可以避免ASM在加电后被触发，由此可能处于错误的状态中。“trigger_flgs”触发器具有异步置位输入端。在完成上电序列后，如果外部输入与其相应的上电缺省值存在不同，则可以断言异步置位输入端。在这种方式下，ASM将会在加电后被第一次触发。

还包括另一个专门的电路98，它避免ASM在有效时被触发。在接收到“sm_done”信号之前，“z_and”将被禁用。电路98包括延迟单元98A、或门98B、异或门98C和触发器98D。“sm_done”信号是在ASM完成其工作时从ASM接收到的完成信号。

标记产生电路

这个电路把ASM划分为多个阶段。

●状态更新

●输出更新

●重新产生用于状态更新和输出更新的标记

标记产生电路包括5个可编程延迟单元(PDC)110、112、114、116、118。

第一PDC 110用于对异步状态机进入其下一个状态的时间间隔做出标记。有效高脉冲“flg_sml”的末端指示状态转换完成。

第二PDC 112用于对输出端被启用/禁用的时间间隔做出标记。有效高脉冲“flg_op”的末端指示输出端启用/禁用完成。

第三PDC 114形成了标记再生电路120的一部分，并用于再次产生这些标记，其中这些标记在经过这些PDC时将会失去其宽度。PDC 114输出的脉冲“flg_gap”用于创建延迟，从而在状态机移入下一个状态之前使输出端的变化变得稳定。

第四PDC 118用于产生“sm_done”信号，该信号指示ASM针对输入端的给定变化完成了所有的状态转变。

第五PDC 116用于特定状态中，为了状态改变而对PDC 110进行旁路。第五PDC 116用于这样的状态转变中，即该状态下采用与使用PDC110的状态不同的完成时间常数。使用与门输入端122和124分别实现对PDC 110或116的选择，其中该选择取决于所涉及的状态。

输出管理状态机

图8A至8D的流程图示出了输出管理状态机的操作。图8A示出了状态机从起始状态1、2开始的操作，而图8B是图8A的延续。图8C示出了从起始状态5开始的操作，而图8D示出了从起始状态9、10开始的操作。

这个状态机跟踪输入信号、PLL的状态以及输出缓冲器的状态，并确保PLL启动时发生正确的事件序列，并确保输出缓冲器被启用/禁用时发生正确的事件序列。

状态机被初始化为状态(9、10)，即掉电状态。还存在7个更多的可能状态，这些状态具有唯一的输入条件和特定的输出：

●(1、2)-AV＝L，OE＝H，OS＝不关心，FIN_DET＝不关心；

YX＝启用，Y7＝启用，FX(上文的“FBOUT”)＝启用；

●3-AV＝L，OE＝L，OS＝H，FIN_DET＝不关心；

YX＝禁用，Y7＝禁用，FX＝启用；

●4-AV＝L，OE＝L，OS＝L，FIN_DET＝不关心；

YX＝禁用，Y7＝启用，FX＝启用；

●5-AV＝H，OE＝H，OS＝不关心，FIN_DET＝存在；

YX＝禁用，Y7＝禁用，FX＝启用；

●6-AV＝H，OE＝L，OS＝L，FIN_DET＝存在；

●(7、8)-AV＝H，OE＝L，OS＝H，FIN_DET＝存在；

YX＝启用，Y7＝启用，FX＝启用；

组A：状态(9、10)；

组B：状态(1、2)、3和4具有AV＝L，因而PLL关闭；

组C：状态5、6、(7、8)具有AV＝H且FIN_DET＝存在，因而PLL开启。

组内的状态转变或组B和C之间的状态转变可以伴随输入的改变而异步地发生。尽管可能存在关于ASM内部事件的同步的输出改变，在这个状态图中，由于“async”信号，这些同步输出改变实质上被旁路。假定输入端在状态机完成其状态转变期间将会发生变化。

从任意组到组A的状态转变意味着PLL掉电。

从组B至组C的状态转变意味着PLL需要启动且PLL启动状态机被触发。

PLL启动状态机

图9的流程图示出了PLL启动状态机的操作。

这个状态机由输出管理状态机在两个条件下触发。即出现从状态(1、2)、3或4中的一个状态至5、6或(7、8)的转变时，或是出现从掉电状态(9、10)至5、6或(7、8)的转变。

这个状态机首先检查AV信号的存在.如果没有断言，那么这个状态机不会被触发.

然后，这个状态机把反馈多路复用器置于非旁路模式。这允许把PLL频率反馈到PLL电路。这个状态机再次断言PLL-OFF信号。

然后，这个状态机产生START-PLL信号。这是用于启动PLL的有效高脉冲。

存在三个等待状态；状态机等待PLL启动，然后检查AV和输入频率FIN_DET。如果两项都不存在，那么状态机返回空闲模式，断言PLL-OFF，并把反馈多路复用器从非旁路模式转变为旁路模式。

接下来，状态机检查PLL频率。如果PLL的输出端不存在频率，那么状态机再次断开(re-kick)PLL并继续停留在等待状态。

如果存在PLL频率，那么状态机再次检查AV和FIN_DET。如果两项都不存在，状态机的操作与之前相同情况下的操作相同。

如果存在FIN_DET和AV，那么状态机检查PLL-LOCK条件。如果PLL没有锁定，则状态机返回等待状态且不会再次断开PLL。如果存在PLL-LOCK，则意味着PLL正在提供正确的频率。状态机把PLL多路复用器的旁路模式转变为非旁路模式。这意味着PLL频率到达输出缓冲器。状态机还产生“PLL SM DONE”信号，该信号指示这个状态机的操作完成。之后，ASM变为空闲。

通过阅读本公开的内容，其它变体和修改对于本领域的技术人员来说是显而易见的。这些变体和修改可以包括等效特征和本领域中已知的其它特征，这些特征可以替代这里已经描述的特征，或与已经描述的特征一同使用。

尽管本申请中将权利要求表述为具体的特征组合，可以理解的是本发明公开的范围还包括这里以明确或隐含方式公开的任意的新颖特征或特征的任意新颖组合组合，或者它们的归纳，不论它是否涉及如任意权利要求所述的相同发明，也不论它是否如本发明那样缓和了任意或所有相同的技术问题。

在分离的实施例环境中描述的特征也可以在单一实施例的组合中提供。相反，单一实施例的环境中简要描述的各种特征也可以分开地或以任意适合的子组合的方式而提供。因此，申请人给出了告示：在本申请的申请过程中或从本申请派生的任意其它申请的申请过程中，可以提出针对这些特征和/或这些特征的组合的新的权利要求。

Claims

1.一种集成电路，包括模拟电路和数字电路，其中数字电路包括ASM(30)，并且模拟电路包括PLL(26)，其中ASM(30)控制PLL(26)的时钟输出端以及PLL(26)的开启和关闭。

2.根据权利要求1所述的集成电路，其中数字电路包括输入锁存电路(29)，用于检测ASM(30)的输入中的变化。

3.根据权利要求2所述的集成电路，其中输入锁存电路(29)被设置为：当检测到ASM的输入中发生变化时，触发ASM(30)从一个状态转变至另一个状态。

4.根据权利要求3所述的集成电路，其中输入锁存电路(29)被设置为：接收指示ASM是否准备好转变至另一状态的输入信号(sm_done)。

5.根据上述权利要求1-4中任意一项所述的集成电路，其中ASM(30)包括标记产生电路(42)，所述标记产生电路(42)包括多个PDC(110、112、114、116、118)。

6.根据上述权利要求1-4中任意一项所述的集成电路，其中ASM(30)包括标记产生电路(42)，所述标记产生电路(42)包括标记再生电路(120)，用于恢复标记脉冲的宽度以抵消标记产生电路中其它地方所导致的标记脉冲宽度的减小。

7.根据上述权利要求1-4中任意一项所述的集成电路，其中模拟电路和数字电路被设置在公共半导体基板上。

8.根据上述权利要求1-4中任意一项所述的集成电路，其中ASM(30)形成了PLL时钟缓冲器的一部分。