JP2007065756A - クロック制御回路、クロック制御方法、半導体集積回路装置、及び電子機器 - Google Patents

Abstract

【課題】 クロックの停止と再開を動的に制御する際にタイミングを１周期内でずらすことによりノイズの発生を軽減し且つ短時間でクロックの停止と再開をすること。
【解決手段】 クロック入力（ＣＩＮ）信号の立ち下がりエッジでクロック（ＳＴＰ）停止信号を取り込みＥＮ信号を出力する停止レジスタ１１と、ＣＩＮ信号とＥＮ信号のアンド論理を取り通常クロック（ＳＴＰＣ）信号を出力するアンドゲート１２を有する共通回路部１０と、ＳＴＰＣ信号を遅延し遅延クロック（ＤＬＹＣ）信号を出力する遅延回路２２と、ＤＬＹＣ信号の立ち上がりエッジでＳＴＰ信号を取り込みＳＥＬ信号を出力する切換レジスタ２１と、クロック停止中の場合ＤＬＹＣ信号を選択しクロック停止中でない場合ＳＴＰＣ信号を選択しクロック出力（ＣＯＴ）信号を出力するセレクタ２３を有する複数の個別回路部２０を有し、クロック停止再開時に位相をずらせるようにした。
【選択図】 図１

Description

本発明はクロック制御回路、クロック制御方法、半導体集積回路装置、及び電子機器に関し、特に、クロック信号を動的に停止又は開始する技術に関する。

近年地球環境の保全のために省エネルギーが叫ばれている。ところが、半導体集積回路の性能と集積度の向上に伴い半導体集積回路の消費電力が大きくなる傾向にあり、コンピュータや電化製品等の電子機器の消費電力の節約が大きな課題の１つとなっている。同時に高速で動作する大型コンピュータにおいては半導体集積回路の消費電力の増大に伴い冷却がますます困難になっており、半導体集積回路の消費電力の低減が求められている。

そのため、電子機器が未使用状態の場合は動作を停止し電子機器の消費電力を低減するような機能が組み込まれるようになっている。電子機器に組み込まれた半導体集積回路はクロック信号に同期して制御されることが多く、この場合、半導体集積回路内で分配されるクロック信号を動的に停止し動的に開始することによって、未使用時のクロック信号の分配を停止して半導体集積回路の消費電力を削減する方法が選択肢の１つとして採用されている。

一方で、クロック信号を一斉に停止、再開することによる急激な電流変化は、半導体集積回路に電源ノイズをもたらし、安定動作に対する危険性を高めることになる。この危険性を回避するためには、クロック信号の停止、再開のタイミングを電子機器内でずらす方法がある。

例えば、特開２００３−３０３０３０号公報の図１に記載されている発明のクロック制御回路は、複数のメモリアレイ１１０（１）〜１１０（ｎ）に対するクロック信号の供給タイミングをゲーティング回路１２０（１）〜１２０（ｎ）によりずらすようにしている。この発明は非アクセス状態指示信号Ｓｄｉｓの入力に基づいてクロック供給停止信号ＳＣ（１）〜ＳＣ（ｎ）を生成し、このクロック供給停止信号にクロック周期単位の位相差を与えてゲーティング回路１２０（１）〜１２０（ｎ）で停止、再開する基準クロックのタイミングをクロック周期単位でずらしている。

特開２００３−３０３０３０号公報（図１）

半導体集積回路内の一部のクロック停止または開始を動的に制御して消費電力の削減を実現する従来のクロック制御回路は、クロック停止または開始を一斉に行うことによりクロック停止または開始時の急激な電流変化に起因してノイズが発生し、クロック信号や他の信号に影響を与えて回路動作を誤らせる可能性があることである。

特開２００３−３０３０３０号公報の発明は、クロック停止または開始をクロックの周期単位でずらすことにより、急激な電流変化を避けるようにしているが、クロック１周期内での変化を緩和することはできず、また、数クロックから数十クロックという切換時間を必要としており、効率のよいクロックの開始・停止の制御ができなかった。

本発明の目的は、クロックの停止と再開を動的に制御する際にタイミングを１周期内でずらすことにより、ノイズの発生を軽減し且つ短時間で動的にクロックの停止と再開をできるようにしたクロック制御回路、クロック制御方法、半導体集積回路装置、及び電子機器を提供することにある。

本発明の第１のクロック制御回路は、予め決められたクロック周期の１／２未満の遅延時間だけ通常クロックから遅延させた遅延クロックを生成する遅延回路と、クロックの停止制御を受ける論理回路に対して供給するクロックを停止する際に通常クロックを遅延クロックに切り換えてからクロックを停止し、クロックを再開する際に遅延クロックで再開した後通常クロックに切り換えるクロック切換手段を有することを特徴とする。

本発明の第２のクロック制御回路は、クロック入力信号の立ち下がりエッジでクロック停止を指示するクロック停止信号を取り込みイネーブル信号を出力する停止レジスタと、
クロック入力信号とイネーブル信号の論理積をとり通常クロック信号を出力するアンドゲートと、通常クロック信号を予め決められた遅延時間だけ遅延し遅延クロック信号を出力する遅延回路と、遅延クロック信号の立ち上がりエッジでクロック停止信号を取り込み選択信号を出力する切換レジスタと、選択信号がクロック停止の場合遅延クロック信号を選択し選択信号がクロック停止でない場合通常クロック信号を選択し選択結果をクロック出力信号として出力するセレクタとを有することを特徴とする。

本発明の第３のクロック制御回路は、本発明の第２のクロック制御回路において、前記イネーブル信号は前記停止レジスタと前記アンドゲートの間に直列に挿入されクロック入力信号の立ち下がりエッジで動作する１以上の停止調整レジスタの最後段の停止調整レジスタから出力され、前記選択信号は前記切換レジスタの後に直列に置かれ遅延クロック信号の立ち上がりエッジで動作する１以上の切換調整レジスタの最後段の切換調整レジスタから出力されることを特徴とする。

本発明の第４のクロック制御回路は、本発明の第２又は第３のクロック制御回路において、前記遅延回路と前記切換レジスタと前記セレクタを含む個別回路部を複数有し、前記遅延回路の遅延時間をそれぞれ異なる値に設定することを特徴とする。

本発明の第５のクロック制御回路は、本発明の第４のクロック制御回路において、前記遅延回路の遅延時間は入力クロック信号の周期の１／２未満であることを特徴とする。

本発明の第１のクロック制御方法は、クロックの停止制御を受ける論理回路に対して供給するクロックを停止する際に予め決められたクロック周期の１／２未満の遅延時間だけ通常クロックから遅延させた遅延クロックに切り換えてからクロックを停止し、クロックを再開する際に前記遅延クロックで再開した後通常クロックに切り換えることを特徴とする。

本発明の第２のクロック制御方法は、本発明の第１のクロック制御方法において、前記論理回路を複数の論理回路群に分割し、論理回路群毎に供給する前記遅延クロックの位相をずらすように前記遅延時間を設定することを特徴とする。

本発明の第１の半導体集積回路装置は、クロック入力信号の立ち下がりエッジでクロックの停止を指示するクロック停止信号を取り込みイネーブル信号を出力する停止レジスタと、クロック入力信号とイネーブル信号のアンド論理を取り通常クロック信号を出力するアンドゲートとを有する共通回路部と、
通常クロック信号を予め決められた時間だけ遅延し遅延クロック信号を出力する遅延回路と、遅延クロック信号の立ち上がりエッジでクロック停止信号を取り込み選択信号を出力する切換レジスタと、クロック停止中の場合選択信号により遅延クロック信号を選択しクロック停止中でない場合選択信号により通常クロック信号を選択しクロック出力信号を出力するセレクタとを有する複数の個別回路部と、
個別回路部に対応して設けられ、クロック出力信号を分割された回路群に分配する分配回路を有することを特徴とする。

本発明の第２の半導体集積回路装置は、本発明の第１の半導体集積回路装置において、前記遅延回路の遅延時間は、入力クロック信号の周期の１／２未満であり、前記個別回路部毎に異なる値を設定されることを特徴とする。

本発明の第１の電子機器は、クロック入力信号の立ち下がりエッジでクロックの停止を指示するクロック停止信号を取り込みイネーブル信号を出力する停止レジスタと、クロック入力信号とイネーブル信号のアンド論理を取り通常クロック信号を出力するアンドゲートとを有する共通回路部と、
通常クロック信号を予め決められた時間だけ遅延し遅延クロック信号を出力する遅延回路と、遅延クロック信号の立ち上がりエッジでクロック停止信号を取り込み選択信号を出力する切換レジスタと、クロック停止中の場合選択信号により遅延クロック信号を選択しクロック停止中でない場合選択信号により通常クロック信号を選択しクロック出力信号を出力するセレクタとを有する複数の個別回路部と、
個別回路部に対応して設けられ、クロック出力信号をグループ分けされた半導体集積回路装置群に分配する分配回路を有することを特徴とする。

本発明の第２の電子機器は、本発明の第１の電子機器において、前記遅延回路の遅延時間は、入力クロック信号の周期の１／２未満であり、前記個別回路部毎に異なる値を設定されることを特徴とする。

本発明は、クロックの停止・開始タイミングを遅延値のことなる遅延回路により１周期内でずらすようにしているので、クロックの停止・開始時の急激な電流変化を数回に分散させてノイズを低減することができるとともにクロックの停止・開始の移行時間を短縮できるという効果がある。

次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態のクロック制御回路の構成を示した図である。本発明のクロック制御回路は共通回路部１０と個別回路部２０とから構成される。個別回路部２０は図１では個別回路部２０−１と個別回路部２０−２の２つが示されているが、個数を制限するものではない。個別回路部２０−１と個別回路部２０−２区別せずにいう場合に個別回路部２０という。個別回路部２０内の構成についても同様に区別する場合に“−１”や“−２”を付けることにする。

共通回路部１０は、停止レジスタ１１とＡＮＤゲート１２とドライバゲート１３を含み、クロック入力信号（ＣＩＮ信号）とクロック停止信号（ＳＴＰ信号）を入力としＥＮ信号とＳＴＰ信号を出力する回路である。ＣＩＮ信号は分配するクロック信号の元となり停止・再開の制御を受けないクロック入力信号である。ＳＴＰ信号はクロック信号を停止する場合に“０”となりクロック信号を動作させる場合“１”となる信号であり、電子機器内で動作を停止する際に動作停止を制御する回路から出力される。

停止レジスタ１１は、ＣＩＮ信号の立ち下がりエッジでＳＴＰ信号の値を取り込みＥＮ信号として出力するレジスタであり、例えばフリップフロップ回路やラッチ回路で構成される。ＥＮ信号はクロック信号を有効にすることを示す信号である。ドライバゲート１３はＳＴＰ信号を個別回路部２０に分配するための回路であるが、出力の接続数や負荷容量が小さい場合はなくてもよい。

ＡＮＤゲート１２はＣＩＮ信号とＥＮ信号との論理積をＳＴＰＣ信号として出力する。ＳＴＰＣ信号はＣＩＮ信号をＳＴＰ信号により停止・動作制御するようにしたクロック信号であり、直接ＳＴＰ信号を用いずにＥＮ信号を用いることにより１周期内でずらせるようなタイミングを可能としている。

個別回路部２０は、切換レジスタ２１と遅延回路２２とセレクタ２３を含みＳＴＰ信号とＳＴＰＣ信号を入力とし、停止・再開制御されたクロック信号（ＣＯＴ信号）を出力する。個別回路部２０−１〜２０−３は遅延回路２２−１〜２２−３の遅延値が異なる以外は同じである。個別回路部２０はそれぞれの遅延回路２２の遅延値を異なる値にすることにより、クロックの停止又は再開時のＣＯＴ信号のタイミングをずらすことができる。

遅延回路２２はＳＴＰＣ信号を決められた遅延値分遅延させる回路であり遅延クロック信号（ＤＬＹＣ信号）を出力する。遅延回路２２は、例えば、ゲートを直列に接続する構成としてゲート段数により遅延値を調整することもできるし、予め遅延時間が決められた遅延素子で実現することもできる。ＤＬＹＣ信号はクロックを停止する際又は再開する際の移行時にタイミングをずらすためのクロック信号として使用される信号であり、移行時にセレクタ２３で選択される。なお、以降の説明では遅延時間はクロックの１／２周期未満の範囲で設定されるものとする。

セレクタ２３は通常時はＳＴＰＣ信号を選択し、クロックを停止してから再開するまでの間にＤＬＹＣ信号を選択しクロック出力信号（ＣＯＴ信号）を出力する切換回路である。セレクタ２３は切換レジスタ２１が出力するＳＥＬ信号により選択制御される。切換レジスタ２１は、ＤＬＹＣ信号の立ち上がりエッジでＳＴＰ信号の値を取り込みＳＥＬ信号として出力するレジスタであり、例えばフリップフロップ回路やラッチ回路で構成される。

図２は共通回路部１０と個別回路部２０を半導体集積回路装置４０に組み込んだ構成の一例を示した図である。半導体集積回路装置４０は大規模集積回路（ＬＳＩ）のような半導体部品であり、通常様々な形状のパッケージに実装されて部品と取り扱われ、電子機器内の配線基板等に実装される。ただし、配線基板にベアチップの状態で直接実装されることもある。

半導体集積回路装置４０に実装される回路は複数の回路群４１に分割される。ただし、図示しないがクロックの停止や再開を制御する回路やクロックの再開条件を検出する回路等は半導体集積回路群４１には含まれず無停止のクロック（例えばＣＩＮ信号）が供給される。

分配回路３０は個別回路部２０で出力したＣＯＴ信号に基づいて回路群４１が必要とする数のクロック信号を生成して回路群４１に供給する回路である。分配回路３０−１、分配回路３０−２が出力するクロック信号は通常時は同じ位相となっているが、クロックを停止する際とクロックを再開する際の位相が遅延回路２２の遅延時間によりずれるようになっている。

図３は共通回路部１０と個別回路部２０を電子機器５０に組み込んだ構成の一例を示した図である。電子機器５０は複数の半導体集積回路装置を組み込んだ装置であり、例えばコンピュータ、通信機器、電化製品、自動車、工作機械等があるが、現在では多くの機械に半導体集積回路装置が搭載されているので、多くの機械や装置が該当する。

電子機器５０は、共通回路部１０と個別回路部２０の他に、クロック生成回路５２とクロック停止回路５３と複数の分配回路３０と複数の半導体集積回路装置群５１とを含む。半導体集積回路装置群５１は電子機器５０に含まれる複数の半導体集積回路装置をグループ化して分割したものであり少なくとの１つの半導体集積回路装置を含む。図３では半導体集積回路装置を半導体集積回路装置群５１−１、半導体集積回路装置群５１−２の２つに分割した例を示しているが分割数には特に制限はなく、個別回路部２０の遅延回路２２の遅延時間を変えることにより自由に分割数を選択できる。

クロック生成回路５２は、無停止のクロック信号であるＣＩＮ信号を生成し出力する。クロック停止回路５３は電子機器５０に組み込まれた省電力機能を実現するために必要に応じてクロックを停止したり再開したりする制御を行う回路でありＳＴＰ信号を生成して出力する。共通回路部１０と個別回路部２０は図１、図２と同じ構成であり、分配回路３０も図２と同じ構成でかまわないが回路群４１に代わって半導体集積回路装置群５１が必要とする数のクロック信号を出力する。

電子機器５０は図示しないが１つ又は複数の配線基板が実装され、半導体集積回路装置は配線基板に実装される。なお、半導体集積回路装置群５１に含まれる半導体集積回路装置の一部又は全部は、図２に示す半導体集積回路装置４０のように、さらに内部に共通回路部１０と個別回路部２０を組み込んだ構成としてもよい。

次に、本発明を実施するための最良の形態の動作について図１〜図４を参照して説明する。図４は本発明の第１の実施の形態の動作を示したタイミングチャートである。まず本発明のクロック制御回路を含む電子機器５０はクロック停止条件を検出すると、クロックを停止するための処理を実行し、その処理が完了するとＳＴＰ信号を“０”にする。その後クロック停止条件が解除されるとＳＴＰ信号を“１”に戻す。

クロック停止条件とは、例えば、利用者がコンピュータの使用をいったん中断する際に中断のための処理を終了したことを検出すると条件が成立する。クロック停止条件は他にオペレーティングシステムやハードウェアの制御回路が一時的に回路が未使用となることを予知した際に検出することもある。この場合対象回路を一時的に停止して消費電力の低減を行う場合もあり、前者に比べて停止時間が短くなる傾向があるが、本発明は停止時間の長短に関係なく同様に動作する。

クロックを停止することにより電力消費を抑えることができるので、コンピュータ以外にも電子回路や半導体集積回路装置を組み込んだ多くの電子機器が本発明を有効に適用できる。例えば、コンピュータにおいて中断のための処理とは、メモリ上のデータをハードディスクに保存したり、作業状態をメモリに保存したり、ＯＳ(operating system）やアプリケーションソフトを終了する処理である。この中断からコンピュータの利用を再開する際にクロック停止条件が解除される。

まずクロックを停止する際の動作について説明する。図４を参照すると、タイミングｔ１でＳＴＰ信号が“０”になるとタイミングｔ２のＣＩＮ信号の立ち下がりにより停止レジスタ１１が“０”になり、その出力のＥＮ信号が“０”となるのでタイミングｔ２以降ＡＮＤゲート１２の出力であるＳＴＰＣ信号は“０”に変化する。

遅延回路２２−１の遅延時間をΔ１、延回路２２−２の遅延時間をΔ２（図４ではΔ１＜Δ２）とすると、遅延回路２２−１の出力のＤＬＹＣ−１信号はＳＴＰＣ信号に対してΔ１遅れ、遅延回路２２−２の出力のＤＬＹＣ−２信号はＳＴＰＣ信号に対してΔ２遅れる。

タイミングｔ１後のタイミングｔ３でＳＴＰＣ信号が立ち上がるとＤＬＹＣ−１信号はＳＴＰＣ信号に対してΔ１遅れてタイミングｔ４で立ち上がる。タイミングｔ４のＤＬＹＣ−１信号の立ち上がりでＳＴＰ信号が“０”になっているので切換レジスタ２１−１は“０”に変化する。タイミングｔ４以降、切換レジスタ２１−１の出力のＳＥＬ−１信号は“０”に変化し、セレクタ２３−１はタイミングｔ４以前はＳＴＰＣ信号を選択し、タイミングｔ４以後はＤＬＹＣ−１信号を選択する。

タイミングｔ３でＳＴＰＣ信号が立ち上がるとＤＬＹＣ−２信号はＳＴＰＣ信号に対してΔ２遅れたタイミングｔ５で立ち上がる。タイミングｔ５のＤＬＹＣ−２信号の立ち上がりでＳＴＰ信号が“０”になっているので切換レジスタ２１−２は“０”に変化する。タイミングｔ５以降、切換レジスタ２１−２の出力のＳＥＬ−２信号は“０”に変化し、セレクタ２３−２はタイミングｔ５以前はＳＴＰＣ信号を選択し、タイミングｔ５以後はＤＬＹＣ−２信号を選択する。

ＳＥＬ−１信号が切り替わるタイミングの前後において、ＣＯＴ−１信号は、タイミングｔ３のＳＴＰＣ信号で立ち上がり、タイミングｔ４でＤＬＹＣ−１信号に切り替わったあとＤＬＹＣ−１信号が立ち下がるタイミングｔ５で立ち下がることになる。ＣＯＴ−１信号はＳＥＬ−１信号が“０”に切り替わったあとはＤＬＹＣ−１信号を選択するのでタイミングはＳＴＰＣ信号に対してΔ１遅れたタイミングで動作する。タイミングｔ５又はタイミングｔ６以降ＥＮ信号が“０”となるためＣＯＴ信号は停止する。

ＳＥＬ−１信号が“０”に変化すると、ＣＯＴ−１信号の位相は通常クロックのＳＴＰＣ信号に対してΔ１ずれた位相となる。同様にして、ＣＯＴ−２信号はＳＴＰＣ信号に対してΔ２ずれた位相となる。従ってクロックが停止する際にはＣＯＴ−１信号とＣＯＴ−２信号とでは位相が異なるのでクロック信号は異なるタイミングで変化することになり、同時に変化するクロック信号数が減るため発生するノイズを低減することができる。

次に、クロックを再開する際の動作について説明する。図４を参照すると、まず、クロックの再開を指示するために、タイミングｔ７でＳＴＰ信号が“１”に戻る。タイミングｔ７に続くＣＩＮ信号が立ち下がりのタイミングｔ８で停止レジスタ１１が“１”となりＥＮ信号が“１”に変化する。ＥＮ信号が“１”となるとタイミングｔ８に続くＣＩＮ信号の立ち上がりのタイミングｔ９からＳＴＰＣ信号が再開される。

ＳＴＰＣ信号にΔ１だけ遅れたタイミングｔ１０でＤＬＹＣ−１信号が再開し、ＳＴＰＣ信号にΔ２だけ遅れたｔ１１でＤＬＹＰ−２信号が再開する。ＤＬＹＣ−１信号が再開することにより、その立ち上がりタイミングｔ１０で切換レジスタ２１−１が“１”となりＳＥＬ−１信号が“１”に変化し以降セレクタ２３−１は出力ＣＯＴ−１信号をＤＬＹＣ−１信号からＳＴＰＣ信号に切り換える。同様にしてタイミングｔ１１でセレクタ２３−２は出力ＣＯＴ−２信号をＤＬＹＣ−２信号からＳＴＰＣ信号に切り換える。従って、タイミングｔ１１以降はＣＯＴ−１信号もＣＯＴ−２信号も同じＳＹＰＣ信号から生成され同位相のクロック信号となる。

このように、本発明ではクロック停止時のノイズを低減するとともに、クロック再開の際もクロック信号が同時に立ち上がることなく遅延回路２２の遅延時間（Δ１とΔ２）の差分に従ってずれるので、クロック信号の再開時のノイズを低減することができる。

例えば、図２の構成においては、半導体集積回路装置４０内においてクロック停止・再開時のノイズを低減することができ、図３の構成においては電子機器５０内のクロック停止・再開時のノイズを低減することができる。

なお、図１に示した構成では、クロック停止の切り換えタイミングでＣＯＴ信号はＳＴＰＣ信号とＤＬＹＣ信号のＯＲ論理で生成されるようになり、クロック再開の切り換えタイミングでＣＯＴ信号はＳＴＰＣ信号とＤＬＹＣ信号のＡＮＤ論理で生成されるようになる。本発明では遅延時間を１／２クロック周期未満としているので、ＯＲ論理によりクロックが２つに割れて１クロック分増えたりＡＮＤ論理がとれずクロックが消滅したりすることもなく、元のクロック数を保ったまま位相のみをずらして切り換えることが可能となっている。

次に、本発明の第２の実施の形態について図面を参照して説明する。図５は本発明の第２の実施の形態のクロック制御回路の構成を示した図である。第２の実施の形態のクロック制御回路は第１の実施の形態のクロック制御回路に比べて、クロックを停止するタイミングとクロックを再開するタイミングをクロック周期単位で調整して遅延できるように共通回路部６０に停止調整レジスタ６４、停止調整レジスタ６５を追加し、個別回路部７０に切換調整レジスタ７４を追加した点が異なる。

停止調整レジスタ６４と停止調整レジスタ６５は停止レジスタ１１とＡＮＤゲート１２との間に直列に挿入されるレジスタであり、例えばフリップフロップ回路やラッチ回路で構成される。停止調整レジスタ６４はＣＩＮ信号の立ち下がりエッジで停止レジスタ１１の値を取り込み、停止調整レジスタ６５はＣＩＮ信号の立ち下がりエッジで停止調整レジスタ６４の値を取り込みＥＮ信号を出力する。共通回路部６０は、停止調整レジスタ６４と停止調整レジスタ６５は、共通回路部６０がクロック停止の際にタイミングを２クロック周期だけ遅らせる機能を与える。

切換調整レジスタ７４は切換レジスタ２１とセレクタ２３との間に挿入されるレジスタであり、ＤＬＹＣ信号の立ち上がりエッジで切換レジスタ２１の値を取り込みＳＥＬ信号を出力する。切換調整レジスタ７４は個別回路部７０が個別回路部２０に比べてクロックの停止・開始のタイミングを１クロック周期分だけ遅らせる機能を与える。

停止調整レジスタ６４と停止調整レジスタ６５と切換調整レジスタ７４を挿入することによりクロックの停止と開始の際のタイミングを変えることができる。挿入する停止調整レジスタと切換調整レジスタの数は図５に示した数に限定するものではなく遅延したいクロック数に応じて挿入することができる。

次に、本発明の第２の実施の形態の動作について図面を参照して説明する。図６は本発明の第２の実施の形態の動作を示したタイミングチャートである。以降は第１の実施の形態との差分について説明し、同じ動作をする説明は省略することにする。このため、図６では個別回路部７０は個別回路部７０−１の動作のみを示している。個別回路部７０−２は個別回路部７０−１に比べて遅延回路２２の遅延時間が違うだけなので、個別回路部７０−２と個別回路部７０−１の動作の違いは第１の実施の形態の動作の説明から容易に理解できる。

まず、タイミングｔ２１でＳＴＰ信号が“０”となりクロック停止が指示されると、続くＣＩＮ信号の立ち下がりのタイミングｔ２２で停止レジスタ１１が“０”となる。次に、タイミングｔ２３で停止調整レジスタ６４が“０”となり、続いてタイミングｔ２４で停止調整レジスタ６５が“０”となりＥＮ信号が“０”に変化する。タイミングｔ２４でＥＮ信号が“０”となるので、それ以降ＳＴＰＣ信号とこれを遅延したＤＬＹＣ信号が停止する。第１の実施の形態に比べてＳＴＰＣ信号の停止は２周期だけ遅れる。

一方、切換レジスタ２１はタイミングｔ２１に続くＤＬＹＣ信号の立ち上がりタイミングｔ２５で“０”となる。続くＤＬＹＣ信号の立ち上がりタイミングｔ２６で切換調整レジスタ７４が“０”となりＳＥＬ信号が“０”に変化する。

ＳＴＰＣ信号の立ち上がりタイミングｔ２７で立ち上がったＣＯＴ信号は立ち上がり状態（１状態）中にＤＬＹＣ信号に切り換えられ、ＤＬＹＣ信号の立ち下がりタイミングｔ２８で立ち下がる。さらにタイミングｔ２９でもＥＮ信号が“０”となっていないためＤＬＹＣ信号からと同位相のＣＯＴ信号が１周期分出力されて停止する。

次にクロック再開の際の動作について説明する。まず、ＳＴＰ信号がタイミングｔ３１で“１”となりクロック再開が指示されると、続くＣＩＮ信号の立ち下がりのタイミングｔ３２で停止レジスタ１１が“０”となる。次に、タイミングｔ３３で停止調整レジスタ６４が“１”となり、続いてタイミングｔ３４で停止調整レジスタ６５が“１”となりＥＮ信号が“１”に変化する。タイミングｔ３４でＥＮ信号が“１”となるので、それ以降ＳＴＰＣ信号とこれを遅延したＤＬＹＣ信号が再開する。第１の実施の形態に比べてＳＴＰＣ信号の再開は２周期だけ遅れる。

一方、切換レジスタ２１はタイミングｔ３１に続くＤＬＹＣ信号の立ち上がりタイミングｔ３５で“１”となる。続くＤＬＹＣ信号の立ち上がりタイミングｔ３６で切換調整レジスタ７４が“１”となりＳＥＬ信号が“１”に変化する。
タイミングｔ３５でＤＬＹＣ信号が再開した際ＳＥＬ信号は切換調整レジスタ７４の働きによりまだ“０”のままなので、セレクタ２３はＤＬＹＣ信号の位相のＣＯＴ信号を再開する。続いてＤＬＹＣ信号の立ち上がりタイミングｔ３６で立ち上がったＣＯＴ信号は立ち上がり状態（１状態）中にＳＴＰＣ信号に切り換えられ、ＳＴＰＣ信号の立ち下がりタイミングｔ３７で立ち下がる。これ以降セレクタ２３はＳＴＰＣ信号に基づいた通常状態の位相のＣＯＴ信号を出力する。

このように、本発明の第２の実施の形態では、停止調整レジスタと切換調整レジスタを追加することでクロックを停止・再開する際の停止・再開タイミングをクロック周期単位で調整することができる。以上の説明では停止調整レジスタの数が２で切換調整レジスタの数が１の場合について説明したが停止調整レジスタと切換調整レジスタの数を調整することで停止・再開時のタイミングを調整することができる。

例えば、停止調整レジスタの数をＭ、切換調整レジスタの数をＮとすると、第１の実施の形態に比べてＣＯＴ信号は、Ｎ周期遅れて位相が切り換わり、クロック停止の際に切換後の位相ずれのクロックがＭ−Ｎ周期だけ出力されて停止し、再開の際は切換前の位相ずれのクロックがＭ周期だけ出力された後通常位相クロックに切り換わる。

本発明はクロック信号を停止したり再開したりして制御される半導体集積回路装置に利用することができ、さらに上記半導体集積回路装置を搭載した機械や装置（例えば、コンピュータ、通信機器、電化製品、自動車、工作機械等）で利用することができる。

本発明の第１の実施の形態のクロック制御回路の構成を示した図である。 本発明の第１の実施の形態のクロック制御回路を半導体集積回路装置に適用した構成を示した図である。 本発明の第１の実施の形態のクロック制御回路を電子機器に適用した構成を示した図である。 本発明の第１の実施の形態の動作を示したタイミングチャートである。 本発明の第２の実施の形態のクロック制御回路の構成を示した図である。 本発明の第２の実施の形態の動作を示したタイミングチャートである。

符号の説明

１０ 共通回路部
１１ 停止レジスタ
１２ ＡＮＤゲート
２０ 個別回路部
２１ 切換レジスタ
２２ 遅延回路
２３ セレクタ
３０ 分配回路
４０ 半導体集積回路装置
４１ 回路群
５０ 電子機器
５１ 半導体集積回路装置群
６０ 共通回路部
６４ 停止調整レジスタ
６５ 停止調整レジスタ
７０ 個別回路部
７４ 切換調整レジスタ

Claims (11)

1. 予め決められたクロック周期の１／２未満の遅延時間だけ通常クロックから遅延させた遅延クロックを生成する遅延回路と、クロックの停止制御を受ける論理回路に対して供給するクロックを停止する際に通常クロックを遅延クロックに切り換えてからクロックを停止し、クロックを再開する際に遅延クロックで再開した後通常クロックに切り換えるクロック切換手段を有することを特徴とするクロック制御回路。
2. クロック入力信号の立ち下がりエッジでクロック停止を指示するクロック停止信号を取り込みイネーブル信号を出力する停止レジスタと、
   クロック入力信号とイネーブル信号の論理積をとり通常クロック信号を出力するアンドゲートと、通常クロック信号を予め決められた遅延時間だけ遅延し遅延クロック信号を出力する遅延回路と、遅延クロック信号の立ち上がりエッジでクロック停止信号を取り込み選択信号を出力する切換レジスタと、選択信号がクロック停止の場合遅延クロック信号を選択し選択信号がクロック停止でない場合通常クロック信号を選択し選択結果をクロック出力信号として出力するセレクタとを有することを特徴とするクロック制御回路。
3. 前記イネーブル信号は前記停止レジスタと前記アンドゲートの間に直列に挿入されクロック入力信号の立ち下がりエッジで動作する１以上の停止調整レジスタの最後段の停止調整レジスタから出力され、前記選択信号は前記切換レジスタの後に直列に置かれ遅延クロック信号の立ち上がりエッジで動作する１以上の切換調整レジスタの最後段の切換調整レジスタから出力されることを特徴とする請求項２のクロック制御回路。
4. 前記遅延回路と前記切換レジスタと前記セレクタを含む個別回路部を複数有し、前記遅延回路の遅延時間をそれぞれ異なる値に設定することを特徴とする請求項２又は３のクロック制御回路。
5. 前記遅延回路の遅延時間は入力クロック信号の周期の１／２未満であることを特徴とする請求項４のクロック制御回路。
6. クロックの停止制御を受ける論理回路に対して供給するクロックを停止する際に予め決められたクロック周期の１／２未満の遅延時間だけ通常クロックから遅延させた遅延クロックに切り換えてからクロックを停止し、クロックを再開する際に前記遅延クロックで再開した後通常クロックに切り換えることを特徴とするクロック制御方法。
7. 前記論理回路を複数の論理回路群に分割し、論理回路群毎に供給する前記遅延クロックの位相をずらすように前記遅延時間を設定することを特徴とする請求項６のクロック制御方法。
8. クロック入力信号の立ち下がりエッジでクロックの停止を指示するクロック停止信号を取り込みイネーブル信号を出力する停止レジスタと、クロック入力信号とイネーブル信号のアンド論理を取り通常クロック信号を出力するアンドゲートとを有する共通回路部と、
   通常クロック信号を予め決められた時間だけ遅延し遅延クロック信号を出力する遅延回路と、遅延クロック信号の立ち上がりエッジでクロック停止信号を取り込み選択信号を出力する切換レジスタと、クロック停止中の場合選択信号により遅延クロック信号を選択しクロック停止中でない場合選択信号により通常クロック信号を選択しクロック出力信号を出力するセレクタとを有する複数の個別回路部と、
   個別回路部に対応して設けられ、クロック出力信号を分割された回路群に分配する分配回路を有することを特徴とする半導体集積回路装置。
9. 前記遅延回路の遅延時間は、入力クロック信号の周期の１／２未満であり、前記個別回路部毎に異なる値を設定されることを特徴とする請求項８の半導体集積回路装置。
10. クロック入力信号の立ち下がりエッジでクロックの停止を指示するクロック停止信号を取り込みイネーブル信号を出力する停止レジスタと、クロック入力信号とイネーブル信号のアンド論理を取り通常クロック信号を出力するアンドゲートとを有する共通回路部と、
    通常クロック信号を予め決められた時間だけ遅延し遅延クロック信号を出力する遅延回路と、遅延クロック信号の立ち上がりエッジでクロック停止信号を取り込み選択信号を出力する切換レジスタと、クロック停止中の場合選択信号により遅延クロック信号を選択しクロック停止中でない場合選択信号により通常クロック信号を選択しクロック出力信号を出力するセレクタとを有する複数の個別回路部と、
    個別回路部に対応して設けられ、クロック出力信号をグループ分けされた半導体集積回路装置群に分配する分配回路を有することを特徴とする電子機器。
11. 前記遅延回路の遅延時間は、入力クロック信号の周期の１／２未満であり、前記個別回路部毎に異なる値を設定されることを特徴とする請求項１０の電子機器。
    

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