JP5003211B2

JP5003211B2 - クロック制御回路及びクロック制御方法

Info

Publication number: JP5003211B2
Application number: JP2007051380A
Authority: JP
Inventors: 恒山信田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-03-01
Filing date: 2007-03-01
Publication date: 2012-08-15
Anticipated expiration: 2027-03-01
Also published as: JP2008219250A

Description

本発明は、クロックの停止時及び再開時にクロックを制御するクロック制御回路及びクロック制御方法に関する。

近年の半導体集積回路の性能と集積度の向上に伴い、消費電力の削減が大きな課題の１つとなっている。そのため、半導体集積回路内で動的に分配クロックの停止および開始を制御することによって、消費電力を削減する方法も選択肢の１つとして採用されている。一方で、クロックをいきなり停止、再開することによる急激な電流変化は、半導体集積回路に電源ノイズをもたらし、安定動作に対する危険性を高めることになる。この危険性を回避するためには、クロックの停止および再開制御信号に位相差を与えて、クロックが一度に停止、再開することを回避する方式がある。

例えば、特許文献１の図１に記載されている従来のクロック制御回路では、複数のメモリアレイ１１０（１），１１０（２）〜１１０（ｎ）に対するクロック信号供給を基準クロックＣＬＫ０の個別的ゲーティングによって制御する複数のゲーティング回路１２０（１），１２０（２）〜１２０（ｎ）と、非アクセス状態指示信号Ｓｄｉｓの入力に基づいてクロック供給停止信号ＳＣ（１），ＳＣ（２）〜ＳＣ（ｎ）を生成し、かつそのクロック供給停止信号に位相差を与えて複数のゲーティング回路１２０（１），１２０（２）〜１２０（ｎ）に個別的に出力するクロック供給停止制御手段１４０とを備えている。特許文献２においても源クロック発生回路からのクロックを間引く間引ゲート信号を生成する。低消費電力モードから通常動作モード、あるいはその逆に移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロックへ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、発生ノイズの低減を図る方式がある。これらの回路では、確かに急激な電流変化を避けることが可能であるが、クロック１サイクル内での変化を緩和することはできず、比較的長期間に渡る制御が必要である。
特開２００３−３０３０３０号公報（第７頁、図１）特開２００４−０１３８２０号公報

半導体集積回路内の一部のクロック停止または開始を動的に制御して消費電力の削減を実現するクロック制御回路において、従来のクロック制御回路にはいくつかの問題がある。

第１の問題点は、クロック停止または開始時の急激な電流変化に起因する電源ノイズが発生し、クロック停止または開始をおこなっていない半導体集積回路内の他の回路動作を誤らせる可能性があることである。

第２の問題点は、急激な電流変化を避けるとは言っても、効率良く動的にクロック停止または開始制御するためには、クロック停止または開始の制御は比較的短期間に完了させる必要があることである。

そこで、本発明は、クロックの停止時及び再開時にクロックを比較的短時間に制御するクロック制御回路及びクロック制御方法を提供することを目的とする。

本発明の第１の観点によれば、クロック停止信号を信号入力端子から入力し、クロック入力を反転クロック端子から入力する第１のＤタイプフリップフロップ回路と、前記クロック停止信号を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第２のＤタイプフリップフロップ回路と、前記クロック入力と前記第１のＤタイプフリップフロップの非反転出力との論理積をとる第１の論理積ゲートと、前記クロック停止信号と前記第２のＤタイプフリップフロップの非反転出力との論理積をとる第２の論理積ゲートと、前記第１の論理積ゲートの出力を入力端子から入力し、前記第２の論理積ゲートの出力を駆動能力の制御信号として入力する駆動能力可変クロックバッファと、を備えることを特徴とするクロック制御回路が提供される。

本発明の第２の観点によれば、クロック停止信号を信号入力端子から入力し、クロック入力を反転クロック端子から入力する第１のＤタイプフリップフロップ回路と、前記第１のＤタイプフリップフロップの非反転出力を信号入力端子から入力し、クロック入力を反転クロック端子から入力する第２のＤタイプフリップフロップ回路と、前記クロック停止信号を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第３のＤタイプフリップフロップ回路と、前記第３のＤタイプフリップフロップの非反転出力を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第４のＤタイプフリップフロップ回路と、前記第４のＤタイプフリップフロップの非反転出力を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第５のＤタイプフリップフロップ回路と、前記クロック入力と前記第２のＤタイプフリップフロップの非反転出力との論理積をとる第１の論理積ゲートと、前記クロック停止信号と前記第５のＤタイプフリップフロップの非反転出力との論理積をとる第２の論理積ゲートと、前記第１の論理積ゲートの出力を入力端子から入力し、前記第２の論理積ゲートの出力を駆動能力の制御信号として入力する駆動能力可変クロックバッファと、を備えることを特徴とするクロック制御回路が提供される。

本発明によれば、クロックの停止時及び再開時にクロックを比較的短時間に制御することができる。

本発明のクロック制御回路では、クロック停止または開始時に、クロック信号を分配するクロックドライバの駆動能力を制御することにより、クロック停止または開始の急激な電流変化を避けることを特徴とする。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。

図１は、本発明の第１の実施形態によるクロック制御回路の全体回路図である。１はクロック入力、２はクロック停止（開始）信号、３はクロック出力である。クロック停止信号２を入力データとし、クロック入力１の立下りエッヂに同期してこれを取り込む停止制御レジスタ１０の出力信号（ＥＮ）によって、クロック入力１をクロック停止用２入力ＡＮＤゲート１２でゲーティングする。ゲーティングされたクロックは、駆動能力可変クロックバッファ１３を通して出力される。一方、クロック停止信号２は、クロック入力１の立上りエッヂに同期して駆動能力制御レジスタ１１に取り込まれ、その出力と元のクロック停止信号２の論理積で駆動能力可変クロックバッファ１３の駆動能力を制御する。

次に、図１の回路図と図２のタイミングチャートを用いて、クロック制御回路の動作について説明する。クロック停止信号２によりクロックを停止する時、駆動能力可変バッファ１３には、直ちに当該信号が送られ、駆動能力を落とすよう制御される。クロック停止信号２は、クロック入力１の立下りエッヂに同期して、クロック信号を停止させるので、クロック停止前最後のクロック入力１の立下り変化時には、クロックバッファ１３の駆動能力が落ちている。

一方、クロック停止信号２により停止したクロックを再開する時、クロック停止信号２は、クロック入力１の立下りエッヂに同期して、クロック信号を再開させるが、再開後のクロック信号の立上り変化時には、クロックバッファ１３の駆動能力が落ちたままになっており、その後通常の駆動能力に戻る様制御される。即ち、クロックを止めるときの最後の変化エッヂと再開のときの最初の変化エッヂにクロックバッファの駆動能力を落とすことにより、クロック出力３の出力波形をなまらせることができる。

半導体集積回路内のクロック停止制御を行なう箇所のクロック分配をいくつかに分割し、各分割単位に駆動能力可変クロックバッファ１３の駆動能力を変えておくことにより、各分割単位のクロック停止および開始のタイミングをずらすことができ、急激な電流変化を避けて電源ノイズを削減できる。

また、クロック停止および開始時の駆動能力を柔軟に設定することができるので、クロック停止または開始の制御を比較的短期間に完了させることが可能である。

次に、本発明の第２の実施形態について図面を参照して詳細に説明する。

図３は、本発明の第２の実施形態によるクロック制御回路の全体回路図である。第１の実施形態に対して、停止制御レジスタ１０にさらに停止タイミング制御レジスタ２０を、駆動能力制御レジスタ１１にさらに駆動能力切替えタイミング制御レジスタ２１を追加接続している。これにより、停止タイミングおよび駆動能力切替えタイミングを適宜設定することができる。

次に、図４のタイミングチャートを用いて、図３の本発明の第２の実施形態の動作について説明する。
第１の実施形態においては、図２のタイミングチャートに示すようにクロックの停止直前に駆動能力を落とし、開始直後に駆動能力を回復していたが、停止タイミング制御レジスタ２０および駆動能力切替えタイミング制御レジスタ２１により、通常クロックから駆動能力を落としたクロックに切り替えてから停止するまでと、クロックが再開したときの駆動能力を落としたクロックから通常クロックに復帰するまでのサイクル数を任意に設定することができる。

本発明の利用分野として、低消費電力のクロック信号に同期して動作する半導体集積回路が挙げられる。

本発明の第１の実施形態によるクロック制御回路の構成を示す回路図である。図１に示すクロック制御回路の動作を示すタイミング図である。本発明の第２の実施形態によるクロック制御回路の構成を示す回路図である。図３に示すクロック制御回路の動作を示すタイミング図である。

符号の説明

１０停止制御レジスタ（Ｄタイプフリップフロップ回路）
１１駆動能力制御レジスタ（Ｄタイプフリップフロップ回路）
１２クロック停止用２入力論理積ゲート
１３駆動能力可変クロックバッファ
２０停止タイミング制御レジスタ
２１駆動能力切替えタイミング制御レジスタ

Claims

クロック停止信号を信号入力端子から入力し、クロック入力を反転クロック端子から入力する第１のＤタイプフリップフロップ回路と、
前記クロック停止信号を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第２のＤタイプフリップフロップ回路と、
前記クロック入力と前記第１のＤタイプフリップフロップの非反転出力との論理積をとる第１の論理積ゲートと、
前記クロック停止信号と前記第２のＤタイプフリップフロップの非反転出力との論理積をとる第２の論理積ゲートと、
前記第１の論理積ゲートの出力を入力端子から入力し、前記第２の論理積ゲートの出力を駆動能力の制御信号として入力する駆動能力可変クロックバッファと、
を備えることを特徴とするクロック制御回路。
クロック停止信号を信号入力端子から入力し、クロック入力を反転クロック端子から入力する第１のＤタイプフリップフロップ回路と、
前記第１のＤタイプフリップフロップの非反転出力を信号入力端子から入力し、クロック入力を反転クロック端子から入力する第２のＤタイプフリップフロップ回路と、
前記クロック停止信号を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第３のＤタイプフリップフロップ回路と、
前記第３のＤタイプフリップフロップの非反転出力を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第４のＤタイプフリップフロップ回路と、
前記第４のＤタイプフリップフロップの非反転出力を信号入力端子から入力し、前記クロック入力を非反転クロック端子から入力する第５のＤタイプフリップフロップ回路と、
前記クロック入力と前記第２のＤタイプフリップフロップの非反転出力との論理積をとる第１の論理積ゲートと、
前記クロック停止信号と前記第５のＤタイプフリップフロップの非反転出力との論理積をとる第２の論理積ゲートと、
前記第１の論理積ゲートの出力を入力端子から入力し、前記第２の論理積ゲートの出力を駆動能力の制御信号として入力する駆動能力可変クロックバッファと、
を備えることを特徴とするクロック制御回路。
クロック停止信号を第１のＤタイプフリップフロップ回路信号の入力端子から入力し、クロック入力を前記第１のＤタイプフリップフロップ回路の反転クロック端子から入力するステップと、
前記クロック停止信号を第２のＤタイプフリップフロップ回路の信号入力端子から入力し、前記クロック入力を前記第２のＤタイプフリップフロップ回路の非反転クロック端子から入力するステップと、
前記クロック入力と前記第１のＤタイプフリップフロップの非反転出力との論理積をとる第１の論理積演算ステップと、
前記クロック停止信号と前記第２のＤタイプフリップフロップの非反転出力との論理積をとる第２の論理積演算ステップと、
前記第１の論理積演算ステップで得られた出力を駆動能力可変クロックバッファの入力端子から入力し、前記第２の論理積演算ステップで得られた出力を前記駆動能力可変クロックバッファの制御信号として入力するステップと、
を備えることを特徴とするクロック制御方法。
クロック停止信号を第１のＤタイプフリップフロップ回路の信号入力端子から入力し、クロック入力を前記第１のＤタイプフリップフロップ回路反転クロック端子から入力するステップと、
前記第１のＤタイプフリップフロップの非反転出力を第２のＤタイプフリップフロップ回路の信号入力端子から入力し、クロック入力を前記第２のＤタイプフリップフロップ回路の反転クロック端子から入力するステップと、
前記クロック停止信号を第３のＤタイプフリップフロップ回路の信号入力端子から入力し、前記クロック入力を前記第３のＤタイプフリップフロップ回路の非反転クロック端子から入力するステップと、
前記第３のＤタイプフリップフロップの非反転出力を第４のＤタイプフリップフロップ回路の信号入力端子から入力し、前記クロック入力を前記第４のＤタイプフリップフロップ回路の非反転クロック端子から入力するステップと、
前記第４のＤタイプフリップフロップの非反転出力を第５のＤタイプフリップフロップ回路の信号入力端子から入力し、前記クロック入力を前記第５のＤタイプフリップフロップ回路の非反転クロック端子から入力するステップと、
前記クロック入力と前記第２のＤタイプフリップフロップの非反転出力との論理積をとる第１の論理積演算ステップと、
前記クロック停止信号と前記第５のＤタイプフリップフロップの非反転出力との論理積をとる第２の論理積演算ステップと、
前記第１の論理積演算ステップで得られた出力を駆動能力可変クロックバッファの入力端子から入力し、前記第２の論理積演算ステップで得られた出力をゲートの出力を前記駆動能力可変クロックバッファの制御信号として入力するステップと、
を備えることを特徴とするクロック制御方法。