JP3799115B2 - 信号出力回路およびパラレルインターフェース回路およびプリンタ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路や装置間のインターフェース（Ｉ／Ｆ）、特にプリンタ装置などの周辺装置で広く用いられるパラレルＩ／Ｆに好適な信号出力回路及びパラレルＩ／Ｆ回路及びそれを用いたプリンタ装置に関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータ等のホスト装置とプリンタ等の周辺装置間でデータを伝送するのに、セントロニクス社仕様のパラレルＩ／Ｆ（以下、セントロニクスＩ／Ｆと呼ぶ）が広く用いられているのは周知の通りである。セントロニクスＩ／Ｆの信号出力回路には、オープンコレクタ回路が用いられている。
【０００３】
ところで、上記セントロニクスＩ／Ｆはホスト装置から周辺装置への単方向のデータ通信しか規定していないため、ＩＥＥＥにおいて上記セントロニクスＩ／Ｆと上位互換の、双方向パラレルＩ／Ｆ標準が規定された（IEEE Std 1284-1994:Standard Signaling Method for a Bi-directional Parallel Peripheral Interface for Personal Computer. 以下、ＩＥＥＥ１２８４と呼ぶ。）
ＩＥＥＥ１２８４で定める通信モードのうち、ＥＣＰモードは最高約２Ｍバイト／秒の通信速度まで対応している。このため信号出力回路は、従来のオープンコレクタ回路では速度的に十分ではなく、トーテムポール回路にする必要がある。
【０００４】
【発明が解決しようとする課題】
ところが、信号出力回路をトーテムポール回路にすると、オープンコレクタ回路にはなかった以下の如き問題が発生する。
【０００５】
１）出力信号を誤ってグランド（接地）や他の信号出力と長時間短絡させたままでいると、信号出力回路の素子を劣化ないしは損傷させてしまう。
【０００６】
このような状況は、使用者が接続ケーブルを設置する場合に、コネクタの端子部に誤って硬貨などの金属片などを近付けてしまった時などに発生する恐れがある。接続ケーブルの設置時に、装置の電源を切っておけば、上記のような事故は防げるが、電源を切ったつもりが実は切り忘れていたということは、ままありうることである。また、接続ケーブルの経年劣化により、ケーブル内部で出力信号どうしが短絡してしまう故障も十分考えられる。
【０００７】
２）ＥＣＰモードでは、データ信号は双方向の信号である。このためデータ信号をホスト装置、周辺装置の双方で出力状態にしたままでいると、信号出力回路の素子を劣化ないしは損傷しさてしまう。
【０００８】
このような状況は、装置内のＣＰＵが暴走してしまうなどで、データ信号の方向制御が不能になってしまった時に発生する恐れがある。
【０００９】
本発明は、信号出力回路にトーテムポール回路を用いたパラレルＩ／Ｆ回路の改良に関するものであり、その目的は出力信号を誤ってグランドや他の出力信号と短絡させてしまったり、装置内のＣＰＵの暴走などによりホスト装置、周辺装置の双方で出力状態となってしまった場合でも、信号出力回路の素子の劣化ないしは損傷の危険性をより少なくすることにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号がローレベルである場合、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合、所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記所定の期間の経過後は、前記３ステートバッファに対して前記出力イネーブル信号を出力しない出力制御回路とを有し、
前記出力イネーブル信号が出力される場合には、前記３ステートバッファは前記３ステートバッファへの入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない場合には、前記３ステートバッファの出力は高インピーダンスになることを特徴とする信号出力回路にある。
あるいは、本発明は、３ステートバッファと、
前記３ステートバッファへ入力される信号がローレベルである場合、ローレベルの信号を出力するように前記３ステートバッファを制御し、前記３ステートバッファへ入力される信号がローレベルからハイレベルになる場合、所定の期間、ハイレベルの信号を出力するように前記３ステートバッファを制御し、前記所定の期間の経過後、前記３ステートバッファの出力が高インピーダンスになるように前記３ステートバッファを制御する出力制御回路とを有することを特徴とする信号出力回路にある。
あるいは、本発明は、３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号がローレベルである場合、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合、所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記所定の期間の経過後は、前記３ステートバッファに対して前記出力イネーブル信号を出力しない出力制御回路とを有する信号出力回路と、
印刷データを印刷出力する印刷手段とを備えることを特徴とするプリンタ装置にある。
【００１１】
あるいは、本発明は、第１の３ステートバッファと、
前記第１の３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記第１の３ステートバッファに対して出力イネーブル信号を出力する出力制御回路と、
前記第１の３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファとを更に備え、
前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記第１の３ステートバッファへの入力信号がローレベルの場合には、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第１の３ステートバッファへの入力信号がローレベルからハイレベルへ遷移する場合には、所定の期間、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第２の３ステートバッファに対して前記出力イネーブル信号が出力されている間は、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力せず、
前記第１の３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない期間は前記第１の３ステートバッファの出力が高インピーダンスであることを特徴とする信号出力回路にある。
あるいは、第１の３ステートバッファと、
前記第１の３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記第１の３ステートバッファに対して出力イネーブル信号を出力する出力制御回路と、
前記３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファとを更に備え、
前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記第１の３ステートバッファへの入力信号がローレベルの場合には、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第１の３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または所定の期間、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第２の３ステートバッファに対して前記出力イネーブル信号が出力されている間は、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力せず、
前記第１の３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない期間は前記第１の３ステートバッファの出力が高インピーダンスであることを特徴とする信号出力回路にある。
【００１２】
【発明の実施の形態】
（第１の実施の形態）
以下に本発明の実施例につき説明する。図８は、本発明に係るパラレルインターフェース回路を有するプリンタ装置とホストコンピュータとを接続した構成の例である。プリンタ８０２は、ホストコンピュータ８０１とＩＥＥＥ１２８４パラレルインターフェースにより接続され、ホストコンピュータとデータを交換する。プリンタ８０２は、ＣＰＵ８０２２により制御され、パラレルＩ／Ｆ回路８０２１を介して、必要に応じて出力信号を出力し、データの送受信を行う。また、受信した印刷データをエンジン８０２４から印刷出力する。
【００１３】
図１（ａ）は、プリンタ装置８０２からの各出力信号に関する、パラレルＩ／Ｆ回路８０２１を構成するＩＥＥＥ１２８４Ｉ／Ｆの信号出力回路の回路構成である。より具体的には、ｎＡｃｋ，Ｂｕｓｙ，ｐＥｒｒｏｒ，Ｓｅｌｅｃｔ，ｎＦａｕｌｔの各信号の信号出力回路である。なお、これら信号名はコンパチブルモード時のものである。本実施形態においては、混乱を避けるため、信号名は通信モードによらず、常にコンパチブルモード時の呼称を用いることとする。
【００１４】
当該回路への入力信号はフリップフロップ１１によりクロック信号に同期してラッチされ、３ステートバッファ１０を介して、最終的な出力信号として出力される。３ステートバッファ１０の出力端は、抵抗１２により５Ｖにプルアップされている。出力制御回路２０の出力は３ステートバッファ１０の出力イネーブル入力に接続している。３ステートバッファ１０は出力制御回路２０の出力がローの時のみ動作し、それ以外は出力が高インピーダンスとなる。
【００１５】
図１（ｂ）はデータ信号（Ｄａｔａ１〜Ｄａｔａ８）の信号出力（入力）回路の回路構成である。１０’，１１’，１２’，２０’は、それぞれ３ステートバッファ、フリップフロップ、抵抗、出力制御回路で、図１（ａ）の３ステートバッファ１０，フリップフロップ１１，抵抗１２，出力制御回路２０と同様のものである。データ信号は双方向であるから、さらに入力用の３ステートバッファ１３が備えられている。すなわち３ステートバッファ１０’と１３とにより双方向バッファが形成されている。当該双方向バッファの方向制御は方向制御信号により行う。方向制御信号がローの時は３ステートバッファ１３が、ハイの時は３ステートバッファ１０’がそれぞれ動作する。
【００１６】
３ステートバッファ１０’の出力イネーブル入力には、上記方向制御信号が直接接続されるわけではなく、ＮＯＴ素子１４と負論理ＡＮＤ素子１５を経由する。負論理ＡＮＤ素子のもう一方の入力には、出力制御回路２０’の出力が接続されている。以上の構成により、３ステートバッファ１０’は、方向制御信号がハイ（＝出力方向）で、かつ出力制御回路の出力がローの時のみ動作するようになっている。
【００１７】
図２に出力制御回路２０，２０’の詳細な回路構成を示す。図中、フリップフロップ３２は、図１で説明したクロック信号で本回路への入力信号をラッチする。ＮＡＮＤ素子３３は、上記入力信号とフリップフロップ３２のＱＸ出力（反転出力）とが入力されている。以上の回路３２，３３により、ＮＡＮＤ素子３３の出力は、図３（ａ）に示すように、上記入力信号の立ち上がり後、クロック信号の１周期の期間だけローを出力する。
【００１８】
ＮＡＮＤ素子３３の出力は、さらに負論理ＯＲ素子３４で、上記入力信号と負論理の論理和が取られる。従って、出力制御回路２０，２０’の出力信号は、図３（ｂ）に示すように、上記入力信号がローの時はローで、ローからハイに遷移した時に、クロック信号の１周期の期間だけローになる。この図３（ｂ）に示された、出力制御回路２０，２０’からの出力信号がローの期間が、３ステートバッファ１０，１０’がトーテムポール駆動される期間となる。出力信号がハイの期間は、３ステートバッファ１０，１０’は高インピーダンス状態となる。
【００１９】
以上の回路の最終的な出力信号を図４に示す。図３のところで説明したように、３ステートバッファ１０，１０'がトーテムポール駆動されるのは、３ステートバッファ１０，１０'への入力信号がローの時、および入力信号がローからハイへと立ち上がった後のクロック信号１周期の期間だけであり、それ以外は３ステートバッファ１０，１０'の出力は高インピーダンスである。３ステートバッファ１０，１０'の出力が高インピーダンス時はプルアップ抵抗１２，１２'により出力レベルが５Ｖに保持される。
【００２０】
ここで、クロック信号の周期について考察する。３ステートバッファ１０，１０’の出力が十分にハイレベルに到達した後、３ステートバッファ１０，１０’の出力を高インピーダンスにしても、出力信号のレベルはプルアップ抵抗１２，１２’によってハイレベルに保持される。そのため、図４中のクロック信号の１周期の期間は、３ステートバッファ１０，１０’の出力がローレベルからハイレベルに到達するまでの期間であればよい。この期間は、ＩＥＥＥ１２８４ Ｉ／Ｆの場合は概ね数１０ｎ秒〜２００ｎ秒程度であることがわかった。従ってクロック信号の周期は約３０ｎ秒〜２００ｎ秒（３３ＭＨz〜５ＭＨz）程度とする。
【００２１】
以上の回路構成によれば、信号出力回路の最終バッファ素子（前記３ステートバッファ１０，１０’）がトーテムポール駆動により動作するのは、出力がローの時およびローからハイへの遷移時の約３０ｎ秒〜２００ｎ秒だけである。つまり、最終バッファがハイレベルの信号を出力するのは、上記わずか約３０ｎ秒〜２００ｎ秒の期間だけである。
【００２２】
従って、出力信号がグラウンドや他の出力信号と短絡していたり、データ信号を、ホスト装置とプリンタ装置の双方で出力状態にしていたとしても、最終バッファ素子から電流が流れるのは上記約３０ｎ秒〜２００ｎ秒の期間だけであり、素子に与えるダメージは実用上問題のないレベルとなる。
【００２３】
なお、入力信号がローレベルの場合には特に出力期間は限定されないが、ローレベルどうしや、ローレベルとグラウンドの短絡は、もともと電流がほとんど流れないので事実用上問題ない。
【００２４】
以上説明してきたとおり、本実施例によれば、出力信号がグラウンドや他の出力信号と短絡したり、データ信号をホスト装置、周辺装置の双方で出力状態にしてしまうなどの障害発生時であっても、素子の劣化や損傷の危険性を大幅に低減することができる。
（第２の実施形態）
第１の実施形態でも述べたように、３ステートバッファをトーテムポール駆動する期間は概ね約３０ｎ秒〜２００ｎ秒程度であるが、この期間は使用する素子や接続ケーブルの特性、また相手方装置の信号入力回路の回路構成等によって、若干増減する。従って、どのような環境下においても正常に動作させようとすると、マージンを考慮して長め、すなわち２００ｎ秒程度以上に設定せざるを得ない。しかしながら、必要十分な期間以上にトーテムポール駆動を行うと、出力信号のオーバーシュートが発生しやすくなる。オーバーシュートの発生は、装置の発生ノイズの増加やＩ／Ｆのデータ伝送の誤りなどの原因ともなるため、その度合いによっては別途何らかの対策が必要となる場合もありうる。
【００２５】
この点に鑑み、本実施例ではトーテムポール駆動期間を動的に必要十分な期間になるように工夫した。
【００２６】
図５は本実施例におけるＩＥＥＥ１２８４Ｉ／Ｆの信号出力回路の回路構成である。第１実施例の場合と同様に、図５（ａ）はｎＡｃｋ、Ｂｕｓｙ、ＰＥｅｅｏｒ、Ｓｅｌｅｃｔ、ｎＦａｕｌｔの各信号の信号出力回路、図５（ｂ）はデータ（Ｄａｔａ１〜Ｄａｔａ８）の信号出力（入力）回路の回路構成である。
【００２７】
図１に示した回路と異なっているのは、出力制御回路２０，２０’が出力制御回路４０，４０’になっている点である。出力制御回路４０，４０’には入力信号として、３ステートバッファ１０，１０’の出力信号が加わっている。
【００２８】
図６に出力制御回路４０，４０’の詳細な回路構成を示す。図中、フリップフロップ３２，ＮＡＮＤ素子３３，負論理ＯＲ素子３４は図２で説明したものと同じである。負論理ＡＮＤ素子３５は、ＮＡＮＤ素子３３の出力を３ステートバッファ１０，１０’の出力でゲートをかける。従って、出力制御回路４０，４０’は、本回路への入力信号がローの時と、ローからハイに遷移する時に、クロック信号の１周期の期間、または３ステートバッファ１０，１０’の出力がハイに到達するまでの期間の、何れか短い方の期間だけローを出力する。ここで、クロック信号の１周期を、マージンも考慮した長めの期間になるように選択しておけば、通常３ステートバッファ１０，１０’の出力がハイに到達するまでの期間の方が短くなる。
【００２９】
以上の回路の最終的な出力信号のタイミングを図７に示す。図からもわかるように、３ステートバッファ１０，１０’がトーテムポール駆動されるのは、３ステートバッファ１０，１０’への入力信号がローの時、および入力信号のローからハイへの立ち上がり後、３ステートバッファ１０，１０’の出力がハイレベルに到達するまでの期間だけである。それ以外は３ステートバッファ１０，１０’の出力は高インピーダンスとなり、プルアップ抵抗１２，１２’により出力レベルが５Ｖに保持される。なお、３ステートバッファ１０，１０’の出力がハイレベルに到達するとは、より正確にいえば、３ステートバッファ１０，１０’の出力レベルが、負論理ＡＮＤ素子３５のハイレベル／ローレベルの閾値を越えることである。
【００３０】
万一、３ステートバッファ１０，１０’の出力信号がグラウンド等と短絡していて出力がハイレベルに到達しなかった場合でも、入力信号のローからハイへの立ち上がり後、クロック信号の１周期分の期間後には、出力信号のレベルの如何に関わらずトーテムポール駆動は停止される。
【００３１】
以上説明してきたように本実施例によれば、出力信号がグラウンドや他の出力信号と短絡したり、データ信号をホスト装置、周辺装置の双方で出力状態にしてしまうなどの障害発生時であっても、素子の劣化や損傷の危険性を大幅に低減することができる。それに加えて、通常動作はトーテムポール駆動期間が自動的に必要十分に調節されるため、オーバーシュートの発生を未然に防止することが可能となる。
【００３２】
なお、第１、第２実施例ともＩＥＥＥ１２８４Ｉ／Ｆを備えたプリンタ装置を例に説明を行ったが、本発明をパーソナルコンピュータ等のホスト装置側に応用することももちろん可能である。望ましくは、周辺装置、ホスト装置の双方で本発明を実施することである。また、ＩＥＥＥ１２８４Ｉ／Ｆに限らず、他のＩ／Ｆに本発明を応用しても、優れた効果を発揮する。
【００３３】
【発明の効果】
以上説明してきたように、本発明によれば、出力信号を誤ってグラウンドや他の出力信号と短絡させてしまったり、装置内のＣＰＵが暴走してしまった場合でも、信号出力回路の素子の劣化ないしは損傷の危険性を著しく減少させることが可能となる。このことは取りも直さず、上記障害が発生した場合における装置本体の故障の可能性を低減させたことに他ならない。
【００３４】
また、通常動作はトーテムポール駆動期間が自動的に必要十分に調節されるため、オーバーシュートの発生を未然に防止することが可能となる。
【００３５】
【図面の簡単な説明】
【図１】本発明を実施したＩＥＥＥ１２８４Ｉ／Ｆの信号出力回路の回路構成図である。
【図２】出力制御回路の回路構成図である。
【図３】出力制御回路の内部信号のタイミング図である。
【図４】信号出力回路の出力信号のタイミング図である。
【図５】第２実施例における信号出力回路の回路構成図である。
【図６】第２実施例における出力制御回路の回路構成図である。
【図７】第２実施例における信号出力回路の出力信号のタイミング図である。
【図８】ＩＥＥＥ１２８４インターフェースにより接続されたホストコンピュータとプリンタの構成を示す図である。
【符号の説明】
１０，１０’ ３ステートバッファ
１１，１１’ フリップフロップ
１２，１２’ プルアップ抵抗
１３ ３ステートバッファ
１４ ＮＯＴ素子
１５ 負論理ＡＮＤ素子
２０，２０’ 出力制御回路
３２ フリップフロップ
３３ ＮＡＮＤ素子
３４ 負論理ＯＲ素子
３５ 負論理ＡＮＤ素子
４０，４０’ 出力制御回路
【発明の属する技術分野】
本発明は、回路や装置間のインターフェース（Ｉ／Ｆ）、特にプリンタ装置などの周辺装置で広く用いられるパラレルＩ／Ｆに好適な信号出力回路及びパラレルＩ／Ｆ回路及びそれを用いたプリンタ装置に関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータ等のホスト装置とプリンタ等の周辺装置間でデータを伝送するのに、セントロニクス社仕様のパラレルＩ／Ｆ（以下、セントロニクスＩ／Ｆと呼ぶ）が広く用いられているのは周知の通りである。セントロニクスＩ／Ｆの信号出力回路には、オープンコレクタ回路が用いられている。
【０００３】
ところで、上記セントロニクスＩ／Ｆはホスト装置から周辺装置への単方向のデータ通信しか規定していないため、ＩＥＥＥにおいて上記セントロニクスＩ／Ｆと上位互換の、双方向パラレルＩ／Ｆ標準が規定された（IEEE Std 1284-1994:Standard Signaling Method for a Bi-directional Parallel Peripheral Interface for Personal Computer. 以下、ＩＥＥＥ１２８４と呼ぶ。）
ＩＥＥＥ１２８４で定める通信モードのうち、ＥＣＰモードは最高約２Ｍバイト／秒の通信速度まで対応している。このため信号出力回路は、従来のオープンコレクタ回路では速度的に十分ではなく、トーテムポール回路にする必要がある。
【０００４】
【発明が解決しようとする課題】
ところが、信号出力回路をトーテムポール回路にすると、オープンコレクタ回路にはなかった以下の如き問題が発生する。
【０００５】
１）出力信号を誤ってグランド（接地）や他の信号出力と長時間短絡させたままでいると、信号出力回路の素子を劣化ないしは損傷させてしまう。
【０００６】
このような状況は、使用者が接続ケーブルを設置する場合に、コネクタの端子部に誤って硬貨などの金属片などを近付けてしまった時などに発生する恐れがある。接続ケーブルの設置時に、装置の電源を切っておけば、上記のような事故は防げるが、電源を切ったつもりが実は切り忘れていたということは、ままありうることである。また、接続ケーブルの経年劣化により、ケーブル内部で出力信号どうしが短絡してしまう故障も十分考えられる。
【０００７】
２）ＥＣＰモードでは、データ信号は双方向の信号である。このためデータ信号をホスト装置、周辺装置の双方で出力状態にしたままでいると、信号出力回路の素子を劣化ないしは損傷しさてしまう。
【０００８】
このような状況は、装置内のＣＰＵが暴走してしまうなどで、データ信号の方向制御が不能になってしまった時に発生する恐れがある。
【０００９】
本発明は、信号出力回路にトーテムポール回路を用いたパラレルＩ／Ｆ回路の改良に関するものであり、その目的は出力信号を誤ってグランドや他の出力信号と短絡させてしまったり、装置内のＣＰＵの暴走などによりホスト装置、周辺装置の双方で出力状態となってしまった場合でも、信号出力回路の素子の劣化ないしは損傷の危険性をより少なくすることにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号がローレベルである場合、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合、所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記所定の期間の経過後は、前記３ステートバッファに対して前記出力イネーブル信号を出力しない出力制御回路とを有し、
前記出力イネーブル信号が出力される場合には、前記３ステートバッファは前記３ステートバッファへの入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない場合には、前記３ステートバッファの出力は高インピーダンスになることを特徴とする信号出力回路にある。
あるいは、本発明は、３ステートバッファと、
前記３ステートバッファへ入力される信号がローレベルである場合、ローレベルの信号を出力するように前記３ステートバッファを制御し、前記３ステートバッファへ入力される信号がローレベルからハイレベルになる場合、所定の期間、ハイレベルの信号を出力するように前記３ステートバッファを制御し、前記所定の期間の経過後、前記３ステートバッファの出力が高インピーダンスになるように前記３ステートバッファを制御する出力制御回路とを有することを特徴とする信号出力回路にある。
あるいは、本発明は、３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号がローレベルである場合、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合、所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記所定の期間の経過後は、前記３ステートバッファに対して前記出力イネーブル信号を出力しない出力制御回路とを有する信号出力回路と、
印刷データを印刷出力する印刷手段とを備えることを特徴とするプリンタ装置にある。
【００１１】
あるいは、本発明は、第１の３ステートバッファと、
前記第１の３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記第１の３ステートバッファに対して出力イネーブル信号を出力する出力制御回路と、
前記第１の３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファとを更に備え、
前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記第１の３ステートバッファへの入力信号がローレベルの場合には、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第１の３ステートバッファへの入力信号がローレベルからハイレベルへ遷移する場合には、所定の期間、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第２の３ステートバッファに対して前記出力イネーブル信号が出力されている間は、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力せず、
前記第１の３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない期間は前記第１の３ステートバッファの出力が高インピーダンスであることを特徴とする信号出力回路にある。
あるいは、第１の３ステートバッファと、
前記第１の３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記第１の３ステートバッファに対して出力イネーブル信号を出力する出力制御回路と、
前記３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファとを更に備え、
前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記第１の３ステートバッファへの入力信号がローレベルの場合には、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第１の３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または所定の期間、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第２の３ステートバッファに対して前記出力イネーブル信号が出力されている間は、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力せず、
前記第１の３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない期間は前記第１の３ステートバッファの出力が高インピーダンスであることを特徴とする信号出力回路にある。
【００１２】
【発明の実施の形態】
（第１の実施の形態）
以下に本発明の実施例につき説明する。図８は、本発明に係るパラレルインターフェース回路を有するプリンタ装置とホストコンピュータとを接続した構成の例である。プリンタ８０２は、ホストコンピュータ８０１とＩＥＥＥ１２８４パラレルインターフェースにより接続され、ホストコンピュータとデータを交換する。プリンタ８０２は、ＣＰＵ８０２２により制御され、パラレルＩ／Ｆ回路８０２１を介して、必要に応じて出力信号を出力し、データの送受信を行う。また、受信した印刷データをエンジン８０２４から印刷出力する。
【００１３】
図１（ａ）は、プリンタ装置８０２からの各出力信号に関する、パラレルＩ／Ｆ回路８０２１を構成するＩＥＥＥ１２８４Ｉ／Ｆの信号出力回路の回路構成である。より具体的には、ｎＡｃｋ，Ｂｕｓｙ，ｐＥｒｒｏｒ，Ｓｅｌｅｃｔ，ｎＦａｕｌｔの各信号の信号出力回路である。なお、これら信号名はコンパチブルモード時のものである。本実施形態においては、混乱を避けるため、信号名は通信モードによらず、常にコンパチブルモード時の呼称を用いることとする。
【００１４】
当該回路への入力信号はフリップフロップ１１によりクロック信号に同期してラッチされ、３ステートバッファ１０を介して、最終的な出力信号として出力される。３ステートバッファ１０の出力端は、抵抗１２により５Ｖにプルアップされている。出力制御回路２０の出力は３ステートバッファ１０の出力イネーブル入力に接続している。３ステートバッファ１０は出力制御回路２０の出力がローの時のみ動作し、それ以外は出力が高インピーダンスとなる。
【００１５】
図１（ｂ）はデータ信号（Ｄａｔａ１〜Ｄａｔａ８）の信号出力（入力）回路の回路構成である。１０’，１１’，１２’，２０’は、それぞれ３ステートバッファ、フリップフロップ、抵抗、出力制御回路で、図１（ａ）の３ステートバッファ１０，フリップフロップ１１，抵抗１２，出力制御回路２０と同様のものである。データ信号は双方向であるから、さらに入力用の３ステートバッファ１３が備えられている。すなわち３ステートバッファ１０’と１３とにより双方向バッファが形成されている。当該双方向バッファの方向制御は方向制御信号により行う。方向制御信号がローの時は３ステートバッファ１３が、ハイの時は３ステートバッファ１０’がそれぞれ動作する。
【００１６】
３ステートバッファ１０’の出力イネーブル入力には、上記方向制御信号が直接接続されるわけではなく、ＮＯＴ素子１４と負論理ＡＮＤ素子１５を経由する。負論理ＡＮＤ素子のもう一方の入力には、出力制御回路２０’の出力が接続されている。以上の構成により、３ステートバッファ１０’は、方向制御信号がハイ（＝出力方向）で、かつ出力制御回路の出力がローの時のみ動作するようになっている。
【００１７】
図２に出力制御回路２０，２０’の詳細な回路構成を示す。図中、フリップフロップ３２は、図１で説明したクロック信号で本回路への入力信号をラッチする。ＮＡＮＤ素子３３は、上記入力信号とフリップフロップ３２のＱＸ出力（反転出力）とが入力されている。以上の回路３２，３３により、ＮＡＮＤ素子３３の出力は、図３（ａ）に示すように、上記入力信号の立ち上がり後、クロック信号の１周期の期間だけローを出力する。
【００１８】
ＮＡＮＤ素子３３の出力は、さらに負論理ＯＲ素子３４で、上記入力信号と負論理の論理和が取られる。従って、出力制御回路２０，２０’の出力信号は、図３（ｂ）に示すように、上記入力信号がローの時はローで、ローからハイに遷移した時に、クロック信号の１周期の期間だけローになる。この図３（ｂ）に示された、出力制御回路２０，２０’からの出力信号がローの期間が、３ステートバッファ１０，１０’がトーテムポール駆動される期間となる。出力信号がハイの期間は、３ステートバッファ１０，１０’は高インピーダンス状態となる。
【００１９】
以上の回路の最終的な出力信号を図４に示す。図３のところで説明したように、３ステートバッファ１０，１０'がトーテムポール駆動されるのは、３ステートバッファ１０，１０'への入力信号がローの時、および入力信号がローからハイへと立ち上がった後のクロック信号１周期の期間だけであり、それ以外は３ステートバッファ１０，１０'の出力は高インピーダンスである。３ステートバッファ１０，１０'の出力が高インピーダンス時はプルアップ抵抗１２，１２'により出力レベルが５Ｖに保持される。
【００２０】
ここで、クロック信号の周期について考察する。３ステートバッファ１０，１０’の出力が十分にハイレベルに到達した後、３ステートバッファ１０，１０’の出力を高インピーダンスにしても、出力信号のレベルはプルアップ抵抗１２，１２’によってハイレベルに保持される。そのため、図４中のクロック信号の１周期の期間は、３ステートバッファ１０，１０’の出力がローレベルからハイレベルに到達するまでの期間であればよい。この期間は、ＩＥＥＥ１２８４ Ｉ／Ｆの場合は概ね数１０ｎ秒〜２００ｎ秒程度であることがわかった。従ってクロック信号の周期は約３０ｎ秒〜２００ｎ秒（３３ＭＨz〜５ＭＨz）程度とする。
【００２１】
以上の回路構成によれば、信号出力回路の最終バッファ素子（前記３ステートバッファ１０，１０’）がトーテムポール駆動により動作するのは、出力がローの時およびローからハイへの遷移時の約３０ｎ秒〜２００ｎ秒だけである。つまり、最終バッファがハイレベルの信号を出力するのは、上記わずか約３０ｎ秒〜２００ｎ秒の期間だけである。
【００２２】
従って、出力信号がグラウンドや他の出力信号と短絡していたり、データ信号を、ホスト装置とプリンタ装置の双方で出力状態にしていたとしても、最終バッファ素子から電流が流れるのは上記約３０ｎ秒〜２００ｎ秒の期間だけであり、素子に与えるダメージは実用上問題のないレベルとなる。
【００２３】
なお、入力信号がローレベルの場合には特に出力期間は限定されないが、ローレベルどうしや、ローレベルとグラウンドの短絡は、もともと電流がほとんど流れないので事実用上問題ない。
【００２４】
以上説明してきたとおり、本実施例によれば、出力信号がグラウンドや他の出力信号と短絡したり、データ信号をホスト装置、周辺装置の双方で出力状態にしてしまうなどの障害発生時であっても、素子の劣化や損傷の危険性を大幅に低減することができる。
（第２の実施形態）
第１の実施形態でも述べたように、３ステートバッファをトーテムポール駆動する期間は概ね約３０ｎ秒〜２００ｎ秒程度であるが、この期間は使用する素子や接続ケーブルの特性、また相手方装置の信号入力回路の回路構成等によって、若干増減する。従って、どのような環境下においても正常に動作させようとすると、マージンを考慮して長め、すなわち２００ｎ秒程度以上に設定せざるを得ない。しかしながら、必要十分な期間以上にトーテムポール駆動を行うと、出力信号のオーバーシュートが発生しやすくなる。オーバーシュートの発生は、装置の発生ノイズの増加やＩ／Ｆのデータ伝送の誤りなどの原因ともなるため、その度合いによっては別途何らかの対策が必要となる場合もありうる。
【００２５】
この点に鑑み、本実施例ではトーテムポール駆動期間を動的に必要十分な期間になるように工夫した。
【００２６】
図５は本実施例におけるＩＥＥＥ１２８４Ｉ／Ｆの信号出力回路の回路構成である。第１実施例の場合と同様に、図５（ａ）はｎＡｃｋ、Ｂｕｓｙ、ＰＥｅｅｏｒ、Ｓｅｌｅｃｔ、ｎＦａｕｌｔの各信号の信号出力回路、図５（ｂ）はデータ（Ｄａｔａ１〜Ｄａｔａ８）の信号出力（入力）回路の回路構成である。
【００２７】
図１に示した回路と異なっているのは、出力制御回路２０，２０’が出力制御回路４０，４０’になっている点である。出力制御回路４０，４０’には入力信号として、３ステートバッファ１０，１０’の出力信号が加わっている。
【００２８】
図６に出力制御回路４０，４０’の詳細な回路構成を示す。図中、フリップフロップ３２，ＮＡＮＤ素子３３，負論理ＯＲ素子３４は図２で説明したものと同じである。負論理ＡＮＤ素子３５は、ＮＡＮＤ素子３３の出力を３ステートバッファ１０，１０’の出力でゲートをかける。従って、出力制御回路４０，４０’は、本回路への入力信号がローの時と、ローからハイに遷移する時に、クロック信号の１周期の期間、または３ステートバッファ１０，１０’の出力がハイに到達するまでの期間の、何れか短い方の期間だけローを出力する。ここで、クロック信号の１周期を、マージンも考慮した長めの期間になるように選択しておけば、通常３ステートバッファ１０，１０’の出力がハイに到達するまでの期間の方が短くなる。
【００２９】
以上の回路の最終的な出力信号のタイミングを図７に示す。図からもわかるように、３ステートバッファ１０，１０’がトーテムポール駆動されるのは、３ステートバッファ１０，１０’への入力信号がローの時、および入力信号のローからハイへの立ち上がり後、３ステートバッファ１０，１０’の出力がハイレベルに到達するまでの期間だけである。それ以外は３ステートバッファ１０，１０’の出力は高インピーダンスとなり、プルアップ抵抗１２，１２’により出力レベルが５Ｖに保持される。なお、３ステートバッファ１０，１０’の出力がハイレベルに到達するとは、より正確にいえば、３ステートバッファ１０，１０’の出力レベルが、負論理ＡＮＤ素子３５のハイレベル／ローレベルの閾値を越えることである。
【００３０】
万一、３ステートバッファ１０，１０’の出力信号がグラウンド等と短絡していて出力がハイレベルに到達しなかった場合でも、入力信号のローからハイへの立ち上がり後、クロック信号の１周期分の期間後には、出力信号のレベルの如何に関わらずトーテムポール駆動は停止される。
【００３１】
以上説明してきたように本実施例によれば、出力信号がグラウンドや他の出力信号と短絡したり、データ信号をホスト装置、周辺装置の双方で出力状態にしてしまうなどの障害発生時であっても、素子の劣化や損傷の危険性を大幅に低減することができる。それに加えて、通常動作はトーテムポール駆動期間が自動的に必要十分に調節されるため、オーバーシュートの発生を未然に防止することが可能となる。
【００３２】
なお、第１、第２実施例ともＩＥＥＥ１２８４Ｉ／Ｆを備えたプリンタ装置を例に説明を行ったが、本発明をパーソナルコンピュータ等のホスト装置側に応用することももちろん可能である。望ましくは、周辺装置、ホスト装置の双方で本発明を実施することである。また、ＩＥＥＥ１２８４Ｉ／Ｆに限らず、他のＩ／Ｆに本発明を応用しても、優れた効果を発揮する。
【００３３】
【発明の効果】
以上説明してきたように、本発明によれば、出力信号を誤ってグラウンドや他の出力信号と短絡させてしまったり、装置内のＣＰＵが暴走してしまった場合でも、信号出力回路の素子の劣化ないしは損傷の危険性を著しく減少させることが可能となる。このことは取りも直さず、上記障害が発生した場合における装置本体の故障の可能性を低減させたことに他ならない。
【００３４】
また、通常動作はトーテムポール駆動期間が自動的に必要十分に調節されるため、オーバーシュートの発生を未然に防止することが可能となる。
【００３５】
【図面の簡単な説明】
【図１】本発明を実施したＩＥＥＥ１２８４Ｉ／Ｆの信号出力回路の回路構成図である。
【図２】出力制御回路の回路構成図である。
【図３】出力制御回路の内部信号のタイミング図である。
【図４】信号出力回路の出力信号のタイミング図である。
【図５】第２実施例における信号出力回路の回路構成図である。
【図６】第２実施例における出力制御回路の回路構成図である。
【図７】第２実施例における信号出力回路の出力信号のタイミング図である。
【図８】ＩＥＥＥ１２８４インターフェースにより接続されたホストコンピュータとプリンタの構成を示す図である。
【符号の説明】
１０，１０’ ３ステートバッファ
１１，１１’ フリップフロップ
１２，１２’ プルアップ抵抗
１３ ３ステートバッファ
１４ ＮＯＴ素子
１５ 負論理ＡＮＤ素子
２０，２０’ 出力制御回路
３２ フリップフロップ
３３ ＮＡＮＤ素子
３４ 負論理ＯＲ素子
３５ 負論理ＡＮＤ素子
４０，４０’ 出力制御回路
Claims (12)
- ３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号がローレベルである場合、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合、所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記所定の期間の経過後は、前記３ステートバッファに対して前記出力イネーブル信号を出力しない出力制御回路とを有し、
前記出力イネーブル信号が出力される場合には、前記３ステートバッファは前記３ステートバッファへの入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない場合には、前記３ステートバッファの出力は高インピーダンスになることを特徴とする信号出力回路。 - 前記出力イネーブル信号が出力される場合、前記３ステートバッファはトーテムポール駆動することを特徴とする請求項１記載の信号出力回路。
- 前記所定の期間はクロック信号の１周期の期間であることを特徴とする請求項１或いは２記載の信号出力回路。
- 前記出力制御回路は、前記３ステートバッファへの入力信号がローレベルである場合には、前記ステートバッファに対して出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合には、前記３ステートバッファの出力がハイレベルに至るまでの期間と前記所定の期間とのいずれか短い方の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力することを特徴とする請求項１或いは２記載の信号出力回路。
- ３ステートバッファと、
前記３ステートバッファへ入力される信号がローレベルである場合、ローレベルの信号を出力するように前記３ステートバッファを制御し、前記３ステートバッファへ入力される信号がローレベルからハイレベルになる場合、所定の期間、ハイレベルの信号を出力するように前記３ステートバッファを制御し、前記所定の期間の経過後、前記３ステートバッファの出力が高インピーダンスになるように前記３ステートバッファを制御する出力制御回路とを有することを特徴とする信号出力回路。 - 前記３ステートバッファは、ローレベルの信号またはハイレベルの信号を出力する場合、トーテムポール駆動することを特徴とする請求項５に記載の信号出力回路。
- 前記所定の期間は、前記出力制御回路に入力されるクロック信号の１周期の期間であることを特徴とする請求項５或いは６記載の信号出力回路。
- 前記所定の期間は、前記３ステートバッファの出力がローレベルからハイレベルに到達するまでの期間であることを特徴とする請求項５或いは６記載の信号出力回路。
- 前記出力制御回路は、前記３ステートバッファへ入力される信号がローレベルからハイレベルになる場合、前記３ステートバッファの出力がハイレベルに至るまでの期間と前記所定の期間とのいずれか短い方の期間、ハイレベルの信号を出力するように前記３ステートバッファを制御することを特徴とする請求項５乃至７のいずれかに記載の信号出力回路。
- ３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号がローレベルである場合、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合、所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記所定の期間の経過後は、前記３ステートバッファに対して前記出力イネーブル信号を出力しない出力制御回路とを有する信号出力回路と、
印刷データを印刷出力する印刷手段とを備えることを特徴とするプリンタ装置。 - 第１の３ステートバッファと、
前記第１の３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記第１の３ステートバッファに対して出力イネーブル信号を出力する出力制御回路と、
前記第１の３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファとを更に備え、
前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記第１の３ステートバッファへの入力信号がローレベルの場合には、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第１の３ステートバッファへの入力信号がローレベルからハイレベルへ遷移する場合には、所定の期間、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第２の３ステートバッファに対して前記出力イネーブル信号が出力されている間は、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力せず、
前記第１の３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない期間は前記第１の３ステートバッファの出力が高インピーダンスであることを特徴とする信号出力回路。 - 第１の３ステートバッファと、
前記第１の３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記第１の３ステートバッファに対して出力イネーブル信号を出力する出力制御回路と、
前記第１の３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファとを更に備え、
前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記第１の３ステートバッファへの入力信号がローレベルの場合には、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第１の３ステートバッファへの入力信号がローレベルからハイレベルに遷移する場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または所定の期間、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力し、前記第２の３ステートバッファに対して前記出力イネーブル信号が出力されている間は、前記第１の３ステートバッファに対して前記出力イネーブル信号を出力せず、
前記第１の３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいて出力信号を出力し、前記出力イネーブル信号が出力されていない期間は前記第１の３ステートバッファの出力が高インピーダンスであることを特徴とする信号出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01937797A JP3799115B2 (ja) | 1997-01-31 | 1997-01-31 | 信号出力回路およびパラレルインターフェース回路およびプリンタ装置 |
| US09/006,198 US6087878A (en) | 1997-01-31 | 1998-01-13 | Signal output circuit, parallel interface circuit and printer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01937797A JP3799115B2 (ja) | 1997-01-31 | 1997-01-31 | 信号出力回路およびパラレルインターフェース回路およびプリンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10222266A JPH10222266A (ja) | 1998-08-21 |
| JP3799115B2 true JP3799115B2 (ja) | 2006-07-19 |
Family
ID=11997640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01937797A Expired - Fee Related JP3799115B2 (ja) | 1997-01-31 | 1997-01-31 | 信号出力回路およびパラレルインターフェース回路およびプリンタ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087878A (ja) |
| JP (1) | JP3799115B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4910250B2 (ja) * | 2001-06-26 | 2012-04-04 | 日本テキサス・インスツルメンツ株式会社 | インターフェース回路 |
| KR100495657B1 (ko) * | 2002-05-03 | 2005-06-16 | 삼성전자주식회사 | 복수의 통신 모드들을 갖는 집적 회로 장치 및 그것의동작 방법 |
| JP2006224520A (ja) * | 2005-02-18 | 2006-08-31 | Seiko Epson Corp | 印刷装置のコントローラ |
| JP5003211B2 (ja) * | 2007-03-01 | 2012-08-15 | 日本電気株式会社 | クロック制御回路及びクロック制御方法 |
| US8335180B1 (en) * | 2008-05-09 | 2012-12-18 | Qualcomm Incorporated | Method and apparatus for synchronizing and/or starting access points for adaptive time division multiplexing on a multi-channel wireline medium with colocated transceivers |
| US8199767B2 (en) * | 2008-05-09 | 2012-06-12 | Qualcomm Atheros, Inc. | Method and apparatus for adaptive time division multiplexing on a multi-channel wireline medium with colocated transceivers |
| US10133246B2 (en) | 2014-09-12 | 2018-11-20 | Canon Kabushiki Kaisha | Position control device and position control method, optical device, and image pickup apparatus |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179558A (en) * | 1989-06-22 | 1993-01-12 | Digital Equipment Corporation | Routing apparatus and method for high-speed mesh connected local area network |
| JPH0535668A (ja) * | 1991-07-30 | 1993-02-12 | Toshiba Corp | 信号処理装置 |
| JP3359094B2 (ja) * | 1992-06-01 | 2002-12-24 | キヤノン株式会社 | 通信システム、親ノードが複数の子ノードの状態を認識する方法、および複数の端末を有する通信システムにおいて新しい端末を認識する方法 |
| JP3205127B2 (ja) * | 1993-06-22 | 2001-09-04 | キヤノン株式会社 | 通信制御方法及びその装置 |
| US5646553A (en) * | 1995-05-10 | 1997-07-08 | 3Com Corporation | Driver for tri-state bus |
-
1997
- 1997-01-31 JP JP01937797A patent/JP3799115B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-13 US US09/006,198 patent/US6087878A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6087878A (en) | 2000-07-11 |
| JPH10222266A (ja) | 1998-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040121 |
|
| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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