JPH10111742A - インタフェース回路 - Google Patents
インタフェース回路Info
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- JPH10111742A JPH10111742A JP8266432A JP26643296A JPH10111742A JP H10111742 A JPH10111742 A JP H10111742A JP 8266432 A JP8266432 A JP 8266432A JP 26643296 A JP26643296 A JP 26643296A JP H10111742 A JPH10111742 A JP H10111742A
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- circuit
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- power supply
- power
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Abstract
(57)【要約】
【課題】 安価であっても誤動作などの不具合が生じに
くいインタフェース回路を提供する。 【解決手段】 Ｉ／Ｆゲート回路はメインシステムとサ
ブシステムとを接続しており、ゲート回路１０は、Ｉ／
Ｆゲート回路を制御するゲート制御信号を生成する。ま
た、ゲート回路１０は、ＡＮＤゲート１１により構成さ
れている。このＡＮＤゲート１１には、メインシステム
側からのパワーオンリセット信号（−ＰｍＲＥＳ）と、
サブシステム側からのパワーオンリセット信号（−Ｐｓ
ＲＥＳ）とが入力される。このＡＮＤゲート１１は、前
記パワーオンリセット信号（−ＰｍＲＥＳ、−ＰｓＲＥ
Ｓ）がいずれもＨｉｇｈレベルであるとき、すなわちメ
インシステムおよびサブシステムのいずれもが活性にな
ったときにゲート制御信号を生成し、Ｉ／Ｆゲート回路
をオープンする。このようにすれば、安価な回路によ
り、誤動作などの不具合を防止できる。
くいインタフェース回路を提供する。 【解決手段】 Ｉ／Ｆゲート回路はメインシステムとサ
ブシステムとを接続しており、ゲート回路１０は、Ｉ／
Ｆゲート回路を制御するゲート制御信号を生成する。ま
た、ゲート回路１０は、ＡＮＤゲート１１により構成さ
れている。このＡＮＤゲート１１には、メインシステム
側からのパワーオンリセット信号（−ＰｍＲＥＳ）と、
サブシステム側からのパワーオンリセット信号（−Ｐｓ
ＲＥＳ）とが入力される。このＡＮＤゲート１１は、前
記パワーオンリセット信号（−ＰｍＲＥＳ、−ＰｓＲＥ
Ｓ）がいずれもＨｉｇｈレベルであるとき、すなわちメ
インシステムおよびサブシステムのいずれもが活性にな
ったときにゲート制御信号を生成し、Ｉ／Ｆゲート回路
をオープンする。このようにすれば、安価な回路によ
り、誤動作などの不具合を防止できる。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のシステム
間を接続するためのインタフェース回路に関し、特に、
安価であっても誤動作などの不具合が生じにくいインタ
フェース回路に関するものである。
間を接続するためのインタフェース回路に関し、特に、
安価であっても誤動作などの不具合が生じにくいインタ
フェース回路に関するものである。
【０００２】
【従来の技術】近年、省エネルギーの観点からシステム
装置の消費電力を抑える試みがなされている。例えば、
マルチファンクション機器では、使用していないときは
コピー部（メインシステム）の電源を切り、ファクシミ
リ部（サブシステム）の電源を入れたままにしておくの
が一般的である。
装置の消費電力を抑える試みがなされている。例えば、
マルチファンクション機器では、使用していないときは
コピー部（メインシステム）の電源を切り、ファクシミ
リ部（サブシステム）の電源を入れたままにしておくの
が一般的である。
【０００３】ところで、電源の入ったままの活性部分と
電源を切ったままの不活性部分とが存在する場合には、
メインシステムとサブシステムとを接続するインタフェ
ース部に工夫をこらす必要がある。例えば、メインシス
テムとサブシステムとの間でロジック信号のマッチング
を行ったり、状態遷移間の不定期間やリセット期間にお
ける誤動作を防止するなどである。これらは従来、オー
プンコレクタの半導体や、光素子を使用して行われてい
た。
電源を切ったままの不活性部分とが存在する場合には、
メインシステムとサブシステムとを接続するインタフェ
ース部に工夫をこらす必要がある。例えば、メインシス
テムとサブシステムとの間でロジック信号のマッチング
を行ったり、状態遷移間の不定期間やリセット期間にお
ける誤動作を防止するなどである。これらは従来、オー
プンコレクタの半導体や、光素子を使用して行われてい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、オープ
ンコレクタの半導体によれば、電源信号のラインが必要
となり、インタフェースの信号線数が多くなる。このた
め、コストが高くなるという問題点があった。また、光
素子は、当該光素子自体や、そのコネクタが高価であ
り、全体的にコスト高になる問題点があった。一方、安
価な素子によりインタフェース回路を構成すると、誤動
作などの不具合が生じるおそれがあるという問題点があ
った。
ンコレクタの半導体によれば、電源信号のラインが必要
となり、インタフェースの信号線数が多くなる。このた
め、コストが高くなるという問題点があった。また、光
素子は、当該光素子自体や、そのコネクタが高価であ
り、全体的にコスト高になる問題点があった。一方、安
価な素子によりインタフェース回路を構成すると、誤動
作などの不具合が生じるおそれがあるという問題点があ
った。
【０００５】この発明は、上記に鑑みてなされたもので
あって、安価であっても誤動作などの不具合が生じにく
いインタフェース回路を提供することを目的とする。
あって、安価であっても誤動作などの不具合が生じにく
いインタフェース回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１に係るインタフェース回路は、複数のシ
ステム間を接続するインタフェース回路において、各シ
ステムにおけるロジック電源のレベルが有効レベルにま
で立ち上がっているか否かを検知するレベル検知手段
と、前記レベル検知手段による検知結果に基づいて全て
のシステムでロジック電源のレベルが有効レベルにまで
立ち上がっているときにのみゲートを開放するゲート手
段と、を有するものである。
めに、請求項１に係るインタフェース回路は、複数のシ
ステム間を接続するインタフェース回路において、各シ
ステムにおけるロジック電源のレベルが有効レベルにま
で立ち上がっているか否かを検知するレベル検知手段
と、前記レベル検知手段による検知結果に基づいて全て
のシステムでロジック電源のレベルが有効レベルにまで
立ち上がっているときにのみゲートを開放するゲート手
段と、を有するものである。
【０００７】例えば、一つのシステムのロジック電源の
レベルが未だ有効レベルにないときにゲートを開放する
と、当該システムに対して何等かの動作を要求しても受
け付けないなどの誤動作が生じる。このため、各システ
ムのロジック電源のレベルが有効レベルにあるときのみ
ゲートを開放するように構成したものである。このよう
にすれば、各システムが確実に動作するから、誤動作な
どの不具合を防止することができる。
レベルが未だ有効レベルにないときにゲートを開放する
と、当該システムに対して何等かの動作を要求しても受
け付けないなどの誤動作が生じる。このため、各システ
ムのロジック電源のレベルが有効レベルにあるときのみ
ゲートを開放するように構成したものである。このよう
にすれば、各システムが確実に動作するから、誤動作な
どの不具合を防止することができる。
【０００８】つぎに、請求項２に係るインタフェース回
路は、前記インタフェース回路のレベル検知手段が、Ａ
ＮＤゲートまたは３ステートバッファで構成されている
ものである。
路は、前記インタフェース回路のレベル検知手段が、Ａ
ＮＤゲートまたは３ステートバッファで構成されている
ものである。
【０００９】このようにすれば、インタフェース回路を
安価に構成でき、さらに、誤動作などの不具合を防止で
きる。
安価に構成でき、さらに、誤動作などの不具合を防止で
きる。
【００１０】つぎに、請求項３に係るインタフェース回
路は、前記インタフェース回路において、前記レベル検
知手段が、３ステートバッファおよびプルアップ抵抗で
構成され、前記ゲート手段は、前記３ステートバッファ
の出力がハイ・インピーダンス状態であるときにもゲー
トを開放するものである。
路は、前記インタフェース回路において、前記レベル検
知手段が、３ステートバッファおよびプルアップ抵抗で
構成され、前記ゲート手段は、前記３ステートバッファ
の出力がハイ・インピーダンス状態であるときにもゲー
トを開放するものである。
【００１１】３ステートバッファの出力は、電源の立ち
上がり、立ち下がり期間に長期間に渡ってハイ・インピ
ーダンス状態になるが、上記のようにすれば、前記プル
アップ抵抗の働きにより前記３ステートバッファの出力
は有効レベルに保持される。このため、ゲートを開放す
ることができ、それだけ不定期間を短くすることができ
る。
上がり、立ち下がり期間に長期間に渡ってハイ・インピ
ーダンス状態になるが、上記のようにすれば、前記プル
アップ抵抗の働きにより前記３ステートバッファの出力
は有効レベルに保持される。このため、ゲートを開放す
ることができ、それだけ不定期間を短くすることができ
る。
【００１２】つぎに、請求項４に係るインタフェース回
路は、前記インタフェース回路のゲート手段が、プログ
ラム異常などのソフトリセット期間にはゲートを閉鎖す
るものである。
路は、前記インタフェース回路のゲート手段が、プログ
ラム異常などのソフトリセット期間にはゲートを閉鎖す
るものである。
【００１３】すなわち、プログラム異常などのソフトリ
セット時にはシステムが要求を受け付けないようにして
いる。従って、誤動作などの不具合を防止することがで
きる。
セット時にはシステムが要求を受け付けないようにして
いる。従って、誤動作などの不具合を防止することがで
きる。
【００１４】
【発明の実施の形態】以下、この発明につき図面を参照
しつつ詳細に説明する。なお、この実施の形態によりこ
の発明が何ら限定されるものではない。
しつつ詳細に説明する。なお、この実施の形態によりこ
の発明が何ら限定されるものではない。
【００１５】（実施の形態１）まず、この発明に係る実
施の形態１について説明する。図１は、この実施の形態
に係るインタフェース回路を用いたシステム装置の構成
を示すブロック図である。このシステム装置１０００
は、メインシステム１とサブシステム２とから構成され
ている。このメインシステム１およびサブシステム２
は、ＡＣ電源３からそれぞれ電源供給される。
施の形態１について説明する。図１は、この実施の形態
に係るインタフェース回路を用いたシステム装置の構成
を示すブロック図である。このシステム装置１０００
は、メインシステム１とサブシステム２とから構成され
ている。このメインシステム１およびサブシステム２
は、ＡＣ電源３からそれぞれ電源供給される。
【００１６】また、ＡＣ電源３は、メインシステム１に
装備されるＰＳＵ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｕｎｉ
ｔ：電源供給ユニット）４と接続されている。このＡＣ
電源３からのロジック直流電圧やその他の電圧は、前記
ＰＳＵ４を介してメインシステム１の各部に供給され
る。また、ＡＣ電源３は、サブシステム２に装備される
ＰＳＵ５とも接続されている。前記同様、このＡＣ電源
３からのロジック直流電圧やその他の電圧は、前記ＰＳ
Ｕ５を介してサブシステム２の各部に供給される。
装備されるＰＳＵ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｕｎｉ
ｔ：電源供給ユニット）４と接続されている。このＡＣ
電源３からのロジック直流電圧やその他の電圧は、前記
ＰＳＵ４を介してメインシステム１の各部に供給され
る。また、ＡＣ電源３は、サブシステム２に装備される
ＰＳＵ５とも接続されている。前記同様、このＡＣ電源
３からのロジック直流電圧やその他の電圧は、前記ＰＳ
Ｕ５を介してサブシステム２の各部に供給される。
【００１７】また、サブシステム２にはＩ／Ｆゲート回
路１００が装備されている。このＩ／Ｆゲート回路１０
０を介して、メインシステム１とサブシステム２とが接
続され、ゲート手段となる。ここで、６はアドレスバ
ス、７はデータバス、８は各種システム制御信号を表
す。
路１００が装備されている。このＩ／Ｆゲート回路１０
０を介して、メインシステム１とサブシステム２とが接
続され、ゲート手段となる。ここで、６はアドレスバ
ス、７はデータバス、８は各種システム制御信号を表
す。
【００１８】図２は、サブシステムのＩ／Ｆゲート回路
１００を示す回路図である。このＩ／Ｆゲート回路１０
０は、３ステートバッファ１０１〜１０３・・・を連設
した構成を採用している。例えば、メインシステム１か
らのアドレスバス信号６は３ステートバッファ１０１か
ら、データバス入力信号は３ステートバッファ１０２か
ら、各種システム制御信号は３ステートバッファ１０３
からサブシステム２に入力する。また、Ｉ／Ｆゲート回
路１００は、ゲート回路１０（後述する）を有してお
り、当該ゲート回路１０からゲート制御信号が入力され
る。
１００を示す回路図である。このＩ／Ｆゲート回路１０
０は、３ステートバッファ１０１〜１０３・・・を連設
した構成を採用している。例えば、メインシステム１か
らのアドレスバス信号６は３ステートバッファ１０１か
ら、データバス入力信号は３ステートバッファ１０２か
ら、各種システム制御信号は３ステートバッファ１０３
からサブシステム２に入力する。また、Ｉ／Ｆゲート回
路１００は、ゲート回路１０（後述する）を有してお
り、当該ゲート回路１０からゲート制御信号が入力され
る。
【００１９】図３は、ゲート制御信号を生成するゲート
回路１０を示す回路図である。このゲート回路１０にお
いて、ＡＮＤゲート１１には、メインシステム側からの
パワーオンリセット信号（−ＰｍＲＥＳ）と、サブシス
テム側からのパワーオンリセット信号（−ＰｓＲＥＳ）
とが入力される。パワーオンリセット信号は、メインシ
ステム１およびサブシステム２の両方に装備した汎用の
電圧検知ＩＣ（図示省略）により出力される。また、メ
インシステム１とサブシステム２におけるロジック電源
のレベルがいずれもＨｉｇｈレベル（有効レベル）であ
るか否かの検知は、ゲート回路１０とＣＰＵ（図示省
略）とにより行う。
回路１０を示す回路図である。このゲート回路１０にお
いて、ＡＮＤゲート１１には、メインシステム側からの
パワーオンリセット信号（−ＰｍＲＥＳ）と、サブシス
テム側からのパワーオンリセット信号（−ＰｓＲＥＳ）
とが入力される。パワーオンリセット信号は、メインシ
ステム１およびサブシステム２の両方に装備した汎用の
電圧検知ＩＣ（図示省略）により出力される。また、メ
インシステム１とサブシステム２におけるロジック電源
のレベルがいずれもＨｉｇｈレベル（有効レベル）であ
るか否かの検知は、ゲート回路１０とＣＰＵ（図示省
略）とにより行う。
【００２０】図４に、各信号のタイミングチャートを示
す。図４の（ａ）に示すように、メインシステム側の電
源がオンされた場合、電圧は徐々に立ち上がり、所定の
ロジック電圧（４．５Ｖ）に達する。すると、図４の
（ｂ）に示すように、Ｈｉｇｈレベルのパワーオンリセ
ット信号（−ＰｍＲＥＳ）が出力される。一方、電圧が
所定のロジック電圧（４．５Ｖ）に達していないときに
は、Ｌｏｗレベルのパワーオンリセット信号（−ＰｍＲ
ＥＳ）が出力される。
す。図４の（ａ）に示すように、メインシステム側の電
源がオンされた場合、電圧は徐々に立ち上がり、所定の
ロジック電圧（４．５Ｖ）に達する。すると、図４の
（ｂ）に示すように、Ｈｉｇｈレベルのパワーオンリセ
ット信号（−ＰｍＲＥＳ）が出力される。一方、電圧が
所定のロジック電圧（４．５Ｖ）に達していないときに
は、Ｌｏｗレベルのパワーオンリセット信号（−ＰｍＲ
ＥＳ）が出力される。
【００２１】つぎに、サブシステム側の電源がオンされ
た場合も、図４の（ｃ）に示すように電圧は徐々に立ち
上がり、所定のロジック電圧（４．５Ｖ）に達する。す
ると、図４の（ｄ）に示すように、Ｈｉｇｈレベルのパ
ワーオンリセット信号（−ＰｓＲＥＳ）が出力される。
一方、電圧が所定のロジック電圧（４．５Ｖ）に達して
いないときには、Ｌｏｗレベルのパワーオンリセット信
号（−ＰｓＲＥＳ）が出力される。
た場合も、図４の（ｃ）に示すように電圧は徐々に立ち
上がり、所定のロジック電圧（４．５Ｖ）に達する。す
ると、図４の（ｄ）に示すように、Ｈｉｇｈレベルのパ
ワーオンリセット信号（−ＰｓＲＥＳ）が出力される。
一方、電圧が所定のロジック電圧（４．５Ｖ）に達して
いないときには、Ｌｏｗレベルのパワーオンリセット信
号（−ＰｓＲＥＳ）が出力される。
【００２２】続いて、メインシステム側のパワーオンリ
セット信号（−ＰｍＲＥＳ）と、サブシステム側のパワ
ーオンリセット信号（−ＰｓＲＥＳ）とは、ＡＮＤゲー
ト１１を有するゲート回路１０に入力される。両信号と
もにＨｉｇｈレベルであるとき、メインシステム１およ
びサブシステム２が有効レベルとなっているから、図４
の（ｅ）に示すように、ゲート制御信号ＧＡＴＣＯＮ１
を生成する。続いて、このゲート制御信号ＧＡＴＣＯＮ
１により、前記ＣＰＵは、Ｉ／Ｆゲート回路１００をオ
ープンする（図４の（ｆ））。
セット信号（−ＰｍＲＥＳ）と、サブシステム側のパワ
ーオンリセット信号（−ＰｓＲＥＳ）とは、ＡＮＤゲー
ト１１を有するゲート回路１０に入力される。両信号と
もにＨｉｇｈレベルであるとき、メインシステム１およ
びサブシステム２が有効レベルとなっているから、図４
の（ｅ）に示すように、ゲート制御信号ＧＡＴＣＯＮ１
を生成する。続いて、このゲート制御信号ＧＡＴＣＯＮ
１により、前記ＣＰＵは、Ｉ／Ｆゲート回路１００をオ
ープンする（図４の（ｆ））。
【００２３】以上のように、メインシステム１およびサ
ブシステム２の電源電圧の有効期間のみゲートをオープ
ンするので、誤動作などの不具合を生じることがない。
また、ＡＮＤゲート１１などを用いてゲート回路１０を
構成しているので、Ｉ／Ｆゲート回路１００が安価とな
る。また、ＡＣ電源３がＣＲ定数の大きい安価な電源で
あるときに、特に有効となる。
ブシステム２の電源電圧の有効期間のみゲートをオープ
ンするので、誤動作などの不具合を生じることがない。
また、ＡＮＤゲート１１などを用いてゲート回路１０を
構成しているので、Ｉ／Ｆゲート回路１００が安価とな
る。また、ＡＣ電源３がＣＲ定数の大きい安価な電源で
あるときに、特に有効となる。
【００２４】また、図５に示すように、ＡＣ電源３に瞬
断があった場合でも、パワーオンリセット信号（−Ｐｍ
ＲＥＳ）とパワーオンリセット信号（−ＰｓＲＥＳ）と
の論理積を取り、その瞬断期間はＩ／Ｆゲート回路１０
０がクローズされる。このため、ＡＣ電源３の瞬断期間
における誤動作などの不具合も防止することができる。
断があった場合でも、パワーオンリセット信号（−Ｐｍ
ＲＥＳ）とパワーオンリセット信号（−ＰｓＲＥＳ）と
の論理積を取り、その瞬断期間はＩ／Ｆゲート回路１０
０がクローズされる。このため、ＡＣ電源３の瞬断期間
における誤動作などの不具合も防止することができる。
【００２５】（実施の形態２）つぎに、実施の形態２に
ついて説明する。この実施の形態２の構成は、ゲート制
御信号を生成するゲート回路２０を、３ステートバッフ
ァ２１と、ゲート制御信号側に設けたプルアップ抵抗２
２とから構成した点に特徴がある。
ついて説明する。この実施の形態２の構成は、ゲート制
御信号を生成するゲート回路２０を、３ステートバッフ
ァ２１と、ゲート制御信号側に設けたプルアップ抵抗２
２とから構成した点に特徴がある。
【００２６】図６は、ゲート回路２０の構成を示す回路
図である。このゲート回路２０では、メインシステム側
のパワーオンリセット信号（−ＰｍＲＥＳ）は、３ステ
ートバッファ２１のデータ入力側から入力される。ま
た、サブシステム側のパワーオンリセット信号（−Ｐｓ
ＲＥＳ）は、３ステートバッファ２１のコントロール入
力側から入力される。また、メインシステム１とサブシ
ステム２におけるロジック電源のレベルがいずれもＨｉ
ｇｈレベル（有効レベル）であるか否かの検知は、ゲー
ト回路２０とＣＰＵ（図示省略）とにより行う。
図である。このゲート回路２０では、メインシステム側
のパワーオンリセット信号（−ＰｍＲＥＳ）は、３ステ
ートバッファ２１のデータ入力側から入力される。ま
た、サブシステム側のパワーオンリセット信号（−Ｐｓ
ＲＥＳ）は、３ステートバッファ２１のコントロール入
力側から入力される。また、メインシステム１とサブシ
ステム２におけるロジック電源のレベルがいずれもＨｉ
ｇｈレベル（有効レベル）であるか否かの検知は、ゲー
ト回路２０とＣＰＵ（図示省略）とにより行う。
【００２７】図７に、各信号のタイミングチャートを示
す。この図７の（ａ）に示すように、メインシステム側
の電源がオンされると、図７の（ｂ）に示すように、Ｈ
ｉｇｈレベルのパワーオンリセット信号（−ＰｍＲＥ
Ｓ）が出力される。また、図７の（ｃ）に示すように、
サブシステム側の電源がオンされると、図７の（ｄ）に
示すように、Ｈｉｇｈレベルのパワーオンリセット信号
（−ＰｓＲＥＳ）が出力される。
す。この図７の（ａ）に示すように、メインシステム側
の電源がオンされると、図７の（ｂ）に示すように、Ｈ
ｉｇｈレベルのパワーオンリセット信号（−ＰｍＲＥ
Ｓ）が出力される。また、図７の（ｃ）に示すように、
サブシステム側の電源がオンされると、図７の（ｄ）に
示すように、Ｈｉｇｈレベルのパワーオンリセット信号
（−ＰｓＲＥＳ）が出力される。
【００２８】続いて、メインシステム側のパワーオンリ
セット信号（−ＰｍＲＥＳ）と、サブシステム側のパワ
ーオンリセット信号（−ＰｓＲＥＳ）とは、３ステート
バッファ２１に入力される。この場合、３ステートバッ
ファ２１が出力するゲート制御信号ＧＡＴＣＯＮ２は、
図７の（ｅ）に示すように、サブシステムの立ち上が
り、立ち下がり期間にハイ・インピーダンス状態（６
１、６１）になる。ところが、プルアップ抵抗２２によ
りＩＣの電源電圧が上昇する間でもゲート制御信号ＧＡ
ＴＣＯＮ２がＨｉｇｈレベルに保持されるため、前記ハ
イ・インピーダンス期間（ａ１、ａ２）でも、図７の
（ｆ）に示すように、Ｉ／Ｆゲート回路１００がオープ
ンになる。
セット信号（−ＰｍＲＥＳ）と、サブシステム側のパワ
ーオンリセット信号（−ＰｓＲＥＳ）とは、３ステート
バッファ２１に入力される。この場合、３ステートバッ
ファ２１が出力するゲート制御信号ＧＡＴＣＯＮ２は、
図７の（ｅ）に示すように、サブシステムの立ち上が
り、立ち下がり期間にハイ・インピーダンス状態（６
１、６１）になる。ところが、プルアップ抵抗２２によ
りＩＣの電源電圧が上昇する間でもゲート制御信号ＧＡ
ＴＣＯＮ２がＨｉｇｈレベルに保持されるため、前記ハ
イ・インピーダンス期間（ａ１、ａ２）でも、図７の
（ｆ）に示すように、Ｉ／Ｆゲート回路１００がオープ
ンになる。
【００２９】以上のように、電源電圧の過渡期において
も、メインシステム１との間で電圧変換することによっ
て論理的なインタフェースを取ることができる。このた
め、インタフェース有効期間を伸ばすことができる（ａ
１、ａ２）。また、ＣＲ定数が大きい安価な電源ユニッ
トの場合、電源が立ち上がりだしてからパワーオンリセ
ット信号がＨｉｇｈになるまでの時間が長いので、特に
有効である。
も、メインシステム１との間で電圧変換することによっ
て論理的なインタフェースを取ることができる。このた
め、インタフェース有効期間を伸ばすことができる（ａ
１、ａ２）。また、ＣＲ定数が大きい安価な電源ユニッ
トの場合、電源が立ち上がりだしてからパワーオンリセ
ット信号がＨｉｇｈになるまでの時間が長いので、特に
有効である。
【００３０】また、サブシステム側を先に立ちあげて、
その後、メインシステムを立ちあげるようにしてもよ
い。図８に各信号のタイミングチャートを示す。
その後、メインシステムを立ちあげるようにしてもよ
い。図８に各信号のタイミングチャートを示す。
【００３１】まず、図８の（ａ）〜（ｄ）に示すよう
に、サブシステム側を先に立ちあげると、ゲート回路２
０が出力するゲート制御信号ＧＡＴＣＯＮ２は、図８の
（ｅ）のようになる。従って、Ｉ／Ｆゲート回路のオー
プン期間は、図８の（ｆ）のようになる。ところが、実
施の形態１の回路構成において、サブシステム側を先に
立ちあげた後、メインシステム側を立ちあげるようにす
ると、ゲート回路１０が出力するゲート制御信号ＧＡＴ
ＣＯＮ１’は図８の（ｇ）のようになる。従って、Ｉ／
Ｆゲート回路１００のオープン期間は、図８の（ｈ）の
ようになる。
に、サブシステム側を先に立ちあげると、ゲート回路２
０が出力するゲート制御信号ＧＡＴＣＯＮ２は、図８の
（ｅ）のようになる。従って、Ｉ／Ｆゲート回路のオー
プン期間は、図８の（ｆ）のようになる。ところが、実
施の形態１の回路構成において、サブシステム側を先に
立ちあげた後、メインシステム側を立ちあげるようにす
ると、ゲート回路１０が出力するゲート制御信号ＧＡＴ
ＣＯＮ１’は図８の（ｇ）のようになる。従って、Ｉ／
Ｆゲート回路１００のオープン期間は、図８の（ｈ）の
ようになる。
【００３２】このように、サブシステム側を先に立ちあ
げてから、メインシステム側を立ちあげる場合、実施の
形態１に係る構成にあっては、本来ゲートオープンすべ
きでないときにゲートオープンしてしまい（ｘ１、ｘ
２）、サブシステムからの不用意なアクセスを許してし
まうということが生じる。しかし、実施の形態２の構成
にあっては、適切なインタフェース有効期間を取得する
ことができるので（図８の（ｆ））、サブシステムから
の不用意なアクセスを許してしまうということがなくな
る、さらなる利点を有する。
げてから、メインシステム側を立ちあげる場合、実施の
形態１に係る構成にあっては、本来ゲートオープンすべ
きでないときにゲートオープンしてしまい（ｘ１、ｘ
２）、サブシステムからの不用意なアクセスを許してし
まうということが生じる。しかし、実施の形態２の構成
にあっては、適切なインタフェース有効期間を取得する
ことができるので（図８の（ｆ））、サブシステムから
の不用意なアクセスを許してしまうということがなくな
る、さらなる利点を有する。
【００３３】また、図９に示すように、ＡＣ電源３に瞬
断があった場合でも、Ｉ／Ｆゲート回路１００がクロー
ズされる。このため、ＡＣ電源３の瞬断期間における誤
動作などの不具合を防止することができる。
断があった場合でも、Ｉ／Ｆゲート回路１００がクロー
ズされる。このため、ＡＣ電源３の瞬断期間における誤
動作などの不具合を防止することができる。
【００３４】（実施の形態３）つぎに、実施の形態３に
ついて説明する。図１０は、実施の形態３に係るゲート
制御信号を生成するゲート回路３０を示す回路図であ
る。この実施の形態３では３入力ＡＮＤゲート３１を用
いてゲート回路３０を構成している。また、プログラム
異常を回避するため、メインシステム側にウォッチドッ
ク回路が装備されている（図示省略）。
ついて説明する。図１０は、実施の形態３に係るゲート
制御信号を生成するゲート回路３０を示す回路図であ
る。この実施の形態３では３入力ＡＮＤゲート３１を用
いてゲート回路３０を構成している。また、プログラム
異常を回避するため、メインシステム側にウォッチドッ
ク回路が装備されている（図示省略）。
【００３５】この３入力ＡＮＤゲート３１には、メイン
システム側からのパワーオンリセット信号（−ＰｍＲＥ
Ｓ）と、メインシステム側からのソフトリセット信号
（−ＳｍＲＥＳ）と、サブシステム側からのパワーオン
リセット信号（−ＰｓＲＥＳ）と、が入力される。
システム側からのパワーオンリセット信号（−ＰｍＲＥ
Ｓ）と、メインシステム側からのソフトリセット信号
（−ＳｍＲＥＳ）と、サブシステム側からのパワーオン
リセット信号（−ＰｓＲＥＳ）と、が入力される。
【００３６】図１１の（ａ）〜（ｇ）に、各信号のタイ
ミングチャートを示す。このように、メインシステム側
からのソフトリセット信号（−ＳｍＲＥＳ）がＨｉｇｈ
（図１１の（ｃ））のときにのみ、ゲート制御信号ＧＡ
ＴＣＯＮ３を生成し、Ｉ／Ｆゲート回路１００をオープ
ンする（図１１の（ｇ））。
ミングチャートを示す。このように、メインシステム側
からのソフトリセット信号（−ＳｍＲＥＳ）がＨｉｇｈ
（図１１の（ｃ））のときにのみ、ゲート制御信号ＧＡ
ＴＣＯＮ３を生成し、Ｉ／Ｆゲート回路１００をオープ
ンする（図１１の（ｇ））。
【００３７】以上のように、プログラム異常などによる
ソフトリセット期間では、Ｉ／Ｆゲート回路１００がク
ローズされるため（図１１の（ｇ））、サブシステム２
はメインシステム１からの影響を受けない。このため、
誤動作などの不具合を生じることがない。
ソフトリセット期間では、Ｉ／Ｆゲート回路１００がク
ローズされるため（図１１の（ｇ））、サブシステム２
はメインシステム１からの影響を受けない。このため、
誤動作などの不具合を生じることがない。
【００３８】なお、このソフトリセット期間を考慮せ
ず、すなわち、実施の形態１のゲート回路１０のままだ
と、図１１の（ｈ）に示すようなゲート制御信号ＧＡＴ
ＣＯＮ３’が生成され、プログラム異常時にもゲート回
路１０がオープン（図１１の（ｉ））になるため、不具
合が発生しやすくなる。
ず、すなわち、実施の形態１のゲート回路１０のままだ
と、図１１の（ｈ）に示すようなゲート制御信号ＧＡＴ
ＣＯＮ３’が生成され、プログラム異常時にもゲート回
路１０がオープン（図１１の（ｉ））になるため、不具
合が発生しやすくなる。
【００３９】また、変形例として、図１２に示すよう
に、ＡＮＤゲート４１と、３ステートバッファ４２と、
プルアップ抵抗４３とによりゲート回路４０を構成して
もよい。このゲート回路４０によっても、プログラム異
常などによるソフトリセット期間にはゲートクローズさ
れるので（図１１の（ｊ）、（ｋ））、サブシステム２
はメインシステム１からの影響を受けない。このため、
誤動作などの不具合を生じることがなくなる。
に、ＡＮＤゲート４１と、３ステートバッファ４２と、
プルアップ抵抗４３とによりゲート回路４０を構成して
もよい。このゲート回路４０によっても、プログラム異
常などによるソフトリセット期間にはゲートクローズさ
れるので（図１１の（ｊ）、（ｋ））、サブシステム２
はメインシステム１からの影響を受けない。このため、
誤動作などの不具合を生じることがなくなる。
【００４０】
【発明の効果】以上説明したように、請求項１に係るイ
ンタフェース回路では、各システムのロジック電源のレ
ベルが有効レベルにあるときのみゲートを開放するよう
にしたので、システムに要求を与えても各システムが確
実に動作するから、誤動作などの不具合を防止すること
ができる。
ンタフェース回路では、各システムのロジック電源のレ
ベルが有効レベルにあるときのみゲートを開放するよう
にしたので、システムに要求を与えても各システムが確
実に動作するから、誤動作などの不具合を防止すること
ができる。
【００４１】また、請求項２に係るインタフェース回路
では、インタフェース回路のレベル検知手段が、ＡＮＤ
ゲートまたは３ステートバッファで構成されているの
で、インタフェース回路を安価に構成することができ
る。
では、インタフェース回路のレベル検知手段が、ＡＮＤ
ゲートまたは３ステートバッファで構成されているの
で、インタフェース回路を安価に構成することができ
る。
【００４２】また、請求項３に係るインタフェース回路
では、レベル検知手段を３ステートバッファおよびプル
アップ抵抗で構成した。このため、電源の立ち上がり、
立ち下がり期間において３ステートバッファの出力がハ
イ・インピーダンス状態になるが、プルアップ抵抗の働
きにより３ステートバッファの出力が有効レベルに保持
される。この結果、ゲートが開放され、不定期間が短く
なる。
では、レベル検知手段を３ステートバッファおよびプル
アップ抵抗で構成した。このため、電源の立ち上がり、
立ち下がり期間において３ステートバッファの出力がハ
イ・インピーダンス状態になるが、プルアップ抵抗の働
きにより３ステートバッファの出力が有効レベルに保持
される。この結果、ゲートが開放され、不定期間が短く
なる。
【００４３】また、請求項４に係るインタフェース回路
では、インタフェース回路のゲート手段が、プログラム
異常などのソフトリセット期間にはそのゲートを閉鎖す
るようにしたため、誤動作などの不具合を防止できる。
では、インタフェース回路のゲート手段が、プログラム
異常などのソフトリセット期間にはそのゲートを閉鎖す
るようにしたため、誤動作などの不具合を防止できる。
【図１】この発明の実施の形態１に係るインタフェース
回路を用いたシステム装置の構成を示すブロック図であ
る。
回路を用いたシステム装置の構成を示すブロック図であ
る。
【図２】図１に示したサブシステムに設けられたＩ／Ｆ
ゲート回路の構成を示す回路図である。
ゲート回路の構成を示す回路図である。
【図３】図２に示したＩ／Ｆゲート回路に送るゲート制
御信号を生成するためのゲート回路の構成を示す回路図
である。
御信号を生成するためのゲート回路の構成を示す回路図
である。
【図４】図３に示したゲート回路における各信号の動作
タイミングを示すタイミングチャート図である。
タイミングを示すタイミングチャート図である。
【図５】図１に示したＡＣ電源に瞬断があった場合のＩ
／Ｆゲート回路における各信号の動作タイミングを示す
タイミングチャート図である。
／Ｆゲート回路における各信号の動作タイミングを示す
タイミングチャート図である。
【図６】この発明の実施の形態２に係るゲート回路の構
成を示す回路図である。
成を示す回路図である。
【図７】図６に示したゲート回路における各信号の動作
タイミングを示すタイミングチャート図である。
タイミングを示すタイミングチャート図である。
【図８】図６に示したゲート回路において、パワーオン
リセット信号（−ＰｍＲＥＳ）とパワーオンリセット信
号（−ＰｓＲＥＳ）とを入れ替えた場合の各信号の動作
タイミングを示すタイミングチャート図である。
リセット信号（−ＰｍＲＥＳ）とパワーオンリセット信
号（−ＰｓＲＥＳ）とを入れ替えた場合の各信号の動作
タイミングを示すタイミングチャート図である。
【図９】図６に示したＡＣ電源に瞬断があった場合のゲ
ート回路における各信号の動作タイミングを示すタイミ
ングチャート図である。
ート回路における各信号の動作タイミングを示すタイミ
ングチャート図である。
【図１０】この発明の実施の形態３に係るゲート回路の
構成を示す回路図である。
構成を示す回路図である。
【図１１】図１０に示したゲート回路における各信号の
動作タイミングを示すタイミングチャート図である。
動作タイミングを示すタイミングチャート図である。
【図１２】この発明の実施の形態３の変形例に係るゲー
ト回路の構成を示す回路図である。
ト回路の構成を示す回路図である。
１０００ システム装置 １ メインシステム ２ サブシステム ３ ＡＣ電源 ４，５ ＰＳＵ １００ Ｉ／Ｆゲート回路 １０１〜１０３ ３ステートバッファ １０，２０，３０，４０ ゲート回路 １１，４１ ＡＮＤゲート ２０ ゲート回路 ２１，４２ ３ステートバッファ ２２，４３ プルアップ抵抗 ３１ ３入力ＡＮＤゲート
Claims (4)
- 【請求項１】 複数のシステム間を接続するインタフェ
ース回路において、 各システムにおけるロジック電源のレベルが有効レベル
にまで立ち上がっているか否かを検知するレベル検知手
段と、 前記レベル検知手段の検知結果に基づいて全てのシステ
ムでロジック電源のレベルが有効レベルにまで立ち上が
っているときにのみ、そのゲートを開放するゲート手段
と、 を有することを特徴とするインタフェース回路。 - 【請求項２】 前記レベル検知手段が、ＡＮＤゲートま
たは３ステートバッファにより構成されていることを特
徴とする請求項１に記載のインタフェース回路。 - 【請求項３】 前記レベル検知手段が、３ステートバッ
ファおよびプルアップ抵抗で構成され、 前記ゲート手段は、前記３ステートバッファの出力がハ
イ・インピーダンス状態であるときにも、そのゲートを
開放することを特徴とする請求項１に記載のインタフェ
ース回路。 - 【請求項４】 前記ゲート手段が、プログラム異常など
によるソフトリセット期間にはゲートを閉鎖することを
特徴とする請求項１〜３のいずれか一つに記載のインタ
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26643296A JP3630877B2 (ja) | 1996-10-07 | 1996-10-07 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26643296A JP3630877B2 (ja) | 1996-10-07 | 1996-10-07 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10111742A true JPH10111742A (ja) | 1998-04-28 |
| JP3630877B2 JP3630877B2 (ja) | 2005-03-23 |
Family
ID=17430860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26643296A Expired - Fee Related JP3630877B2 (ja) | 1996-10-07 | 1996-10-07 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3630877B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043527A (ja) * | 2000-07-27 | 2002-02-08 | Denso Corp | 半導体集積回路装置 |
| JP2004199238A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | 半導体装置及びその起動方法 |
| US7127598B2 (en) | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
-
1996
- 1996-10-07 JP JP26643296A patent/JP3630877B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043527A (ja) * | 2000-07-27 | 2002-02-08 | Denso Corp | 半導体集積回路装置 |
| JP2004199238A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | 半導体装置及びその起動方法 |
| US7127598B2 (en) | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3630877B2 (ja) | 2005-03-23 |
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