JP4910250B2 - インターフェース回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プリンタとホストコンピュータとの間で信号の送受信を行うプリンタ用インターフェース回路、特に電源投入時の誤動作を防止できるプリンタ用インターフェース回路に関するものである。
【０００２】
【従来の技術】
コンピュータからの制御信号及びデータに応じて、プリント用紙に所定の図形または文字情報を印刷するプリンタには、プリンタの各部分の制御を行う制御回路と信号の入出力を行うインターフェース回路（入出力回路）とが設けられている。インターフェース回路は、例えば、プリンタの状態を示す状態信号をコンピュータに送信し、また、コンピュータからの制御信号及びデータを受信して制御回路などに転送する入出力機能を有する。
【０００３】
現在、このようなインターフェース回路として、ＩＢＭ−ＰＣコンパチブル（互換性）パラレル・インターフェースまたはセントロニクス・インターフェースと呼ばれる方式が一般に採用されている。この方式では、プリンタとコンピュータとの間にいわゆるハンドシェーク制御によって、非同期データ転送を行っている。即ち、データの送信側はまず相手側（受信側）が受信可能な状態にあるか否かを特定の信号線の状態をチェックすることで確認し、受信側が受信可能な状態にあることが確認したときデータを送信する。このようなハンドシェーク制御を行うことによって、オーバーフローが発生することなく、大量のデータを送受信することができる。
【０００４】
【発明が解決しようとする課題】
ところで、上述した従来のプリンタ用インターフェース回路は、プリンタの電源投入時に電源電圧の立ち上がりタイミングのバラツキによって、データを送信するコンピュータ側が受ける側のプリンタの状態を誤って判断することがあり、これによってプリンタ側が受信準備ができていない状態でデータを送ってしまい、プリンタの誤動作を引き起こすか、またはプリンタが制御不能な状態になることがある。
【０００５】
以下、図面を参照しながらこれについて説明する。図５はプリンタ、プリンタケーブル及びコンピュータを含むインターフェース・システムの一構成例を示す図である。図示のように、プリンタ１０は、プリンタケーブル２０を介してコンピュータ３０に接続されている。プリンタ１０には、制御回路１２と入出力回路１４が設けられている。
【０００６】
制御回路１２は、プリンタ１０の各部分の動作を制御するための回路である。入出力回路１４は、制御回路１２から出力された制御信号をコンピュータ３０に出力し、また、コンピュータ３０からの制御信号及びデータを受信し、制御回路１２に出力する。例えば、制御回路１２は、プリンタの状態を示すｂｕｓｙ信号及びコンピュータへの応答信号である／ａｃｋを入出力回路１４に供給する。一方、入出力回路１４は、プリンタケーブルから送信されたストローブ信号／ＳＴＢを制御回路１２に転送し、さらに、コンピュータから出力されるデータを制御回路１２に転送する。また、図示のように、入出力回路１４は、電源電圧ＶCC2をプリンタケーブルを介してコンピュータ３０に供給する。
【０００７】
図示のように、プリンタ１０の内部には、例えば、二つの電源電圧ＶCC1 とＶCC2 が供給されている。電源電圧ＶCC1 は、ＩＣ回路に供給される電源電圧で、例えば、３．３Ｖであり、電源電圧ＶCC2 は、データバスのインターフェース部に供給される電源電圧で、例えば、５．０Ｖである。電源電圧ＶCC1 は、制御回路１２及び入出力回路１４の両方に供給され、電源電圧ＶCC2 は、入出力回路１４に供給される。電源電圧ＶCC1 とＶCC2 は、それぞれ別々の電源供給回路によって生成されるので、電源投入時に、これらの電源電圧の立ち上がりタイミングにバラツキがある。即ち、電源電圧ＶCC1 とＶCC2 が同時に所定の基準値に立ち上がるのではなく、時間的に前後して基準値に達する。
【０００８】
電源電圧ＶCC1 とＶCC2 の立ち上がりのバラツキによってプリンタとコンピュータ間のデータの送受信が正常に動作できなくなることがある。以下、図６を参照しつつ、これについて説明する。
【０００９】
図６は、例えば、電源投入時に電源電圧ＶCC2 が先に立ち上がり、電源電圧ＶCC1 がそのあとに立ち上がる場合の動作タイミングを示す波形図である。
図６（ａ）は電源投入直後の電源電圧ＶCC2 の波形、図６（ｂ）は電源電圧ＶCC1 の波形をそれぞれ示している。図示のように、電源投入後、まず電源電圧ＶCC2 が立ち上がり、所定の基準値、例えば、５．０Ｖに保持される。電源電圧ＶCC1 はＶCC2 より遅れて立ち上がり、所定の基準値、例えば、３．３Ｖに保持される。
【００１０】
電源電圧ＶCC2 が基準値に達したとき、入出力回路の出力バッファの部分が動作し、プリンタケーブル２０の信号線２１，２２及び２３が入出力回路１４のプルアップ抵抗によって電源電圧ＶCC2 とほぼ同じレベルにプルアップされる。このため、プリンタ１０の状態をコンピュータ３０に知らせるための制御信号（以下、状態信号と表記する）ＢＵＳＹ及び応答信号／ＡＣＫが電源電圧ＶCC2 のレベル、即ち、ハイレベルに保持される。
【００１１】
図６（ｂ）に例示したように、電源電圧ＶCC2 の立ち上がり時間より少し遅れた時間ｔ1 において電源電圧ＶCC1 が立ち上がる。制御回路１２は電源電圧ＶCC1 で動作するため、図６（ｃ）に示すように、電源電圧ＶCC1 が立ち上がったあと、制御信号ｂｕｓｙ及び応答信号／ａｃｋがそれぞれハイレベル（電源電圧ＶCC1 ）にプルアップされる。
【００１２】
このため、図６（ｄ）に示すように、入出力回路１４によって状態信号ＢＵＳＹ及び応答信号／ＡＣＫがハイレベル（電源電圧ＶCC2 ）にプルアップされたあと、時間ｔ1 以降の所定の期間、制御回路１２から出力される制御信号ｂｕｓｙ及び応答信号／ａｃｋがまだローレベルのままになっている。このため、入出力回路１４は、これらの入力信号に応じて、状態信号ＢＵＳＹ及び応答信号／ＡＣＫをローレベルにプルダウンする。
【００１３】
コンピュータ３０は、プリンタ１０に印刷用データを送信するとき、プリンタケーブル２０の信号線２２、２３をモニタし、即ち、プリンタ１０から送信されてくる状態信号ＢＵＳＹ及び応答信号／ＡＣＫをモニタし、これらの信号がローレベルになると、プリンタが印刷可能な待機状態（ＲＥＡＤＹ）にあると判断し、ストローブ信号／ＳＴＢをローレベルにプルダウンし、データ送信を開始する。
【００１４】
しかし、このとき、プリンタはまだ印刷待機状態ではなく、コンピュータ３０から送られてくるデータを受け取ることができない。このため、コンピュータ３０とプリンタ１０とのデータ通信ができなくなる、いわゆるハングアップ（Hang up ）状態になるか、プリンタが誤った文字、図形を印刷することもある。
【００１５】
通常、プリンタ１０の電源を入れたあと、コンピュータ３０から印刷コマンドを実行して、印字データを送信する手順が正しいが、場合によってこの手順をまもっていない場合もある。例えば、コンピュータ３０から印字データを送信してからプリンタ１０がまだ電源が投入されていないことに気づき、電源スイッチを入れる利用者もいる。このような操作では、プリンタ１０において、例えば、上述したように電源電圧ＶCC1 とＶCC2 を供給する電源電圧供給回路の動作タイミングのバラツキによって、電源電圧ＶCC2 が立ち上がったあと、電源電圧ＶCC1が立ち上がる。このため、図６（ｄ）に示すように、制御回路１２の出力信号ｂｕｓｙ及び／ａｃｋに応じて、プリンタ１０の入出力回路１４によって、状態信号ＢＵＳＹ及び応答信号／ＡＣＫがローレベルに保持される。コンピュータ３０は、状態ＢＵＳＹ及び応答信号／ＡＣＫがローレベルになったことを検出すると、プリンタが印刷待機状態にあると認識し、印字データを送信しはじめる。実際、このときプリンタ１０は例えば、電源投入後の初期化処理の最中で、コンピュータ３０からの印字データを受け入れることができず、ハングアップ状態に陥る可能性がある。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、プリンタの電源投入時において誤った制御信号を送信することを防止でき、電源電圧立ち上がりの初期状態におけるプリンタの動作状態の安定化をはかり、誤動作を防止できるプリンタ用インターフェース回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明のインターフェース回路は、複数の入力信号の中の１つと制御信号とを入力して上記制御信号の論理レベルに応じて上記入力信号の論理レベルに応じた出力信号又は所定の論理レベルの出力信号を出力する複数の選択出力回路を有する切り替え回路と、電源投入から所定の期間の間に所定の論理レベルとなる上記制御信号を出力する第１の論理回路を有する切り替え制御回路とを有する。
【００１８】
また、本発明では、好適には、上記第１の論理回路がパワーオンリセット信号をそのリセット端子に入力するフリップフロップ又はラッチである。
【００１９】
また、本発明では、好適には、上記切り替え制御回路が、上記複数の入力信号の論理演算結果に応じた信号を出力する第２の論理回路を有し、上記第２の論理回路の出力信号が上記フリップフロップ又はラッチのクロック入力端子に供給される。
【００２０】
また、本発明では、好適には、上記切り替え制御回路が、上記第２の論理回路と上記第１の論理回路との間に設けられ、上記第２の論理回路の出力信号を積分して出力するノイズ抑制回路を有する。
【００２１】
更に、好適には、上記選択出力回路及び上記第２の論理回路がＮＡＮＤ素子で構成される。
【００２２】
【発明の実施の形態】
図１は本発明に係るインターフェース回路の一実施形態を示す回路図である。図示のように、本実施形態のインターフェース回路は、入力部１００、切り替え制御部１１０、切り替え部１２０、出力部１３０によって構成されている。なお、図示のように、本実施形態のインターフェース回路は、５つの入力信号Ａ１〜Ａ５に応じて、出力信号Ｙ１〜Ｙ５を出力する。このインターフェース回路は、例えば、図５に示すプリンタ１０の入出力回路１４のうち、制御回路１２からの制御信号などをプリンタケーブル２０に出力するインターフェース回路１４ａである。
【００２３】
インターフェース回路１４ａにおいて、入力部１００は、インバータＸ１〜Ｘ５によって構成されている。これらのインバータはそれぞれ入力信号Ａ１〜Ａ５の論理反転信号ｓ１〜ｓ５を出力する。
【００２４】
切り替え制御部１１０は、ＮＡＮＤゲートＸ２１、ノイズ抑制回路Ｘ２２、フリップフロップＸ２３及びパワーオンリセット回路Ｘ２４によって構成されている。
ＮＡＮＤゲートＸ２１は、入力部１００の出力信号ｓ１〜ｓ５の反転論理積（ＮＡＮＤ）を求めて、その結果として信号ｓ６を出力する。
ノイズ抑制回路Ｘ２２は、例えば、積分回路によって構成され、ＮＡＮＤゲートＸ２１の出力信号ｓ６に対してノイズの抑制を行う。特に、電源電圧の立ち上がり及びＮＡＮＤゲートＸ２１の出力信号ｓ６のレベルが変化するときのノイズを抑制し、信号ｓ７を出力する。ノイズ抑制回路Ｘ２２の構成例について後に詳しく説明する。
【００２５】
フリップフロップＸ２３は、Ｄフリップフロップによって構成され、そのデータ入力端子Ｄが電源電圧ＶCC1 に接続され、クロック信号入力端子ＣＫにノイズ抑制回路Ｘ２２の出力信号ｓ７が入力される。また、ＤフリップフロップＸ２３のリセット端子Ｒには、パワーオンリセット回路Ｘ２４の出力信号ｓ８が入力される。ＤフリップフロップＸ２４の出力端子Ｑから信号ｓ９が出力され、この信号は切り替え部１２０に供給される。
【００２６】
パワーオンリセット回路Ｘ２４は、電源電圧が投入されたあと、所定の時間において出力信号ｓ８がローレベルに保持される。このため、この信号ｓ８に応じて、フリップフロップＸ２３が電源電圧投入後の所定の時間においてリセット状態に保持されるので、その出力信号ｓ９がローレベルに保持される。
なお、パワーオンリセット回路の構成例について後にさらに詳しく説明する。
【００２７】
切り替え部１２０は、ＮＡＮＤゲートＸ６〜Ｘ１０によって構成されている。図示のように、これらのＮＡＮＤゲート一方の入力端子にそれぞれ入力部１００の出力信号ｓ１〜ｓ５が入力され、他方の入力端子に切り替え制御部１１０の出力信号ｓ９が入力される。このため、切り替え制御部１１０の出力信号ｓ９がローレベルに保持されている間、入力部１００の出力信号ｓ１〜ｓ５の論理レベルにかかわらず、ＮＡＮＤゲートＸ６〜Ｘ１０の出力がハイレベルに保持される。一方、切り替え制御部１１０の出力信号ｓ９がハイレベルに保持されているとき、ＮＡＮＤゲートＸ６〜Ｘ１０は、入力部１１０の出力信号ｓ１〜ｓ５の論理反転信号ｓ１０〜ｓ１４を出力する。
【００２８】
このように、切り替え制御部１１０からの出力信号ｓ９に応じて、切り替え部１２０は出力信号をハイレベルに固定するか、または入力信号Ａ１〜Ａ５を出力部１３０に出力する。即ち、切り替え制御部１１０の出力信号ｓ９は、切り替え部１２０の出力状態を制御する制御信号として機能する。
【００２９】
出力部１３０は、切り替え部１２０の出力信号ｓ１０〜ｓ１４のレベルを変換して出力信号Ｙ１〜Ｙ５を出力する。
ここで、簡単のため図１のように、出力部１３０を単にインバータＸ１１〜Ｘ１５及びインバータＸ１６〜Ｘ２０で構成されるように示しているが、実際の出力部１３０は、電源電圧ＶCC1 レベルの信号を電源電圧ＶCC2 レベルの信号に変換するレベル変換機能を含むバッファ回路である。なお、ここで、電源電圧ＶCC1 は、例えば、３．３Ｖであり、電源電圧ＶCC2 は、例えば、５．０Ｖである。即ち、出力部１３０に電源電圧ＶCC1 のほか、電源電圧ＶCC2 も供給される。
なお、上述した入力部１００、切り替え制御部１１０、及び切り替え部１２０は、すべて電源電圧ＶCC1 で動作する。
【００３０】
出力部１３０において、入力信号ｓ１０〜ｓ１４がハイレベルのとき、即ち、信号レベルが電源電圧ＶCC1 に保持されているとき、出力部１３０の出力信号Ｙ１〜Ｙ５はハイレベル、即ち、信号レベルが電源電圧ＶCC2 に保持される。図１は、このレベルシフト回路を省略して、インバータのみで簡略的に表記した回路構成を示している。
【００３１】
図２は、ノイズ抑制回路Ｘ２２の一構成例を示す回路図である。以下、図２を参照しつつ、ノイズ抑制回路Ｘ２２の構成及び動作について説明する。
図示のように、ノイズ抑制回路Ｘ２２は、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ１、抵抗素子Ｒ１、キャパシタＣ１及びインバータＩＮＶ１，ＩＮＶ２によって構成されている。
【００３２】
トランジスタＰ１のソースが電源電圧ＶCC1 に接続され、ドレインがノードＮＤ１に接続されている。トランジスタＮ１のソースが接地され、ドレインが抵抗素子Ｒ１を介してノードＮＤ１に接続されている。トランジスタＰ１とＮ１のゲートが共通に接続され、その接続点にＮＡＮＤゲートＸ２１の出力信号ｓ６が印加される。
【００３３】
キャパシタＣ１は電源電圧ＶCC1 とノードＮＤ１との間に接続されている。また、インバータＩＮＶ１とＩＮＶ２は直列接続され、インバータＩＮＶ１の入力端子がノードＮＤ１に接続されている。インバータＩＮＶ２の出力端子から信号ｓ７が出力される。
【００３４】
このように構成されたノイズ抑制回路において、電源電圧ＶCC1 の供給が始まったとき、ノードＮＤ１がキャパシタＣ１によってほぼ電源電圧ＶCC1 にプルアップされる。また、電源電圧ＶCC1 が立ち上がったあと、ＮＡＮＤゲートＸ２１の出力信号ｓ６がローレベルに保持される。これに応じてトランジスタＰ１がオンし、トランジスタＮ１がオフするので、ノードＮＤ１がほぼ電源電圧ＶCC1 に保持される。即ち、電源電圧ＶCC1 が供給されると、ノードＮＤ１がハイレベルに保持され、また、ノイズ抑制回路Ｘ２２の出力信号ｓ７がハイレベルに保持される。
【００３５】
ＮＡＮＤゲートＸ２１の出力信号ｓ６がローレベルからハイレベルに切り替わったとき、トランジスタＮ１がオンし、トランジスタＰ１がオフする。これに応じて、キャパシタＣ１には、抵抗素子Ｒ１及びトランジスタＮ１を介して電荷が蓄積されるので、ノードＮＤ１が抵抗素子Ｒ１の抵抗値とキャパシタＣ１の容量値によって決められた時定数で降下する。そして、ノードＮＤ１のレベルがインバータＩＮＶ１のしきい値電圧より低くなると、インバータＩＮＶ１、続いてインバータＩＮＶ２の論理レベルが変化し、出力信号ｓ７がハイレベルからローレベルに切り替わる。
図１に示すように、切り替え制御部１１０において、信号ｓ７のレベル変化を受けて、フリップフロップＸ２３の出力が切り替わる。
【００３６】
図３は、パワーオンリセット回路Ｘ２４の一構成例を示す回路図である。以下、図３を参照しつつ、パワーオンリセット回路Ｘ２４の構成及び動作について説明する。
図示のように、パワーオンリセット回路Ｘ２４は、抵抗素子Ｒ２、キャパシタＣ２，Ｃ３、ｎＭＯＳトランジスタＮ２及びインバータＩＮＶ３によって構成されている。
【００３７】
図示のように、抵抗素子Ｒ２とキャパシタＣ２が電源電圧ＶCC1 と接地電位ＧＮＤとの間に直列接続されている。また、キャパシタＣ３とトランジスタＮ２が電源電圧ＶCC1 と接地電位ＧＮＤとの間に直列接続され、トランジスタＮ２のゲートが抵抗素子Ｒ２とキャパシタＣ２との接続点に接続されている。
インバータＩＮＶ３の入力端子がキャパシタＣ３とトランジスタＮ２のドレインとの接続点、即ちノードＮＤ２に接続されている。インバータＩＮＶ３の出力信号ｓ８は、リセット信号としてフリップフロップＸ２３のリセット端子Ｒに供給される。
【００３８】
このように構成されたパワーオンリセット回路Ｘ２４において、電源電圧ＶCC1 の供給が始まると、まず、ノードＮＤ２がキャパシタＣ３によってプルアップされ、ほぼ電源電圧ＶCC1 に保持される。このとき、インバータＩＮＶ３の出力信号ｓ８はローレベルに保持される。
【００３９】
キャパシタＣ２は抵抗素子Ｒ２を介して充電されるので、トランジスタＮ２のゲート電圧が徐々に上昇し、トランジスタＮ２のしきい値電圧に達すると、トランジスタＮ２が導通状態に切り替わる。これに応じて、ノードＮＤ２がハイレベルからローレベルに切り替わる。そして、インバータＩＮＶ３の出力信号ｓ８がローレベルからハイレベルに切り替わる。
【００４０】
信号ｓ８がローレベルのとき、フリップフロップＸ２３がリセットされ、信号ｓ８がハイレベルになると、リセット状態が解除される。このとき、フリップフロップＸ２３は、クロック端子ＣＫの入力信号に応じて出力状態が切り替わり、、その出力端子Ｑがリセット状態のローレベルからハイレベルになる。
【００４１】
以下、図４を参照しながら、本実施形態のインターフェース回路の切り替え制御部１１０の構成及び動作についてさらに詳しく説明する。
図４は、切り替え制御部１１０の各構成部分を示す回路図である。図示のように、切り替え制御部１１０は、ＮＡＮＤゲートＸ２１、ノイズ抑制回路Ｘ２２、フリップフロップＸ２３及びパワーオンリセット回路Ｘ２４によって構成されている。以下、各構成部分について説明する。
【００４２】
ＮＡＮＤゲートＸ２１は、ｐＭＯＳトランジスタＸＰ１，ＸＰ２，…，ＸＰ６、ｎＭＯＳトランジスタＸＮ１，ＸＮ２及び抵抗素子ＲＸ１によって構成されている。
図示のように、トランジスタＸＰ１〜ＸＰ６は、電源電圧ＶCC1 とノードＮＤ１０との間に並列に接続されている。トランジスタＸＰ１，ＸＰ２，…，ＸＰ５のゲートに、入力部１００の出力信号ｓ１，ｓ２，…，ｓ５がそれぞれ印加される。トランジスタＸＰ６のゲートにフリップフロップＸ２３の反転出力端子ＱＺの出力信号が印加される。
【００４３】
トランジスタＸＮ１とＸＮ２がノードＮＤ１０と接地電位ＧＮＤとの間に直列接続されている。トランジスタＸＮ１のゲートが抵抗素子ＲＸ１を介して電源電圧ＶCC1 に接続され、トランジスタＸＮ２のゲートにフリップフロップＸ２３の反転出力端子ＱＺの出力信号が印加される。
【００４４】
このように構成されているＮＡＮＤゲートＸ２１において、電源電圧ＶCC1 の供給が始まったとき、まず入力部１００の出力信号ｓ１〜ｓ５が全てハイレベルに保持される。また、フリップフロップＸ２３がリセット状態に保持されているので、その反転出力端子ＱＺの出力信号もハイレベルに保持される。このため、トランジスタＸＰ１〜ＸＰ６がともに遮断状態にあり、また、トランジスタＸＮ１，ＸＮ２がともに導通状態にあるので、ノードＮＤ１０がローレベル、即ち、接地電位ＧＮＤに保持される。このように、電源投入後、ＮＡＮＤゲートの出力信号ｓ６がローレベルに保持される。
【００４５】
次に、図４に示すように、ノイズ抑制回路Ｘ２２は、ｐＭＯＳトランジスタＸＰ７，ＸＰ８，ＸＰ８Ａ，ＸＰ８Ｂ，ＸＰ９，ＸＰ１１、及びｎＭＯＳトランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂ，ＸＮ４，ＸＮ５によって構成されている。
トランジスタＸＰ７とＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂは、電源電圧ＶCC1 と接地電位ＧＮＤとの間に直列接続されている。これらのトランジスタのゲートがノードＮＤ１０に共通に接続されている。トランジスタＸＰ７とＸＮ３のドレインの接続点によって、ノードＮＤ１１が形成されている。
【００４６】
トランジスタＸＰ８，ＸＰ８Ａ，ＸＰ８Ｂのソースとドレインがともに電源電圧ＶCC1 に接続され、ゲートがノードＮＤ１１に接続されている。即ち、これらのトランジスタによって、キャパシタが構成されている。このキャパシタは、図２に示すキャパシタＣ１に相当する。
トランジスタＸＰ９，ＸＮ４及びトランジスタＸＰ１１，ＸＮ５はそれぞれインバータを構成している。これらのインバータは、図２に示すインバータＩＮＶ１，ＩＮＶ２に相当する。
【００４７】
上述したように構成されたノイズ抑制回路Ｘ２２において、電源投入直後ＮＡＮＤゲートＸ２１の出力信号ｓ６がローレベルに保持されているので、トランジスタＸＰ７が導通し、トランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂがともに遮断状態にあるので、ノードＮＤ１１がハイレベルに保持される。このため、このとき出力信号ｓ７がハイレベルに保持される。
【００４８】
プリンタの電源投入後、制御回路１２から出力される制御信号、例えば、状態を示す制御信号ｂｕｓｙ、または応答信号／ａｃｋなどがハイレベルに立ち上がる。これに応じて、インターフェース回路の入力部１００の出力信号ｓ１〜ｓ５の何れかがハイレベルからローレベルに切り替わる。これに応じて、ＮＡＮＤゲートＸ２１の出力信号ｓ６がハイレベルに切り替わる。ノイズ抑制回路Ｘ２２において、トランジスタＸＰ７が遮断状態となり、トランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂが導通状態となる。このため、ノードＮＤ１１の電位がトランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂの直列オン抵抗とトランジスタＸＰ８，ＸＰ８Ａ，ＸＰ８Ｂからなるキャパシタの容量値によって定めた時定数で降下するので、その電位がトランジスタＸＰ９とＸＮ４で構成されたインバータのしきい値電圧以下になると、インバータの出力が切り替わり、これに従って、トランジスタＸＰ１１とＸＮ５で構成されたインバータの出力がハイレベルからローレベルに切り替わる。
【００４９】
ノイズ抑制回路Ｘ２２の出力信号ｓ７がフリップフロップＸ２３の反転クロック端子ＣＺに入力されるので、信号ｓ７がローレベルになると、フリップフロップＸ２３において、データ入力端子Ｄの入力信号が出力端子Ｑに伝わる。フリップフロップＸ２３がリセット状態にあるとき、出力端子Ｑがローレベルに保持され、反転出力端子ＱＺがハイレベルに保持されている。このため、信号ｓ７がローレベルになると、出力端子Ｑがハイレベルになり、反転出力端子ＱＺがローレベルになる。これに応じて、インバータＩＮＶ５の出力信号ｓ９がハイレベルになる。このため、切り替え部１２０において、入力部１００の出力信号ｓ１〜ｓ５が出力部１３に出力される。
【００５０】
パワーオンリセット回路Ｘ２４は、上述した図３に示す回路とほぼ同じ構成を有する。即ち、ノードＮＤ１２と接地電位ＧＮＤとの間に並列に接続されているｐＭＯＳトランジスタＸＰ１４，ＸＰ１４Ａ及びＸＰ１５によってキャパシタが構成され、このキャパシタは、図３に示すキャパシタＣ２に相当する。また、電源電圧ＶCC1 とノードＮＤ１２との間に直列接続されているｐＭＯＳトランジスタＸＰ１２とＸＰ１３は、図３に示す抵抗素子Ｒ２に相当する。ｐＭＯＳトランジスタＸＰ１６は、図３に示すキャパシタ３に相当する。
【００５１】
電源電圧ＶCC1 が立ち上がったあと、トランジスタＸＰ１２とＸＰ１３を介して、トランジスタＸＰ１４，ＸＰ１４Ａ及びＸＰ１５からなるキャパシタが充電され、ノードＮＤ１２の電圧が上昇する。ノードＮＤ１２の電圧がトランジスタＸＮ７のしきい値電圧に達すると、トランジスタＸＮ７が導通状態になる。これに応じて、ノードＮＤ１３の出力がハイレベルからローレベルになり、また、トランジスタＸＰ１８とＸＮ８からなるインバータの出力信号ｓ８がローレベルからハイレベルになる。
【００５２】
上述したように、電源電圧ＶCC1 が立ち上がった直後、パワーオンリセット回路Ｘ２４の出力が所定の時間ローレベルに保持される。これに応じて、フリップフロップＸ２３がリセット状態に保持される。そして、一定の時間が経過すると、パワーオンリセット回路Ｘ２４の出力信号ｓ８がローレベルからハイレベルに切り替わるので、フリップフロップＸ２４のリセット状態が解除される。
【００５３】
次に、図４を参照しつつ、電源電圧の供給が開始された後の切り替え制御回路１１０全体の動作について説明する。
電源電圧の供給が始まると、プリンタの動作が始まり、初期化処理などを行う。また、電源電圧ＶCC1 の立ち上がりより少し遅れて、制御回路１２によって出力される制御信号、例えば、待機状態を示す制御信号ｂｕｓｙまたは応答信号／ａｃｋがハイレベルに保持される。
【００５４】
制御回路１２の出力信号がハイレベルになると、図１に示すインターフェース回路１４ａにおいて、入力部１００の出力信号ｓ１〜ｓ５のうち、何れかがローレベルに保持される。これに応じて、切り替え制御部１１０においてＮＡＮＤゲートＸ２１の出力信号ｓ６がハイレベルになる。そして、ノイズ抑制回路Ｘ２２によって、所定の時間が経過したあと、出力信号ｓ７がハイレベルからローレベルに切り替わる。即ち、フリップフロップＸ２３の反転クロック端子ＣＺの入力がハイレベルに保持される。このとき、フリップフロップＸ２３のリセット状態が解除されている場合、その状態が切り替わり、出力端子Ｑがハイレベル、反転出力端子ＱＺがローレベルになる。これに応じて、インバータＩＮＶ５の出力信号ｓ９がハイレベルになるので、インターフェース回路１４ａにおいて、入力部１００の出力信号ｓ１〜ｓ５が切り替え部１２０を介して、出力部１３０に送出される。
【００５５】
フリップフロップＸ２３の状態が変わると、即ち、反転出力端子ＱＺがローレベルになると、これに応じて、ＮＡＮＤゲートＸ２１において、トランジスタＸＰ６が導通状態になる。このため、ＮＡＮＤゲートＸ２１の出力信号ｓ６がハイレベルのままに保持されるので、フリップフロップＸ２３が状態が維持される。
【００５６】
上述したように、本実施形態のインターフェース回路に、切り替え制御部１１０及び当該切り替え制御部からの出力信号ｓ９に応じて制御される切り替え部１２０によって、プリンタの電源投入直後に、インターフェース回路において切り替え部１２０の出力信号をすべてハイレベルに保持する。そして、電源電圧ＶCC1 が正常に供給されて、プリンタの制御回路１２から出力される制御信号の何れかがハイレベルになると、これに応じて切り替え制御部１１０において所定の時間経過後、出力信号ｓ９がローレベルからハイレベルに切り替わり、これに応じて、切り替え部１２０において入力部１００の出力信号ｓ１〜ｓ５がそれぞれ出力部１３０に出力される。即ち、プリンタの制御回路１２からの出力信号が正常に立ち上がると、インターフェース回路は信号転送を始める。
【００５７】
そして、インターフェース回路は通常の信号転送を始めると、切り替え制御部１１０において、ＮＡＮＤゲートＸ２１、ノイズ抑制回路Ｘ２２及びフリップフロップＸ２３の状態がそれぞれ保持されるので、インターフェース回路の動作状態も保持される。
【００５８】
このように、本実施形態のインターフェース回路において、切り替え制御部１１０及び当該切り替え制御部の出力信号に応じて動作する切り替え部１２０を設けることによって、入力部１００の出力信号ｓ１〜ｓ５の状態に応じて信号転送機能を開始させるので、図６に示すように、電源電圧ＶCC1 が電源電圧ＶCC2 より遅れて立ち上がる場合においても、プリンタの制御回路１２から出力される制御信号ｂｕｓｙまたは応答信号／ａｃｋの何れかがハイレベルに切り替わったあと、インターフェース回路が信号転送を開始するので、コンピュータ３０に誤った制御信号を送信することを防止できる。一方、電源電圧ＶCC1 が電源電圧ＶCC2 より早く立ち上がる場合、パワーリセット回路Ｘ２４によってフリップフロップＸ２３のリセット状態が解除されたあと、入力部１００の出力信号ｓ１〜ｓ５に応じて切り替え制御部１１０の各部分回路の状態が切り替わり、これに従って切り替え部１２０が信号転送機能を開始する。このとき、例えば、電源電圧ＶCC 2 が立ち上がると、インターフェース回路の出力部１３０が正常に動作し、切り替え部１２０の出力信号をレベル変換し、入力信号Ａ１〜Ａ５に応じて出力信号Ｙ１〜Ｙ５を出力する。
【００５９】
即ち、本実施形態のインターフェース回路によれば、プリンタの電源投入後、電源電圧の立ち上がりのバラツキによる誤動作を回避できるので、コンピュータから印刷コマンドを実行したあと、プリンタの電源を投入しても、誤動作がなく、正常に印刷することができる。なお、上述したフリップフロップＸ２３は、ラッチ回路に置き換えることもできる。
【００６０】
【発明の効果】
以上説明したように、本発明のインターフェース回路によれば、プリンタの電源電圧の立ち上がりタイミングのバラツキによる誤動作を防止でき、プリンタの動作安定性を改善でき、プリンタの使い勝手がよくなる利点がある。
また、本実施形態のインターフェース回路によれば、プリンタのインターフェース回路は、集積回路（ＩＣ）に組み込まれているので、ＩＣ回路以外の回路構成を変更することなく、部品の点数も変わらず、ＩＣ及び他の回路部品を搭載する基板のレイアウトを変更せずに使用できるので、回路構成の変化によるコストの増加を最小限に抑制できる。
さらに、インターフェース回路のＩＣには、従来のものに切り替え制御部と切り替え部などのわずかな追加で実現できるので、設計変更が少なくて済み、コストの増加を抑制できる。
【図面の簡単な説明】
【図１】本発明に係るインターフェース回路の一実施形態を示す回路図である。
【図２】インターフェース回路の切り替え制御部を構成するノイズ抑制回路の一構成例を示す回路図である。
【図３】インターフェース回路の切り替え制御部を構成するパワーオンリセット回路の一構成例を示す回路図である。
【図４】インターフェース回路の切り替え制御部の一構成例を示す回路図である。
【図５】プリンタ用インターフェース回路及びその接続を示す図である。
【図６】電源投入時の信号波形を示す波形図である。
【符号の説明】
１０…プリンタ、
１２…制御回路、１４…入出力回路、
２０…プリンタケーブル、
３０…コンピュータ、
１００…入力部、
１１０…切り替え制御部、
１２０…切り替え部、
１３０…出力部、
ＶCC1 ，ＶCC2 …電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、プリンタとホストコンピュータとの間で信号の送受信を行うプリンタ用インターフェース回路、特に電源投入時の誤動作を防止できるプリンタ用インターフェース回路に関するものである。
【０００２】
【従来の技術】
コンピュータからの制御信号及びデータに応じて、プリント用紙に所定の図形または文字情報を印刷するプリンタには、プリンタの各部分の制御を行う制御回路と信号の入出力を行うインターフェース回路（入出力回路）とが設けられている。インターフェース回路は、例えば、プリンタの状態を示す状態信号をコンピュータに送信し、また、コンピュータからの制御信号及びデータを受信して制御回路などに転送する入出力機能を有する。
【０００３】
現在、このようなインターフェース回路として、ＩＢＭ−ＰＣコンパチブル（互換性）パラレル・インターフェースまたはセントロニクス・インターフェースと呼ばれる方式が一般に採用されている。この方式では、プリンタとコンピュータとの間にいわゆるハンドシェーク制御によって、非同期データ転送を行っている。即ち、データの送信側はまず相手側（受信側）が受信可能な状態にあるか否かを特定の信号線の状態をチェックすることで確認し、受信側が受信可能な状態にあることが確認したときデータを送信する。このようなハンドシェーク制御を行うことによって、オーバーフローが発生することなく、大量のデータを送受信することができる。
【０００４】
【発明が解決しようとする課題】
ところで、上述した従来のプリンタ用インターフェース回路は、プリンタの電源投入時に電源電圧の立ち上がりタイミングのバラツキによって、データを送信するコンピュータ側が受ける側のプリンタの状態を誤って判断することがあり、これによってプリンタ側が受信準備ができていない状態でデータを送ってしまい、プリンタの誤動作を引き起こすか、またはプリンタが制御不能な状態になることがある。
【０００５】
以下、図面を参照しながらこれについて説明する。図５はプリンタ、プリンタケーブル及びコンピュータを含むインターフェース・システムの一構成例を示す図である。図示のように、プリンタ１０は、プリンタケーブル２０を介してコンピュータ３０に接続されている。プリンタ１０には、制御回路１２と入出力回路１４が設けられている。
【０００６】
制御回路１２は、プリンタ１０の各部分の動作を制御するための回路である。入出力回路１４は、制御回路１２から出力された制御信号をコンピュータ３０に出力し、また、コンピュータ３０からの制御信号及びデータを受信し、制御回路１２に出力する。例えば、制御回路１２は、プリンタの状態を示すｂｕｓｙ信号及びコンピュータへの応答信号である／ａｃｋを入出力回路１４に供給する。一方、入出力回路１４は、プリンタケーブルから送信されたストローブ信号／ＳＴＢを制御回路１２に転送し、さらに、コンピュータから出力されるデータを制御回路１２に転送する。また、図示のように、入出力回路１４は、電源電圧ＶCC2をプリンタケーブルを介してコンピュータ３０に供給する。
【０００７】
図示のように、プリンタ１０の内部には、例えば、二つの電源電圧ＶCC1 とＶCC2 が供給されている。電源電圧ＶCC1 は、ＩＣ回路に供給される電源電圧で、例えば、３．３Ｖであり、電源電圧ＶCC2 は、データバスのインターフェース部に供給される電源電圧で、例えば、５．０Ｖである。電源電圧ＶCC1 は、制御回路１２及び入出力回路１４の両方に供給され、電源電圧ＶCC2 は、入出力回路１４に供給される。電源電圧ＶCC1 とＶCC2 は、それぞれ別々の電源供給回路によって生成されるので、電源投入時に、これらの電源電圧の立ち上がりタイミングにバラツキがある。即ち、電源電圧ＶCC1 とＶCC2 が同時に所定の基準値に立ち上がるのではなく、時間的に前後して基準値に達する。
【０００８】
電源電圧ＶCC1 とＶCC2 の立ち上がりのバラツキによってプリンタとコンピュータ間のデータの送受信が正常に動作できなくなることがある。以下、図６を参照しつつ、これについて説明する。
【０００９】
図６は、例えば、電源投入時に電源電圧ＶCC2 が先に立ち上がり、電源電圧ＶCC1 がそのあとに立ち上がる場合の動作タイミングを示す波形図である。
図６（ａ）は電源投入直後の電源電圧ＶCC2 の波形、図６（ｂ）は電源電圧ＶCC1 の波形をそれぞれ示している。図示のように、電源投入後、まず電源電圧ＶCC2 が立ち上がり、所定の基準値、例えば、５．０Ｖに保持される。電源電圧ＶCC1 はＶCC2 より遅れて立ち上がり、所定の基準値、例えば、３．３Ｖに保持される。
【００１０】
電源電圧ＶCC2 が基準値に達したとき、入出力回路の出力バッファの部分が動作し、プリンタケーブル２０の信号線２１，２２及び２３が入出力回路１４のプルアップ抵抗によって電源電圧ＶCC2 とほぼ同じレベルにプルアップされる。このため、プリンタ１０の状態をコンピュータ３０に知らせるための制御信号（以下、状態信号と表記する）ＢＵＳＹ及び応答信号／ＡＣＫが電源電圧ＶCC2 のレベル、即ち、ハイレベルに保持される。
【００１１】
図６（ｂ）に例示したように、電源電圧ＶCC2 の立ち上がり時間より少し遅れた時間ｔ1 において電源電圧ＶCC1 が立ち上がる。制御回路１２は電源電圧ＶCC1 で動作するため、図６（ｃ）に示すように、電源電圧ＶCC1 が立ち上がったあと、制御信号ｂｕｓｙ及び応答信号／ａｃｋがそれぞれハイレベル（電源電圧ＶCC1 ）にプルアップされる。
【００１２】
このため、図６（ｄ）に示すように、入出力回路１４によって状態信号ＢＵＳＹ及び応答信号／ＡＣＫがハイレベル（電源電圧ＶCC2 ）にプルアップされたあと、時間ｔ1 以降の所定の期間、制御回路１２から出力される制御信号ｂｕｓｙ及び応答信号／ａｃｋがまだローレベルのままになっている。このため、入出力回路１４は、これらの入力信号に応じて、状態信号ＢＵＳＹ及び応答信号／ＡＣＫをローレベルにプルダウンする。
【００１３】
コンピュータ３０は、プリンタ１０に印刷用データを送信するとき、プリンタケーブル２０の信号線２２、２３をモニタし、即ち、プリンタ１０から送信されてくる状態信号ＢＵＳＹ及び応答信号／ＡＣＫをモニタし、これらの信号がローレベルになると、プリンタが印刷可能な待機状態（ＲＥＡＤＹ）にあると判断し、ストローブ信号／ＳＴＢをローレベルにプルダウンし、データ送信を開始する。
【００１４】
しかし、このとき、プリンタはまだ印刷待機状態ではなく、コンピュータ３０から送られてくるデータを受け取ることができない。このため、コンピュータ３０とプリンタ１０とのデータ通信ができなくなる、いわゆるハングアップ（Hang up ）状態になるか、プリンタが誤った文字、図形を印刷することもある。
【００１５】
通常、プリンタ１０の電源を入れたあと、コンピュータ３０から印刷コマンドを実行して、印字データを送信する手順が正しいが、場合によってこの手順をまもっていない場合もある。例えば、コンピュータ３０から印字データを送信してからプリンタ１０がまだ電源が投入されていないことに気づき、電源スイッチを入れる利用者もいる。このような操作では、プリンタ１０において、例えば、上述したように電源電圧ＶCC1 とＶCC2 を供給する電源電圧供給回路の動作タイミングのバラツキによって、電源電圧ＶCC2 が立ち上がったあと、電源電圧ＶCC1が立ち上がる。このため、図６（ｄ）に示すように、制御回路１２の出力信号ｂｕｓｙ及び／ａｃｋに応じて、プリンタ１０の入出力回路１４によって、状態信号ＢＵＳＹ及び応答信号／ＡＣＫがローレベルに保持される。コンピュータ３０は、状態ＢＵＳＹ及び応答信号／ＡＣＫがローレベルになったことを検出すると、プリンタが印刷待機状態にあると認識し、印字データを送信しはじめる。実際、このときプリンタ１０は例えば、電源投入後の初期化処理の最中で、コンピュータ３０からの印字データを受け入れることができず、ハングアップ状態に陥る可能性がある。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、プリンタの電源投入時において誤った制御信号を送信することを防止でき、電源電圧立ち上がりの初期状態におけるプリンタの動作状態の安定化をはかり、誤動作を防止できるプリンタ用インターフェース回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明のインターフェース回路は、複数の入力信号の中の１つと制御信号とを入力して上記制御信号の論理レベルに応じて上記入力信号の論理レベルに応じた出力信号又は所定の論理レベルの出力信号を出力する複数の選択出力回路を有する切り替え回路と、電源投入から所定の期間の間に所定の論理レベルとなる上記制御信号を出力する第１の論理回路を有する切り替え制御回路とを有する。
【００１８】
また、本発明では、好適には、上記第１の論理回路がパワーオンリセット信号をそのリセット端子に入力するフリップフロップ又はラッチである。
【００１９】
また、本発明では、好適には、上記切り替え制御回路が、上記複数の入力信号の論理演算結果に応じた信号を出力する第２の論理回路を有し、上記第２の論理回路の出力信号が上記フリップフロップ又はラッチのクロック入力端子に供給される。
【００２０】
また、本発明では、好適には、上記切り替え制御回路が、上記第２の論理回路と上記第１の論理回路との間に設けられ、上記第２の論理回路の出力信号を積分して出力するノイズ抑制回路を有する。
【００２１】
更に、好適には、上記選択出力回路及び上記第２の論理回路がＮＡＮＤ素子で構成される。
【００２２】
【発明の実施の形態】
図１は本発明に係るインターフェース回路の一実施形態を示す回路図である。図示のように、本実施形態のインターフェース回路は、入力部１００、切り替え制御部１１０、切り替え部１２０、出力部１３０によって構成されている。なお、図示のように、本実施形態のインターフェース回路は、５つの入力信号Ａ１〜Ａ５に応じて、出力信号Ｙ１〜Ｙ５を出力する。このインターフェース回路は、例えば、図５に示すプリンタ１０の入出力回路１４のうち、制御回路１２からの制御信号などをプリンタケーブル２０に出力するインターフェース回路１４ａである。
【００２３】
インターフェース回路１４ａにおいて、入力部１００は、インバータＸ１〜Ｘ５によって構成されている。これらのインバータはそれぞれ入力信号Ａ１〜Ａ５の論理反転信号ｓ１〜ｓ５を出力する。
【００２４】
切り替え制御部１１０は、ＮＡＮＤゲートＸ２１、ノイズ抑制回路Ｘ２２、フリップフロップＸ２３及びパワーオンリセット回路Ｘ２４によって構成されている。
ＮＡＮＤゲートＸ２１は、入力部１００の出力信号ｓ１〜ｓ５の反転論理積（ＮＡＮＤ）を求めて、その結果として信号ｓ６を出力する。
ノイズ抑制回路Ｘ２２は、例えば、積分回路によって構成され、ＮＡＮＤゲートＸ２１の出力信号ｓ６に対してノイズの抑制を行う。特に、電源電圧の立ち上がり及びＮＡＮＤゲートＸ２１の出力信号ｓ６のレベルが変化するときのノイズを抑制し、信号ｓ７を出力する。ノイズ抑制回路Ｘ２２の構成例について後に詳しく説明する。
【００２５】
フリップフロップＸ２３は、Ｄフリップフロップによって構成され、そのデータ入力端子Ｄが電源電圧ＶCC1 に接続され、クロック信号入力端子ＣＫにノイズ抑制回路Ｘ２２の出力信号ｓ７が入力される。また、ＤフリップフロップＸ２３のリセット端子Ｒには、パワーオンリセット回路Ｘ２４の出力信号ｓ８が入力される。ＤフリップフロップＸ２４の出力端子Ｑから信号ｓ９が出力され、この信号は切り替え部１２０に供給される。
【００２６】
パワーオンリセット回路Ｘ２４は、電源電圧が投入されたあと、所定の時間において出力信号ｓ８がローレベルに保持される。このため、この信号ｓ８に応じて、フリップフロップＸ２３が電源電圧投入後の所定の時間においてリセット状態に保持されるので、その出力信号ｓ９がローレベルに保持される。
なお、パワーオンリセット回路の構成例について後にさらに詳しく説明する。
【００２７】
切り替え部１２０は、ＮＡＮＤゲートＸ６〜Ｘ１０によって構成されている。図示のように、これらのＮＡＮＤゲート一方の入力端子にそれぞれ入力部１００の出力信号ｓ１〜ｓ５が入力され、他方の入力端子に切り替え制御部１１０の出力信号ｓ９が入力される。このため、切り替え制御部１１０の出力信号ｓ９がローレベルに保持されている間、入力部１００の出力信号ｓ１〜ｓ５の論理レベルにかかわらず、ＮＡＮＤゲートＸ６〜Ｘ１０の出力がハイレベルに保持される。一方、切り替え制御部１１０の出力信号ｓ９がハイレベルに保持されているとき、ＮＡＮＤゲートＸ６〜Ｘ１０は、入力部１１０の出力信号ｓ１〜ｓ５の論理反転信号ｓ１０〜ｓ１４を出力する。
【００２８】
このように、切り替え制御部１１０からの出力信号ｓ９に応じて、切り替え部１２０は出力信号をハイレベルに固定するか、または入力信号Ａ１〜Ａ５を出力部１３０に出力する。即ち、切り替え制御部１１０の出力信号ｓ９は、切り替え部１２０の出力状態を制御する制御信号として機能する。
【００２９】
出力部１３０は、切り替え部１２０の出力信号ｓ１０〜ｓ１４のレベルを変換して出力信号Ｙ１〜Ｙ５を出力する。
ここで、簡単のため図１のように、出力部１３０を単にインバータＸ１１〜Ｘ１５及びインバータＸ１６〜Ｘ２０で構成されるように示しているが、実際の出力部１３０は、電源電圧ＶCC1 レベルの信号を電源電圧ＶCC2 レベルの信号に変換するレベル変換機能を含むバッファ回路である。なお、ここで、電源電圧ＶCC1 は、例えば、３．３Ｖであり、電源電圧ＶCC2 は、例えば、５．０Ｖである。即ち、出力部１３０に電源電圧ＶCC1 のほか、電源電圧ＶCC2 も供給される。
なお、上述した入力部１００、切り替え制御部１１０、及び切り替え部１２０は、すべて電源電圧ＶCC1 で動作する。
【００３０】
出力部１３０において、入力信号ｓ１０〜ｓ１４がハイレベルのとき、即ち、信号レベルが電源電圧ＶCC1 に保持されているとき、出力部１３０の出力信号Ｙ１〜Ｙ５はハイレベル、即ち、信号レベルが電源電圧ＶCC2 に保持される。図１は、このレベルシフト回路を省略して、インバータのみで簡略的に表記した回路構成を示している。
【００３１】
図２は、ノイズ抑制回路Ｘ２２の一構成例を示す回路図である。以下、図２を参照しつつ、ノイズ抑制回路Ｘ２２の構成及び動作について説明する。
図示のように、ノイズ抑制回路Ｘ２２は、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ１、抵抗素子Ｒ１、キャパシタＣ１及びインバータＩＮＶ１，ＩＮＶ２によって構成されている。
【００３２】
トランジスタＰ１のソースが電源電圧ＶCC1 に接続され、ドレインがノードＮＤ１に接続されている。トランジスタＮ１のソースが接地され、ドレインが抵抗素子Ｒ１を介してノードＮＤ１に接続されている。トランジスタＰ１とＮ１のゲートが共通に接続され、その接続点にＮＡＮＤゲートＸ２１の出力信号ｓ６が印加される。
【００３３】
キャパシタＣ１は電源電圧ＶCC1 とノードＮＤ１との間に接続されている。また、インバータＩＮＶ１とＩＮＶ２は直列接続され、インバータＩＮＶ１の入力端子がノードＮＤ１に接続されている。インバータＩＮＶ２の出力端子から信号ｓ７が出力される。
【００３４】
このように構成されたノイズ抑制回路において、電源電圧ＶCC1 の供給が始まったとき、ノードＮＤ１がキャパシタＣ１によってほぼ電源電圧ＶCC1 にプルアップされる。また、電源電圧ＶCC1 が立ち上がったあと、ＮＡＮＤゲートＸ２１の出力信号ｓ６がローレベルに保持される。これに応じてトランジスタＰ１がオンし、トランジスタＮ１がオフするので、ノードＮＤ１がほぼ電源電圧ＶCC1 に保持される。即ち、電源電圧ＶCC1 が供給されると、ノードＮＤ１がハイレベルに保持され、また、ノイズ抑制回路Ｘ２２の出力信号ｓ７がハイレベルに保持される。
【００３５】
ＮＡＮＤゲートＸ２１の出力信号ｓ６がローレベルからハイレベルに切り替わったとき、トランジスタＮ１がオンし、トランジスタＰ１がオフする。これに応じて、キャパシタＣ１には、抵抗素子Ｒ１及びトランジスタＮ１を介して電荷が蓄積されるので、ノードＮＤ１が抵抗素子Ｒ１の抵抗値とキャパシタＣ１の容量値によって決められた時定数で降下する。そして、ノードＮＤ１のレベルがインバータＩＮＶ１のしきい値電圧より低くなると、インバータＩＮＶ１、続いてインバータＩＮＶ２の論理レベルが変化し、出力信号ｓ７がハイレベルからローレベルに切り替わる。
図１に示すように、切り替え制御部１１０において、信号ｓ７のレベル変化を受けて、フリップフロップＸ２３の出力が切り替わる。
【００３６】
図３は、パワーオンリセット回路Ｘ２４の一構成例を示す回路図である。以下、図３を参照しつつ、パワーオンリセット回路Ｘ２４の構成及び動作について説明する。
図示のように、パワーオンリセット回路Ｘ２４は、抵抗素子Ｒ２、キャパシタＣ２，Ｃ３、ｎＭＯＳトランジスタＮ２及びインバータＩＮＶ３によって構成されている。
【００３７】
図示のように、抵抗素子Ｒ２とキャパシタＣ２が電源電圧ＶCC1 と接地電位ＧＮＤとの間に直列接続されている。また、キャパシタＣ３とトランジスタＮ２が電源電圧ＶCC1 と接地電位ＧＮＤとの間に直列接続され、トランジスタＮ２のゲートが抵抗素子Ｒ２とキャパシタＣ２との接続点に接続されている。
インバータＩＮＶ３の入力端子がキャパシタＣ３とトランジスタＮ２のドレインとの接続点、即ちノードＮＤ２に接続されている。インバータＩＮＶ３の出力信号ｓ８は、リセット信号としてフリップフロップＸ２３のリセット端子Ｒに供給される。
【００３８】
このように構成されたパワーオンリセット回路Ｘ２４において、電源電圧ＶCC1 の供給が始まると、まず、ノードＮＤ２がキャパシタＣ３によってプルアップされ、ほぼ電源電圧ＶCC1 に保持される。このとき、インバータＩＮＶ３の出力信号ｓ８はローレベルに保持される。
【００３９】
キャパシタＣ２は抵抗素子Ｒ２を介して充電されるので、トランジスタＮ２のゲート電圧が徐々に上昇し、トランジスタＮ２のしきい値電圧に達すると、トランジスタＮ２が導通状態に切り替わる。これに応じて、ノードＮＤ２がハイレベルからローレベルに切り替わる。そして、インバータＩＮＶ３の出力信号ｓ８がローレベルからハイレベルに切り替わる。
【００４０】
信号ｓ８がローレベルのとき、フリップフロップＸ２３がリセットされ、信号ｓ８がハイレベルになると、リセット状態が解除される。このとき、フリップフロップＸ２３は、クロック端子ＣＫの入力信号に応じて出力状態が切り替わり、、その出力端子Ｑがリセット状態のローレベルからハイレベルになる。
【００４１】
以下、図４を参照しながら、本実施形態のインターフェース回路の切り替え制御部１１０の構成及び動作についてさらに詳しく説明する。
図４は、切り替え制御部１１０の各構成部分を示す回路図である。図示のように、切り替え制御部１１０は、ＮＡＮＤゲートＸ２１、ノイズ抑制回路Ｘ２２、フリップフロップＸ２３及びパワーオンリセット回路Ｘ２４によって構成されている。以下、各構成部分について説明する。
【００４２】
ＮＡＮＤゲートＸ２１は、ｐＭＯＳトランジスタＸＰ１，ＸＰ２，…，ＸＰ６、ｎＭＯＳトランジスタＸＮ１，ＸＮ２及び抵抗素子ＲＸ１によって構成されている。
図示のように、トランジスタＸＰ１〜ＸＰ６は、電源電圧ＶCC1 とノードＮＤ１０との間に並列に接続されている。トランジスタＸＰ１，ＸＰ２，…，ＸＰ５のゲートに、入力部１００の出力信号ｓ１，ｓ２，…，ｓ５がそれぞれ印加される。トランジスタＸＰ６のゲートにフリップフロップＸ２３の反転出力端子ＱＺの出力信号が印加される。
【００４３】
トランジスタＸＮ１とＸＮ２がノードＮＤ１０と接地電位ＧＮＤとの間に直列接続されている。トランジスタＸＮ１のゲートが抵抗素子ＲＸ１を介して電源電圧ＶCC1 に接続され、トランジスタＸＮ２のゲートにフリップフロップＸ２３の反転出力端子ＱＺの出力信号が印加される。
【００４４】
このように構成されているＮＡＮＤゲートＸ２１において、電源電圧ＶCC1 の供給が始まったとき、まず入力部１００の出力信号ｓ１〜ｓ５が全てハイレベルに保持される。また、フリップフロップＸ２３がリセット状態に保持されているので、その反転出力端子ＱＺの出力信号もハイレベルに保持される。このため、トランジスタＸＰ１〜ＸＰ６がともに遮断状態にあり、また、トランジスタＸＮ１，ＸＮ２がともに導通状態にあるので、ノードＮＤ１０がローレベル、即ち、接地電位ＧＮＤに保持される。このように、電源投入後、ＮＡＮＤゲートの出力信号ｓ６がローレベルに保持される。
【００４５】
次に、図４に示すように、ノイズ抑制回路Ｘ２２は、ｐＭＯＳトランジスタＸＰ７，ＸＰ８，ＸＰ８Ａ，ＸＰ８Ｂ，ＸＰ９，ＸＰ１１、及びｎＭＯＳトランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂ，ＸＮ４，ＸＮ５によって構成されている。
トランジスタＸＰ７とＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂは、電源電圧ＶCC1 と接地電位ＧＮＤとの間に直列接続されている。これらのトランジスタのゲートがノードＮＤ１０に共通に接続されている。トランジスタＸＰ７とＸＮ３のドレインの接続点によって、ノードＮＤ１１が形成されている。
【００４６】
トランジスタＸＰ８，ＸＰ８Ａ，ＸＰ８Ｂのソースとドレインがともに電源電圧ＶCC1 に接続され、ゲートがノードＮＤ１１に接続されている。即ち、これらのトランジスタによって、キャパシタが構成されている。このキャパシタは、図２に示すキャパシタＣ１に相当する。
トランジスタＸＰ９，ＸＮ４及びトランジスタＸＰ１１，ＸＮ５はそれぞれインバータを構成している。これらのインバータは、図２に示すインバータＩＮＶ１，ＩＮＶ２に相当する。
【００４７】
上述したように構成されたノイズ抑制回路Ｘ２２において、電源投入直後ＮＡＮＤゲートＸ２１の出力信号ｓ６がローレベルに保持されているので、トランジスタＸＰ７が導通し、トランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂがともに遮断状態にあるので、ノードＮＤ１１がハイレベルに保持される。このため、このとき出力信号ｓ７がハイレベルに保持される。
【００４８】
プリンタの電源投入後、制御回路１２から出力される制御信号、例えば、状態を示す制御信号ｂｕｓｙ、または応答信号／ａｃｋなどがハイレベルに立ち上がる。これに応じて、インターフェース回路の入力部１００の出力信号ｓ１〜ｓ５の何れかがハイレベルからローレベルに切り替わる。これに応じて、ＮＡＮＤゲートＸ２１の出力信号ｓ６がハイレベルに切り替わる。ノイズ抑制回路Ｘ２２において、トランジスタＸＰ７が遮断状態となり、トランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂが導通状態となる。このため、ノードＮＤ１１の電位がトランジスタＸＮ３，ＸＮ３Ａ，ＸＮ３Ｂの直列オン抵抗とトランジスタＸＰ８，ＸＰ８Ａ，ＸＰ８Ｂからなるキャパシタの容量値によって定めた時定数で降下するので、その電位がトランジスタＸＰ９とＸＮ４で構成されたインバータのしきい値電圧以下になると、インバータの出力が切り替わり、これに従って、トランジスタＸＰ１１とＸＮ５で構成されたインバータの出力がハイレベルからローレベルに切り替わる。
【００４９】
ノイズ抑制回路Ｘ２２の出力信号ｓ７がフリップフロップＸ２３の反転クロック端子ＣＺに入力されるので、信号ｓ７がローレベルになると、フリップフロップＸ２３において、データ入力端子Ｄの入力信号が出力端子Ｑに伝わる。フリップフロップＸ２３がリセット状態にあるとき、出力端子Ｑがローレベルに保持され、反転出力端子ＱＺがハイレベルに保持されている。このため、信号ｓ７がローレベルになると、出力端子Ｑがハイレベルになり、反転出力端子ＱＺがローレベルになる。これに応じて、インバータＩＮＶ５の出力信号ｓ９がハイレベルになる。このため、切り替え部１２０において、入力部１００の出力信号ｓ１〜ｓ５が出力部１３に出力される。
【００５０】
パワーオンリセット回路Ｘ２４は、上述した図３に示す回路とほぼ同じ構成を有する。即ち、ノードＮＤ１２と接地電位ＧＮＤとの間に並列に接続されているｐＭＯＳトランジスタＸＰ１４，ＸＰ１４Ａ及びＸＰ１５によってキャパシタが構成され、このキャパシタは、図３に示すキャパシタＣ２に相当する。また、電源電圧ＶCC1 とノードＮＤ１２との間に直列接続されているｐＭＯＳトランジスタＸＰ１２とＸＰ１３は、図３に示す抵抗素子Ｒ２に相当する。ｐＭＯＳトランジスタＸＰ１６は、図３に示すキャパシタ３に相当する。
【００５１】
電源電圧ＶCC1 が立ち上がったあと、トランジスタＸＰ１２とＸＰ１３を介して、トランジスタＸＰ１４，ＸＰ１４Ａ及びＸＰ１５からなるキャパシタが充電され、ノードＮＤ１２の電圧が上昇する。ノードＮＤ１２の電圧がトランジスタＸＮ７のしきい値電圧に達すると、トランジスタＸＮ７が導通状態になる。これに応じて、ノードＮＤ１３の出力がハイレベルからローレベルになり、また、トランジスタＸＰ１８とＸＮ８からなるインバータの出力信号ｓ８がローレベルからハイレベルになる。
【００５２】
上述したように、電源電圧ＶCC1 が立ち上がった直後、パワーオンリセット回路Ｘ２４の出力が所定の時間ローレベルに保持される。これに応じて、フリップフロップＸ２３がリセット状態に保持される。そして、一定の時間が経過すると、パワーオンリセット回路Ｘ２４の出力信号ｓ８がローレベルからハイレベルに切り替わるので、フリップフロップＸ２４のリセット状態が解除される。
【００５３】
次に、図４を参照しつつ、電源電圧の供給が開始された後の切り替え制御回路１１０全体の動作について説明する。
電源電圧の供給が始まると、プリンタの動作が始まり、初期化処理などを行う。また、電源電圧ＶCC1 の立ち上がりより少し遅れて、制御回路１２によって出力される制御信号、例えば、待機状態を示す制御信号ｂｕｓｙまたは応答信号／ａｃｋがハイレベルに保持される。
【００５４】
制御回路１２の出力信号がハイレベルになると、図１に示すインターフェース回路１４ａにおいて、入力部１００の出力信号ｓ１〜ｓ５のうち、何れかがローレベルに保持される。これに応じて、切り替え制御部１１０においてＮＡＮＤゲートＸ２１の出力信号ｓ６がハイレベルになる。そして、ノイズ抑制回路Ｘ２２によって、所定の時間が経過したあと、出力信号ｓ７がハイレベルからローレベルに切り替わる。即ち、フリップフロップＸ２３の反転クロック端子ＣＺの入力がハイレベルに保持される。このとき、フリップフロップＸ２３のリセット状態が解除されている場合、その状態が切り替わり、出力端子Ｑがハイレベル、反転出力端子ＱＺがローレベルになる。これに応じて、インバータＩＮＶ５の出力信号ｓ９がハイレベルになるので、インターフェース回路１４ａにおいて、入力部１００の出力信号ｓ１〜ｓ５が切り替え部１２０を介して、出力部１３０に送出される。
【００５５】
フリップフロップＸ２３の状態が変わると、即ち、反転出力端子ＱＺがローレベルになると、これに応じて、ＮＡＮＤゲートＸ２１において、トランジスタＸＰ６が導通状態になる。このため、ＮＡＮＤゲートＸ２１の出力信号ｓ６がハイレベルのままに保持されるので、フリップフロップＸ２３が状態が維持される。
【００５６】
上述したように、本実施形態のインターフェース回路に、切り替え制御部１１０及び当該切り替え制御部からの出力信号ｓ９に応じて制御される切り替え部１２０によって、プリンタの電源投入直後に、インターフェース回路において切り替え部１２０の出力信号をすべてハイレベルに保持する。そして、電源電圧ＶCC1 が正常に供給されて、プリンタの制御回路１２から出力される制御信号の何れかがハイレベルになると、これに応じて切り替え制御部１１０において所定の時間経過後、出力信号ｓ９がローレベルからハイレベルに切り替わり、これに応じて、切り替え部１２０において入力部１００の出力信号ｓ１〜ｓ５がそれぞれ出力部１３０に出力される。即ち、プリンタの制御回路１２からの出力信号が正常に立ち上がると、インターフェース回路は信号転送を始める。
【００５７】
そして、インターフェース回路は通常の信号転送を始めると、切り替え制御部１１０において、ＮＡＮＤゲートＸ２１、ノイズ抑制回路Ｘ２２及びフリップフロップＸ２３の状態がそれぞれ保持されるので、インターフェース回路の動作状態も保持される。
【００５８】
このように、本実施形態のインターフェース回路において、切り替え制御部１１０及び当該切り替え制御部の出力信号に応じて動作する切り替え部１２０を設けることによって、入力部１００の出力信号ｓ１〜ｓ５の状態に応じて信号転送機能を開始させるので、図６に示すように、電源電圧ＶCC1 が電源電圧ＶCC2 より遅れて立ち上がる場合においても、プリンタの制御回路１２から出力される制御信号ｂｕｓｙまたは応答信号／ａｃｋの何れかがハイレベルに切り替わったあと、インターフェース回路が信号転送を開始するので、コンピュータ３０に誤った制御信号を送信することを防止できる。一方、電源電圧ＶCC1 が電源電圧ＶCC2 より早く立ち上がる場合、パワーリセット回路Ｘ２４によってフリップフロップＸ２３のリセット状態が解除されたあと、入力部１００の出力信号ｓ１〜ｓ５に応じて切り替え制御部１１０の各部分回路の状態が切り替わり、これに従って切り替え部１２０が信号転送機能を開始する。このとき、例えば、電源電圧ＶCC 2 が立ち上がると、インターフェース回路の出力部１３０が正常に動作し、切り替え部１２０の出力信号をレベル変換し、入力信号Ａ１〜Ａ５に応じて出力信号Ｙ１〜Ｙ５を出力する。
【００５９】
即ち、本実施形態のインターフェース回路によれば、プリンタの電源投入後、電源電圧の立ち上がりのバラツキによる誤動作を回避できるので、コンピュータから印刷コマンドを実行したあと、プリンタの電源を投入しても、誤動作がなく、正常に印刷することができる。なお、上述したフリップフロップＸ２３は、ラッチ回路に置き換えることもできる。
【００６０】
【発明の効果】
以上説明したように、本発明のインターフェース回路によれば、プリンタの電源電圧の立ち上がりタイミングのバラツキによる誤動作を防止でき、プリンタの動作安定性を改善でき、プリンタの使い勝手がよくなる利点がある。
また、本実施形態のインターフェース回路によれば、プリンタのインターフェース回路は、集積回路（ＩＣ）に組み込まれているので、ＩＣ回路以外の回路構成を変更することなく、部品の点数も変わらず、ＩＣ及び他の回路部品を搭載する基板のレイアウトを変更せずに使用できるので、回路構成の変化によるコストの増加を最小限に抑制できる。
さらに、インターフェース回路のＩＣには、従来のものに切り替え制御部と切り替え部などのわずかな追加で実現できるので、設計変更が少なくて済み、コストの増加を抑制できる。
【図面の簡単な説明】
【図１】本発明に係るインターフェース回路の一実施形態を示す回路図である。
【図２】インターフェース回路の切り替え制御部を構成するノイズ抑制回路の一構成例を示す回路図である。
【図３】インターフェース回路の切り替え制御部を構成するパワーオンリセット回路の一構成例を示す回路図である。
【図４】インターフェース回路の切り替え制御部の一構成例を示す回路図である。
【図５】プリンタ用インターフェース回路及びその接続を示す図である。
【図６】電源投入時の信号波形を示す波形図である。
【符号の説明】
１０…プリンタ、
１２…制御回路、１４…入出力回路、
２０…プリンタケーブル、
３０…コンピュータ、
１００…入力部、
１１０…切り替え制御部、
１２０…切り替え部、
１３０…出力部、
ＶCC1 ，ＶCC2 …電源電圧、ＧＮＤ…接地電位。
Claims (5)
- 複数の入力信号の中の１つと制御信号とを入力して上記制御信号の論理レベルに応じて上記入力信号の論理レベルに応じた出力信号又は所定の論理レベルの出力信号を出力する複数の選択出力回路を有する切り替え回路と、
電源投入から所定の期間の間に所定の論理レベルとなる上記制御信号を出力する第１の論理回路を有する切り替え制御回路と、
を有し、
上記第１の論理回路がパワーオンリセット信号をそのリセット端子に入力するフリップフロップ又はラッチであり、
上記切り替え制御回路が、更に、上記複数の入力信号の論理演算結果に応じた信号を出力する第２の論理回路を有し、上記第２の論理回路の出力信号が上記フリップフロップ又はラッチのクロック入力端子に供給される、
インターフェース回路。 - 上記切り替え制御回路が、更に、上記第２の論理回路と上記第１の論理回路との間に設けられ、上記第２の論理回路の出力信号を積分して出力するノイズ抑制回路を有する、請求項１に記載のインターフェース回路。
- 上記選択出力回路及び上記第２の論理回路がＮＡＮＤ素子で構成される、請求項１又は２に記載のインターフェース回路。
- 第１の電源電圧を受けて動作し、上記第１の電源電圧が供給されてから所定の期間の間に所定の論理レベルとなる制御信号を出力する切り替え制御回路と、
上記第１の電源電圧を受けて動作し、入力信号と上記制御信号とを入力して上記制御信号の論理レベルに応じて上記入力信号の論理レベルに応じた出力信号又は所定の論理レベルの出力信号を出力する選択出力回路と、
第２の電源電圧を受けて動作し、上記選択出力回路から出力される出力信号に応じた信号を信号出力端子に供給する出力回路と、
を含み、
上記切り替え制御回路が、上記入力信号の論理変化に所定の遅延を与えて出力する信号調整回路と、上記信号調整回路から出力される信号を入力信号として入力し、パワーオンリセット信号をリセット信号として入力し、上記制御信号を出力する第１の論理回路とを有する、
インターフェース回路。 - 上記切り替え制御回路が、更に、上記入力信号を入力して上記信号調整回路に出力する第２の論理回路を有する、請求項４に記載のインターフェース回路。
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