JPH08106345A - 異電圧素子間インタフェース装置 - Google Patents
異電圧素子間インタフェース装置Info
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- JPH08106345A JPH08106345A JP6241461A JP24146194A JPH08106345A JP H08106345 A JPH08106345 A JP H08106345A JP 6241461 A JP6241461 A JP 6241461A JP 24146194 A JP24146194 A JP 24146194A JP H08106345 A JPH08106345 A JP H08106345A
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Abstract
(57)【要約】
【目的】 異電源電圧素子間で信号の受け渡しがある場
合に、電源がオン状態にある素子とオフ状態にある素子
との間の信号接続を遮断し、素子破壊を防止することが
できる異電圧素子間インタフェース装置を提供すること
を目的とする。 【構成】 第一の電源に接続する第一の素子と、第二の
電源に接続する第二の素子とを有し、第一の素子と第二
の素子との間で信号の入出力を少なくとも一方向に行う
システムにおいて、第一の電源及び第二の電源のうち、
いずれか一方がオン状態であると共に他方がオフ状態で
ある場合に、オン状態の電源に接続する素子からオフ状
態の電源に接続する素子への信号出力を遮断するように
構成した。
合に、電源がオン状態にある素子とオフ状態にある素子
との間の信号接続を遮断し、素子破壊を防止することが
できる異電圧素子間インタフェース装置を提供すること
を目的とする。 【構成】 第一の電源に接続する第一の素子と、第二の
電源に接続する第二の素子とを有し、第一の素子と第二
の素子との間で信号の入出力を少なくとも一方向に行う
システムにおいて、第一の電源及び第二の電源のうち、
いずれか一方がオン状態であると共に他方がオフ状態で
ある場合に、オン状態の電源に接続する素子からオフ状
態の電源に接続する素子への信号出力を遮断するように
構成した。
Description
【０００１】
【産業上の利用分野】本発明は、電源シーケンスを持つ
複数の電源電圧により動作するシステムに設けられた素
子間のインタフェース装置に関する。
複数の電源電圧により動作するシステムに設けられた素
子間のインタフェース装置に関する。
【０００２】
【従来の技術】従来、デジタル回路用の素子は５Ｖで動
作するものが一般的であったが、近年、デジタル回路の
省電力化や小規模化等を図るため３．３Ｖ電源で動作す
る素子が普及するようになった。
作するものが一般的であったが、近年、デジタル回路の
省電力化や小規模化等を図るため３．３Ｖ電源で動作す
る素子が普及するようになった。
【０００３】本来ならば、同一システム内で使用される
素子は、その電源電圧が統一されていることが望ましい
が、システムのコストダウンと開発時間の短縮を図るた
め、電源電圧の異なる素子同士を接続して使用すること
がある。
素子は、その電源電圧が統一されていることが望ましい
が、システムのコストダウンと開発時間の短縮を図るた
め、電源電圧の異なる素子同士を接続して使用すること
がある。
【０００４】このような事情のため、同一プリント基板
上に、５Ｖで動作する素子（以下、５Ｖ動作素子とい
う）と３．３Ｖで動作する素子（以下、３．３Ｖ動作素
子という）の両方が搭載されていることも珍しくはな
い。
上に、５Ｖで動作する素子（以下、５Ｖ動作素子とい
う）と３．３Ｖで動作する素子（以下、３．３Ｖ動作素
子という）の両方が搭載されていることも珍しくはな
い。
【０００５】
【発明が解決しようとする課題】ところで、５Ｖ動作素
子と３．３Ｖ動作素子との間でインタフェースが行われ
る場合に、下記の（イ）、（ロ）の問題が発生すること
がある。
子と３．３Ｖ動作素子との間でインタフェースが行われ
る場合に、下記の（イ）、（ロ）の問題が発生すること
がある。
【０００６】（イ）５Ｖ動作素子の電源がオン状態で、
３．３Ｖ素子の電源状態がオフ状態の場合、５Ｖ動作素
子から３．３Ｖ素子に流れ込んだ電流が３．３Ｖ素子を
破壊する。
３．３Ｖ素子の電源状態がオフ状態の場合、５Ｖ動作素
子から３．３Ｖ素子に流れ込んだ電流が３．３Ｖ素子を
破壊する。
【０００７】（ロ）３．３Ｖ動作素子の電源がオン状態
で、５Ｖ素子の電源状態がオフ状態の場合、３．３Ｖ素
子から５Ｖ素子に流れ込んだ電流が５Ｖ素子を破壊す
る。本発明は、このような事情に鑑みてなされたもの
で、異電源電圧素子間で信号の受け渡しがある場合に、
電源がオン状態にある素子とオフ状態にある素子との間
の信号接続を遮断し、素子破壊を防止することができる
異電圧素子間インタフェース装置を提供することを課題
とする。
で、５Ｖ素子の電源状態がオフ状態の場合、３．３Ｖ素
子から５Ｖ素子に流れ込んだ電流が５Ｖ素子を破壊す
る。本発明は、このような事情に鑑みてなされたもの
で、異電源電圧素子間で信号の受け渡しがある場合に、
電源がオン状態にある素子とオフ状態にある素子との間
の信号接続を遮断し、素子破壊を防止することができる
異電圧素子間インタフェース装置を提供することを課題
とする。
【０００８】
＜本発明の第一の異電圧素子間インタフェース装置＞本
発明の第一の異電圧素子間インタフェース装置は、前述
した課題を解決するため以下のように構成されている。
図１及び図２には、原理図が示されている。
発明の第一の異電圧素子間インタフェース装置は、前述
した課題を解決するため以下のように構成されている。
図１及び図２には、原理図が示されている。
【０００９】即ち、第一の電源（９ａ）に接続する第一
の素子（１）と、第二の電源（９ｂ）に接続する第二の
素子（２）とを有し、前記第一の素子（１）と前記第二
の素子（２）との間で信号の入出力を少なくとも一方向
に行うシステムにおいて、前記第一の電源（９ａ）及び
前記第二の電源（９ｂ）のうち、いずれか一方がオン状
態であると共に他方がオフ状態である場合に、オン状態
の電源に接続する素子からオフ状態の電源に接続する素
子への信号出力を遮断するように構成されている（請求
項１に対応）。
の素子（１）と、第二の電源（９ｂ）に接続する第二の
素子（２）とを有し、前記第一の素子（１）と前記第二
の素子（２）との間で信号の入出力を少なくとも一方向
に行うシステムにおいて、前記第一の電源（９ａ）及び
前記第二の電源（９ｂ）のうち、いずれか一方がオン状
態であると共に他方がオフ状態である場合に、オン状態
の電源に接続する素子からオフ状態の電源に接続する素
子への信号出力を遮断するように構成されている（請求
項１に対応）。
【００１０】なお、第一の電源素子（１）が第二の電源
素子（２）よりも先に電源投入され、かつ第二の電源素
子（２）よりも後に電源切断されるような電源シーケン
スが守られる場合には、図２のような構成とすることが
できる。 ＜本発明の第二の異電圧素子間インタフェース装置＞本
発明の第二の異電圧素子間インタフェース装置は、前述
した課題を解決するため以下のように構成されている。
素子（２）よりも先に電源投入され、かつ第二の電源素
子（２）よりも後に電源切断されるような電源シーケン
スが守られる場合には、図２のような構成とすることが
できる。 ＜本発明の第二の異電圧素子間インタフェース装置＞本
発明の第二の異電圧素子間インタフェース装置は、前述
した課題を解決するため以下のように構成されている。
【００１１】即ち、第一の異電圧素子間インタフェース
装置に、第一の制御部と第二の制御部とのうち、少なく
とも一方を設けるように構成する（請求項２に対応）。
第一の制御部は、前記第二の電源（９ｂ）を発生源とす
る制御信号を入力し、この制御信号の高低によって、前
記第一の素子（１）から前記第二の素子（２）への信号
出力をオン又はオフする。
装置に、第一の制御部と第二の制御部とのうち、少なく
とも一方を設けるように構成する（請求項２に対応）。
第一の制御部は、前記第二の電源（９ｂ）を発生源とす
る制御信号を入力し、この制御信号の高低によって、前
記第一の素子（１）から前記第二の素子（２）への信号
出力をオン又はオフする。
【００１２】第二の制御部は、前記第一の電源（９ａ）
を発生源とする制御信号を入力し、この制御信号の高低
によって、前記第二の素子（２）から前記第一の素子
（１）への信号出力をオン又はオフする。 ＜本発明の第三の異電圧素子間インタフェース装置＞本
発明の第三の異電圧素子間インタフェース装置は、前述
した課題を解決するため以下のように構成されている。
を発生源とする制御信号を入力し、この制御信号の高低
によって、前記第二の素子（２）から前記第一の素子
（１）への信号出力をオン又はオフする。 ＜本発明の第三の異電圧素子間インタフェース装置＞本
発明の第三の異電圧素子間インタフェース装置は、前述
した課題を解決するため以下のように構成されている。
【００１３】即ち、第二の異電圧素子間インタフェース
装置において、前記第一の制御部は、ディジーチェイン
方式で接続された第一のフリップフロップを介して前記
第二の電源（９ｂ）から制御信号を入力するように切り
替えられるとともに、前記第二の制御部は、ディジーチ
ェイン方式で接続された第二のフリップフロップを介し
て前記第一の電源（９ａ）から制御信号を入力するよう
に切り替えられるように構成されている（請求項３に対
応）。
装置において、前記第一の制御部は、ディジーチェイン
方式で接続された第一のフリップフロップを介して前記
第二の電源（９ｂ）から制御信号を入力するように切り
替えられるとともに、前記第二の制御部は、ディジーチ
ェイン方式で接続された第二のフリップフロップを介し
て前記第一の電源（９ａ）から制御信号を入力するよう
に切り替えられるように構成されている（請求項３に対
応）。
【００１４】
【作用】本発明の第一、第二及び第三の異電圧素子間イ
ンタフェース装置によれば、第一の素子（１）には、第
一の電源（９ａ）から電源が供給され、第二の素子
（２）には、第二の電源（９ｂ）から電源が供給され
る。ここで、第一の電源（９ａ）及び第二の電源（９
ｂ）のうち、いずれか一方がオン状態であるとともに他
方がオフ状態である場合、オン状態の電源に接続する素
子とオフ状態の電源に接続する素子との間の信号接続が
遮断される。
ンタフェース装置によれば、第一の素子（１）には、第
一の電源（９ａ）から電源が供給され、第二の素子
（２）には、第二の電源（９ｂ）から電源が供給され
る。ここで、第一の電源（９ａ）及び第二の電源（９
ｂ）のうち、いずれか一方がオン状態であるとともに他
方がオフ状態である場合、オン状態の電源に接続する素
子とオフ状態の電源に接続する素子との間の信号接続が
遮断される。
【００１５】そして、本発明の第三の異電圧素子間イン
タフェース装置によれば、第二の電源（９ｂ）が落とせ
ない（オフできない）ような事態が発生した場合でも、
第一のフリップフロップから周期的に発生する信号によ
り、第二の電源（９ｂ）が落ちたかのようにみせられ
る。また、第一の電源（９ａ）が落とせない（オフでき
ない）ような事態が発生した場合でも、第二のフリップ
フロップから周期的に発生する信号により、第一の電源
（９ａ）が落ちたかのようにみせられる。
タフェース装置によれば、第二の電源（９ｂ）が落とせ
ない（オフできない）ような事態が発生した場合でも、
第一のフリップフロップから周期的に発生する信号によ
り、第二の電源（９ｂ）が落ちたかのようにみせられ
る。また、第一の電源（９ａ）が落とせない（オフでき
ない）ような事態が発生した場合でも、第二のフリップ
フロップから周期的に発生する信号により、第一の電源
（９ａ）が落ちたかのようにみせられる。
【００１６】
【実施例】以下、本発明の３つの実施例を図面を参照し
て説明する。
て説明する。
【００１７】
【第１実施例】 ＜第１実施例の構成＞第１実施例の構成を図３に示す。
この図３に示されるように、第１実施例は、以下の
（イ）から（チ）の要素で構成されている。 （イ）３．３Ｖの電圧を供給する３．３Ｖ電源９ａ。 （ロ）５Ｖの電圧を供給する５Ｖ電源９ｂ。 （ハ）３．３Ｖ電源９ａから電圧供給を受けて動作する
３．３Ｖ素子１。 （ニ）５Ｖ電源９ｂから電圧供給を受けて動作する５Ｖ
素子２。 （ホ）３．３Ｖ素子１に双方向バス５ａを介して接続す
るとともに、５Ｖ素子２に双方向バス５ｂを介して接続
するコンバータ３。
この図３に示されるように、第１実施例は、以下の
（イ）から（チ）の要素で構成されている。 （イ）３．３Ｖの電圧を供給する３．３Ｖ電源９ａ。 （ロ）５Ｖの電圧を供給する５Ｖ電源９ｂ。 （ハ）３．３Ｖ電源９ａから電圧供給を受けて動作する
３．３Ｖ素子１。 （ニ）５Ｖ電源９ｂから電圧供給を受けて動作する５Ｖ
素子２。 （ホ）３．３Ｖ素子１に双方向バス５ａを介して接続す
るとともに、５Ｖ素子２に双方向バス５ｂを介して接続
するコンバータ３。
【００１８】このコンバータ３は、３．３Ｖ素子１から
入力した信号を５Ｖ素子２に出力するバッファ７と、５
Ｖ素子２から入力した信号を３．３Ｖ素子１に出力する
バッファ８とを有している。
入力した信号を５Ｖ素子２に出力するバッファ７と、５
Ｖ素子２から入力した信号を３．３Ｖ素子１に出力する
バッファ８とを有している。
【００１９】バッファ７は、制御端子７ａを有し、この
制御端子７ａの電位が“Ｈ”レベル（高レベル）か
“Ｌ”レベル（低レベル）かにより以下の動作を行う。
即ち、“Ｈ”レベルの時、３．３Ｖ素子１から５Ｖ素子
２への信号接続を遮断する。一方、“Ｌ”レベルの時、
３．３Ｖ素子１から入力した信号をレベルを変えずに５
Ｖ素子２に出力する。なお、「レベルを変えずに」と
は、入力信号が“Ｈ”レベルの場合は出力信号も“Ｈ”
レベルであり、入力信号が“Ｌ”レベルの場合は出力信
号も“Ｌ”レベルとなることをいう。そして、制御端子
７ａは、コンバータ３のグランド端子Ｇに接続されてい
る。
制御端子７ａの電位が“Ｈ”レベル（高レベル）か
“Ｌ”レベル（低レベル）かにより以下の動作を行う。
即ち、“Ｈ”レベルの時、３．３Ｖ素子１から５Ｖ素子
２への信号接続を遮断する。一方、“Ｌ”レベルの時、
３．３Ｖ素子１から入力した信号をレベルを変えずに５
Ｖ素子２に出力する。なお、「レベルを変えずに」と
は、入力信号が“Ｈ”レベルの場合は出力信号も“Ｈ”
レベルであり、入力信号が“Ｌ”レベルの場合は出力信
号も“Ｌ”レベルとなることをいう。そして、制御端子
７ａは、コンバータ３のグランド端子Ｇに接続されてい
る。
【００２０】バッファ７は、制御端子８ａを有し、この
制御端子８ａの電位が“Ｈ”レベルか“Ｌ”レベルかに
より以下の動作を行う。即ち、“Ｈ”レベルの時、５Ｖ
素子２から３．３Ｖ素子１への信号接続を遮断する。一
方、“Ｌ”レベルの時、５Ｖ素子２から入力した信号を
レベルを変えずに３．３Ｖ素子１に出力する。そして、
制御端子８ａは、コンバータ３のイネーブル端子Ｅに接
続されている。 （ヘ）５Ｖ電源９ｂに接続する制御電圧供給部Ａ。
制御端子８ａの電位が“Ｈ”レベルか“Ｌ”レベルかに
より以下の動作を行う。即ち、“Ｈ”レベルの時、５Ｖ
素子２から３．３Ｖ素子１への信号接続を遮断する。一
方、“Ｌ”レベルの時、５Ｖ素子２から入力した信号を
レベルを変えずに３．３Ｖ素子１に出力する。そして、
制御端子８ａは、コンバータ３のイネーブル端子Ｅに接
続されている。 （ヘ）５Ｖ電源９ｂに接続する制御電圧供給部Ａ。
【００２１】この制御電圧供給部Ａは、５Ｖ電源９ｂに
一端が接続する抵抗Ｒ２と、この抵抗Ｒ２の他端に一端
が接続するとともに他端がアースされた抵抗Ｒ３と、５
Ｖ電源９ｂから式（１）で計算される電圧を入力し、入
力電位レベルを反転して出力するインバータ６とを有し
ている。このインバータ６の出力端子は、コンバータ２
のグランドＧに接続している。
一端が接続する抵抗Ｒ２と、この抵抗Ｒ２の他端に一端
が接続するとともに他端がアースされた抵抗Ｒ３と、５
Ｖ電源９ｂから式（１）で計算される電圧を入力し、入
力電位レベルを反転して出力するインバータ６とを有し
ている。このインバータ６の出力端子は、コンバータ２
のグランドＧに接続している。
【００２２】５〔Ｖ〕×抵抗Ｒ３の抵抗値／（抵抗Ｒ２
の抵抗値＋抵抗Ｒ３の抵抗値）・・・（１） （ト）３．３Ｖ電源９ａと双方向バス５ａとを接続する
プルアップ抵抗Ｒ１。 （チ）５Ｖ電源９ｂと双方向バス５ｂとを接続するプル
アップ抵抗Ｒ４。 ＜第１実施例の作用・効果＞次に、第１実施例の動作
を、下記の（イ）と（ロ）の場合に分けて説明する。な
お、３．３Ｖ電源９ａが５Ｖ電源９ｂよりも先に電源投
入されると共に、３．３Ｖ電源９ａが５Ｖ電源９ｂより
も後に電源切断される電源シーケンスが採用されている
ものとする。 （イ）３．３Ｖ電源９ａがオン状態で、かつ５Ｖ電源９
ｂがオフ状態のときまず、インバータ６の入力電位は
“Ｌ”レベルとなる。従って、インバータ６は、反転し
た“Ｈ”レベルの信号を出力し、コンバータ３のグラン
ドＧ及びバッファ７の制御端子７ａの電位も“Ｈ”レベ
ルとなる。これにより、バッファ７は、３．３Ｖ素子１
から５Ｖ素子２間への信号接続を遮断する。 （ロ）３．３Ｖ電源９ａがオン状態で、かつ５Ｖ電源９
ｂがオン状態のときまず、インバータ６の入力電位は
“Ｈ”レベルとなる。従って、インバータ６は、反転し
た“Ｌ”レベルの信号を出力し、コンバータ３のグラン
ドＧ及びバッファ７の制御端子７ａの電位も“Ｌ”レベ
ルとなる。これにより、バッファ７は、３．３Ｖ素子１
から入力した信号をレベルを変えずに５Ｖ素子２に出力
する。
の抵抗値＋抵抗Ｒ３の抵抗値）・・・（１） （ト）３．３Ｖ電源９ａと双方向バス５ａとを接続する
プルアップ抵抗Ｒ１。 （チ）５Ｖ電源９ｂと双方向バス５ｂとを接続するプル
アップ抵抗Ｒ４。 ＜第１実施例の作用・効果＞次に、第１実施例の動作
を、下記の（イ）と（ロ）の場合に分けて説明する。な
お、３．３Ｖ電源９ａが５Ｖ電源９ｂよりも先に電源投
入されると共に、３．３Ｖ電源９ａが５Ｖ電源９ｂより
も後に電源切断される電源シーケンスが採用されている
ものとする。 （イ）３．３Ｖ電源９ａがオン状態で、かつ５Ｖ電源９
ｂがオフ状態のときまず、インバータ６の入力電位は
“Ｌ”レベルとなる。従って、インバータ６は、反転し
た“Ｈ”レベルの信号を出力し、コンバータ３のグラン
ドＧ及びバッファ７の制御端子７ａの電位も“Ｈ”レベ
ルとなる。これにより、バッファ７は、３．３Ｖ素子１
から５Ｖ素子２間への信号接続を遮断する。 （ロ）３．３Ｖ電源９ａがオン状態で、かつ５Ｖ電源９
ｂがオン状態のときまず、インバータ６の入力電位は
“Ｈ”レベルとなる。従って、インバータ６は、反転し
た“Ｌ”レベルの信号を出力し、コンバータ３のグラン
ドＧ及びバッファ７の制御端子７ａの電位も“Ｌ”レベ
ルとなる。これにより、バッファ７は、３．３Ｖ素子１
から入力した信号をレベルを変えずに５Ｖ素子２に出力
する。
【００２３】一方、バッファ８は、コンバータ３のイネ
ーブル端子Ｅの電位が“Ｈ”レベルの時、制御端子８ａ
の電位が“Ｌ”レベルとなるため、５Ｖ素子２から３．
３Ｖ素子１方向への信号を遮断する。逆に、イネーブル
端子Ｅの電位が“Ｈ”レベルの時、制御端子８ａの電位
が“Ｈ”レベルとなるため、５Ｖ素子から入力した信号
をレベルを変えずに３．３Ｖ素子１に出力する。
ーブル端子Ｅの電位が“Ｈ”レベルの時、制御端子８ａ
の電位が“Ｌ”レベルとなるため、５Ｖ素子２から３．
３Ｖ素子１方向への信号を遮断する。逆に、イネーブル
端子Ｅの電位が“Ｈ”レベルの時、制御端子８ａの電位
が“Ｈ”レベルとなるため、５Ｖ素子から入力した信号
をレベルを変えずに３．３Ｖ素子１に出力する。
【００２４】
【第２実施例】次に、第２実施例を図面を参照して説明
する。 ＜第２実施例の構成＞図４は、第２実施例の構成図であ
る。
する。 ＜第２実施例の構成＞図４は、第２実施例の構成図であ
る。
【００２５】図４に示すように、制御電圧供給部Ａが
３．３Ｖ素子１の外部に設けられている他は、第１実施
例と同様に構成されているので、図３と同一部分には同
一符号を付して説明を省略する。 ＜第２実施例の作用・効果＞第２実施例は、第１実施例
と同様に動作するが、インバータ６を３．３Ｖ素子１内
に設ける必要が無いため、３．３Ｖ素子１にピンの余裕
がない場合でも実施することができる。
３．３Ｖ素子１の外部に設けられている他は、第１実施
例と同様に構成されているので、図３と同一部分には同
一符号を付して説明を省略する。 ＜第２実施例の作用・効果＞第２実施例は、第１実施例
と同様に動作するが、インバータ６を３．３Ｖ素子１内
に設ける必要が無いため、３．３Ｖ素子１にピンの余裕
がない場合でも実施することができる。
【００２６】
【第３実施例】次に、第３実施例を図面を参照して説明
する。 ＜第３実施例の構成＞図５は、第３実施例の構成図であ
る。
する。 ＜第３実施例の構成＞図５は、第３実施例の構成図であ
る。
【００２７】図５に示すように、制御電圧供給部Ａは、
スキャンフリップフロップ１０が設けられていることを
除いて、第１実施例と同様に構成されているので、図３
と同一部分には同一符号を付して説明を省略する。
スキャンフリップフロップ１０が設けられていることを
除いて、第１実施例と同様に構成されているので、図３
と同一部分には同一符号を付して説明を省略する。
【００２８】前記スキャンフリップフロップ１０は、デ
ィジーチェーン接続されたフリップフロップであり、５
Ｖ電源９ｂから式（２）で計算される電圧を入力し、イ
ンバータ６に出力する。
ィジーチェーン接続されたフリップフロップであり、５
Ｖ電源９ｂから式（２）で計算される電圧を入力し、イ
ンバータ６に出力する。
【００２９】５〔Ｖ〕×抵抗Ｒ３の抵抗値／（抵抗Ｒ２
の抵抗値＋抵抗Ｒ３の抵抗値）・・・（２） ＜第３実施例の作用・効果＞第３実施例では、５Ｖ電源
９ｂが落とせない（オフできない）ような事態が発生し
た場合でも、スキャンフリップフロップ１０から周期的
に発生する信号により、５Ｖ電源９ｂが落ちたかのよう
にみせられる。
の抵抗値＋抵抗Ｒ３の抵抗値）・・・（２） ＜第３実施例の作用・効果＞第３実施例では、５Ｖ電源
９ｂが落とせない（オフできない）ような事態が発生し
た場合でも、スキャンフリップフロップ１０から周期的
に発生する信号により、５Ｖ電源９ｂが落ちたかのよう
にみせられる。
【００３０】
【発明の効果】本発明の異電圧素子間インタフェース装
置によれば、電源がオン状態にある素子とオフ状態にあ
る素子との間の信号接続を遮断することで、素子破壊を
防止することができる。
置によれば、電源がオン状態にある素子とオフ状態にあ
る素子との間の信号接続を遮断することで、素子破壊を
防止することができる。
【図１】本発明の異電圧インタフェース装置の原理図
（その１）である。
（その１）である。
【図２】本発明の異電圧インタフェース装置の原理図
（その２）である。
（その２）である。
【図３】第一実施例の構成図である。
【図４】第二実施例の構成図である。
【図５】第三実施例の構成図である。
Ｇ・・・・・グランド １・・・・・第一の素子（３．３Ｖ素子） ２・・・・・第二の素子（５Ｖ素子） ３・・・・・コンバータ ５ａ、５ｂ・双方向バス ７、８・・・バッファ ９ａ・・・・第一の電源 ９ｂ・・・・第二の電源 １０・・・・スキャンフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (3)
- 【請求項１】 第一の電源に接続する第一の素子と、第
二の電源に接続する第二の素子とを有し、前記第一の素
子と前記第二の素子との間で信号の入出力を少なくとも
一方向に行うシステムにおいて、 前記第一の電源及び前記第二の電源のうち、いずれか一
方がオン状態であると共に他方がオフ状態である場合
に、オン状態の電源に接続する素子からオフ状態の電源
に接続する素子への信号出力を遮断することを特徴とす
る異電圧素子間インタフェース装置。 - 【請求項２】 請求項１において、前記第二の電源を発
生源とする制御信号を入力し、この制御信号の高低によ
って、前記第一の素子から前記第二の素子への信号出力
をオン又はオフする第一の制御部と、 前記第一の電源を発生源とする制御信号を入力し、この
制御信号の高低によって、前記第二の素子から前記第一
の素子への信号出力をオン又はオフする第二の制御部と
のうち、少なくとも一方を設けたことを特徴とする異電
圧素子間インタフェース装置。 - 【請求項３】 請求項２において、前記第一の制御部
は、ディジーチェイン方式で接続された第一のフリップ
フロップを介して前記第二の電源から制御信号を入力す
るように切り替えられるとともに、 前記第二の制御部は、ディジーチェイン方式で接続され
た第二のフリップフロップを介して前記第一の電源から
制御信号を入力するように切り替えられることを特徴と
する異電圧素子間インタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241461A JPH08106345A (ja) | 1994-10-05 | 1994-10-05 | 異電圧素子間インタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241461A JPH08106345A (ja) | 1994-10-05 | 1994-10-05 | 異電圧素子間インタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106345A true JPH08106345A (ja) | 1996-04-23 |
Family
ID=17074669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241461A Withdrawn JPH08106345A (ja) | 1994-10-05 | 1994-10-05 | 異電圧素子間インタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| JP2010283499A (ja) * | 2009-06-03 | 2010-12-16 | Renesas Electronics Corp | ドライバ回路 |
| JP2011055261A (ja) * | 2009-09-02 | 2011-03-17 | Nec Corp | 電源インタフェース、受信回路、集積回路、及び信号伝送方法 |
| JP2011114585A (ja) * | 2009-11-26 | 2011-06-09 | Kyocera Corp | 信号供給制御回路、信号供給制御回路の動作方法、制御方法、及び信号処理回路 |
| JP2013236365A (ja) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | アイソレータ回路及び半導体装置 |
-
1994
- 1994-10-05 JP JP6241461A patent/JPH08106345A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| JP2010283499A (ja) * | 2009-06-03 | 2010-12-16 | Renesas Electronics Corp | ドライバ回路 |
| JP2011055261A (ja) * | 2009-09-02 | 2011-03-17 | Nec Corp | 電源インタフェース、受信回路、集積回路、及び信号伝送方法 |
| JP2011114585A (ja) * | 2009-11-26 | 2011-06-09 | Kyocera Corp | 信号供給制御回路、信号供給制御回路の動作方法、制御方法、及び信号処理回路 |
| JP2013236365A (ja) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | アイソレータ回路及び半導体装置 |
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Legal Events
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