JP2013236365A - アイソレータ回路及び半導体装置 - Google Patents

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Abstract

【課題】双方向に電気的な遮断が可能なアイソレータ回路と、これを搭載した半導体装置を提供する。
【解決手段】例えば、外部にデータ保持部を別途設けることなくアイソレータ回路内にデータ保持部を設け、出力する側の論理回路に入力されるデータを該データ保持部に記憶する。該データ保持部は、例えば、オフ電流が小さいトランジスタとバッファにより形成されればよい。該バッファは、例えば、インバータ回路とクロックドインバータ回路を用いて形成することができる。
【選択図】図１

Description

本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。
近年、モバイルコンピュータなどの可搬型の半導体装置が急速に普及している。このような可搬型の半導体装置は蓄電部を有しており、該蓄電部からの給電により動作するが、該蓄電部の充放電容量は有限である。そのため、可能な限り消費電力を低減したいという要請がある。
一方で、半導体装置が高性能化するに伴い、プロセッサにおける消費電力も増大してきている。そのため、処理を行っていない論理回路への給電を停止して消費電力を抑制するパワーゲーティング技術を用いることで、プロセッサの消費電力の低減を図る試みがなされている（特許文献１を参照）。
プロセッサにパワーゲーティング技術を適用する際に、給電が停止された論理回路と給電されている論理回路を電気的に接続する信号線があると、電源線への電流の逆流や中間電位による消費電流の増大を引き起こすおそれがある。この問題は、論理回路と信号線の間にアイソレータ回路を配することで解決することができる。
特開２００８−１７２２３０号公報
本発明の一態様は、双方向の電気的な遮断が可能である新規なアイソレータ回路と、これを搭載した半導体装置を提供することを課題とする。
本発明の一態様は、片方向の電気的な遮断が可能である２つの片方向アイソレータ回路を組み合わせたアイソレータ回路である。
本発明の一態様は、論理回路と信号線が、前記構成のアイソレータ回路を介して電気的に接続されていることを特徴とする半導体装置である。
本発明の一態様は、前記構成のアイソレータ回路と、論理回路と、をそれぞれ複数有し、前記論理回路の一は、前記アイソレータ回路の一を介して信号線に電気的に接続されていることを特徴とする半導体装置である。
双方向の電気的な遮断が可能である新規なアイソレータ回路と、これを搭載した半導体装置を得ることができる。
本発明の一態様であるアイソレータ回路の一構成例と適用例を説明する図。 本発明の一態様であるアイソレータ回路の一構成例を説明する図。 図１のアイソレータ回路の一部の具体的な構成を説明する図。 本発明の一態様である半導体装置を説明する図。 図４の第１の論理回路４０２及び第１のアイソレータ回路４０４を説明する図。 本発明の一態様に適用可能なトランジスタの断面の一例を説明する図。 本発明の一態様に適用可能なトランジスタの断面の一例を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様であるアイソレータ回路について、図１乃至図５を参照して説明する。
図１（Ａ）には、本発明の一態様であるアイソレータ回路として機能する回路１００を示している。図１（Ａ）の回路１００は、第１の端子１０２及び第２の端子１０４に電気的に接続されている。例えば、第１の端子１０２は入力端子であり、第２の端子１０４は出力端子であるが、これに限定されず、第１の端子１０２が出力端子であり、第２の端子１０４が入力端子であってもよい。
ここで、第１の端子１０２は、第１のトランジスタ１０６のソース及びドレインの一方に電気的に接続され、第１のトランジスタ１０６のソース及びドレインの他方は、第１のバッファ１０８の入力端子に電気的に接続され、第１のバッファ１０８の出力端子は、第２の端子１０４に電気的に接続されている。
また、第１の端子１０２は、第２のバッファ１１０の出力端子に電気的に接続され、第２のバッファ１１０の入力端子は、第２のトランジスタ１１２のソース及びドレインの一方に電気的に接続され、第２のトランジスタ１１２のソース及びドレインの他方は、第２の端子１０４に電気的に接続されている。
第１のトランジスタ１０６のゲートは、端子１１４に電気的に接続されている。端子１１４の電位は制御可能であり、端子１１４の電位が高電位（Ｈ）であれば第１のトランジスタ１０６はオンし、端子１１４の電位が低電位（Ｌ）であれば第１のトランジスタ１０６はオフする。
第１のバッファ１０８には、端子１１６が電気的に接続されている。端子１１６の電位は制御可能であり、端子１１６は、後に説明する図３の第３の端子３１０に相当する。
第２のバッファ１１０には、端子１１８が電気的に接続されている。端子１１８の電位は制御可能であり、端子１１８は端子１１６と同様に、後に説明する図３の第３の端子３１０に相当する。
第２のトランジスタ１１２のゲートは、端子１２０に電気的に接続されている。端子１２０の電位は制御可能であり、端子１２０の電位が高電位（Ｈ）であれば第２のトランジスタ１１２はオンし、端子１２０の電位が低電位（Ｌ）であれば第２のトランジスタ１１２はオフする。
第１のトランジスタ１０６及び第２のトランジスタ１１２は、オフ電流の小さいトランジスタであればよい。
ここで、オフ電流の小さいトランジスタでは、チャネル幅１μｍあたりのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下であるとよい。オフ電流の小さいトランジスタのチャネル幅１μｍあたりのオフ電流は、１ａＡ（１×１０−１８Ａ）以下であることが好ましく、１０ｚＡ（１×１０−２０Ａ）以下であることがより好ましく、１ｚＡ（１×１０−２１Ａ）以下であることがさらに好ましく、１００ｙＡ（１×１０−２２Ａ）以下にすることが最も好ましい。
第１のバッファ１０８及び第２のバッファ１１０は、トランジスタとバッファの間にデータ保持部を形成することができ、且つ端子１１６または端子１１８の電位が高電位（Ｈ）となることでデータ保持部のデータを第１の端子１０２または第２の端子１０４に出力することが可能な構成であればよい。このような構成は、例えばインバータとクロックドインバータを組み合わせることで実現することができる。なお、第１のバッファ１０８及び第２のバッファ１１０の具体的な構成は、図３を参照して後に説明する。なお、データ保持部は図１（Ａ）の太線で示した部分である。
図１（Ｂ）は、図１（Ａ）に示す回路１００の適用例を説明する図である。図１（Ｂ）では、第１の論理回路１５０と第２の論理回路１５２の間に回路１００が配されている。
第１の論理回路１５０から出力されたデータが第２の論理回路１５２に入力されて第２の論理回路１５２が処理を行う場合には、端子１１４、端子１１８及び端子１２０の電位を低電位（Ｌ）とし、端子１１６の電位を高電位（Ｈ）とする。すると、第１の論理回路１５０をオフしても第２の論理回路１５２は、第１のトランジスタ１０６と第１のバッファ１０８の間に設けられたデータ保持部のデータにより処理を続行することができる。
ここで、本発明の他の態様のアイソレータ回路について説明する。図２（Ａ）には、本発明の他の態様のアイソレータ回路の例として回路２００を示している。図２（Ａ）の回路２００は、第１の端子２０２及び第２の端子２０４に電気的に接続されている。
ここで、第１の端子２０２は、第１のトランスミッションゲート２０６の入力端子に電気的に接続され、第１のトランスミッションゲート２０６の出力端子は、第１のトランジスタ２０８のソース及びドレインの一方と、第２の端子２０４に電気的に接続されている。
また、第１の端子２０２は、第２のトランジスタ２１０のソース及びドレインの一方と、第２のトランスミッションゲート２１２の出力端子に電気的に接続され、第２のトランスミッションゲート２１２の入力端子は、第２の端子２０４に電気的に接続されている。
なお、第１のトランスミッションゲート２０６及び第２のトランスミッションゲート２１２の入力端子と出力端子は、逆であってもよい。
図２（Ｂ）には、第１のトランスミッションゲート２０６または第２のトランスミッションゲート２１２の具体的な構成の一例を示している。
第１のトランスミッションゲート２０６は、第１の制御端子２１４及び第２の制御端子２１６に電気的に接続されている。第１の制御端子２１４及び第２の制御端子２１６の電位は制御可能である。
第１の制御端子２１４の電位が高電位（Ｈ）であり、第２の制御端子２１６の電位が低電位（Ｌ）である場合には、第１のトランスミッションゲート２０６中のｐチャネル型トランジスタとｎチャネル型トランジスタは、ともにオフする。
第１の制御端子２１４の電位が低電位（Ｌ）であり、第２の制御端子２１６の電位が高電位（Ｈ）である場合には、第１のトランスミッションゲート２０６中のｐチャネル型トランジスタとｎチャネル型トランジスタは、ともにオンする。
第１のトランジスタ２０８のゲートは端子２１８に電気的に接続されている。第１のトランジスタ２０８のソース及びドレインの他方は端子２２０に電気的に接続されている。端子２１８の電位は制御可能であり、端子２１８の電位を高電位（Ｈ）とすると第１のトランジスタ２０８はオンし、低電位（Ｌ）とすると第１のトランジスタ２０８はオフする。端子２２０は、低電位電源線Ｖｓｓに電気的に接続されている。
第２のトランジスタ２１０のゲートは端子２２２に電気的に接続されている。第２のトランジスタ２１０のソース及びドレインの他方は端子２２４に電気的に接続されている。端子２２２の電位は、制御可能であり、端子２２２の電位を高電位（Ｈ）とすると第２のトランジスタ２１０はオンし、低電位（Ｌ）とすると第２のトランジスタ２１０はオフする。端子２２４は、低電位電源線Ｖｓｓに電気的に接続されている。
第２のトランスミッションゲート２１２は、第１の制御端子２２６及び第２の制御端子２２８に電気的に接続されている。第１の制御端子２２６及び第２の制御端子２２８の電位は制御可能である。
第１の制御端子２２６の電位が高電位（Ｈ）であり、第２の制御端子２２８の電位が低電位（Ｌ）である場合には、第２のトランスミッションゲート２１２中のｐチャネル型トランジスタとｎチャネル型トランジスタは、ともにオフする。
第１の制御端子２２６の電位が低電位（Ｌ）であり、第２の制御端子２２８の電位が高電位（Ｈ）である場合には、第２のトランスミッションゲート２１２中のｐチャネル型トランジスタとｎチャネル型トランジスタは、ともにオンする。
図２（Ｃ）には、本発明の他の態様のアイソレータ回路の例として回路２５０を示している。図２（Ｃ）の回路２５０は第１の端子２５２及び第２の端子２５４に電気的に接続されている。
ここで、第１の端子２５２は、第１の論理積回路２５６の入力端子の一方に電気的に接続され、第１の論理積回路２５６の出力端子は第２の端子２５４に電気的に接続されている。なお、第１の論理積回路２５６の入力端子の他方は、端子２６０に電気的に接続されている。
また、第１の端子２５２は、第２の論理積回路２５８の出力端子に電気的に接続されている。第２の論理積回路２５８の入力端子の一方は第２の端子２５４に電気的に接続され、第２の論理積回路２５８の入力端子の他方は端子２６２に電気的に接続されている。
端子２６０及び端子２６２の電位は制御可能である。端子２６０を高電位（Ｈ）とし、第１の端子２５２から信号が供給される（第１の端子２５２が高電位（Ｈ）になる）と、この信号は第１の論理積回路２５６の出力端子から出力される。端子２６０が低電位（Ｌ）であれば、第１の端子２５２から信号が供給されても（第１の端子２５２が高電位（Ｈ）になっても）第１の論理積回路２５６の出力端子からは信号が出力されない。このようにして信号の伝搬を制御することができる。
しかしながら、図２（Ａ）及び（Ｃ）に示す本発明の他の態様の構成では、データ保持部が存在しないため、電源をオフするとデータは消去される。そのため、データを保持するためには、別途データ保持部を設ける必要がある。そこで、好ましい形態として、本発明の一態様である図１（Ａ）に示す構成を採用すると、アイソレータ回路内にデータ保持部が設けられるため、別途データ保持部を設けることなく、電源をオフしてもデータが消去されないアイソレータ回路を得ることができる。
従って、一の論理回路（出力する側）の出力結果を用いて他の論理回路（入力される側）が処理を行っている場合に、当該出力する側の論理回路への給電を停止しても当該入力される側の論理回路が処理を続行することができる。
図１（Ａ）に示す本発明の一態様である好ましい形態は、一の論理回路（入力される側）に入力されるデータを出力する別の論理回路（出力する側）がオフされても前記一の論理回路（入力される側）が処理を続行することができる半導体装置を提供することを課題とする。
図１（Ａ）に示す本発明の一態様である好ましい形態は、一の論理回路（入力される側）に入力されるデータを別の論理回路（出力する側）から出力する場合であっても、前記一の論理回路（入力される側）に入力されるデータを出力する別の論理回路（出力する側）をオフすることができる半導体装置を提供することを課題とする。
また、図１（Ａ）に示す本発明の一態様である好ましい形態は、データ保持部を別途設けることなく前記課題を解決することを課題とする。
図１（Ａ）に示す本発明の一態様である好ましい形態は、外部にデータ保持部を別途設けることなくアイソレータ回路内にデータ保持部を設け、出力する側の論理回路に入力されるデータを該データ保持部に記憶することを特徴とする。
図１（Ａ）に示す本発明の一態様である好ましい形態は、第１及び第２の端子と、第１及び第２のトランジスタと、第１及び第２のバッファと、を有し、前記第１の端子は、前記第１のトランジスタのソース及びドレインの一方と、前記第２のバッファの出力端子に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第１のバッファの入力端子に電気的に接続され、前記第２のバッファの入力端子は、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、前記第２の端子は、前記第１のバッファの出力端子と、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、前記第１及び第２のトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下であることを特徴とするアイソレータ回路である。
前記構成のアイソレータ回路において、前記第１及び第２のバッファにはインバータ及びクロックドインバータが設けられているとよい。
前記構成のアイソレータ回路において、前記第１及び第２のトランジスタは、チャネルが酸化物半導体層に形成されるとよい。
図１（Ａ）に示す本発明の一態様である好ましい形態を採用すると、一の論理回路（入力される側）に入力されるデータを出力する別の論理回路（出力する側）のデータがアイソレータ回路内に設けられたデータ保持部に保持されるため、前記別の論理回路（出力する側）がオフされても前記一の論理回路（入力される側）が処理を続行することができる。
図１（Ａ）に示す本発明の一態様である好ましい形態を採用すると、一の論理回路（入力される側）に入力されるデータを出力する別の論理回路（出力する側）のデータがアイソレータ回路内に設けられたデータ保持部に保持されるため、前記一の論理回路（入力される側）が処理を続行する場合であっても前記別の論理回路（出力する側）をオフすることができる。
なお、図１（Ａ）に示す本発明の一態様である好ましい形態では、データ保持部はアイソレータ回路内に設けられているため、データ保持部を別途設ける必要がない。
図３には、図１（Ａ）における第１のバッファ１０８及び第２のバッファ１１０の具体的な構成例として回路３００を示している。図３の回路３００は、第１の端子３０２及び第２の端子３０４に電気的に接続されている。
図３の回路３００は、第１のトランジスタ３０６と第２のトランジスタ３０８により構成されるインバータ回路と、第３のトランジスタ３１４、第４のトランジスタ３１６、第５のトランジスタ３１８及び第６のトランジスタ３２０により構成されるクロックドインバータ回路と、を有する。
第１の端子３０２は、第１のトランジスタ３０６のゲート及び第２のトランジスタ３０８のゲートに電気的に接続されている。第１のトランジスタ３０６のソース及びドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第１のトランジスタ３０６のソース及びドレインの他方は、第２のトランジスタ３０８のソース及びドレインの一方に電気的に接続され、第２のトランジスタ３０８のソース及びドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。
第３の端子３１０は、論理否定回路３１２の入力端子と第６のトランジスタ３２０のゲートに電気的に接続されている。論理否定回路３１２の出力端子は、第３のトランジスタ３１４のゲートに電気的に接続されている。
第４のトランジスタ３１６のゲート及び第５のトランジスタ３１８のゲートは、第１のトランジスタ３０６のソース及びドレインの他方と、第２のトランジスタ３０８のソース及びドレインの一方に電気的に接続されている。
第３のトランジスタ３１４のソース及びドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第３のトランジスタ３１４のソース及びドレインの他方は、第４のトランジスタ３１６のソース及びドレインの一方に電気的に接続され、第４のトランジスタ３１６のソース及びドレインの他方は、第５のトランジスタ３１８のソース及びドレインの一方に電気的に接続され、第５のトランジスタ３１８のソース及びドレインの他方は、第６のトランジスタ３２０のソース及びドレインの一方に電気的に接続され、第６のトランジスタ３２０のソース及びドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。
第４のトランジスタ３１６のソース及びドレインの他方と第５のトランジスタ３１８のソース及びドレインの一方は、第２の端子３０４に電気的に接続されている。
なお、第１のトランジスタ３０６、第３のトランジスタ３１４及び第４のトランジスタ３１６は、ｐチャネル型トランジスタであり、第２のトランジスタ３０８、第５のトランジスタ３１８及び第６のトランジスタ３２０は、ｎチャネル型トランジスタである。
第１の端子３０２は、回路３００の入力端子である。第２の端子３０４は、回路３００の出力端子である。
第３の端子３１０の電位は制御可能であり、第３の端子３１０は図１（Ａ）の端子１１６または端子１１８に相当する。
以上説明した本発明の一態様であるアイソレータ回路は、半導体装置に適用することができる。本発明の一態様である、前記アイソレータ回路を搭載した半導体装置について以下に説明する。
図４には、本発明の一態様である半導体装置として半導体装置４００を示している。半導体装置４００は、第１の論理回路４０２、第２の論理回路４０６及び第３の論理回路４１０を有する。第１の論理回路４０２には第１のアイソレータ回路４０４が電気的に接続され、第２の論理回路４０６には第２のアイソレータ回路４０８が電気的に接続され、第３の論理回路４１０には第３のアイソレータ回路４１２が電気的に接続されている。
第１のアイソレータ回路４０４、第２のアイソレータ回路４０８及び第３のアイソレータ回路４１２は、図１（Ａ）の回路１００に相当する。
第１の論理回路４０２、第２の論理回路４０６及び第３の論理回路４１０は、論理回路であればよく、特定の構成に限定されるものではない。
半導体装置４００に設けられた第１の論理回路４０２、第２の論理回路４０６及び第３の論理回路４１０は、それぞれ、第１のアイソレータ回路４０４、第２のアイソレータ回路４０８及び第３のアイソレータ回路４１２のいずれか一を介して、共有している信号線４１４に電気的に接続されている。すなわち、第１の論理回路４０２、第２の論理回路４０６及び第３の論理回路４１０は、一の信号線を共有する構成である。
ここで、図４のように複数の論理回路が共有する一の信号線に電気的に接続されている構成について図５を参照して説明する。
図５には、第１の論理回路４０２及び第１のアイソレータ回路４０４のみに着目してその構成を示している。第１のアイソレータ回路４０４は、図１（Ａ）の回路１００に相当するため、図１（Ａ）と同じ符号を用いる。また、第１の端子５０２は図１（Ａ）の第１の端子１０２に相当し、第２の端子５０４は図１（Ａ）の第２の端子１０４に相当する。
第１の論理回路４０２をオフすることなく第１の論理回路４０２からのデータを信号線５００に出力する場合には、端子１１４及び端子１１６の電位を高電位（Ｈ）とし、端子１１８及び端子１２０の電位を低電位（Ｌ）とする。なお、信号線５００は図４に示す信号線４１４に相当する。
第１の論理回路４０２をオフすることなく第１の論理回路４０２が処理するデータを信号線５００から入力する場合には、端子１１４及び端子１１６の電位を低電位（Ｌ）とし、端子１１８及び端子１２０の電位を高電位（Ｈ）とする。
第１の論理回路４０２からのデータを信号線５００に出力している途中、第１の論理回路４０２をオフする前に、端子１１４、端子１１８及び端子１２０の電位を低電位（Ｌ）とし、端子１１６の電位を高電位（Ｈ）とする。すると、第１の論理回路４０２をオフしても信号線５００には必要なデータが出力されることになる。または、信号線５００に第１の論理回路４０２からの出力データが必要な場合であっても、第１の論理回路４０２をオフすることができる。このようにして、オフした第１の論理回路４０２と他のオンしている回路を電気的に遮断しつつ、第１の論理回路４０２の出力結果を他の回路で用いることができる。なお、信号線５００に第１の論理回路４０２の出力が必要でない場合には端子１１６を低電位（Ｌ）とすればよい。
ただし、信号線５００から第１の論理回路４０２にデータを入力している途中に他のオンしている回路をオフする場合には、他のオンしている回路をオフする前に端子１１４、端子１１６、端子１１８及び端子１２０のすべてを低電位（Ｌ）にする。このようにして、オフした第１の論理回路４０２と他のオンしている回路を電気的に遮断することができる。
以上説明したように、本発明の好ましい一態様である半導体装置は、本発明の好ましい一態様であるアイソレータ回路を有する。該アイソレータ回路を用いることで、半導体装置が有するそれぞれの論理回路をオフすることができるため、消費電力を効果的に低減することができる。このように、オフした回路とオンしている回路を電気的に遮断することで、電源線への電流の逆流や中間電位による消費電流の増大を防ぐとともに、オフした回路のオフする直前の出力結果を用いて他の回路が処理を行う事ができる。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の構造の一例について説明する。
まず、本発明の一態様である半導体装置に適用可能なオフ電流の小さいトランジスタの構造の一例について、図６の断面模式図を参照して説明する。なお、図６に示す各構成要素は、実際の寸法とは異なる場合がある。
図６（Ａ）に示すトランジスタは、半導体層６０４と、絶縁層６１０と、導電層６１２と、絶縁層６１４ａ及び６１４ｂと、絶縁層６１６と、導電層６１８ａ及び６１８ｂと、絶縁層６２０と、を有する。
半導体層６０４は、絶縁層６０２を介して素子被形成層６００上に設けられている。なお、これに限定されず、素子被形成層６００上に半導体層６０４が直接設けられていてもよい。
半導体層６０４は、ドーパントが添加された領域６０６ａ及び領域６０６ｂを有し、領域６０６ａ及び領域６０６ｂの間にチャネル形成領域６０８を有する。
絶縁層６１０は、半導体層６０４の一部の上に設けられている。
導電層６１２は、絶縁層６１０を介して半導体層６０４に重畳して設けられている。
絶縁層６１４ａ及び絶縁層６１４ｂは、導電層６１２の側面に接して設けられたサイドウォール絶縁層である。
絶縁層６１６は、導電層６１２上に設けられている。
導電層６１８ａは領域６０６ａに接して設けられており、導電層６１８ｂは領域６０６ｂに接して設けられている。導電層６１８ａは、絶縁層６１４ａの側面にも接して設けられている。導電層６１８ｂは、絶縁層６１４ｂの側面にも接して設けられている。
絶縁層６２０は、導電層６１８ａ及び導電層６１８ｂの上に設けられる。
導電層６１８ａ及び導電層６１８ｂ、並びに絶縁層６２０は、例えば、ＣＭＰ処理を行うことで形成される。
また、図６（Ｂ）に示すトランジスタは、導電層６５２と、絶縁層６５４と、絶縁層６５６と、半導体層６５８と、導電層６６０ａ及び導電層６６０ｂと、導電層６６２ａ及び導電層６６２ｂと、絶縁層６６４と、を有する。
導電層６５２は、素子被形成層６５０の上に設けられている。
絶縁層６５４は、素子被形成層６５０の上に設けられている。導電層６５２及び絶縁層６５４の表面は平坦であることが好ましい。
導電層６５２及び絶縁層６５４は、例えば、ＣＭＰ処理を行うことで形成される。
絶縁層６５６は、導電層６５２及び絶縁層６５４の上に設けられている。
半導体層６５８は、絶縁層６５６を介して導電層６５２に重畳して設けられている。
導電層６６０ａ及び導電層６６０ｂは、半導体層６５８に接して設けられている。このとき、トランジスタのチャネル長に相当する導電層６６０ａと導電層６６０ｂの間隔は、５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して形成したレジストマスクを用いて導電膜の一部をエッチングすることにより、導電層６６０ａと導電層６６０ｂの間隔を５０ｎｍ未満にすることができる。また、導電層６６０ａと導電層６６０ｂの間隔は、図６（Ｂ）に示すように、導電層６６２ａと６６２ｂの間隔よりも短いことが好ましい。
導電層６６２ａは、導電層６６０ａの一部の上に接して設けられており、導電層６６２ｂは、導電層６６０ｂの一部の上に接して設けられている。また、導電層６６２ａ及び導電層６６２ｂの単位面積あたりの電気抵抗は、導電層６６０ａ及び６６０ｂの単位面積あたりの電気抵抗よりも低いことが好ましい。
絶縁層６６４は、半導体層６５８の上を覆って設けられている。
次に、図６（Ａ）及び（Ｂ）に示される構成要素のそれぞれについて説明する。ただし、これらの構成要素は、単層であってもよいし、複数の層が積層されたものであってもよい。
絶縁層６０２は、下地層である。絶縁層６０２としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは酸化ハフニウムなどの材料により形成すればよい。
絶縁層６５４は、絶縁層６０２と同様の材料により形成すればよい。
半導体層６０４及び半導体層６５８は、トランジスタのチャネルが形成される層（チャネル形成層）としての機能を有する。ここで、図６（Ａ）の半導体層６０４及び図６（Ｂ）の半導体層６５８について説明する。
半導体層６０４及び半導体層６５８としては、例えば酸化物半導体層を用いることができる。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層などをいう。
非晶質酸化物半導体層は、層中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、層全体が完全な非晶質構造の酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ層は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ層について詳細な説明を行う。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。
酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは双方と、亜鉛と、を含む金属酸化物、または該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
前記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、またはＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
前記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つまたは複数の元素を用いればよい。また、前記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つまたは複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくすることができる。
例えば、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの全部に代えて錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部に代えてチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
また、半導体層６０４及び半導体層６５８として酸化物半導体層を用いる場合、脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、または水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができるため好ましい。例えば、酸化物半導体層に接する層として酸素を含む層を形成して加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（絶縁層６０２、絶縁層６１０、絶縁層６５６、絶縁層６６４など）として過剰酸素を含む絶縁層（ＳｉＯｘ（ｘ＞２））を形成してもよい。
過剰酸素を含む絶縁層は、ＣＶＤ法またはスパッタリング法における成膜条件を調整し、膜中に酸素を多く含ませて形成する。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
また、酸化物半導体層の形成時のスパッタリング装置には、吸着型の真空ポンプを用いることが好ましい。成膜室内の残留水分は、少ないことが好ましいためである。また、スパッタリング装置にコールドトラップが備えられていてもよい。
また、酸化物半導体層は、好ましくは、３５０℃以上基板の歪み点未満の基板温度、より好ましくは、３５０℃以上４５０℃以下の基板温度で加熱処理を行うとよい。さらに、その後の工程において加熱処理を行ってもよい。このとき、用いる加熱処理装置には特に限定はなく、電気炉を用いてもよいし、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。また、加熱処理は複数回行ってもよい。
また、前記加熱処理を行った後、その加熱温度を維持しつつ、またはその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガスまたはＮ２Ｏガスが、水及び水素などを含まないことが好ましい。また、加熱処理の装置に導入する酸素ガスまたはＮ２Ｏガスの純度は、６Ｎ以上であるとよく、好ましくは７Ｎ以上とするとよい。すなわち、酸素ガスまたはＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とする。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠陥を抑制することができる。なお、前記高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エアの導入は、前記加熱処理時に行ってもよい。
高純度化させた酸化物半導体層の水素濃度のＳＩＭＳ測定値は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とするとよい。
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。このようにキャリア密度を小さくすることで、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１×１０−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０−２２Ａ（１００ｙＡ）以下にまで抑えることができる。
領域６０６ａ及び領域６０６ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば、ホウ素など）、１５族の元素（例えば、窒素、リン及びヒ素など）、及び希ガス元素（例えば、ヘリウム、アルゴン及びキセノンなど）を挙げることができ、これらのいずれか一または複数を用いればよい。
絶縁層６１０及び絶縁層６５６は、トランジスタのゲート絶縁層として機能する。絶縁層６１０及び絶縁層６５６としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは酸化ハフニウムなどの材料を含む層を用いればよい。
導電層６１２及び導電層６５２は、トランジスタのゲートとして機能する。導電層６１２及び導電層６５２としては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジムまたはスカンジウムなどの金属材料を含む層を用いればよい。
絶縁層６１４ａ、絶縁層６１４ｂ及び絶縁層６１６としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いればよい。
導電層６１８ａ及び導電層６１８ｂ、導電層６６０ａ及び導電層６６０ｂ、並びに導電層６６２ａ及び導電層６６２ｂは、トランジスタのソースまたはドレインとして機能する。導電層６１８ａ及び導電層６１８ｂ、導電層６６０ａ及び導電層６６０ｂ、導電層６６２ａ及び導電層６６２ｂとしては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、またはルテニウムなどの導電性材料を含む層を用いればよい。
絶縁層６２０及び絶縁層６６４は、保護層として機能する。絶縁層６２０及び絶縁層６６４としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いることができる。
さらに、一例として図６（Ａ）に示すトランジスタを用いた場合の半導体装置の構造の一例について、図７を参照して説明する。図７は、本実施の形態の半導体装置の構造の一例を説明するための断面模式図である。
図７に示す半導体装置は、チャネル形成層である単結晶シリコン層７０８を含むトランジスタ７００と、絶縁層７１２、絶縁層７１４及び絶縁層７１６を介してトランジスタ７００の上に積層され、図６（Ａ）に示すトランジスタで構成されるトランジスタ７０２と、を有する。また、トランジスタ７０２に接して絶縁層７２０が設けられている。
単結晶シリコン層７０８は、絶縁層７０６（ＢＯＸ層ともいう）を介して基板７０４上に設けられている。なお、基板７０４、絶縁層７０６及び単結晶シリコン層７０８に代えて、単結晶半導体基板における埋め込み絶縁領域に囲まれた半導体領域を用いてトランジスタ７００を構成してもよい。
絶縁層７１２は、保護層として機能する。また、絶縁層７１４は、保護層のみならず、平坦化層としても機能する。また、絶縁層７１６は、下地層として機能する。絶縁層７１２、絶縁層７１４及び絶縁層７１６としては、絶縁層６０２と同様の材料を含む層を用いればよい。
トランジスタ７０２のソースまたはドレインとしての機能を有する導電層７１８は、トランジスタ７００のゲートとして機能する導電層７１０に接続されている。なお、導電層７１８と導電層７１０は、複数の導電層を介して接続されていてもよい。
また、トランジスタ７０２を前記オフ電流の低いトランジスタとすることで、メモリセルのデータの保持期間を長くすることができる。
また、トランジスタ７００を用いて、ＣＰＵ及び信号処理回路などの論理回路（揮発性記憶回路を含む）を構成することができる。これにより、動作速度を速くすることができる。
図７のトランジスタ７０２は、実施の形態１で説明した図１（Ａ）の第１のトランジスタ１０６に相当する。そして、図７のトランジスタ７００は、実施の形態１で説明した図３の第１のトランジスタ３０６または第２のトランジスタ３０８に相当する。従って、図７の導電層７１８が、データ保持部として機能する。
本実施の形態にて説明したようにオフ電流の小さいトランジスタを作製することができるため、本発明の好ましい一態様である半導体装置を実現することができる。ただし、オフ電流の小さいトランジスタは、本実施の形態にて説明したものに限定されず、データ保持部に必要な時間だけデータを保持できる程度にオフ電流が小さいトランジスタであればよく、特定の構成に限定されるものではない。
１００ 回路
１０２ 第１の端子
１０４ 第２の端子
１０６ 第１のトランジスタ
１０８ 第１のバッファ
１１０ 第２のバッファ
１１２ 第２のトランジスタ
１１４ 端子
１１６ 端子
１１８ 端子
１２０ 端子
１５０ 第１の論理回路
１５２ 第２の論理回路
２００ 回路
２０２ 第１の端子
２０４ 第２の端子
２０６ 第１のトランスミッションゲート
２０８ 第１のトランジスタ
２１０ 第２のトランジスタ
２１２ 第２のトランスミッションゲート
２１４ 第１の制御端子
２１６ 第２の制御端子
２１８ 端子
２２０ 端子
２２２ 端子
２２４ 端子
２２６ 第１の制御端子
２２８ 第２の制御端子
２５０ 回路
２５２ 第１の端子
２５４ 第２の端子
２５６ 第１の論理積回路
２５８ 第２の論理積回路
２６０ 端子
２６２ 端子
３００ 回路
３０２ 第１の端子
３０４ 第２の端子
３０６ 第１のトランジスタ
３０８ 第２のトランジスタ
３１０ 第３の端子
３１２ 論理否定回路
３１４ 第３のトランジスタ
３１６ 第４のトランジスタ
３１８ 第５のトランジスタ
３２０ 第６のトランジスタ
４００ 半導体装置
４０２ 第１の論理回路
４０４ 第１のアイソレータ回路
４０６ 第２の論理回路
４０８ 第２のアイソレータ回路
４１０ 第３の論理回路
４１２ 第３のアイソレータ回路
４１４ 信号線
５００ 信号線
５０２ 第１の端子
５０４ 第２の端子
６００ 素子被形成層
６０２ 絶縁層
６０４ 半導体層
６０６ａ 領域
６０６ｂ 領域
６０８ チャネル形成領域
６１０ 絶縁層
６１２ 導電層
６１４ａ 絶縁層
６１４ｂ 絶縁層
６１６ 絶縁層
６１８ａ 導電層
６１８ｂ 導電層
６２０ 絶縁層
６５０ 素子被形成層
６５２ 導電層
６５４ 絶縁層
６５６ 絶縁層
６５８ 半導体層
６６０ａ 導電層
６６０ｂ 導電層
６６２ａ 導電層
６６２ｂ 導電層
６６４ 絶縁層
７００ トランジスタ
７０２ トランジスタ
７０４ 基板
７０６ 絶縁層
７０８ 単結晶シリコン層
７１０ 導電層
７１２ 絶縁層
７１４ 絶縁層
７１６ 絶縁層
７１８ 導電層
７２０ 絶縁層

Claims (5)

  1. 第１及び第２の端子と、第１及び第２のトランジスタと、第１及び第２のバッファと、を有し、
    前記第１の端子は、前記第１のトランジスタのソース及びドレインの一方と、前記第２のバッファの出力端子に電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、前記第１のバッファの入力端子に電気的に接続され、
    前記第２のバッファの入力端子は、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第２の端子は、前記第１のバッファの出力端子と、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第１及び第２のトランジスタのオフ電流は、チャネル幅１μｍあたり１×１０−１７Ａ以下であることを特徴とするアイソレータ回路。
  2. 請求項１において、
    前記第１及び第２のバッファ回路にはインバータ及びクロックドインバータが設けられていることを特徴とするアイソレータ回路。
  3. 請求項１または請求項２において、
    前記第１及び第２のトランジスタは、チャネルが酸化物半導体層により形成されることを特徴とするアイソレータ回路。
  4. 論理回路と信号線が、請求項１乃至請求項３のいずれか一に記載のアイソレータ回路を介して電気的に接続されていることを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか一に記載のアイソレータ回路と、論理回路と、をそれぞれ複数有し、
    前記論理回路の一は、前記アイソレータ回路の一を介して信号線に電気的に接続されていることを特徴とする半導体装置。
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